JPH0529377A - 半導体装置 - Google Patents

半導体装置

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JPH0529377A
JPH0529377A JP3185991A JP18599191A JPH0529377A JP H0529377 A JPH0529377 A JP H0529377A JP 3185991 A JP3185991 A JP 3185991A JP 18599191 A JP18599191 A JP 18599191A JP H0529377 A JPH0529377 A JP H0529377A
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彰 羽賀
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Abstract

(57)【要約】 【構成】第１層目の配線１はスルーホール３を介して第
２層目の配線４に接続され、配線４に接続された第２層
目の電極パッドはパッドスルーホールを介して第３層目
の電極パッド９と接続され、二重パッドユニット１３を
構成する。また、二重パッドユニット１３はスクライブ
線に沿って２列で且つ千鳥配列を形成する。 【効果】パッドサイズ及び接続配線幅を縮小することな
く、パッドピッチを縮小できる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
電極パッドに関する。
【０００２】
【従来の技術】従来技術について図面を参照しながら説
明する。
【０００３】図３（ａ），（ｂ）は従来の半導体装置の
第１の例を示す半導体チップの平面図及びＣ−Ｃ′線断
面図である。
【０００４】図３（ａ），（ｂ）に示すように、１７は
金属配線、１８は電極パッドである。また１０はパッシ
ベーション膜、１１がパッド開孔部である。パッド配置
は１２のスクライブ線に対して平行に２列設けられてい
る。各列のパッドピッチは同一であるか、列間でパッド
ピッチ１／２程ずらす千鳥配列をとっている為、実質の
パッドピッチは一列当りのパッドピッチの半分となる。
【０００５】図４（ａ），（ｂ）は従来の半導体装置の
第２の例を示す平面図及びＤ−Ｄ′線断面図である。
【０００６】図４（ａ），（ｂ）に示すように、電極パ
ッドと内部配線領域との間の接続を、パッドと異層の配
線で行った場合の高密度電極パッド構造を示している。
ここでは電極パッドを２層目、配線を１層目と考えるこ
とにする。１は１層目配線、２は層間絶縁膜、３はスル
ーホールであり、５は２層目の電極パッドである。ま
た、１０はパッシベーション膜であり、１１がパッド開
孔部である。パッドは、図３（ａ），（ｂ）の場合と同
様に１２のスクライブ線に対して平行に２列配置され、
列間で１／２パッドピッチ程ずらしてある。これによっ
て単列のパッドピッチに対して１／２の実質パッドピッ
チが得られ、高密度なパッドレイアウトが実現できる。
【０００７】尚、従来技術の説明に当たり、電極パッド
と内部配線領域との間の接続を、パッドと同層の配線で
行う場合（図３）、異層の配線で行う場合（図４）と分
離して行ったが、実際のＬＳＩでは電源ラインとＩ／Ｏ
ラインとで電流密度が異なる為、両者が併用されること
が多い。
【０００８】
【発明が解決しようとする課題】この従来の半導体装置
は、図３の場合では、断面図から分かる様に、配線間隔
１９をある程度確保しなければならない事、及び金属配
線１７の幅も電流密度との兼ね合いから、ある程度以下
に細くはできないという事の２点によって、１列当たり
のパッドピッチをそれ程縮小する事が出来ないという問
題点があった。実用上、パッドの幅を９０μｍとし、配
線幅を３０μｍ，配線間隔を１０μｍと見積ると、図３
の場合、１列当たりのパッドピッチは１４０μｍとな
り、千鳥配列による実質パッドピッチは７０μｍとな
る。これ以上パッドピッチを縮小することは、信頼性上
不可能であると考えられる。
【０００９】図４の場合では、パッド電極と配線とが異
層であるので、図５（ａ），（ｂ）に示すように、上方
から見て１層目配線１と２層目配線の電極パッド５との
間隔を零とすることが物理的には可能である（但し、オ
ーバーラップさせる事は、ボンディング時の荷重によっ
て下層配線がダメージを受ける可能性がある為、行う事
は出来ない）。しかしながら実質的なパッド〜配線間隔
は、層間絶縁膜２の膜厚分の距離だけであり、線間容量
の増加をまねく結果となる。これを避ける為に層間絶縁
膜２を厚くすると今度は段差が厳しくなり、スルーホー
ル３部における２層目金属配線のステップカバレージが
悪化し、最悪の場合断線してしまう。従って実用上は上
方から見てパッド部〜配線間にスペースを設ける必要が
ある。実質的には図３と同様に、パッドピッチは７０μ
ｍ程度となるものと考えられ、これ以上高密度なパッド
レイアウトを行うことが不可能であった。
【００１０】
【課題を解決するための手段】本発明の、半導体装置
は、３層以上ｎ層迄の金属配線を有する半導体装置にお
いて、（ｎ−１）層目の金属配線にて形成した第１の電
極パッドと、前記第１の電極パッド上に設けた（ｎ−
１）〜ｎ層間絶縁膜と、前記第１の電極パッド上に設け
たスルーホールと、前記スルーホールを介して前記第１
の電極パッドに接続して設けたｎ層目の金属配線からな
り且つ前記第１の電極パッドより面積の広い第２の電極
パッドと、前記第２の電極パッド上に設けてパッド開孔
部を有するパッシパッシベーション膜とを備え且つＬＳ
Ｉチップ外縁部に沿って平行に複数列配列した二重電極
パッドと、、内部配線領域と最も内側の列のパッドを除
く各電極パッドとの間を電気的に接続した（ｎ−２）層
目以下の金属配線とを含んで構成される。
【００１１】
【実施例】次に、本発明について図面を参照して説明す
る。
【００１２】図１（ａ），（ｂ）は本発明の第１の実施
例を示す平面図及びＡ−Ａ′線断面図である。
【００１３】図１（ａ），（ｂ）に示すように、第３層
金属配線の場合には、内部の配線領域と電極パッドとを
電気的に接続する第１層目の配線１は、スルーホール３
を介して第２層目の配線４に接続され、第２層目の電極
パッド５に至る。この電極パッド５は、パッドスルーホ
ール７を介して第３層目の電極パッド９と接続され、パ
ッド５に対してパッド９が大きい二重パッドユニット１
３を形成している。ここで、１１はパッド開孔部であ
る。この二重パッドユニット１３は、スクライブ線１２
に対して平行に２列設けられており、各列のパッドピッ
チは同一であるが、列間でパッドピッチの１／２程度位
相をずらした千鳥配列を形成している為、実質のパッド
ピッチは一列当たりの場合の半分となる。
【００１４】ここで、高密度なパッドレイアウトを行う
目的で、上方から見て第３層目の電極パッド９と第１層
目の、配線１との距離を零（オンライン）としている
が、断面図から分かる様に、実際には両者の間は層間絶
縁膜２と層間絶縁膜６の合計の膜厚分だけ隔っている。
従って線間容量の増加をまねくおそれは無い。
【００１５】いま、第３層目の電極パッド９の幅を９０
μｍ，第１層目の配線１の幅を３０μｍとすれば、本実
施例の場合１列当たりのパッドピッチは１２０μｍとに
り、千鳥配列によって、実質パッドピッチは６０μｍと
縮小化できる。
【００１６】図２（ａ），（ｂ）は本発明の第２の実施
例を示す平面図及びＢ−Ｂ′線断面図である。
【００１７】図２（ａ），（ｂ）に示すように、４層金
属配線の場合には、内部の配線領域と電極パッドとを電
気的に接続するために、第１層目の配線１及び第２層目
の配線４が使用される。第１層目の配線１は断面図から
分かる様に電極パッドとの距離が保てるので、第４層目
の電極パッド１５の間隔よりも幅広くすることが可能で
ある。二重パッドユニット１３は第３層目の電極パッド
９，パッドスルーホール７，第４層目の電極パッド１
５，パッド開孔部１１及び各層間絶縁膜，パッシベーシ
ョン膜から構成されてパッド９に対してパッド１５が大
きい特徴がある。この二重パッドユニット１３は、スク
ライブ１２に対して平行に３列設けられており、各列の
パッドピッチは同一であるが、列間でパッドピッチの１
／３ずつずらす配列をとっている為、実質のパッドピッ
チは一列当たりの１／３となる。第２層目の配線４の線
幅に二重パッドユニット１３の間隔を合わせてオンライ
ンとしている。第４層目の電極パッド１５の幅を９０μ
ｍ，第２層目の配線幅を３０μｍとすれば、本実施例で
は実質パッドピッチが４０μｍと縮小化できる。
【００１８】
【発明の効果】以上説明した様に本発明は、（ｎ−１）
層配線による第１の電極パッド上に設けた層間絶縁膜の
第１の電極パッド上にスルーホール（パッドスルーホー
ル）を設け、このスルーホールを介してｎ層目金属配線
による第２の電極パッドを接続した二重パッドユニット
をスクライブ線に沿って複数列を千鳥配列する事によっ
て、従来７０μｍ迄しか行えなかったパッドピッチの縮
小化が、パッドサイズ及び接続配線幅を縮小する事なし
に、例えば３層配線を適用したＬＳＩではパッドピッチ
を６０μｍ迄、また４層配線を適用したＬＳＩではパッ
ドピッチを４０μｍ迄縮小することが可能となる為、入
出力電極の多い大規模，高集積が要求される専用ＬＳＩ
の分野で非常に大きな利点が生じる。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示す平面図及びＡ−
Ａ′線断面図。
【図２】本発明の第２の実施例を示す平面図及びＢ−
Ｂ′線断面図。
【図３】従来の半導体装置の第１の例を示す平面図及び
Ｃ−Ｃ′線断面図。
【図４】従来の半導体装置の第２の例を示す平面図及び
Ｄ−Ｄ′線断面図。
【図５】従来例の問題点を説明するための平面図及びＥ
−Ｅ′線断面図。
【符号の説明】
１，４，８ 配線 ２，６，１４ 層間絶縁膜 ３，１６ スルーホール ５，９，１５ 電極パッド ７ パッドスルーホール １０ パッシベーション膜 １１ パッド開孔部 １２ スクライブ線 １３ 二重パッドユニット １７ 金属配線 １８ 電極パッド １９ 配線間隔

Claims (1)

  1. 【特許請求の範囲】 【請求項１】 ３層以上ｎ層迄の金属配線を有する半導
    体装置において、（ｎ−１）層目の金属配線にて形成し
    た第１の電極パッドと、前記第１の電極パッド上に設け
    た層間絶縁膜と、前記第１の電極パッド上に設けたスル
    ーホールと、前記スルーホールを介して前記第１の電極
    パッドに接続して設けたｎ層目の金属配線からなり且つ
    前記第１の電極パッドより面積の広い第２の電極パッド
    と、前記第２の電極パッド上に設けてパッド開孔部を有
    するパッシベーション膜とを備え、且つＬＳＩチップ外
    縁部に沿って平行に複数列配列した二重電極パッドと、
    内部配線領域と最も内側の列のパッドを除く各電極パッ
    ドとの間を電気的に接続した（ｎ−２）層目以下の金属
    配線とを含むことを特徴とする半導体装置。
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