JPH03209830A - 半導体記憶回路装置 - Google Patents
半導体記憶回路装置Info
- Publication number
- JPH03209830A JPH03209830A JP509590A JP509590A JPH03209830A JP H03209830 A JPH03209830 A JP H03209830A JP 509590 A JP509590 A JP 509590A JP 509590 A JP509590 A JP 509590A JP H03209830 A JPH03209830 A JP H03209830A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- memory cell
- cell array
- lower layer
- upper layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 9
- 230000002093 peripheral effect Effects 0.000 claims abstract description 18
- 239000010410 layer Substances 0.000 claims description 42
- 239000011229 interlayer Substances 0.000 claims description 11
- 238000000034 method Methods 0.000 abstract description 6
- 230000002950 deficient Effects 0.000 abstract description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 32
- 229910052782 aluminium Inorganic materials 0.000 description 32
- 238000010586 diagram Methods 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000007547 defect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体記憶回路装置に関し、特に多層のアル
ミニウム配線を有する半導体記憶回路装置に関する。
ミニウム配線を有する半導体記憶回路装置に関する。
従来の半導体記憶回路装置は、第３図に示すようにメモ
リセル８を配列したメモリセルアレイ部のＧＮＤ配線４
は下層のアルミニウム配線がらなり、隣り合うセルの間
に下層のアルミニウム配線により構成されるＤＩ 、Ｄ
−１，Ｄ２ 、Ｄ２がらななる列線５と平行に走って配
置している。ＧＮＤ配線４はメモリセルアレイ部に隣接
した周辺回路部内のデコード回路７におけるＧＮＤ配線
３上にコンタクト孔１を１つ設けて上層のアルミニウム
配線６と電気的に接続し、上層のアルミニウム配線６は
メモリセルアレイ部のＧＮＤ配線４と直角の方向にメモ
リセルアレイ部上に配線し、ＧＮＤ配線４とアルミニウ
ム配線６の重なる部分の層間絶縁膜にコンタクト孔を１
つあけることにより、デコード回路７のＧＮＤ配線３が
らメモリセルアレイ部内のＧＮ’Ｄ配線４に接続する構
造となっていた。
リセル８を配列したメモリセルアレイ部のＧＮＤ配線４
は下層のアルミニウム配線がらなり、隣り合うセルの間
に下層のアルミニウム配線により構成されるＤＩ 、Ｄ
−１，Ｄ２ 、Ｄ２がらななる列線５と平行に走って配
置している。ＧＮＤ配線４はメモリセルアレイ部に隣接
した周辺回路部内のデコード回路７におけるＧＮＤ配線
３上にコンタクト孔１を１つ設けて上層のアルミニウム
配線６と電気的に接続し、上層のアルミニウム配線６は
メモリセルアレイ部のＧＮＤ配線４と直角の方向にメモ
リセルアレイ部上に配線し、ＧＮＤ配線４とアルミニウ
ム配線６の重なる部分の層間絶縁膜にコンタクト孔を１
つあけることにより、デコード回路７のＧＮＤ配線３が
らメモリセルアレイ部内のＧＮ’Ｄ配線４に接続する構
造となっていた。
ここで、コンタクト孔１は周辺回路部のデコード回路７
上の下層のアルミニウム配線からなるＧＮＤ配線３と上
層のアルミニウム配線６とを接続するコンタクト孔であ
り、コンタクト孔２はメモリセルアレイ部の下層のアル
ミニウム配線からなるＧＮＤ配線４と上層のアルミニウ
ム配線６とを接続するコンタクト孔である。
上の下層のアルミニウム配線からなるＧＮＤ配線３と上
層のアルミニウム配線６とを接続するコンタクト孔であ
り、コンタクト孔２はメモリセルアレイ部の下層のアル
ミニウム配線からなるＧＮＤ配線４と上層のアルミニウ
ム配線６とを接続するコンタクト孔である。
従来の半導体記憶回路装置は、下層のアルミニウム配線
形成工程、層間絶縁膜形成工程、コンタクト孔形成工程
を順次経過した後上層のアルミニウム配線を形成する工
程の際に、コンタクト開孔部でむきだしとなる下層のア
ルミニウム配線が酸化して酸化膜が形成していることが
あり、上層のアルミニウム配線を形成しても下層のアル
ミニウム配線と上層のアルミニウム配線が電気的に接続
しなくなってしまうという欠点があった。
形成工程、層間絶縁膜形成工程、コンタクト孔形成工程
を順次経過した後上層のアルミニウム配線を形成する工
程の際に、コンタクト開孔部でむきだしとなる下層のア
ルミニウム配線が酸化して酸化膜が形成していることが
あり、上層のアルミニウム配線を形成しても下層のアル
ミニウム配線と上層のアルミニウム配線が電気的に接続
しなくなってしまうという欠点があった。
そのため、メモリセルアレイ部及び周辺回路部のコンタ
クト孔が１個しか形成していない場合、時として周辺回
路のコンタクト孔が悪いために、全セルが不良として見
える場合があり、不良解析においても周辺回路が悪いの
か、セルアレイ部が悪いのか判断できないという問題が
ある。
クト孔が１個しか形成していない場合、時として周辺回
路のコンタクト孔が悪いために、全セルが不良として見
える場合があり、不良解析においても周辺回路が悪いの
か、セルアレイ部が悪いのか判断できないという問題が
ある。
本発明の半導体記憶回路装置は、メモリセルアレイ部と
前記メモリセルアレイ部に隣接して設けた周辺回路部と
を有する半導体記憶回路装置において、前記メモリセル
アレイ部上に設けた第１の下層配線及び前記周辺回路部
上に設けた第２の下層配線と、前記第１及び第２の下層
配線を含む表面に設けた層間絶縁膜と、前記第１の下層
配線に接続して前記メモリセルアレイ部上から前記周辺
回路部上に延在する上層配線と、前記第２の下層配線上
の前記層間絶縁膜に設けて前記第２の下層配線と前記上
層配線とを接続する複数のコンタクト孔とを備えている
。
前記メモリセルアレイ部に隣接して設けた周辺回路部と
を有する半導体記憶回路装置において、前記メモリセル
アレイ部上に設けた第１の下層配線及び前記周辺回路部
上に設けた第２の下層配線と、前記第１及び第２の下層
配線を含む表面に設けた層間絶縁膜と、前記第１の下層
配線に接続して前記メモリセルアレイ部上から前記周辺
回路部上に延在する上層配線と、前記第２の下層配線上
の前記層間絶縁膜に設けて前記第２の下層配線と前記上
層配線とを接続する複数のコンタクト孔とを備えている
。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例を説明するためのレイア
ウト図である。
ウト図である。
メモリセルアレイ部の下層のアルミニウム配線からなる
ＧＮＤ配線４は隣接したメモリセル８の中間に各メモリ
セル８上に設けた下層のアルミニウム配線Ｄｌ、Ｄｔ
、Ｄ２ 、Ｄ２からなる列線５と平行に配設されている
。さらにメモリセルアレイ部と隣接している周辺回路部
のデコード回路７に設けた下層のアルミニウム配線より
なるＧＮＤ配線３の上の層間絶縁膜にコンタクト孔１を
２つ設け、この２つのコンタクト孔１を充分に覆うマー
ジンを持った上層のアルミニウム配線６を前記メモリセ
ルアレイ部のＧＮＤ配線４と直角の向きにメモリセルア
レイ部内に配線し、前記メモリセルアレイ部のＧＮＤ配
線４と上層のアルミニウム配線６の重なった部分の層間
絶縁膜にコンタクト孔２を１つ設けることにより前記デ
コード回路のＧＮＤ配線３と前記メモリセルアレイ部内
のＧＮＤ配線４が電気的に接続される。
ＧＮＤ配線４は隣接したメモリセル８の中間に各メモリ
セル８上に設けた下層のアルミニウム配線Ｄｌ、Ｄｔ
、Ｄ２ 、Ｄ２からなる列線５と平行に配設されている
。さらにメモリセルアレイ部と隣接している周辺回路部
のデコード回路７に設けた下層のアルミニウム配線より
なるＧＮＤ配線３の上の層間絶縁膜にコンタクト孔１を
２つ設け、この２つのコンタクト孔１を充分に覆うマー
ジンを持った上層のアルミニウム配線６を前記メモリセ
ルアレイ部のＧＮＤ配線４と直角の向きにメモリセルア
レイ部内に配線し、前記メモリセルアレイ部のＧＮＤ配
線４と上層のアルミニウム配線６の重なった部分の層間
絶縁膜にコンタクト孔２を１つ設けることにより前記デ
コード回路のＧＮＤ配線３と前記メモリセルアレイ部内
のＧＮＤ配線４が電気的に接続される。
第２図は本発明の第２の実施例のレイアウト図である。
メモリセルアレイ部の上層のアルミニウム線からなる列
線１１はメモリセルとのコンタクト孔１５を介してメモ
リセル１４と電気的に接続した下層のアルミニウム線１
６と、１つのコンタクト孔１０によって接線し、メモリ
セル１４に電気的、に接続され、メモリセルアレイ部上
に並行に配線している。メモリセル１４からの信号は前
記上層のアルミニウム配線からなる列線１１を伝わって
周辺回路部のデコード回路１３に送られ、デコード回路
１３上で列線１１の延長上の平行に配線された下層のア
ルミニウム配線からなる列線１２と上層のアルミニウム
配線からなる列線１１との重なった部分の層間絶縁膜に
コンタクト孔９を２つ設けることにより下層のアルミニ
ウム配線からなる列線１２にメモリセルから信号が伝わ
り、デコード回路１３内にメモリセル内の情報を伝達す
る構造となっている。
線１１はメモリセルとのコンタクト孔１５を介してメモ
リセル１４と電気的に接続した下層のアルミニウム線１
６と、１つのコンタクト孔１０によって接線し、メモリ
セル１４に電気的、に接続され、メモリセルアレイ部上
に並行に配線している。メモリセル１４からの信号は前
記上層のアルミニウム配線からなる列線１１を伝わって
周辺回路部のデコード回路１３に送られ、デコード回路
１３上で列線１１の延長上の平行に配線された下層のア
ルミニウム配線からなる列線１２と上層のアルミニウム
配線からなる列線１１との重なった部分の層間絶縁膜に
コンタクト孔９を２つ設けることにより下層のアルミニ
ウム配線からなる列線１２にメモリセルから信号が伝わ
り、デコード回路１３内にメモリセル内の情報を伝達す
る構造となっている。
以上説明したように本発明はレイアウト上余裕のある周
辺回路部において下層のアルミニウム配線と上層のアル
ミニウム配線とを接続するコンタクト孔の数をふやすこ
とによりコンタクト開孔後、上層のアルミニウム層を配
線する時に、コンタクト開孔部における下層のアルミニ
ウム配線が酸化していて上層のアルミニウム配線と電気
的に接続できないコンタクト孔があっても残りの他のコ
ンタクト孔で救済することができ、不良解析においても
周辺回路が正常に動作している可能性が高くなり、メモ
リセル領域に着目がしやすく解析時間の効率アップにも
つながる。又、周辺回路が原因で不良になっていた場合
もあり歩留り向上にもつながる。
辺回路部において下層のアルミニウム配線と上層のアル
ミニウム配線とを接続するコンタクト孔の数をふやすこ
とによりコンタクト開孔後、上層のアルミニウム層を配
線する時に、コンタクト開孔部における下層のアルミニ
ウム配線が酸化していて上層のアルミニウム配線と電気
的に接続できないコンタクト孔があっても残りの他のコ
ンタクト孔で救済することができ、不良解析においても
周辺回路が正常に動作している可能性が高くなり、メモ
リセル領域に着目がしやすく解析時間の効率アップにも
つながる。又、周辺回路が原因で不良になっていた場合
もあり歩留り向上にもつながる。
第１図は本発明の第１の実施例を説明するためのレイア
ウト図、第２図は本発明の第２の実施例を説明するため
のレイアウト図、第３図は従来の半導体記憶回路装置の
レイアウト図である。 １２・・・コンタクト孔、３・・・ＧＮＤ配線、４・・
・ＧＮＤ配線、５・・・列線、６・・・上層のアルミニ
ウム配線、７，１３・・・デコード回路、８，１４・メ
モリセル、９，１０・・・コンタクト孔、１１．１２・
・列線、１５・・・コンタクト孔、］６・・・下層のア
ルミニウム線。
ウト図、第２図は本発明の第２の実施例を説明するため
のレイアウト図、第３図は従来の半導体記憶回路装置の
レイアウト図である。 １２・・・コンタクト孔、３・・・ＧＮＤ配線、４・・
・ＧＮＤ配線、５・・・列線、６・・・上層のアルミニ
ウム配線、７，１３・・・デコード回路、８，１４・メ
モリセル、９，１０・・・コンタクト孔、１１．１２・
・列線、１５・・・コンタクト孔、］６・・・下層のア
ルミニウム線。
Claims (1)
- メモリセルアレイ部と前記メモリセルアレイ部に隣接し
て設けた周辺回路部とを有する半導体記憶回路装置にお
いて、前記メモリセルアレイ部上に設けた第１の下層配
線及び前記周辺回路部上に設けた第２の下層配線と、前
記第１及び第２の下層配線を含む表面に設けた層間絶縁
膜と、前記第１の下層配線に接続して前記メモリセルア
レイ部上から前記周辺回路部上に延在する上層配線と、
前記第２の下層配線上の前記層間絶縁膜に設けて前記第
２の下層配線と前記上層配線とを接続する複数のコンタ
クト孔とを備えたことを特徴とする半導体記憶回路装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP509590A JPH03209830A (ja) | 1990-01-12 | 1990-01-12 | 半導体記憶回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP509590A JPH03209830A (ja) | 1990-01-12 | 1990-01-12 | 半導体記憶回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03209830A true JPH03209830A (ja) | 1991-09-12 |
Family
ID=11601828
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP509590A Pending JPH03209830A (ja) | 1990-01-12 | 1990-01-12 | 半導体記憶回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03209830A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5691574A (en) * | 1993-09-27 | 1997-11-25 | Nec Corporation | Semiconductor device capable of high speed operation and being integrated with high density |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61125168A (ja) * | 1984-11-22 | 1986-06-12 | Nec Corp | 半導体集積回路メモリ |
| JPH01243552A (ja) * | 1988-03-25 | 1989-09-28 | Hitachi Ltd | 多層配線構造 |
-
1990
- 1990-01-12 JP JP509590A patent/JPH03209830A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61125168A (ja) * | 1984-11-22 | 1986-06-12 | Nec Corp | 半導体集積回路メモリ |
| JPH01243552A (ja) * | 1988-03-25 | 1989-09-28 | Hitachi Ltd | 多層配線構造 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5691574A (en) * | 1993-09-27 | 1997-11-25 | Nec Corporation | Semiconductor device capable of high speed operation and being integrated with high density |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH09283632A (ja) | 半導体集積回路装置 | |
| JPH04107951A (ja) | 多層配線方法 | |
| US6091089A (en) | Semiconductor integrated circuit device | |
| JPH0423495A (ja) | 多層配線基板 | |
| KR100332456B1 (ko) | 퓨즈를 갖는 반도체 소자 및 그 제조방법 | |
| JPH0529377A (ja) | 半導体装置 | |
| JP3913927B2 (ja) | 半導体集積回路装置 | |
| JPH03209830A (ja) | 半導体記憶回路装置 | |
| JPH0576174B2 (ja) | ||
| JPH10163315A (ja) | 半導体回路装置 | |
| US4746965A (en) | Integrated semiconductor circuit device | |
| JPH06326150A (ja) | パッド構造 | |
| JP2001168291A (ja) | 半導体集積回路およびそれを備えたデジタルカメラ | |
| JP3376953B2 (ja) | 半導体集積回路装置 | |
| JP2738145B2 (ja) | 半導体装置 | |
| JPH0542821B2 (ja) | ||
| US4771329A (en) | Wirings in semiconductor integrated circuit and method thereof | |
| JPS5852854A (ja) | 半導体装置 | |
| JPH0786281A (ja) | 半導体装置および半導体装置の製造方法 | |
| JP2000164696A (ja) | 多層配線構造 | |
| JPH04218943A (ja) | １チップｌｓｉの製造方法 | |
| JPH05152447A (ja) | 半導体集積回路装置 | |
| JPH05129291A (ja) | 半導体集積回路装置とその設計システム | |
| JPH02250372A (ja) | 半導体集積回路装置 | |
| JPH0574772A (ja) | 半導体装置 |