JPS61125168A - 半導体集積回路メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路メモリに関し、特に多層金属配
線を用いたスタティック型メモリセルを有する半導体集
積回路メモリに関するものである。

〔従来の技術〕

近年、大規模及び高速動作を特徴とする半導体集積回路
メモリでは多層構造を用いてその特性の改善を行って来
た。この様な半導体集積回路メモリの内、多層金属配線
を用いた半導体集積回路メモリでは、異なる二層の金属
配線間を絶縁分離する層間絶縁膜は、半導体集積回路メ
モリの特性上及び製造歩留シ上重要である、 第５図（ａ）　、　（ｂ）は従来の二層アルミニウム配
線を用いたスタティックメモリの一例の第二のアルミニ
ウム配線層までを積層した状態の断面図である。

第５図（ａ）はメモリセル部の、同図（ｂ）は周辺回路
部の断面図である。１２は第一のアルミニウム配線層、
１４は第二のアルミニウム配線層であり、１３はこの両
者を絶縁する層間絶縁膜である。又、９゜１０はメモリ
セル部における第二の多結晶シリコン層、及び高抵抗の
多結晶シリコン部である。

従来の二層アルミニウム配線を用いたスタティックメモ
リでは、層間絶縁膜１３にプラズマＣＶＤ窒化膜を用い
た場合、４００℃位の低温熱処理を行うと、プラズマＣ
ＶＤ窒化膜の中に含まれる窒素あるいは水素が素子内部
に拡散して多結晶シリコン層に至シ、多結晶シリコンの
ダングリングボンドと結合してキャリアのトラップ密度
を減少させる事により、多結晶シリコンの電気伝導度が
大幅に増加するという現象があった０この様に眉間にプ
ラズマ窒化膜を用いた場合、メモリセルの高抵抗値が変
化しやすく、これが特性変動の原因となり製造歩留りの
低下を招いていた。

一方、層間絶縁膜として、ＣＶＤ法による酸化膜を用い
る方法もある。ＰｉＪ６図はアルミニウム配線層１６を
酸化膜１７で被った部分の断面図であり、第７図は、ア
ルミニウム配線１６をプラズマＣＶＤ窒化膜１８で被っ
た部分の断面図である。

第６図と第７図とを比較して明らかな様に、アルミニウ
ム配線層１６ｔ−ｆｆｌう酸化膜１７の被覆形状はプラ
ズマＣＶＤ窒化膜１８の被覆形状に比べて滑らかではな
く、この酸化膜１７の上層に配線層を設けた場合、酸化
膜１７の被覆形状の悪さによる配線層の欠損、断線等が
生じやすい。

第一のアルミニウム配線層がディジット線として形成さ
れるメモリセルでは、ディジット線の上層に設けられる
第二のアルミニウム配線層は主に接地線とワード線とし
て用いられ、第二のアルミニウム配線層の幅が充分大き
くとられるため、下層の酸化膜の被覆形状の悪さの影響
を受けにくいが、周辺回路上では、第二のアルミニウム
配線層に幅の小さい信号線を使用する場合があるため、
下層の酸化膜の被覆形状の悪さくより、欠損、断線等を
生じやすいという傾向があった。

〔発明が解決しようとする問題点〕

従来の二層のアルミニウム配線を用いた半導体集積回路
メモリでは、以上の様に、第一のアルミニウム配線層と
第二のアルミニウム配線層間の絶縁膜にプラズマＣＶＤ
窒化膜を用いた場合には、メモリセル部上の多結晶シリ
コンの電気伝導度が低温熱処理によシ大幅に増加するた
め、又、層間の絶縁膜に酸化膜を用いた場合には、周辺
回路上の幅の小さい第二のアルミニウム配線層が下層の
′酸化膜の被覆形状の悪さにより、欠損、断線等を起こ
しやすいため、製造歩留りが低下するという問題点があ
った。

従って、本発明の目的は、上記問題点を解決し、積層構
造の改良により製造歩留９の向上した半導体集積回路メ
モリを提供する事にある。

〔問題点を解決するための手段〕

本発明の半導体集積回路メモリは、半導体基板上に複数
個の素子からなるメモリセル部及び複数個の素子からな
る周辺回路部を設け、前記素子同士を多層の金属配線層
で接続して成る半導体集積回路メモリにおいて、第一の
金属配線層と第二の金属配線層とを絶縁分離するための
層間絶縁膜として、前記メモリセル部上と前記周辺回路
部上で異なる絶縁膜を有している。

〔作用〕

本発明の半導体集積回路メモリは、以上の様に、例えば
、二層アルミニウム配線を用いたスタティックメモリに
おいて、第一のアルミニウム配線層と第二のアルミニウ
ム配線層とを絶縁分離するための層間絶縁膜が、メモリ
セル部上と周辺回路部上で異なる事により、かかる層間
絶縁膜として、メモリセル部上では多結晶シリコン−特
に高抵抗の多結晶シリコン−に影響を与えない酸化膜を
、周辺回路部上では被覆形状に優れ、上層にある配線が
欠損、断線しにくいプラズマＣＶＤ窒化膜を使用する事
が出来るなど、各々の領域に最適な眉間絶縁膜を形成す
る事が可能である。従って高製造歩留シの半導体集積回
路メモリが得られる０〔実施例〕 以下、本発明の実施例について図面を参照して説明する
。

第４図は、本発明の一実施例のチップレイアウトを示す
平面図である０第４図において、２０゜２１は半導体基
板１９上に設けられたメモリセル部であり、第一のアル
ミニウム配線層と第二のアルミニウム配線層間の絶縁膜
に酸化膜を使用する。

２２．２３，２４．２５は半導体基板１９上に設けられ
た周辺回路部であり、これらと半導体基板１９上の、第
一のアルミニウム配線層と第二のアルミニウム配線層間
の絶縁膜にはプラズマＣＶＤ窒化膜と酸化膜を使用する
０ 第１図（ａ）　、　（ｂ）は本発明の一実施例の要部を
示す断面図で、同図（ａ）はメモリセル部を、同図（ｂ
）は周辺回路部を示し、第５図（ａ）　、　ｅ）に示し
た従来例と対応して示したものである。

本実施例が第５図（ａ）　、　（ｂ）の従来例と異なる
点は、上記のように、メモリセル部上の第一と第二のア
ルミニウム配線層１２と１４間の層間絶縁膜１３ｂとし
て酸化Ｈ１ｔ’を用い、周辺回路部上の第一と第二のア
ルミニウム配線層１２と１４間の層間絶縁膜１３ａ、１
３ｂとしてプラズマＣＶＤ窒化膜と酸化膜の二層構造と
したものである。

第２図（ａ）、Φ）及び第３図（ａ）、Φ）は本実施例
の製造工程中の断面図で、同様に（ａ）はメモリセル部
。

（ｂ）は周辺回路部を表わす。

ｇ２図（ａ）、・（ｂ）は第一のアルミニウム層までを
従来の積層方法と同様に積層したものである。すなわち
、Ｐ型の半導体基板１上に１０００℃Ｈ，−０゜雰囲気
で９０００人のフィールド酸化膜２ｔ−形成する。更に
１ｏ００’ｃｆｈ−Ｏｘ雰囲気で膜厚４００又のゲート
部酸化膜を形成し、埋め込み壬ンタクト穴を設けた後、
５０００に、２０Ω／口第−の多結晶シリコン層３．４
．７を形成する。１００　ｋｅＶで１ｘｉｏ　　ｃｍ　
　のヒ素により拡散層５，６″ｆ：形成し、膜厚５００
０Ｘの層間絶縁膜８ｔ−成長させ、第一の多結晶シリコ
ン層と第二の多結晶シリコン層間のコンタクト穴を設け
た後に、層厚５ｏｏｏＸの第二の多結晶シリコン層９を
形成し、５０　ｋｅＶで１×１０　口　のリンを注入す
る。形成した第二の多結晶シリコン層の内、スタティッ
クメ％　ＩＪセルの負荷抵抗となる高抵抗の多結晶７リ
コ／部１０’ｔｆ、’（りした後に、５０　ｋｅＶで１
０１６ｔｙ；”　ノリンを注入する。第二の多結晶シリ
コン層９と第一のアルミニウム配線層間のコンタクト穴
を設け、／ｉ　厚０．５μｍの第一のアルミニウム層１
２を形成する。

第３図（ａ）　、　（ｂ）は、周辺回路部上に第一のア
ルミニウム配線層１２と第二のアルミニウム配線層とを
絶縁するプラズマＣＶＤ窒化膜で形成された眉間絶縁膜
ｉａａを設けた状態の断面図である。積層方法は、まず
、第４図のチップ上に膜厚１μｍのプラズマＣＶＤ窒化
膜を形成し、次にチップ上のメモリセル部以外の部分を
７オトレジストでマスクしてメモリセル部上のプラズマ
ＣＶＤ窒化膜のみをプラズマエツチング法でエツチング
除去し、更にフォトレジストヲ除去する。上記の工程に
よシ、プラズマＣＶＤ窒化膜はチップ上のメモリセル部
以外の部分の最上層に形成される事となる。

第１図（ａ）　、　（ｂ）は本実施例において、第二の
アルミニウム層までを積層した状態の断面図である。

第３図のチップ上に膜厚１μｍの酸化膜１３ｂｉ形成し
、第一のアルミニウム層と第二のアルミニウム層間のコ
ンタクト穴を設けた後、層厚１．０μｍの第二のアルミ
ニウム層１４を形成する。

以上の様に積層されたチップにおいては、メモリセル部
上の第一のアルミニウム層と第二のアルミニウム層間の
絶縁膜には酸化膜のみが用いられる事になり、低温熱処
理を行ってもかかる層間の絶縁膜の影響で多結晶シリコ
ン層の電気伝導度が大幅に変化する事がなくなるという
効果が得られる。又、周辺回路部上の第一のアルミニウ
ム層と第二のアルミニウム層間の絶縁膜には、プラズマ
ＣＶＤ窒化膜と酸化膜が形成されるため、酸化膜だけで
は良くなかった被覆形状がプラズマＣＶＤ窒化膜により
改善され、上層に形成される第二のアルミニウム層にお
いて、アルミニウム幅の細い、　部分でも、アルミニウ
ムの欠損、断線等が起こりにくくなるという効果が得ら
れる。

なお、上記実施例においては、金属配線層としてアルミ
ニウム材料を用いて説明したが、この金属配線層には他
に白金、金、タングステン、モリブデン、チタン等がア
ルミニウムと同様に使用可能である。

〔発明の効果〕

以上、詳細説明したとおり、本発明の半導体集積回路メ
モリは、例えば二層アルミニウム配線を用いたスタティ
ックメモリにおいて、第一のアルミニウム配線層と、第
二のアルミニウム配線層とを絶縁する層間絶縁膜が、メ
モリセル上と周辺回路上で異なる事ｔ％徴としているた
め、層間絶縁膜をメモリセル部上と周辺回路部上とでそ
れぞれ最適な絶縁膜材料、及び絶縁膜構造を使用する事
が可能となる。すなわち、メモリセル部上の層間絶縁膜
には酸化膜を、周辺回路上の層間絶縁膜にプラズマＣＶ
Ｄ窒化膜を用いた場合には、メモリセル部上では、低温
熱処理による多結晶シリコンの電気伝導度の大幅な変化
がなくなシ、周辺回路部上では、被覆形状の良い眉間絶
縁膜を使用する事により上層の第二のアルミニウム配線
の欠損。

断線が生じにくくなる。従って本発明によれば製造歩留
りの高い半導体集積回路メモリが得られその効果は大で
ある。

【図面の簡単な説明】

第１図（ａ）　、　（ｂ）は本発明の一実施例の要部を
示す断面図、第２図（ａ）　、　（ｂ）及び第３図（ａ
）　、　（ｂ＞はその製造工程中の断面図、第４図はそ
のチップレイアウトを示す平面図、第５図（ａ）　、　
（ｂ）　、　＄　６図及び第７図はそれぞれ従来例の要
部を示す断面図である。 １・・・・・・半導体基板、２・・・・・・フィールド
酸化膜、３．４．７・・・・・・第一の多結晶シリコン
層、５，６・・−・・・拡散層、８，１１，１３，１３
ａ、１３ｂ・−・・・層間絶縁膜、９・・・・・・第二
の多結晶シリコン層、１０・・・・・・高抵抗の多結晶
シリコン部、１２・・・・・・第一のアルミニウム配線
層、１４・・・・・・第二のアルミニウム配線層、１５
・・・・・・ゲート部絶縁膜、１６・・・・・・アルミ
ニー−ム配線層、１７・・・・・・酸化膜、１８・・・
・・・プラズマＣＶＤ窒化膜、１９・・・・・・チップ
、２０．２１・・・・・・メモリセル部、２２，２３．
２４゜２５・・・・・・周辺回路部。 θｌｌ鳩刀ｂ：り間２煙練膜 ２　二僧与二のり＃＆Ｉシリコ２皆 負呵　ｌ　聞 第２聞 ＠：３閏 夙辺回路却 ｌ　：子Ｊ略・体膚ζ調讐乏　　　　　　　　　　　Ａ
り　：＆４Ｃし才ｎシカ、り虐占Ｊレシリゴ４７：　　
：　７（−ｔレド酸イヒ斤畔　　　　　　　乙ど：僧与
−の７７は二１ム鉋己千東４テａ４．ｙ：第一のり恭閘
５シリコ〉層　　　／４：ｊＰ、：の　　／　　　　　
〃Ｓ、６　：拡貯（４１ δ、１／刀二層間に＃購 り：身吟２のり彦台晶ンＪゴンｌ １弓　ＳＶ

Claims (1)

【特許請求の範囲】
1. 　半導体基板上に複数個の素子からなるメモリセル部及
   び複数個の素子からなる周辺回路部を設け、前記素子同
   士を多層の金属配線層で接続して成る半導体集積回路メ
   モリにおいて、第一の金属配線層と第二の金属配線層と
   を絶縁分離するための層間絶縁膜が前記メモリセル部上
   と前記周辺回路部上で異なる事を特徴とする半導体集積
   回路メモリ。