JPH08330518A - 半導体集積回路及びその製造方法 - Google Patents
半導体集積回路及びその製造方法Info
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- JPH08330518A JPH08330518A JP7133943A JP13394395A JPH08330518A JP H08330518 A JPH08330518 A JP H08330518A JP 7133943 A JP7133943 A JP 7133943A JP 13394395 A JP13394395 A JP 13394395A JP H08330518 A JPH08330518 A JP H08330518A
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
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- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Abstract
(57)【要約】
【目的】 バスラインの配線容量を低減し、集積回路の
高速化、低消費電力化およびチップサイズの縮小化を可
能とする。 【構成】 半導体基板８の上に形成したフィールド酸化
膜４の上面にポリシリコン層を酸化させて非導通状態と
した絶縁膜１２を載せ、これにより層間絶縁膜６上の配
線（バスライン）３Ａと、基板８と、の間の距離を大き
くして重量を低減している。
高速化、低消費電力化およびチップサイズの縮小化を可
能とする。 【構成】 半導体基板８の上に形成したフィールド酸化
膜４の上面にポリシリコン層を酸化させて非導通状態と
した絶縁膜１２を載せ、これにより層間絶縁膜６上の配
線（バスライン）３Ａと、基板８と、の間の距離を大き
くして重量を低減している。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路及びその
製造方法に係り、特に配線容量を低減して回路の高速化
に適した集積回路構造及びそれを得るための製造方法に
関する。
製造方法に係り、特に配線容量を低減して回路の高速化
に適した集積回路構造及びそれを得るための製造方法に
関する。
【０００２】
【従来の技術】半導体集積回路の集積度は年々向上し、
ますます微細化の一途をたどっている。これに伴い、１
つのチップ内に集積させる回路ブロックも大きく、かつ
複雑になり、これらの回路ブロックを結ぶ配線領域（バ
スライン領域）の割合も大きくなってきている。これに
伴い、各回路信号から見た容量負荷のうち、配線容量の
占める割合も増加してきている。
ますます微細化の一途をたどっている。これに伴い、１
つのチップ内に集積させる回路ブロックも大きく、かつ
複雑になり、これらの回路ブロックを結ぶ配線領域（バ
スライン領域）の割合も大きくなってきている。これに
伴い、各回路信号から見た容量負荷のうち、配線容量の
占める割合も増加してきている。
【０００３】図６は、一般的な半導体集積回路の回路配
置図を示すものであるが、図に示すように、半導体集積
回路１は、トランジスタ、抵抗、容量素子を形成する集
積回路部分、つまり回路ブロック領域２と、回路ブロッ
ク領域２における回路信号群を入出力したり他の部分に
転送したりするための非活性領域（フィールド領域）と
なるバスライン領域３で構成される。
置図を示すものであるが、図に示すように、半導体集積
回路１は、トランジスタ、抵抗、容量素子を形成する集
積回路部分、つまり回路ブロック領域２と、回路ブロッ
ク領域２における回路信号群を入出力したり他の部分に
転送したりするための非活性領域（フィールド領域）と
なるバスライン領域３で構成される。
【０００４】さて、バスライン領域３には多数の配線が
引き回される訳であるが、このために、配線容量を持
つ。この負荷容量が大きいと、負荷を駆動、つまり充放
電するためのトランジスタの電流駆動能力を上げる必要
が生じる。ところが、トランジスタの駆動能力を上げる
ためには、トランジスタサイズの拡大を必要とするの
で、チップサイズの拡大や、消費電力の増大を招く。
引き回される訳であるが、このために、配線容量を持
つ。この負荷容量が大きいと、負荷を駆動、つまり充放
電するためのトランジスタの電流駆動能力を上げる必要
が生じる。ところが、トランジスタの駆動能力を上げる
ためには、トランジスタサイズの拡大を必要とするの
で、チップサイズの拡大や、消費電力の増大を招く。
【０００５】このような配線容量負荷の低減のために、
従来は、図７に示すような集積回路構成が提案されてい
た。この図７及びこれ以外の他の断面図においては、わ
かりやすくするため、縦横の拡大倍率を変えている。図
７において示すように、バスライン領域３に配置され
る、ＳｉＯ２などから形成される素子分離用のフィール
ド酸化膜４と、ＣＶＤ酸化膜やＰＳＧ保護膜などで形成
される層間絶縁膜６との間に、選択的に絶縁膜５を形成
し、層間絶縁膜６の上に形成されるバスライン領域配線
層７と半導体基板８の間の距離ｔを大きくとり、単位長
さあるいは、単位面積あたりの配線容量Ｃｐを低減して
いる。
従来は、図７に示すような集積回路構成が提案されてい
た。この図７及びこれ以外の他の断面図においては、わ
かりやすくするため、縦横の拡大倍率を変えている。図
７において示すように、バスライン領域３に配置され
る、ＳｉＯ２などから形成される素子分離用のフィール
ド酸化膜４と、ＣＶＤ酸化膜やＰＳＧ保護膜などで形成
される層間絶縁膜６との間に、選択的に絶縁膜５を形成
し、層間絶縁膜６の上に形成されるバスライン領域配線
層７と半導体基板８の間の距離ｔを大きくとり、単位長
さあるいは、単位面積あたりの配線容量Ｃｐを低減して
いる。
【０００６】配線容量Ｃｐは、 Ｃｐ＝ε／ｔ （１） の式からも明らかなように、距離ｔの大きさに反比例す
るので、距離ｔは大きければ大きい程よい。ちなみに、
εはフィールド酸化膜４、絶縁膜５、層間絶縁膜６など
の層間膜の誘電率である。
るので、距離ｔは大きければ大きい程よい。ちなみに、
εはフィールド酸化膜４、絶縁膜５、層間絶縁膜６など
の層間膜の誘電率である。
【０００７】
【発明が解決しようとする課題】しかしながら、層間膜
を選択的に、しかもある程度の膜厚にまで成長させるこ
とは技術的に容易ではなく、簡単で有効な配線容量Ｃｐ
の削減手段は実現されていないのが現実である。
を選択的に、しかもある程度の膜厚にまで成長させるこ
とは技術的に容易ではなく、簡単で有効な配線容量Ｃｐ
の削減手段は実現されていないのが現実である。
【０００８】例えば、バスライン領域３は通常、トラン
ジスタなどの活性領域を含まないので、半導体基板８か
らバスライン領域配線層７（通常はＡｌなどのメタル）
までの距離ｔは、素子分離用のフィールド酸化膜４や、
複数のバスライン領域配線層７、例えば多層メタル間の
層間絶縁膜６が存在する。そして、これらは２００００
オングストローム程度の厚さを持っている。
ジスタなどの活性領域を含まないので、半導体基板８か
らバスライン領域配線層７（通常はＡｌなどのメタル）
までの距離ｔは、素子分離用のフィールド酸化膜４や、
複数のバスライン領域配線層７、例えば多層メタル間の
層間絶縁膜６が存在する。そして、これらは２００００
オングストローム程度の厚さを持っている。
【０００９】これに対して、フィールド酸化膜４の上に
選択的に成長できる層間の絶縁膜５は、例えば、低温酸
化膜やＣＶＤ酸化膜の場合、５００オングストローム程
度が限界とされている。
選択的に成長できる層間の絶縁膜５は、例えば、低温酸
化膜やＣＶＤ酸化膜の場合、５００オングストローム程
度が限界とされている。
【００１０】したがって、配線容量削減に対する寄与率
は２〜３％程度しか期待できないことになってしまう。
は２〜３％程度しか期待できないことになってしまう。
【００１１】配線容量を削減できない場合、トランジス
タの駆動能力を上げるために、消費電力が増大し、トラ
ンジスタのサイズ、つまりチャネル幅が大きくなるた
め、回路ブロック領域２の面積も増大し、このためにパ
ターンエリアも拡大し、チップサイズ、すなわち製造コ
ストも上昇してしまう。
タの駆動能力を上げるために、消費電力が増大し、トラ
ンジスタのサイズ、つまりチャネル幅が大きくなるた
め、回路ブロック領域２の面積も増大し、このためにパ
ターンエリアも拡大し、チップサイズ、すなわち製造コ
ストも上昇してしまう。
【００１２】さらに、悪循環として、チップサイズが大
きくなることによる配線容量の増大も無視できなくなっ
てしまう。
きくなることによる配線容量の増大も無視できなくなっ
てしまう。
【００１３】このように、配線容量の増加を抑制できる
かどうかは、製造コスト、すなわち製品の競争力にかか
わる問題であり、特に複雑な論理回路や、超高速動作を
必要とする特定用途向けメモリでは、致命的な問題とな
っていた。
かどうかは、製造コスト、すなわち製品の競争力にかか
わる問題であり、特に複雑な論理回路や、超高速動作を
必要とする特定用途向けメモリでは、致命的な問題とな
っていた。
【００１４】本発明は、簡単な方法で、バスライン領域
下の層間膜の膜厚を選択的に大幅に厚く形成することに
より、配線容量を低減し、集積回路の高速化、低消費電
力化およびチップサイズの縮小化を可能とした半導体集
積回路及びその製造方法を提供することを目的とする。
下の層間膜の膜厚を選択的に大幅に厚く形成することに
より、配線容量を低減し、集積回路の高速化、低消費電
力化およびチップサイズの縮小化を可能とした半導体集
積回路及びその製造方法を提供することを目的とする。
【００１５】
【課題を解決するための手段】本発明は、半導体基板上
に選択的に導通状態と非導通状態を形成可能な配線層を
配置する工程と、回路素子を形成する活性領域において
は前記配線層を導通状態にし、配線のみを形成する配線
領域においては前記配線層を非導通状態にする工程と、
を備える半導体集積回路の製造方法を提供するものであ
る。
に選択的に導通状態と非導通状態を形成可能な配線層を
配置する工程と、回路素子を形成する活性領域において
は前記配線層を導通状態にし、配線のみを形成する配線
領域においては前記配線層を非導通状態にする工程と、
を備える半導体集積回路の製造方法を提供するものであ
る。
【００１６】本発明は、半導体基板上に選択的に導通状
態と非導通状態を形成可能な配線層を配置する工程と、
回路素子を形成する活性領域においては前記配線層を導
通状態にし、配線のみを形成する配線領域においては前
記配線層を厚さ方向に部分的に非導通状態とし且つ導通
状態のまま残った部分はフローティング状態に保つ工程
と、を備える半導体集積回路の製造方法を提供するもの
である。
態と非導通状態を形成可能な配線層を配置する工程と、
回路素子を形成する活性領域においては前記配線層を導
通状態にし、配線のみを形成する配線領域においては前
記配線層を厚さ方向に部分的に非導通状態とし且つ導通
状態のまま残った部分はフローティング状態に保つ工程
と、を備える半導体集積回路の製造方法を提供するもの
である。
【００１７】
【作用】本発明においては、配線領域における配線と半
導体基板の間の層間絶縁容量を、非導通状態にした配線
層を介在させることにより、低減させる。
導体基板の間の層間絶縁容量を、非導通状態にした配線
層を介在させることにより、低減させる。
【００１８】また、本発明においては、配線領域におけ
る配線と半導体基板の間の層間絶縁容量を、配線層をそ
の厚さ方向に完全に非導通状態にできなくても、フロー
ティング状態に保たれた導通状態の配線層を介して得ら
れる層間絶縁容量を、低減させる。
る配線と半導体基板の間の層間絶縁容量を、配線層をそ
の厚さ方向に完全に非導通状態にできなくても、フロー
ティング状態に保たれた導通状態の配線層を介して得ら
れる層間絶縁容量を、低減させる。
【００１９】
【実施例】以下、図面を参照しながら、本発明の実施例
を説明する。
を説明する。
【００２０】図１、図２（Ａ）〜（Ｅ）は、本発明の実
施例の説明図であり、図２は図１の集積回路の平面配置
に対比して示される各工程の断面図である。
施例の説明図であり、図２は図１の集積回路の平面配置
に対比して示される各工程の断面図である。
【００２１】図１において示すように、半導体集積回路
１には回路ブロック領域２とバスライン領域３が配置さ
れる。３Ａはバスラインであり、３Ｂはバスライン３Ａ
と回路ブロック領域２中の回路とを結ぶ配線である。こ
れは、以下に説明するようにして製造される。
１には回路ブロック領域２とバスライン領域３が配置さ
れる。３Ａはバスラインであり、３Ｂはバスライン３Ａ
と回路ブロック領域２中の回路とを結ぶ配線である。こ
れは、以下に説明するようにして製造される。
【００２２】先ず、図２（Ａ）に示すように、半導体基
板８の表面の全体に、特にバスライン領域３が配置され
る部分は選択的に厚くなるように、素子分離用のフィー
ルド酸化膜４が形成される。
板８の表面の全体に、特にバスライン領域３が配置され
る部分は選択的に厚くなるように、素子分離用のフィー
ルド酸化膜４が形成される。
【００２３】ちなみに、半導体集積回路１がＤＲＡＭで
あれば、回路ブロック領域２、つまり活性領域において
は、メモリセルのプレート電極やトランジスタのゲート
電極を形成するために、またバスライン領域３、つまり
配線領域においては、ビット線の配線や多層配線のいず
れかを形成するために、フィールド酸化膜４の上を含む
全面にポリシリコン層９を形成する。つまり、ポリシリ
コン層９は配線層として機能することになる。
あれば、回路ブロック領域２、つまり活性領域において
は、メモリセルのプレート電極やトランジスタのゲート
電極を形成するために、またバスライン領域３、つまり
配線領域においては、ビット線の配線や多層配線のいず
れかを形成するために、フィールド酸化膜４の上を含む
全面にポリシリコン層９を形成する。つまり、ポリシリ
コン層９は配線層として機能することになる。
【００２４】次に、図２（Ｂ）に示すように、ポリシリ
コン層９の表面全体を、熱酸化されない材料、例えば、
シリコンプロセスならば、窒化膜（ＳｉＮ）などの絶縁
膜１０で被覆する。
コン層９の表面全体を、熱酸化されない材料、例えば、
シリコンプロセスならば、窒化膜（ＳｉＮ）などの絶縁
膜１０で被覆する。
【００２５】次いで、図２（Ｃ）に示すように、バスラ
イン領域３に対応する領域上の絶縁膜１０のみを選択的
にエッチングして除去し、次に同図（Ｄ）に示すよう
に、ウェーハ全体を、酸素１１の雰囲気中で、熱酸化さ
せる。
イン領域３に対応する領域上の絶縁膜１０のみを選択的
にエッチングして除去し、次に同図（Ｄ）に示すよう
に、ウェーハ全体を、酸素１１の雰囲気中で、熱酸化さ
せる。
【００２６】その結果、ポリシリコン層９が酸化しなが
ら成長し、酸化膜１２となる。ちなみに、ポリシリコン
層９は１５００〜２０００オングストロームの膜厚で形
成されているが、熱酸化により形成される酸化膜１２
は、その２倍以上の膜厚にまで成長する。この酸化膜１
２は、前記配線容量低減化のためには、厚くする程よ
く、例えば４０００オングストロームぐらいまでは成長
させるのがよい。
ら成長し、酸化膜１２となる。ちなみに、ポリシリコン
層９は１５００〜２０００オングストロームの膜厚で形
成されているが、熱酸化により形成される酸化膜１２
は、その２倍以上の膜厚にまで成長する。この酸化膜１
２は、前記配線容量低減化のためには、厚くする程よ
く、例えば４０００オングストロームぐらいまでは成長
させるのがよい。
【００２７】その後に、図２（Ｅ）に示すように、絶縁
膜１０を除去する。
膜１０を除去する。
【００２８】次いで、半導体基板８上の回路ブロック領
域２、つまり熱酸化されなかったポリシリコン層９の部
分にはメモリセルのプレート電極１３や、トランジスタ
のゲート電極１４や配線などの目的とする回路素子が、
半導体基板８に形成されるソース／ドレイン１５などに
対応して形成される。そして、その上から全体に層間絶
縁膜６を形成する。
域２、つまり熱酸化されなかったポリシリコン層９の部
分にはメモリセルのプレート電極１３や、トランジスタ
のゲート電極１４や配線などの目的とする回路素子が、
半導体基板８に形成されるソース／ドレイン１５などに
対応して形成される。そして、その上から全体に層間絶
縁膜６を形成する。
【００２９】そして、層間絶縁膜６の上のバスライン領
域３に対応する部分には、バスライン領域配線層７が形
成される。なお、バスライン領域配線層７は多層に形成
してもよい。
域３に対応する部分には、バスライン領域配線層７が形
成される。なお、バスライン領域配線層７は多層に形成
してもよい。
【００３０】その結果、最終的にバスライン領域３の、
半導体基板８とバスライン領域配線層７の間の層間膜厚
は、例えば２３０００〜２５０００オングストロームに
なり、層間膜厚が２００００オングストロームの場合に
比べて、配線容量を１２〜２５％程度以上と、大幅に低
減することができる。
半導体基板８とバスライン領域配線層７の間の層間膜厚
は、例えば２３０００〜２５０００オングストロームに
なり、層間膜厚が２００００オングストロームの場合に
比べて、配線容量を１２〜２５％程度以上と、大幅に低
減することができる。
【００３１】通常、このような厚い層間絶縁膜が部分的
に形成された場合、周囲との段差が大きくなるために、
微細化工程においては、配線のオープンなどの問題があ
り、またトランジスタなどの活性領域においてはバーズ
ビークのような特性劣化、例えば、素子分離不完全にな
ったり、トランジスタの幅が小さくなる、などの不具合
がある。しかし、本発明の場合、段差部分はバスライン
領域３に収まるため、活性領域には段差は存在せず、メ
モリセルアレイのように極めて高精度な微細化を必要と
する領域でもないので、問題とはならない。層間絶縁膜
６の両端をより一層なだらかにするためには、酸化膜１
２の図２の両端をよりなだらかにする又は図２での幅を
より小さくして、フィールド酸化膜４、酸化膜１２及び
層間絶縁膜６の３層構造がよりなだらかな形となるよう
にすればよい。
に形成された場合、周囲との段差が大きくなるために、
微細化工程においては、配線のオープンなどの問題があ
り、またトランジスタなどの活性領域においてはバーズ
ビークのような特性劣化、例えば、素子分離不完全にな
ったり、トランジスタの幅が小さくなる、などの不具合
がある。しかし、本発明の場合、段差部分はバスライン
領域３に収まるため、活性領域には段差は存在せず、メ
モリセルアレイのように極めて高精度な微細化を必要と
する領域でもないので、問題とはならない。層間絶縁膜
６の両端をより一層なだらかにするためには、酸化膜１
２の図２の両端をよりなだらかにする又は図２での幅を
より小さくして、フィールド酸化膜４、酸化膜１２及び
層間絶縁膜６の３層構造がよりなだらかな形となるよう
にすればよい。
【００３２】また、熱酸化によって、回路のトランジス
タの実効ゲート長が短くなったり、ゲートとソース／ド
レインのオーバーラップ容量が増加するという副作用も
考えられるが、熱工程による実効ゲート長の減少は容易
に予想可能であり、これらを予め考慮に入れてマスク作
成すれば大きな問題とはならない。
タの実効ゲート長が短くなったり、ゲートとソース／ド
レインのオーバーラップ容量が増加するという副作用も
考えられるが、熱工程による実効ゲート長の減少は容易
に予想可能であり、これらを予め考慮に入れてマスク作
成すれば大きな問題とはならない。
【００３３】さらに、一層あるいは多層の金属配線層の
下の複数のポリシリコン配線層のどれを活用してもよい
が、トランジスタのゲート電極の配線より下の配線、例
えばＤＲＡＭならばメモリセルのプレート電極１３の配
線を用いれば、トランジスタの形成前にバスライン領域
３に厚い層間膜を形成でき、トランジスタの特性に影響
を与えずに済む。
下の複数のポリシリコン配線層のどれを活用してもよい
が、トランジスタのゲート電極の配線より下の配線、例
えばＤＲＡＭならばメモリセルのプレート電極１３の配
線を用いれば、トランジスタの形成前にバスライン領域
３に厚い層間膜を形成でき、トランジスタの特性に影響
を与えずに済む。
【００３４】また、ポリシリコン層９は、不純物濃度が
高いと、熱酸化が加速される性質をもっているので、絶
縁膜１０のエッチング後に、むき出しになったバスライ
ン領域３のポリシリコン層９に、不純物を注入すること
により、低温でも短時間で、十分にポリシリコン層９を
熱酸化し、酸化膜１２に変化させ、完全に層間絶縁膜化
させることができる。その結果、熱工程に伴い他の工程
や部分に対する副作用を極力低減することが可能であ
る。
高いと、熱酸化が加速される性質をもっているので、絶
縁膜１０のエッチング後に、むき出しになったバスライ
ン領域３のポリシリコン層９に、不純物を注入すること
により、低温でも短時間で、十分にポリシリコン層９を
熱酸化し、酸化膜１２に変化させ、完全に層間絶縁膜化
させることができる。その結果、熱工程に伴い他の工程
や部分に対する副作用を極力低減することが可能であ
る。
【００３５】なお、図２（Ｅ）からわかるように、フィ
ールド酸化膜４の第１傾斜面４ａと酸化膜１２の第２傾
斜面１２ａとが合成傾斜面を作っており、この合成傾斜
面が層間絶縁膜６で被われており、この部分が被覆傾斜
面６ａとなっている。
ールド酸化膜４の第１傾斜面４ａと酸化膜１２の第２傾
斜面１２ａとが合成傾斜面を作っており、この合成傾斜
面が層間絶縁膜６で被われており、この部分が被覆傾斜
面６ａとなっている。
【００３６】図３は、この発明のさらなる実施例の説明
図であり、特に最終工程終了後の断面図を示すものであ
る。
図であり、特に最終工程終了後の断面図を示すものであ
る。
【００３７】今、プロセス条件の制約で、熱工程の追加
に制限がある場合、バスライン領域３の下に敷いたポリ
シリコン層９は完全に酸化させることはできない。その
ため、酸化により形成された酸化膜１２の下にポリシリ
コン層９が残ってしまう。
に制限がある場合、バスライン領域３の下に敷いたポリ
シリコン層９は完全に酸化させることはできない。その
ため、酸化により形成された酸化膜１２の下にポリシリ
コン層９が残ってしまう。
【００３８】しかし、ポリシリコン層９の電位は、どの
固定電位にもつながらないので、フローティング状態と
なる。この場合、バスライン領域配線層７と半導体基板
８の間の容量Ｃは、 １／Ｃ＝（１／Ｃ１）＋（１／Ｃ２） （２） に減少する。ここで、Ｃ１はポリシリコン層９とバスラ
イン領域配線層７の間の容量、Ｃ２はポリシリコン層９
と半導体基板８の間の容量である。そして、容量Ｃ１と
容量Ｃ２が等しくなければ、 Ｃ＜Ｃ１／２ （３） となり、間にフローティング端子を持たない従来の構造
に対して、容量を低減させることができる。
固定電位にもつながらないので、フローティング状態と
なる。この場合、バスライン領域配線層７と半導体基板
８の間の容量Ｃは、 １／Ｃ＝（１／Ｃ１）＋（１／Ｃ２） （２） に減少する。ここで、Ｃ１はポリシリコン層９とバスラ
イン領域配線層７の間の容量、Ｃ２はポリシリコン層９
と半導体基板８の間の容量である。そして、容量Ｃ１と
容量Ｃ２が等しくなければ、 Ｃ＜Ｃ１／２ （３） となり、間にフローティング端子を持たない従来の構造
に対して、容量を低減させることができる。
【００３９】図４は本発明のさらに別の実施例を示す工
程断面図である。この実施例と図２の実施例との最も大
きな違いは、先にも述べたように、酸化膜１２Ａの図４
での幅をより小さくし、バスライン領域３の下方の内側
のみに有するようにしたところにある。つまり、酸化膜
１２Ａは、バスライン領域３の内側に位置して、そこよ
りはみ出さないようにしている。これにより、フィール
ド酸化膜４上面には、酸化膜１２Ａの被っていない面４
Ａが存している。もう１つの違いは、層間絶縁膜を６，
６Ａの２層とし、層間絶縁膜６上に第１アルミ配線層か
ら配線３Ｂを作り、その上の層間絶縁膜６Ａ上に第２ア
ルミ配線層から配線３Ａ，３Ａ，……を作っている。配
線３Ａはバスラインであり、３Ｃ，３Ｃは電源用（固定
電位用）の配線である。配線３ＢはトランジスタＴｒと
コンタクトがとられ、配線３Ａは配線３Ｂとコンタクト
がとられている。図中、４ａは第１傾斜面、１２ａは第
２傾斜面、６ａは被覆傾斜面であり、前述のものと同じ
である。
程断面図である。この実施例と図２の実施例との最も大
きな違いは、先にも述べたように、酸化膜１２Ａの図４
での幅をより小さくし、バスライン領域３の下方の内側
のみに有するようにしたところにある。つまり、酸化膜
１２Ａは、バスライン領域３の内側に位置して、そこよ
りはみ出さないようにしている。これにより、フィール
ド酸化膜４上面には、酸化膜１２Ａの被っていない面４
Ａが存している。もう１つの違いは、層間絶縁膜を６，
６Ａの２層とし、層間絶縁膜６上に第１アルミ配線層か
ら配線３Ｂを作り、その上の層間絶縁膜６Ａ上に第２ア
ルミ配線層から配線３Ａ，３Ａ，……を作っている。配
線３Ａはバスラインであり、３Ｃ，３Ｃは電源用（固定
電位用）の配線である。配線３ＢはトランジスタＴｒと
コンタクトがとられ、配線３Ａは配線３Ｂとコンタクト
がとられている。図中、４ａは第１傾斜面、１２ａは第
２傾斜面、６ａは被覆傾斜面であり、前述のものと同じ
である。
【００４０】この図４からわかるように、前記容量が低
減されるほか、フィールド酸化膜４、酸化膜１２Ａ及び
層間絶縁膜６の３層構造により、層間絶縁膜６はなだら
かなものとなり、配線３Ｂの段切れも生じない。
減されるほか、フィールド酸化膜４、酸化膜１２Ａ及び
層間絶縁膜６の３層構造により、層間絶縁膜６はなだら
かなものとなり、配線３Ｂの段切れも生じない。
【００４１】図５はさらに異なる実施例を示す。
【００４２】この実施例の特徴は、図５（Ｃ）からわか
るように、厚さをかせぐためにフィールド酸化膜４上に
載せるポリシリコン層９を、図３のように一体的なもの
ではなく、互いに分離されたストライプ状の複数のポリ
シリコン膜１２Ｂ，１２Ｂ，……としたところにある。
このようにすることにより、バスラインとしての配線３
Ａ，３Ａ間でのカップリングや干渉を防ぐことができ
る。
るように、厚さをかせぐためにフィールド酸化膜４上に
載せるポリシリコン層９を、図３のように一体的なもの
ではなく、互いに分離されたストライプ状の複数のポリ
シリコン膜１２Ｂ，１２Ｂ，……としたところにある。
このようにすることにより、バスラインとしての配線３
Ａ，３Ａ間でのカップリングや干渉を防ぐことができ
る。
【００４３】これを作るには、図５（Ａ）のように、フ
ィールド酸化膜４上にポリシリコン層９を被せ、その
後、図５（Ｂ）のように、このポリシリコン層９をエッ
チングして、フィールド酸化膜４上にのみストライプ状
にポリシリコン膜９Ａ，９Ａ，……を残す。この後、酸
化処理工程により、酸化膜１２を作り、その上に層間絶
縁膜６を介して前述と同様の各種の配線３Ａ，３Ｂ，３
Ｃを形成する。
ィールド酸化膜４上にポリシリコン層９を被せ、その
後、図５（Ｂ）のように、このポリシリコン層９をエッ
チングして、フィールド酸化膜４上にのみストライプ状
にポリシリコン膜９Ａ，９Ａ，……を残す。この後、酸
化処理工程により、酸化膜１２を作り、その上に層間絶
縁膜６を介して前述と同様の各種の配線３Ａ，３Ｂ，３
Ｃを形成する。
【００４４】
【発明の効果】以上述べたように、本発明によれば、バ
スライン領域の層間絶縁膜を選択的に厚くすることが可
能であり、これにより配線容量の削減が実現され、半導
体集積回路の高速、低消費電力化および、これに伴うコ
ストパーフォーマンスの改善がなされる。
スライン領域の層間絶縁膜を選択的に厚くすることが可
能であり、これにより配線容量の削減が実現され、半導
体集積回路の高速、低消費電力化および、これに伴うコ
ストパーフォーマンスの改善がなされる。
【００４５】更に、本発明によれば、熱酸化工程が不完
全で、ポリシリコン層の酸化が十分に行われずに、フロ
ーティング状態で残った場合でも、従来に比較して、バ
スライン領域の層間絶縁膜の容量を低減することが可能
である。
全で、ポリシリコン層の酸化が十分に行われずに、フロ
ーティング状態で残った場合でも、従来に比較して、バ
スライン領域の層間絶縁膜の容量を低減することが可能
である。
【００４６】さらに本発明によれば、フィールド酸化膜
上にそれよりも狭い絶縁膜を載せるようにしたので、そ
れらを層間絶縁膜で被った場合であっても、穏やかな傾
斜面となり、そこに配線層を被せても段切れしたりする
おそれはない。
上にそれよりも狭い絶縁膜を載せるようにしたので、そ
れらを層間絶縁膜で被った場合であっても、穏やかな傾
斜面となり、そこに配線層を被せても段切れしたりする
おそれはない。
【００４７】さらに本発明によれば、フィールド酸化膜
上に載せる絶縁膜を一体的なものではなく、ストライプ
状の互いに分離したものとしたので、上方に層間絶縁膜
を介してバスラインとしての配線を形成してもこれらの
配線間の干渉やカップリングを防ぐことができる。
上に載せる絶縁膜を一体的なものではなく、ストライプ
状の互いに分離したものとしたので、上方に層間絶縁膜
を介してバスラインとしての配線を形成してもこれらの
配線間の干渉やカップリングを防ぐことができる。
【図１】本発明の実施例の半導体集積回路の平面図であ
る。
る。
【図２】本発明の実施例の半導体集積回路の製造方法の
工程断面図である。
工程断面図である。
【図３】本発明の他の実施例の半導体集積回路の断面図
である。
である。
【図４】本発明のさらに別の実施例の工程断面図であ
る。
る。
【図５】本発明のさらに他の実施例の工程断面図であ
る。
る。
【図６】一般的な半導体集積回路の回路配置図である。
【図７】層間絶縁膜容量低減のために従来提案されてい
た半導体集積回路の構造の断面図である。
た半導体集積回路の構造の断面図である。
【符号の説明】 １ 半導体集積回路 ２ 回路ブロック領域 ３ バスライン領域 ４ フィールド酸化膜 ５ 絶縁膜 ６ 層間絶縁膜 ７ バスライン領域配線層 ８ 半導体基板 ９ ポリシリコン層 １０ 絶縁膜 １１ 酸素 １２ 酸化膜 １３ プレート電極 １４ ゲート電極 １５ ソース／ドレイン
Claims (11)
- 【請求項１】半導体基板上に後に非導通状態に変えるこ
とのできる導通状態の配線層を、配置する工程と、 回路素子を形成する活性領域においては前記配線層を導
通状態のままとし、配線のみを形成する配線領域におい
ては前記配線層を非導通状態にする工程と、 を備えることを特徴とする半導体集積回路の製造方法。 - 【請求項２】半導体基板上に、後に非導通状態に変える
ことのできる導通状態の配線層を、配置する工程と、 回路素子を形成する活性領域においては前記配線層を導
通状態のままとし、配線のみを形成する配線領域におい
ては前記配線層を厚さ方向に部分的に非導通状態とし且
つ導通状態のまま残った部分はフローティング状態に保
つ工程と、 を備えることを特徴とする半導体集積回路の製造方法。 - 【請求項３】半導体基板の表面部分のうちの一対の回路
ブロック領域間のバスライン領域に対応する表面部分
に、素子分離用のフィールド酸化膜を形成する工程と、 少なくとも前記フィールド酸化膜を被うポリシリコン層
を形成する工程と、 前記ポリシリコン層を被う絶縁膜を形成する工程と、 前記絶縁膜のうちの前記フィールド酸化膜の上方の部分
を除去し、これにより露呈した前記ポリシリコン層を酸
化して酸化膜を作る酸化工程と、 少なくとも前記酸化膜及び前記フィールド酸化膜上に層
間絶縁膜を形成する工程と、 前記層間絶縁膜上に配線層を形成する工程と、を備える
ことを特徴とする半導体集積回路の製造方法。 - 【請求項４】前記ポリシリコン層中にイオン注入を行う
工程を、前記酸化工程の前に有する、請求項３の半導体
集積回路の製造方法。 - 【請求項５】半導体基板と、 その半導体基板の表面部分のうちの、一対の回路ブロッ
ク領域間のバスライン領域に対応する表面部分に形成さ
れた、素子分離用のフィールド酸化膜と、 前記フィールド酸化膜上に形成された、ポリシリコン配
線層と、 前記配線層を被う絶縁膜と、 前記絶縁膜と前記フィールド酸化膜を被い、前記回路ブ
ロック領域に延びる、層間絶縁膜と、 前記層間絶縁膜上に配置されたアルミ配線と、 を有することを特徴とする半導体集積回路。 - 【請求項６】半導体基板と、 その半導体基板の表面部分のうちの、一対の回路ブロッ
ク領域間のバスライン領域に対応する表面部分に形成さ
れ、端から内側に向けて斜めに立ち上がる第１の傾斜面
を有する、素子分離用のフィールド酸化膜と、 前記フィールド酸化膜上にその酸化膜の端よりも内側に
形成され、端から内側に向けて斜めに立ち上がる第２の
傾斜面を有し、その第２の傾斜面は前記第１の傾斜面と
ほぼ連続して起伏の少ない合成傾斜面を作っている、ポ
リシリコン配線層から作られた絶縁膜と、 前記フィールド酸化膜及び前記絶縁膜を少なくとも被
い、前記回路ブロックに達する第１の層間絶縁膜であっ
て、前記合成傾斜面を小さな起伏で被う被覆傾斜面を有
する、第１の層間絶縁膜と、 前記第１の層間絶縁膜上に配置された第１アルミ配線層
によって形成され、少なくとも前記被覆傾斜面を被う第
１のコンタクト配線と、 を有することを特徴とする半導体集積回路。 - 【請求項７】前記第１の層間絶縁膜と前記第１のコンタ
クト配線とを被う第２の層間絶縁膜と、 前記第２の層間絶縁膜上に配置された第２のアルミ配線
層から形成されたデータ線としての第２のコンタクト配
線と、 をさらに備え、 前記第１のコンタクト配線は、前記第１の層間絶縁膜を
介して、前記半導体基板上に形成されたトランジスタに
コンタクトがとられており、 前記第２のコンタクト配線は、前記第２の層間絶縁膜を
介して、前記第１のコンタクト配線とコンタクトがとら
れている、 請求項６の半導体集積回路。 - 【請求項８】前記フィールド酸化膜は、その上面の端部
に、前記絶縁膜の被っていない非被覆面を有し、前記第
２の層間絶縁膜上の前記非被覆面に対応する位置に、前
記第２のアルミ配線層から形成された固定電位が印加さ
れる固定電位配線が配置されている、請求項７の半導体
集積回路。 - 【請求項９】半導体基板と、 その半導体基板の表面部分のうちの、一対の回路ブロッ
ク領域間のバスライン領域に対応する表面部分に形成さ
れ、端から内側に向けて斜めに立ち上がる第１の傾斜面
を有する、素子分離用のフィールド酸化膜と、 前記フィールド酸化膜上にその酸化膜の端よりも内側に
形成され、端から内側に向けて斜めに立ち上がる第２の
傾斜面を有し、その第２の傾斜面は前記第１の傾斜面と
ほぼ連続して起伏の少ない合成傾斜面を作っている、ポ
リシリコン配線層から作られた絶縁膜と、 前記フィールド酸化膜及び前記絶縁膜を少なくとも被
い、前記回路ブロックに達する第１の層間絶縁膜であっ
て、前記合成傾斜面を小さな起伏で被う被覆傾斜面を有
する、層間絶縁膜と、 前記層間絶縁膜上に配置された第１アルミ配線層によっ
て形成されたバスライン配線とコンタクト配線を有し、
前記バスライン配線は前記層間絶縁膜の表面部分のうち
の前記絶縁膜に対応する部分に配置され、前記コンタク
ト配線は、前記半導体基板上に形成されるトランジスタ
にコンタクトがとられるものであり且つ前記合成傾斜面
を被う傾斜配線部を有するものである半導体集積回路。 - 【請求項１０】前記絶縁膜は一体的なものとして構成さ
れている、請求項９の半導体集積回路。 - 【請求項１１】前記絶縁膜は、複数の個別導電層がスト
ライプ状に所定の間隔をおいて互いに一体的につながら
ない状態に配置されたものが絶縁層で被覆されたものと
して構成されている、請求項９の半導体集積回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13394395A JP3316103B2 (ja) | 1995-05-31 | 1995-05-31 | 半導体集積回路及びその製造方法 |
| KR1019960018715A KR100233315B1 (ko) | 1995-05-31 | 1996-05-30 | 반도체 집적 회로 및 그 제조 방법 |
| US08/656,385 US5814848A (en) | 1995-05-31 | 1996-05-31 | Semiconductor integrated circuit having reduced wiring capacitance |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13394395A JP3316103B2 (ja) | 1995-05-31 | 1995-05-31 | 半導体集積回路及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08330518A true JPH08330518A (ja) | 1996-12-13 |
| JP3316103B2 JP3316103B2 (ja) | 2002-08-19 |
Family
ID=15116703
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13394395A Expired - Fee Related JP3316103B2 (ja) | 1995-05-31 | 1995-05-31 | 半導体集積回路及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5814848A (ja) |
| JP (1) | JP3316103B2 (ja) |
| KR (1) | KR100233315B1 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10163268A (ja) * | 1996-12-03 | 1998-06-19 | Seiko Epson Corp | 半導体装置の実装構造、およびそれを用いた通信装置 |
| US5866465A (en) | 1997-04-03 | 1999-02-02 | Micron Technology, Inc. | Semiconductor processing method of forming a contact opening to a region adjacent a field isolation mass |
| US6323540B1 (en) | 1998-06-10 | 2001-11-27 | Micron Technology, Inc. | Semiconductor processing method of forming a contact opening to a region adjacent a field isolation mass, and a semiconductor structure |
| US6300666B1 (en) * | 1998-09-30 | 2001-10-09 | Honeywell Inc. | Method for forming a frontside contact to the silicon substrate of a SOI wafer in the presence of planarized contact dielectrics |
| DE102004035080A1 (de) * | 2004-05-27 | 2005-12-29 | Infineon Technologies Ag | Anordnung zur Verringerung des elektrischen Übersprechens auf einem Chip |
| US20050275058A1 (en) * | 2004-05-28 | 2005-12-15 | Leibiger Steven M | Method for enhancing field oxide and integrated circuit with enhanced field oxide |
| DE102005026229B4 (de) * | 2004-06-08 | 2006-12-07 | Samsung Electronics Co., Ltd., Suwon | Halbleiter-Package, das ein Neuverteilungsmuster enthält, und Verfahren zu dessen Herstellung |
| KR100583966B1 (ko) * | 2004-06-08 | 2006-05-26 | 삼성전자주식회사 | 재배치된 금속 배선들을 갖는 집적회로 패키지들 및 그제조방법들 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2692099B2 (ja) * | 1988-01-14 | 1997-12-17 | 日本電気株式会社 | マスタースライス方式の集積回路 |
| US5414297A (en) * | 1989-04-13 | 1995-05-09 | Seiko Epson Corporation | Semiconductor device chip with interlayer insulating film covering the scribe lines |
| US5286998A (en) * | 1989-05-31 | 1994-02-15 | Fujitsu Limited | Semiconductor device having two transistors forming a memory cell and a peripheral circuit, wherein the impurity region of the first transistor is not subjected to an etching atmosphere |
| JP3122297B2 (ja) * | 1993-12-28 | 2001-01-09 | 株式会社東芝 | 半導体装置 |
| JPH0870105A (ja) * | 1994-08-30 | 1996-03-12 | Mitsubishi Electric Corp | 半導体記憶装置およびその製造方法 |
-
1995
- 1995-05-31 JP JP13394395A patent/JP3316103B2/ja not_active Expired - Fee Related
-
1996
- 1996-05-30 KR KR1019960018715A patent/KR100233315B1/ko not_active IP Right Cessation
- 1996-05-31 US US08/656,385 patent/US5814848A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5814848A (en) | 1998-09-29 |
| JP3316103B2 (ja) | 2002-08-19 |
| KR960043021A (ko) | 1996-12-21 |
| KR100233315B1 (ko) | 1999-12-01 |
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