DE102004035080A1 - Anordnung zur Verringerung des elektrischen Übersprechens auf einem Chip - Google Patents

Anordnung zur Verringerung des elektrischen Übersprechens auf einem Chip Download PDF

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Abstract

Die Erfindung betrifft eine Anordnung zur Verringerung des Übersprechens auf einem Chip, insbesondere zwischen benachbarten Leitungen der Umverdrahtung und/oder zwischen der Umverdrahtung auf der ersten Passivierung auf dem Chip und der Metallisierung des Chips. Aufgabe der Erfindung ist es, eine Anordnung zur Verringerung des Übersprechens zwischen der Umverdrahtung auf einem Chip und dessen Metallisierung zu schaffen, die einfach und Front End unabhängig realisierbar ist. Erreicht wird das dadurch, dass zwischen benachbarten Leitungen der Umverdrahtung (1) wenigstens jeweils eine zusätzliche Leitung (10) angeordnet ist und/oder zwischen der Umverdrahtung (1) und der ersten Passivierung (2) auf dem aktiven Bereich des Chips (3) wenigstens eine zweite Passivierung (7) mit niedrigerer Dielektrizitätskonstante aus einem bevorzugt "kalten Dielektrikum" angeordnet ist.

Description

  • Die Erfindung betrifft eine Anordnung zur Verringerung des elektrischen Übersprechens auf einem Chip, insbesondere zwischen benachbarten Leitungen der Umverdrahtung und/oder zwischen der Umverdrahtung auf der ersten Passivierung auf dem Chip und der Metallisierung des Chips.
  • Eines der grundlegenden Probleme der elektrischen Leistungsfähigkeit von Halbleiterkomponenten mit einer Umverdrahtung (Redistribution Routing) auf der aktiven Seite des Chips besteht darin, wie das elektrische Übersprechen (kapazitiv, induktiv) zwischen benachbarten Leitungen der Umverdrahtung bzw. zwischen der Umverdrahtung und dem aktiven Bereich des Chips oder dessen Metallisierung unter der Umverdrahtung vermieden werden kann. Besonders kritisch ist das bei hohen Taktfrequenzen, was dazu führen kann, dass die Funktion des Chips nicht mehr gewährleistet ist.
  • Die Umverdrahtung auf der aktiven Seite eines Chips wird dazu verwendet, um die für die elektrische Kontaktierung nach außen notwendigen Bondpads, die beispielsweise in einer zentralen ein- oder mehrreihigen Anordnung auf dem Chip angeordnet sind, in eine günstigere Anordnung, z.B. in ein Array von Kontakthügeln (Bumps, bzw. nachgiebige Elemente, auch als „Compliant Elements" bezeichnet) oder verteilt an den Rand des Chips, „umzuverdrahten".
  • Ein Beispiel für eine solche Umverdrahtung geht aus der US 6 389 691 B1 hervor. Hier wird ein Verfahren zur Ausbildung einer Umverdrahtung mit zugehörigen Lötbumps beschrieben. Die Umverdrahtung wird dazu auf der obersten Passivierung des Chips aufgebaut, bei der nur die Bondpads frei gehalten sind, so dass ein elektrischer Kontakt der Umverdrahtung mit dem Bondpad möglich ist.
  • Üblicher Weise wird die Umverdrahtung als Stapel aus einer Cu-Lage, einer Ni-Lage und einer Deckschicht aus Au hergestellt und auf der ersten (obersten) Passivierung des Chips abgeschieden. Vor der Abscheidung der genannten Schichten wird zunächst ein Resist auf der Passivierung abgeschieden und photolithographisch strukturiert. Nach der Abscheidung der Umverdrahtung wird der Resist dann beispielsweise durch Strippen entfernt. Die Umverdrahtung umfasst zumeist sich über weite Bereiche hin erstreckend mehr oder weniger parallel geführte Leitungen, die infolge des miniaturisierten Aufbaus sämtlich in induktiver und/oder kapazitiver Nachbarschaft zueinander stehen.
  • Bei der Simulation der elektrischen Funktionsfähigkeit derartiger Anordnungen hat sich herausgestellt, das die sichere Funktion insbesondere bei Anwendungen mit hochfrequenten Taktfrequenzen wegen des induktiven und/oder kapazitiven Übersprechens nicht mehr gewährleistet ist.
  • Grundsätzlich besteht hier die Möglichkeit, die Dicke der Passivierungsschicht zu vergrößern, was allerdings dadurch begrenzt wird, dass die Dicke der Passivierung 5 μm nicht überschreiten darf, um Fuses nach der Abscheidung der Passivierung noch öffnen zu können.
    •
  • Der Erfindung liegt nunmehr die Aufgabe zugrunde, eine Anordnung zur Verringerung des elektrischen Übersprechens zwischen benachbarten Leitungen der Umverdrahtung bzw. zwischen der Umverdrahtung auf einem Chip und dessen Metallisierung zu schaffen, die einfach und Front End unabhängig realisierbar ist und mit der eine deutliche Verringerung des Übersprechens erreicht werden kann.
  • Die der Erfindung zugrunde liegende Aufgabe wird bei einer An- ordnung der eingangs genannten Art dadurch gelöst, dass zwischen benachbarten Leitungen der Umverdrahtung wenigstens jeweils eine Abschirmung angeordnet ist und/oder zwischen der Umverdrahtung und der ersten Passivierung auf dem aktiven Bereich des Chips wenigstens eine zweite Passivierung mit niedrigerer Dielektrizitätskonstante aus einem bevorzugt „kalten Dielektrikum" angeordnet ist.
  • Die zwischen zwei benachbarten Leitungen der Umverdrahtung verlaufende Abschirmung ist bevorzugt als zusätzliche Leitung ausgebildet ist. Das Übersprechen erfolgt zwar zwischen einer Leitung der Umverdrahtung und der zusätzlichen Leitung, jedoch erfolgt wegen der geringeren Feldstärke kein weiterreichendes Übersprechen von einer Leitungen der Umverdrahtung hin zu der benachbarten Leitungen der Umverdrahtung.
  • Durch die zweite Passivierung wird eine elektrische Entkopplung der Umverdrahtung durch Vergrößerung des Abstandes zwischen der Umverdrahtung und den aktiven Bereichen des Chips erreicht, wodurch die elektrische Leistungsfähigkeit insbesondere bei hohen Taktfrequenzen, verbunden mit einer besseren Signalübertragung, deutlich verbessert wird. Die Erfindung kann bei beliebigen Wafel Level Packages (WLP) sowie auch für gestapelte Packages eingesetzt werden. Insbesondere verringert die Erfindung das Übersprechen zwischen der Umverdrahtung (RDL) und der M2 Metallisierung auf dem Chip.
  • In einer ersten Ausgestaltung der Erfindung erstreckt sich die zweite Passivierung mit geringer Schichtdicke über die gesamte Oberfläche der ersten Passivierung. Dabei kann die Schichtdicke der Passivierung problemlos an die jeweiligen Anforderungen angepasst werden.
  • In einer zweiten Ausgestaltung der Erfindung ist die zweite Passivierung nur unter dem Bereich der Umverdrahtung angeordnet. Der besondere Vorteil dieser Ausgestaltung liegt darin, dass die Dicke der zweiten Passivierung vollkommen frei gewählt werden kann, also durch Vergrößerung des Abstandes zwischen Umverdrahtung und Metallisierung eine optimale Entkopplung erreicht wird, ohne Probleme mit der Freilegung von Fuses zu verursachen. Auch hier wird das Übersprechen zwischen der Umverdrahtung (RDL) und der M2 Metallisierung auf dem Chip und zusätzlich auch das Übersprechen von Umverdrahtung zu Umverdrahtung verringert, weil sich hier zwischen den Umverdrahtungen eine Luftstrecke befindet, die eine niedrigere Dielektrizitätskonstante aufweist, als jedes andere Dielektrikum.
  • Vorzugsweise besteht die zweite Passivierung aus einem dielektrischen photostrukturierbaren Material, wie einem Photoresist.
  • Zweckmäßig ist es, dass die zwischen benachbarten Leitungen der Umverdrahtung verlaufende zusätzliche Leitung mit Masse verbunden ist, da die auf die zusätzliche Leitung übersprochene Information somit auf Masse abgeleitet wird.
  • Zur besseren Ableitung des Übersprechens auf die zusätzliche Leitung und damit zur besseren Abschirmung der benachbarten Leitung der Umverdrahtung ist es vorteilhaft, dass die zusätzliche Leitung im wesentlichen parallel zwischen benachbarten Leitungen der Umverdrahtung verläuft. Dabei können die zusätzlichen Leitungen bevorzugt in der Schichtebene der Umverdrahtung angeordnet werden.
  • Zusätzlich kann vorgesehen sein, dass zwischen der Leitung der Umverdrahtung und der zusätzlichen Leitung ein Dielektrikum, vorzugsweise Luft, angeordnet ist. Zwischen zwei benachbarten Leitungen der Umverdrahtung wird somit die Abschirmung gegeneinander im zuvor beschriebenen Sinne verbessert.
  • Alternativ oder zusätzlich kann zwischen zwei zusätzlichen Lei tungen eine Leitung der Umverdrahtung angeordnet sein.
  • Die Erfindung wird nachfolgend an Ausführungsbeispielen näher erläutert. In den zugehörigen Zeichnungen zeigen:
  • 1: eine schematische Darstellung einer Umverdrahtung auf einer ersten Passivierung über einem aktiven Bereich eines Chips (Stand der Technik);
  • 2: eine schematische Schnittdarstellung einer Umverdrahtung auf einer ganzflächig abgeschiedenen zweiten Passivierung;
  • 3: eine schematische Darstellung einer zweiten Passivierung, die lediglich unter der Umverdrahtung ausgebildet ist;
  • 4: eine schematische Darstellung der Umverdrahtung entsprechend 3 mit einer „Luftstrecke" zwischen den einzelnen Leitbahnen der Umverdrahtung;
  • 5: die Draufsicht einer schematischen Darstellung eines Ausschnitts der Umverdrahtung in einer Schichtebene (Stand der Technik); und
  • 6: die Draufsicht einer schematischen Darstellung eines Ausschnitts in der Umverdrahtungsebene mit Abschirmung durch mit Masse verbundene Leitungen.
    •
  • 1 zeigt eine schematische Schnittdarstellung einer typischen Umverdrahtung 1 (Redistribution Layer) auf einer ersten Passivierung 2 auf der aktiven Seite eines Chips 3 entsprechend dem Stand der Technik. Mit einer derartigen Umverdrahtung 1 erfolgt üblicher Weise eine „Verlegung" der Bondpads auf einem Chip auf günstigere Positionen, z.B. von einer zentralen Reihe von Bondpads auf ein Array von Kontakten auf der aktiven Chipseite.
  • Die auf der ersten Passivierung 2 photolithographisch strukturierte Umverdrahtung 1 besteht aus einer Schichtenfolge einer Cu-Schicht 4 zuunterst, einer darüber aufgebrachten Ni-Schicht 5 und einer Au-Deckschicht 6, welche die Lötfähigkeit der Umverdrahtung 1 sicher stellt.
  • Aus 2 ist eine schematische Schnittdarstellung einer Umverdrahtung 1 auf einer über der ersten Passivierung 2 erfindungsgemäß ganzflächig abgeschiedenen zweiten Passivierung 7 zur Vergrößerung des Abstandes 9 zwischen der Umverdrahtung 1 und der Metallisierung des Chips 3 ersichtlich. Diese zweite Passivierung 7, beispielsweise ein Polyimid bzw. ein kaltes Dielektrikum, sollte einen deutlich niedrigere Dielektrizitätskonstante aufweisen, wie die erste Passivierungsschicht 2, so dass mit etwa gleicher oder nur geringfügig größerer Gesamtschichtdicke wie der ersten Passivierung 2 aus 1 eine deutlich bessere elektrische Entkopplung der Umverdrahtung von der Metallisierung M2 des Chips 3 erreicht wird.
  • Dieses zweite Dielektrikum 7 kann vorzugsweise aus einem photosensitiven Material bestehen, dessen Aushärtetemperatur niedrig genug ist, um eine Verschlechterung der Chip-Performance durch das vorgegebene thermische Budget zu vermeiden („kaltes Dielektrikum").
  • Eine besondere Ausgestaltung der Erfindung geht aus 3 hervor, bei der eine besonders gute Entkopplung der Umverdrahtung 1 gegenüber der Metallisierung des Chips 3 erreicht wird.
  • 3 zeigt eine schematische Schnittdarstellung mit einer zweiten Passivierung 7, die lediglich unter der Umverdrahtung 1 ausgebildet ist, also partitioniert ist. Die zweite Passivierung 7 kann auch seitlich unter der Umverdrahtung 1 hervorstehen. Der besondere Vorteil ist hier, dass unter der Umverdrahtung 1 eine niedrige Dielektrizitätskonstante realisiert bzw.
  • der Abstand 9 zwischen der Umverdrahtung 1 und der Metallisierung des Chips 3 deutlich vergrößert werden kann, ohne dass damit Nachteile erkauft werden müssten. Das Übersprechen wird dadurch vernachlässigbar verringert oder ganz unterbunden, so dass auch besonders hohe Taktfrequenzen möglich sind. Die erste Passivierung 2 kann hier entsprechend den technologischen Anforderungen so dünn wie möglich gehalten werden, so dass Fuses leicht geöffnet werden können. Die zweite Passivierung 7 (das „kalte Dielektrikum") kann dann wesentlich dicker ausgebildet werden.
  • 4 zeigt eine schematische Darstellung der Umverdrahtung 1 entsprechend 3 mit einer „Luftstrecke" 8 zwischen den einzelnen Leitbahnen der Umverdrahtung 1 und einer zweiten Passivierung 7 unter der Umverdrahtung. Durch die niedrige Dielektrizitätskonstante der „Luftstrecke" wird auch das horizontale Übersprechen zwischen einzelnen Leitbahnen der Umverdrahtung 1 verringert, bzw. unterbunden.
  • 5 zeigt die Draufsicht einer schematischen Darstellung eines Ausschnitts der Umverdrahtung 1 in einer Schichtebene nach dem Stand der Technik. Die sich über weite Bereiche hin erstreckend parallel geführten benachbarten Leitungen der Umverdrahtung 1 neigen untereinander zum elektrischen Übersprechen (kapazitiv, induktiv).
  • 6 zeigt schließlich die Draufsicht einer schematischen Darstellung eines Ausschnitts in der Schichtebene der Umverdrahtung 1 mit zwischen den Leitungen der Umverdrahtung 1 angeordneten Masseleitungen 10. Jeweils zwischen zwei der sich über weite Bereiche hin erstreckend parallel geführten benachbarten Leitungen der Umverdrahtung 1 ist ebenfalls parallel zu diesen jeweils eine Abschirmung in Form einer mit Masse verbundenen Leitung 10 in derselben Schichtebene angeordnet.
  • Zwischen jeder Leitung der Umverdrahtung 1 und der benachbarten Leitung 10 ist ein Dielektrikum 11 derart angeordnet, dass die Leitung der Umverdrahtung 1 und die benachbarte Masseleitung 10 kontaktfrei nebeneinander liegen. Ein elektrisches Übersprechen zwischen den benachbarten Leitungen der Umverdrahtung 1 wird dadurch vermieden, bzw. so weit verringert, dass keine Signalverfälschungen mehr auftreten können.
    • 1
    Umverdrahtung
    2
    erste Passivierung
    3
    Chip
    4
    Cu-Schicht
    5
    Ni-Schicht
    6
    Au-Schicht
    7
    zweite Passivierung
    8
    „Luftstrecke"
    9
    Abstand
    10
    mit Masse verbundene Leitung
    11
    Dielektrikum

Claims (10)

  1. Anordnung zur Verringerung des elektrischen Übersprechens auf einem Chip, insbesondere zwischen benachbarten Leitungen der Umverdrahtung und/oder zwischen der Umverdrahtung auf der ersten Passivierung auf dem Chip und der Metallisierung des Chips, dadurch gekennzeichnet, dass zwischen benachbarten Leitungen der Umverdrahtung (1) wenigstens jeweils eine zusätzliche Leitung (10) angeordnet ist und/oder zwischen der Umverdrahtung (1) und der ersten Passivierung (2) auf dem aktiven Bereich des Chips (3) wenigstens eine zweite Passivierung (7) mit niedrigerer Dielektrizitätskonstante aus einem bevorzugt „kalten Dielektrikum" angeordnet ist.
  2. Anordnung nach Anspruch 1, dadurch gekennzeichnet, dass sich die zweite Passivierung (7) mit geringer Schichtdicke über die gesamte Oberfläche der ersten Passivierung (2) erstreckt.
  3. Anordnung nach Anspruch 1, dadurch gekennzeichnet, dass die zweite Passivierung (7) nur unter dem Bereich der Umverdrahtung (1) angeordnet ist.
  4. Anordnung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass die zweite Passivierung (7) aus einem dielektrischen photostrukturierbaren Material besteht.
  5. Anordnung nach Anspruch 4, dadurch gekenn zeichnet, dass das photostrukturierbare Material ein Photoresist ist.
  6. Anordnung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass die zwischen benachbarten Leitungen der Umverdrahtung (1) verlaufende zusätzliche Leitung (10) eine mit Masse verbundene Leitung ist.
  7. Anordnung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass die zusätzliche Leitung (10) im wesentlichen parallel zur einer der benachbarten Leitung der Umverdrahtung (1) verläuft.
  8. Anordnung nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass die zusätzlichen Leitungen (10) in der Schichtebene der Umverdrahtung (1) liegen.
  9. Anordnung nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, dass zwischen der Leitung der Umverdrahtung (1) und der zusätzliche Leitung (10) ein Dielektrikum (11) angeordnet ist.
  10. Anordnung nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, dass zwischen zwei zusätzlichen Leitungen (10) eine Leitung der Umverdrahtung (1) angeordnet ist.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8178965B2 (en) 2007-03-14 2012-05-15 Infineon Technologies Ag Semiconductor module having deflecting conductive layer over a spacer structure

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8946873B2 (en) * 2007-08-28 2015-02-03 Micron Technology, Inc. Redistribution structures for microfeature workpieces

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5994766A (en) * 1998-09-21 1999-11-30 Vlsi Technology, Inc. Flip chip circuit arrangement with redistribution layer that minimizes crosstalk
US20020185721A1 (en) * 1999-09-30 2002-12-12 Chan Seung Hwang Chip size package having concave pattern in the bump pad area of redistribution patterns and method for manufacturing the same

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03196662A (ja) * 1989-12-26 1991-08-28 Nec Corp 半導体集積回路の配線構造およびその製造方法
JPH04180401A (ja) * 1990-11-15 1992-06-26 Hitachi Ltd 高周波伝送線路
US5450108A (en) * 1993-09-27 1995-09-12 Xerox Corporation Ink jet printhead which avoids effects of unwanted formations developed during fabrication
DE69628161T2 (de) * 1995-04-05 2004-03-25 Unitive International Ltd. Eine löthöckerstruktur für ein mikroelektronisches substrat
JP3316103B2 (ja) * 1995-05-31 2002-08-19 株式会社東芝 半導体集積回路及びその製造方法
US5589136A (en) * 1995-06-20 1996-12-31 Regents Of The University Of California Silicon-based sleeve devices for chemical reactions
US6211561B1 (en) * 1998-11-16 2001-04-03 Conexant Systems, Inc. Interconnect structure and method employing air gaps between metal lines and between metal layers
US6139920A (en) * 1998-12-21 2000-10-31 Xerox Corporation Photoresist compositions
US6043109A (en) * 1999-02-09 2000-03-28 United Microelectronics Corp. Method of fabricating wafer-level package
US6022802A (en) * 1999-03-18 2000-02-08 Taiwan Semiconductor Manufacturing Company Low dielectric constant intermetal dielectric (IMD) by formation of air gap between metal lines
US6710446B2 (en) * 1999-12-30 2004-03-23 Renesas Technology Corporation Semiconductor device comprising stress relaxation layers and method for manufacturing the same
US6444489B1 (en) * 2000-12-15 2002-09-03 Charles W. C. Lin Semiconductor chip assembly with bumped molded substrate
US6756671B2 (en) * 2002-07-05 2004-06-29 Taiwan Semiconductor Manufacturing Co., Ltd Microelectronic device with a redistribution layer having a step shaped portion and method of making the same
US6891248B2 (en) * 2002-08-23 2005-05-10 Micron Technology, Inc. Semiconductor component with on board capacitor
US7244671B2 (en) * 2003-07-25 2007-07-17 Unitive International Limited Methods of forming conductive structures including titanium-tungsten base layers and related structures
US6790759B1 (en) * 2003-07-31 2004-09-14 Freescale Semiconductor, Inc. Semiconductor device with strain relieving bump design

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5994766A (en) * 1998-09-21 1999-11-30 Vlsi Technology, Inc. Flip chip circuit arrangement with redistribution layer that minimizes crosstalk
US20020185721A1 (en) * 1999-09-30 2002-12-12 Chan Seung Hwang Chip size package having concave pattern in the bump pad area of redistribution patterns and method for manufacturing the same

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8178965B2 (en) 2007-03-14 2012-05-15 Infineon Technologies Ag Semiconductor module having deflecting conductive layer over a spacer structure
US9219034B2 (en) 2007-03-14 2015-12-22 Infineon Technologies Ag Semiconductor module having deflecting conductive layer over a spacer structure

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Publication number Publication date
US20050275085A1 (en) 2005-12-15

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