DE102005062967A1 - Hochfrequenzleiter für Verpackungen integrierter Schaltungen - Google Patents

Hochfrequenzleiter für Verpackungen integrierter Schaltungen Download PDF

Info

Publication number
DE102005062967A1
DE102005062967A1 DE102005062967A DE102005062967A DE102005062967A1 DE 102005062967 A1 DE102005062967 A1 DE 102005062967A1 DE 102005062967 A DE102005062967 A DE 102005062967A DE 102005062967 A DE102005062967 A DE 102005062967A DE 102005062967 A1 DE102005062967 A1 DE 102005062967A1
Authority
DE
Germany
Prior art keywords
metal
conductor
layer
insulating material
frequency conductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
DE102005062967A
Other languages
English (en)
Inventor
Harald Gross
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Qimonda AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of DE102005062967A1 publication Critical patent/DE102005062967A1/de
Withdrawn legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226Via connections in a multilevel interconnection structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528Geometry or layout of the interconnection structure
    • H01L23/5283Cross-sectional geometry
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64Impedance arrangements
    • H01L2223/66High-frequency adaptations
    • H01L2223/6605High-frequency electrical connections
    • H01L2223/6616Vertical connections, e.g. vias
    • H01L2223/6622Coaxial feed-throughs in active or passive substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/301Electrical effects
    • H01L2924/3011Impedance

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

Hochfrequenzleiter können mit Kapselungen integrierter Schaltungen verwendet werden. Dazu gehören Metallbahnen auf der Oberfläche eines Halbleiterchips mit integrierten Schaltungen sowie elektrische Verbindungen von Chips in einem Stapel mit einem Zwischenträger oder anderen Schnittstellen, die Anforderungen für hohe Frequenzen, wie zum Beispiel angepasste Impedanz oder abgeschirmte Signalausbreitung, genügen müssen. Außerdem betrifft die Erfindung zu der Oberfläche des Halbleiterchips senkrechte Hochfrequenzleiter zum Verbinden von Metallbahnen in verschiedenen Ebenen und einen Prozess zur Herstellung solcher Metallbahnen.

Description

  • Die Erfindung betrifft Hochfrequenzleiter für Verpackungen integrierter Schaltungen.
  • Stand der Technik sind Chipstapel mit integrierten Schaltungen, die in der Regel gebondete Leitungen für elektrische Verbindung mit einem Interposer (einem Substrat mit elektrischer Verdrahtung zur Kontaktierung der integrierten Schaltungen) verwenden. Diese Kontaktleitungen sind nicht abgeschirmt und Effekte, wie Übersprechen, werden für die nächsten Produktgenerationen aufgrund des Bedarfs an höheren Betriebsfrequenzen immer signifikanter.
  • Andererseits müssen Umverdrahtungsschichten auf der Oberfläche eines Chips eine niedrige Impedanz aufweisen, um Signalverluste oder andere nachteilige Effekte zu minimieren. Somit sind gewöhnlich in bezug auf elektrische Leistungsfähigkeit dickere Schichten vorzuziehen. Im Gegensatz zu der verbesserten elektrischen Leistungsfähigkeit stehen höhere Kosten für die Herstellung dickerer Schichten.
  • Wohlbekannt ist im Stand der Technik der so genannte Skineffekt, das heißt, elektrischer Strom fließt bei hohen Frequenzen nur in der Peripherieregion oder Wandregion eines Leiters. Deshalb werden für Wechselströme bei hohen Frequenzen hohle Leiter verwendet. Solche hohlen Leiter zeigen im Vergleich zu massiven Leitern desselben Durchmessers dieselbe elektrische Leistungsfähigkeit.
  • Der Erfindung liegt die Aufgabe zugrunde, einen Hochfrequenzleiter für Verpackungen integrierter Schaltungen zu schaffen, die kostengünstig herstellbar sind und die eine niedrige Impedanz aufweisen.
  • Gelöst wird die Aufgabe durch die Merkmale der unabhängigen Ansprüche. Weitere Ausgestaltungen der Erfindung gehen aus den jeweils zugehörigen Unteransprüchen hervor.
  • Die Erfindung betrifft Hochfrequenzleiter für Verpackungen integrierter Schaltungen. Sie umfasst Metallleitbahnen auf der Oberfläche eines Halbleiterchips mit integrierten Schaltungen sowie elektrische Verbindungen von Chips in einem Stapel mit einem Zwischenträger oder anderen Schnittstellen, die Anforderungen für hohe Frequenzen, wie zum Beispiel angepasste Impedanz oder abgeschirmte Signalausbreitung, genügen müssen. Die Erfindung betrifft außerdem zu der Oberfläche des Halbleiterchips senkrechte Hochfrequenzleiter zum Verbinden von Metallbahnen in verschiedenen Ebenen und einen Prozess zur Herstellung solcher Metallbahnen.
  • In einer Hinsicht stellt die Erfindung elektrische Leiter zwischen integrierten Schaltungen und Kontaktstellen bereit, die sich für das Leiten von Wechselströmen bei hohen Frequenzen eignen.
  • In einer anderen Hinsicht stellt die Erfindung Leiter (nackte Metallleitbahnen) zum Umverdrahten von Kontaktstellen integrierter Schaltungen mit einer Impedanz, die an eine Leiterplatte angepaßt ist, zur Minimierung von Signalreflexion bereit.
  • In einer weiteren Hinsicht verringert die Erfindung Signalverluste oder andere Effekte von Metallbahnen bei höheren Frequenzen.
  • In einer weiteren Hinsicht realisiert die Erfindung Hochfrequenzleiter für Verpackungen integrierter Schaltungen.
  • In einer weiteren Hinsicht stellt die Erfindung zu der Oberfläche eines integrierten Schaltungschips (Kontaktlöcher) in Kapselung senkrechte abgeschirmte Leiter bereit.
  • Die bevorzugte Ausführungsform der Erfindung stellt einen Hochfrequenzleiter für Verpackungen integrierter Schaltungen bereit, umfassend einen Träger, bei dem es sich um einen Siliziumwafer handeln kann, eine dielektrische Schicht auf der Oberfläche des Trägers, eine Metallbahn auf der Oberfläche der dielektrischen Schicht zur Verbindung von Kontaktstellen der integrierten Schaltung mit anderen funktionalen Elementen, und wobei die Metallleitbahn wenigstens aus Kupfer besteht.
  • Bei einer Ausführungsform ist jeder Leiter mit einer Masseabschirmung ausgestattet.
  • Bei einer anderen Ausführungsform besteht die Masseabschirmung aus einem Metall, welches in horizontaler Richtung auf beiden Seiten neben dem Leiter positionierten ist.
  • Der Raum zwischen dem Leiter und der Masseabschirmung kann mit isolierendem Material, wie zum Beispiel Resist auf Epoxidbasis oder Polyimid, gefüllt werden.
  • Ausführungsformen der Erfindung stellen außerdem einen Hochfrequenzleiter für Verpackungen integrierter Leitungen bereit, umfassend einen Träger, bei dem es sich um einen Siliziumwafer handeln kann, eine dielektrische Schicht auf der Oberfläche des Trägers, eine Metallleitbahn auf der Oberfläche der Polyimid- oder Isolationsschicht zur Verbindung von Kontaktstellen der integrierten Schaltung mit anderen funktionalen Elementen, und wobei die Metallleitbahn mindestens aus Kupfer oder einem Stapel aus Kupfer, Nickel und Gold als Abdeckung besteht, wobei die Metallleitbahn für Signaltransfer senkrecht zu der Oberfläche des Trägers mit metallisierten Kontaktlöchern verbunden ist, und wobei die Metallisie rung in dem Kontaktloch dergestalt durch Galvanisieren durchgeführt wird, dass nur die innere Wand des Kontaktlochs mit einer Metallschicht beschichtet wird.
  • Die Metallschicht kann Kupfer oder ein Stapel aus Kupfer, Nickel und Gold als Schutzschicht sein.
  • In einer Ausführungsform wird die Metallschicht in dem Kontaktloch von einer Masseabschirmung, bei der es sich um eine Metallschicht handeln kann, umgeben.
  • Für ein besseres Verständnis der vorliegenden Erfindung und ihrer Vorteile wird nun auf die folgenden Beschreibungen in Verbindung mit der beigefügten Zeichnung Bezug genommen. Es zeigen:
  • 1.11.6 eine Sequenz zur Herstellung einer abgeschirmten nackten Metallleitbahn auf der Oberfläche eines Halbleiterchips;
  • 2.1 einen Querschnitt einer typischen Metallleitbahn ohne Abschirmung auf der Oberfläche eines Halbleiterchips (Stand der Technik);
  • 2.2 eine Draufsicht auf die Darstellung von 2.1;
  • 3 eine abgeschirmte Metallleitbahn auf der Oberfläche eines Halbleiterchips (Stand der Technik);
  • 4.1 einen Querschnitt der Gestaltung einer Metallleitbahn gemäß der Erfindung, der sich für Hochfrequenz-Wechselströme eignet;
  • 4.2 eine Draufsicht auf die Darstellung von 4.1;
  • 5.1 einen Querschnitt einer Metallbahn senkrecht zu der Chipoberfläche (Kontaktloch) gemäß der Erfindung, die sich für Hochfrequenz-Wechselströme eignet; und
  • 5.2 eine Draufsicht auf die Darstellung von 5.1.
  • 1.11.6 zeigen eine vereinfachte Sequenz zur Herstellung einer abgeschirmten nackten Metallbahn auf der Oberfläche eines Halbleiterchips. 1.1 zeigt einen Teil eines Chips auf einem Siliziumwafer mit einem massiven Silizium 11 mit einer integrierten Schaltung auf der Oberfläche. Diese Oberfläche wird zum mechanischen Schutz und elektrische Isolation durch eine Polymerschicht 12 abgedeckt.
  • Die Schritte zur Herstellung einer abgeschirmten nackten Bahn sind zuerst ein Lithographieschritt zum Definieren von Bahnen. 1.2 zeigt eine Fotoresiststruktur 13 auf Epoxidbasis, z.B. 40 μm hoch (Leiter und Zwischenräume können jeweils 10 μm breit sein), die durch wohlbekannte Fotolithographieschritte strukturiert wird.
  • Mit Bezug auf 1.3 kann eine Keimschicht 14 durch Sputterbeschichtung der Oberfläche der Struktur 13 mit Keimschicht von z.B. 50 nm Ti/150 nm Cu als Grundlage für Galvanisierung von Cu wie in 1.4 dargestellt beschichtet werden. Die galvanisierte Schicht 14 besitzt eine Dicke von etwa 3,5 μm Cu.
  • Die realisierte Struktur wird dann mit einem Epoxidharz 16, bei dem es sich um dasselbe Material (oder ein anderes) wie bei der Struktur 13 handeln kann, beschichtet und nivelliert. Das Ergebnis ist in 1.5 gezeigt. Wie gezeigt, ist die galvanisierte Schicht 15 vorzugsweise vollständig in die Harzschicht eingebettet.
  • Der letzte Schritt ist das Schleifen der oberen Oberfläche aus Epoxidharz 16, bis Metall auf der Oberseite freigelegt ist. Obere Oberflächen des Metalls 15 können einen U-förmigen HF-Leiter 17 (HF = Hochfrequenz) bilden, der mit Metallabschirmungen 18 auf der linken und rechten Seite des HF-Leiters 17 realisiert wird. Der Leiter 17 wird in Epoxidharz eingebettet und stabilisiert. Die Metallabschirmungen 18 können mit Masse oder einem anderen geeigneten Potential verbunden werden.
  • 2.1, 2.2 und 3 zeigen den Stand der Technik mit Mikrostreifenleitungen 21 ohne Abschirmung, die auf einer Polymerschicht 21 abgelagert werden, die zum mechanischen Schutz und zur elektrischen Isolation eines Bulk-Siliziums 23 mit einer integrierten Schaltung auf der Oberfläche (2.1) dient. 2.2 zeigt eine Draufsicht auf die Struktur von 2.1.
  • 3 (Stand der Technik) ist eine schematische Darstellung einer abgeschirmten Mikrostreifenleitung 31 auf einem massiven Silizium 37 mit einer integrierten Schaltung auf der Oberfläche. Die Mikrostreifenleitung 31 ist in die dielektrischen Schichten 34 und 35, z.B. einen Polymer, eingebettet und wird durch eine untere Metallschicht 33 unter der dielektrischen Schicht 35 und eine obere Schicht 32 über der dielektrischen Schicht 34 abgeschirmt. Zwischen dem massiven Silizium 37 und der unteren Metallschicht 33 befindet sich ein dielektrischer Polymer 36 für mechanischen Schutz und elektrische Isolation.
  • 4.1 zeigt einen Querschnitt einer abgeschirmten U-förmigen Mikrostreifenleitung 41 auf der Oberfläche auf dem massiven Silizium 45, die durch eine dielektrische Schicht 44, z.B. einen Polymer, abgedeckt ist. Auf dieser Struktur sind eine Metallschicht 42 zum Abschirmen und eine U-förmige Mikrostreifenleitung 41 abgelagert, die beide auf ähnliche Weise wie in Verbindung mit 1.11.6 beschrieben realisiert werden. 4.2 zeigt eine Draufsicht von 4.1.
  • Da die Skintiefe des Stroms bei hohen Frequenzen etwa 3 μm beträgt, reicht eine Galvanisierung von 3 μm aus. Das Ergeb nis ist ein größerer Oberflächenbereich mit niedrigerer Impedanz, und der Widerstand könnte höher sein. Ein weiterer Effekt ist Kupferersparnis.
  • Zum Beispiel beträgt bei Frequenzen oberhalb von 500 MHz die Skintiefe in Kupfer für die Signalausbreitung nur 2,9 μm. Sie wird bei höheren Frequenzen sogar noch kleiner. Somit zeigt ein hohler Leiter mit einer Wandstärke von etwa 2,9 μm und einem Durchmesser von etwa 100 μm in erster Ordnung denselben Impedanzwert, wie ein massiver Leiter desselben Durchmessers.
  • 5.1 und 5.2 zeigen ein abgeschirmtes Via als Zwischenverbindung von Chips in einem Stapel. Die Grundlage ist ein Siliziumchip 54 mit integrierter Schaltung und eine obere dielektrische Schicht 56 mit einer eingebetteten Kontaktstelle 53 auf der Oberfläche der integrierten Schaltung. Die Kontaktstelle 53 ist mit einem HF-Leiter 51, der von einer mit Masse verbundenen Metallabschirmung 52 umgeben ist, verbunden. Sowohl der HF-Leiter 51, als auch die mit Masse verbundene Metallabschirmung 52, sind zur elektrischen Isolation in einen Polymer 55 eingebettet (5.1.
  • 5.2 zeigt eine Draufsicht auf die Ausführungsform von 5.1 mit einem HF-Leiter 51, der von einer mit Masse verbundenen Metallabschirmung 52 umgeben und in eine dielektrische Schicht 56, z.B. einen Polymer, eingebettet ist.
  • Beide Beispiele besitzen zusätzliche Masseabschirmungen zur Verhinderung von Übersprechen zu anderen Leitungen oder Funksignalen. Fachleute werden in der Lage sein, den beschriebenen ursprünglichen Prozessfluss der Beispiele zu modifizieren.
  • Da die Skintiefe des Stroms bei hohen Frequenzen etwa 3 μm beträgt, reicht die Galvanisierung von 3 μm aus. Das Ergebnis ist ein größerer Oberflächenbereich mit niedrigerer Im pedanz, und der Widerstand könnte höher sein.
  • Zum Beispiel beträgt bei Frequenzen oberhalb von 500 MHz die Skintiefe in Kupfer für die Signalausbreitung nur 2,9 μm. Sie wird bei höheren Frequenzen sogar noch kleiner. Damit hat ein hohler Leiter mit einer Wandstärke von 2,9 μm und einem Durchmesser von 10 μm in erster Ordnung den selben Impedanzwert, wie ein massiver Leiter desselben Durchmessers.

Claims (20)

  1. Hochfrequenzleiter für Verpackungen integrierter Schaltungen, mit einem Hochfrequenzleiter, gekennzeichnet durch: einen Träger mit einer integrierten Schaltung; eine Isolationsschicht auf einer Oberfläche des Trägers; eine Metallbahn auf der Oberfläche der Isolationsschicht zum Verbinden von Kontaktstellen der integrierten Schaltung mit anderen funktionalen Elementen, wobei die Metallbahn einen U-förmigen Querschnitt mit äußeren Abmessungen umfasst, die mit einer massiven Metallbahn korrespondieren.
  2. Hochfrequenzleiter nach Anspruch 1, dadurch gekennzeichnet, dass die Metallbahn Kupfer umfasst.
  3. Hochfrequenzleiter nach Anspruch 2 , dadurch gekenzeichnet, dass die Metallbahn einen Stapel aus Kupfer, Nickel und Gold umfasst.
  4. Hochfrequenzleiter nach Anspruch 1, dadurch gekennzeichnet, dass der elektrische Leiter in bestimmte elektrische Leiter jeweils mit einem U-förmigen Querschnitt unterteilt ist, so dass die elektrischen Leiter mit einem Abstand zwischen ihnen nebeneinander positioniert sind, und wodurch die äußeren Abmessungen der Leiter mit einer massi ven Metallbahn gleich sind.
  5. Hochfrequenzleiter nach Anspruch 1, dadurch gekennzeichnet, dass jeder Leiter mit dem U-förmigen Querschnitt mit einer Masseabschirmung ausgestattet ist.
  6. Hochfrequenzleiter nach Anspruch 5, dadurch gekennzeichnet, die Masseabschirmung aus einem Metall hergestellt ist, die in horizontaler Richtung auf beiden Seiten neben dem Leiter mit dem U-förmigen Querschnitt positioniert ist.
  7. Hochfrequenzleiter nach Anspruch 6, dadurch gekennzeichnet, dass ein Raum zwischen dem Leiter mit dem U-förmigen Querschnitt und der Masseabschirmung mit einem isolierenden Material gefüllt wird.
  8. Hochfrequenzleiter nach Anspruch 7, dadurch gekennzeichnet, dass das isolierende Material ein Resist umfasst.
  9. Hochfrequenzleiter nach Anspruch 7, dadurch gekennzeichnet dass das isolierende Material ein Polyimid umfasst.
  10. Verfahren zur Herstellung eines Hochfrequenzleiters für Kapselungen integrierter Schaltungen, gekennzeichnet durch folgende Schritte: Definieren einer Isolatorstruktur über einem Substrat, wobei die Isolatorstruktur eine obere Oberfläche und Seitenwandoberflächen enthält; Ablagern einer Metallschicht auf der oberen Oberfläche und den Seitenwandoberflächen der Isolatorstruktur; Beschichten der Metallschicht mit isolierendem Material; und Schleifen einer oberen Oberfläche des isolierenden Materials, bis Metall auf der Oberseite freigelegt ist und ein U-förmiger HF-Leiter mit Metallabschirmungen auf der linken und rechten Seite des HF-Leiters realisiert wird, wobei der U-förmige HF-Leiter in dem isolierenden Material eingebettet und stabilisiert wird.
  11. Verfahren nach Anspruch 10, dadurch gekennzeichnet, dass das Ablagern einer Metallschicht folgendes umfasst: Beschichten der oberen Oberfläche und der Seitenwandoberflächen der Isolatorstruktur mit einer Keimschicht; und Galvanisieren der Keimschicht mit einer Kupferschicht.
  12. Verfahren nach Anspruch 11, dadurch gekennzeichnet, dass die Kupferschicht mit einer Dicke von etwa 3,5 μm gebildet wird.
  13. Verfahren nach Anspruch 11, dadurch gekennzeichnet, dass die Keimschicht mit einer Dicke von etwa 50 nm Ti und 150 nm Cu auf der Isolatorstruktur abgelagert wird.
  14. Verfahren nach Anspruch 10, dadurch gekennzeichnet, dass die Isolatorstruktur ein Fotoresist auf Epoxidbasis umfaßt.
  15. Verfahren nach Anspruch 14, dadurch gekennzeichnet, dass das isolierende Material dasselbe Material wie die Isolatorstruktur umfasst.
  16. Halbleitervorrichtung, gekennzeichnet durch in einem Halbleitersubstrat angeordnete integrierte Schaltkreise; eine Metallschicht, die über einer oberen Oberfläche des Halbleitersubstrats liegt, wobei ein erster Teil der Metallschicht elektrisch an eine Kontaktregion der integrierten Schaltkreise angekoppelt ist und ein zweiter Teil der Metallschicht als Abschirmung dient; eine erste Metallausstreckung, die elektrisch an den ersten Teil der Metallschicht angekoppelt ist und sich von der oberen Oberfläche aus nach außen erstreckt; und eine zweite Metallausstreckung, die elektrisch an den zweiten Teil der Metallschicht angekoppelt ist und sich von der oberen Oberfläche aus nach außen erstreckt, wobei die zweite Metallausstreckung im wesentlichen die erste Metallausstreckung umgibt.
  17. Vorrichtung nach Anspruch 16, dadurch gekennzeichnet, dass die Metallschicht Kupfer umfasst, wobei die erste Metallausstreckung Kupfer umfasst und wobei die zweite Metallausstreckung Kupfer umfasst.
  18. Vorrichtung nach Anspruch 16, dadurch gekennzeichnet, dass die integrierten Schaltkreise mit Frequenzen von mehr als etwa 500 MHz arbeiten und wobei die erste Metallausstreckung eine Dicke von höchstens etwa 3 μm besitzt.
  19. Vorrichtung nach Anspruch 16, gekennzeichnet durch ein isolierendes Material, das dergestalt über der Metallschicht angeordnet ist, dass die erste und die zweite Metallausstreckung in das isolierende Material eingebettet werden.
  20. Vorrichtung nach Anspruch 16, dadurch gekenn zeichnet, dass sich die erste Metallausstreckung von der oberen Oberfläche aus mit einem Winkel von etwa 90º relativ zu der oberen Oberfläche nach außen erstreckt und dass sich die zweite Metallausstreckung von der oberen Oberfläche aus in einer im wesentlichen zu der ersten Metallausstreckung parallelen Richtung nach außen erstreckt.
DE102005062967A 2004-12-30 2005-12-28 Hochfrequenzleiter für Verpackungen integrierter Schaltungen Withdrawn DE102005062967A1 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/026,540 2004-12-30
US11/026,540 US20060145350A1 (en) 2004-12-30 2004-12-30 High frequency conductors for packages of integrated circuits

Publications (1)

Publication Number Publication Date
DE102005062967A1 true DE102005062967A1 (de) 2006-07-13

Family

ID=36599606

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102005062967A Withdrawn DE102005062967A1 (de) 2004-12-30 2005-12-28 Hochfrequenzleiter für Verpackungen integrierter Schaltungen

Country Status (3)

Country Link
US (1) US20060145350A1 (de)
DE (1) DE102005062967A1 (de)
TW (1) TW200623343A (de)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7345370B2 (en) * 2005-01-12 2008-03-18 International Business Machines Corporation Wiring patterns formed by selective metal plating
TWI337059B (en) * 2007-06-22 2011-02-01 Princo Corp Multi-layer substrate and manufacture method thereof
JP2010532924A (ja) * 2007-07-12 2010-10-14 巨擘科技股▲ふん▼有限公司 多層基板及びその製造方法
US8093151B2 (en) 2009-03-13 2012-01-10 Stats Chippac, Ltd. Semiconductor die and method of forming noise absorbing regions between THVS in peripheral region of the die
US20160057897A1 (en) * 2014-08-22 2016-02-25 Apple Inc. Shielding Can With Internal Magnetic Shielding Layer
US10700028B2 (en) 2018-02-09 2020-06-30 Sandisk Technologies Llc Vertical chip interposer and method of making a chip assembly containing the vertical chip interposer
US10879260B2 (en) 2019-02-28 2020-12-29 Sandisk Technologies Llc Bonded assembly of a support die and plural memory dies containing laterally shifted vertical interconnections and methods for making the same
DE102020203971A1 (de) * 2020-03-26 2021-09-30 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung eingetragener Verein Hochfrequenzanordnung mit zwei miteinander verbundenen Hochfrequenzkomponenten

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6204168B1 (en) * 1998-02-02 2001-03-20 Applied Materials, Inc. Damascene structure fabricated using a layer of silicon-based photoresist material
KR100298827B1 (ko) * 1999-07-09 2001-11-01 윤종용 재배선 기판을 사용한 웨이퍼 레벨 칩 스케일 패키지 제조방법
TW515054B (en) * 2001-06-13 2002-12-21 Via Tech Inc Flip chip pad arrangement on chip for reduction of impedance
US6891248B2 (en) * 2002-08-23 2005-05-10 Micron Technology, Inc. Semiconductor component with on board capacitor
TWI241700B (en) * 2003-01-22 2005-10-11 Siliconware Precision Industries Co Ltd Packaging assembly with integrated circuits redistribution routing semiconductor die and method for fabrication

Also Published As

Publication number Publication date
TW200623343A (en) 2006-07-01
US20060145350A1 (en) 2006-07-06

Similar Documents

Publication Publication Date Title
DE102009044967B4 (de) System auf einem Chip mit HF-Abschirmung auf dem Chip
DE3850629T2 (de) Adaptierbarer Schaltkreis.
EP0035093B1 (de) Anordnung zum Packen mehrerer schnellschaltender Halbleiterchips
DE69430829T2 (de) Mehrchipmodul und Herstellungsverfahren dafür
DE102018132701A1 (de) Halbleiter-Package und Herstellungsverfahren dafür
DE102005062967A1 (de) Hochfrequenzleiter für Verpackungen integrierter Schaltungen
DE102020108851B4 (de) Die-zu-leiter-verbindung in der verkapselung eines gegossenen halbleitergehäuses und verfahren zu dessen herstellung
DE102004060962A1 (de) Mehrlagige gedruckte Schaltung mit einer Durchkontaktierung für Hochfrequenzanwendungen
DE112015007233B4 (de) Mikroprozessorgehäuse mit masseisolationsgewebestruktur mit kontakthöckern auf erster ebene und verfahren zur ausbildung eines masseisolationsgewebestrukturgehäuses aus leitfähigem material
DE102006057332B4 (de) Zusammenbau aufweisend ein Substrat und einen auf dem Substrat montierten Chip
DE102008064373B4 (de) Halbleiteranordnung und Verfahren zur Herstellung einer Halbleiteranordnung
DE102004039906A1 (de) Verfahren zur Herstellung eines elektronischen Bauelements sowie ein elektronisches Bauelement mit mindestens zwei integrierten Bausteinen
EP0022176A1 (de) Modul für Schaltungschips
DE102016102522B4 (de) Verbindungsstruktur und Verfahren zu Ihrer Herstellung
DE102011053356A1 (de) Halbleiterstruktur und Verfahren zu deren Herstellung
DE10106161A1 (de) Mischdielektrikstruktur zur Verbesserung der Steifheit vom Back-End von Leitungsstrukturen
DE112015007234T5 (de) Vertikale masseebenenisolierung, masseleiter-koaxialisolierung und impedanzabstimmung von durch gehäusevorrichtungen geführten horizontalen datensignalübertragungsleitungen
DE102019115307A1 (de) Halbleitervorrichtungen mit planaren wellenleiter-übertragungsleitungen
DE112004002466B4 (de) Vorrichtung und Verfahren zur verbesserten Energieführung
DE102020117547A1 (de) Packages mit abwechselnd gestapelten dicken rdls und dünnen rdls
DE102012103571B4 (de) Halbleiterstruktur mit Silicium-Durchkontaktierung und verringerter Elektromigration sowie Verfahren zur Herstellung einer solchen
EP0152557B1 (de) Halbleiterbauelement mit höckerartigen, metallischen Anschlusskontakten und Mehrlagenverdrahtung
DE102005037392A1 (de) Schaltungsplatine und Verfahren zum Herstellen einer Schaltungsplatine
DE102018112828A1 (de) Verfahren zum Herstellen eines Speichers mit einem gestapelten integrierten Schaltungschip
DE102022130259A1 (de) Galvanische Isolierung unter Verwendung einer Isolationsunterbrechung zwischen Umverteilungsschichtelektroden

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8127 New person/name/address of the applicant

Owner name: QIMONDA AG, 81739 MUENCHEN, DE

8139 Disposal/non-payment of the annual fee