EP0022176A1 - Modul für Schaltungschips - Google Patents

Modul für Schaltungschips Download PDF

Info

Publication number
EP0022176A1
EP0022176A1 EP80103083A EP80103083A EP0022176A1 EP 0022176 A1 EP0022176 A1 EP 0022176A1 EP 80103083 A EP80103083 A EP 80103083A EP 80103083 A EP80103083 A EP 80103083A EP 0022176 A1 EP0022176 A1 EP 0022176A1
Authority
EP
European Patent Office
Prior art keywords
conductor
connection
substrate
chips
module according
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
EP80103083A
Other languages
English (en)
French (fr)
Other versions
EP0022176B1 (de
Inventor
David Allen Thompson
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of EP0022176A1 publication Critical patent/EP0022176A1/de
Application granted granted Critical
Publication of EP0022176B1 publication Critical patent/EP0022176B1/de
Expired legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/14—Structural association of two or more printed circuits
    • H05K1/144—Stacked arrangements of planar printed circuit boards
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/642—Capacitive arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K7/00—Constructional details common to different types of electric apparatus
    • H05K7/02—Arrangements of circuit components or wiring on supporting structure
    • H05K7/06—Arrangements of circuit components or wiring on supporting structure on insulating boards, e.g. wiring harnesses
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K7/00—Constructional details common to different types of electric apparatus
    • H05K7/02—Arrangements of circuit components or wiring on supporting structure
    • H05K7/12—Resilient or clamping means for holding component to structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0102—Calcium [Ca]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01068—Erbium [Er]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1203—Rectifying Diode
    • H01L2924/12033—Gunn diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Definitions

  • the invention relates to a module for circuit chips with a high degree of integration (VLSI), the power supply of which takes place via structures of parallel current conductors with a high mutual capacitance, as stated in the preamble of claim 1.
  • VLSI high degree of integration
  • modules for combining circuit chips including those with a chip carrier.
  • circuit chips micro module
  • Several parallel circuit boards are stacked on top of each other. These are also parallel to the surface on which the chip contacts are electrically connected to connection points.
  • the printed circuit boards have large areas and dielectric material lies between them, so that this structure includes high mutual capacities.
  • their disadvantage lies in the large number of connections between the printed circuit boards and the chips, the manufacture of which is complicated. The reason for this is that many connections have to be made across parallel plates to the connection points on the top surface of the chip carrier.
  • US Pat. No. 3,562,592 describes a module which has thin-layer conductor tracks on its surface, in contrast to current-carrying printed circuit boards. To facilitate the The edges of the chips are arranged at an angle of 45 ° to the conductor tracks with the lines leading to the chip contacts.
  • This is mainly possible thanks to the high capacitance between the conductors and very close to the chips, although several supply conductors have to be connected to each chip.
  • the interference suppression must also be effective for fast-switching computing devices and at the same time the module must be simple and easy to manufacture.
  • the chip carrier module 7 from Fi g . 1 has a substrate 22 as a mechanical base on which the entire structure of the module is built.
  • the substrate 22 can be the important elec. take on the tri cal function of an earth and reference level
  • the substrate 22 is shown in a perspective view in FIG. 3 and shows ten milled slots 23 which break through its thickness.
  • each slot 23 a stack 10 of superimposed conductor surfaces 11 with dielectric insulation layers 13 and a shielded flat cable-24, as shown in FIG. 5, is inserted.
  • Each stack 10 comprises twelve layered conductor surfaces 11 apart from the shielded flat conductor cable 24 and extends through the slot 23.
  • Each conductor surface 11, which are shown in FIGS. 2A and 2B, has a connection tab 21 for connection to DC supply rails 30, of which only one is shown for the sake of simplicity, and further connection lugs 15 for decoupling capacitors 32, as shown in FIG. 6.
  • the conductor surfaces 11 are connected to various power supply rails 30 by means of staggered connecting lugs 21, the majority of which are not shown to simplify the illustration.
  • These stacks 10 are firmly embedded in the substrate 22 and are stuck therein in a rigid, mechanical connection. However, they are electrically isolated from direct current.
  • the large parallel surfaces of the conductor areas 11 result in very large mutual capacitance values which are associated with the lowest values of inductive coupling.
  • the individual stacks 10 are individually connected to different power supply rails 30 depending on the requirements of the chips 8.
  • connecting lines 41 are preferably applied using thin-film technology and in several layers, as clearly shown in FIG. 7 in detail.
  • the substrate 22 of FIG. 3 is made from a metal plate - approximately 90 mm square and 12 mm thick and ten slots 23 have been milled through. Each slot 23 has two surfaces measured from a reference position with an accuracy of 2.5. 10 -2 mm are created. The slots are approximately 3.8 mm wide and are centered at a distance of 7.6 mm side by side.
  • the chips 8 are arranged in an arrangement 10 ⁇ 10 pieces on the surface of the substrate, the simplified illustration in FIG. 1 only showing two rows with a smaller number. 4 is a much better view of the actually preferred embodiment.
  • the flat conductor cable 24 is fastened in the corner 16, which is formed by the two surfaces milled with great accuracy. This makes the conductors contained in the cable also to 2.5. 10 mm accuracy set.
  • the individual conductor surfaces 11 are approximately 0.25 mm thick and have an insulation 13 of approximately 1.2 10 -2 mm thick.
  • the chip connection contacts (42 in FIG. 7) with solder balls (C-4) have a center-to-center distance of, for example, 0.19 mm on the chip 8.
  • FIG. 5 shows the enlargement of a corner of a slot 23, which is formed by the two side surfaces which have been created precisely during processing and with respect to which the position of the conductor stack 10 is determined and the latter is fastened. This also determines the exact position of the signal conductors 27 so that they can be connected to the contact layers 12.
  • the conductors are embedded in the insulation 26 in the flat conductor cable 24 and lie between two shielding layers 25 and 28. Some or all of the conductor surfaces of the power supply must be insulated from the substrate 22 as well as from one another by a layer 14 or layers 13. Such flat conductor cables 24 and the methods for connecting them to other cables and plugs are known.
  • the conductor stacks 10 can be cemented to the substrate 22 under glazing or by other means.
  • a ribbon cable 33 is connected to one end of the flat conductor cable 24 and then connected to a signal distribution plate 35. This has connecting pins 36 on its underside.
  • the ribbon cables 33 used can either be rigid or flexible.
  • the metal of the conductors can be copper or a material that is matched in terms of expansion coefficient, as will be discussed.
  • connection lugs 21 for connection to a direct current rail 30.
  • connection lugs 15 can be present, which are used to connect to decoupling capacitors at the lower end of the conductor surfaces.
  • a set of four conductor surfaces 11 V1 to V4 is arranged, which alternate as shown in FIG. 5.
  • the connection lugs 15 and 21 of each type of conductor surface 11 would each lie in a specific position.
  • the flat conductor cable 24 would also end in a solder connection and merge into a flexible ribbon cable of the usual type. The latter, if it is flexible enough, could be bent by 90 as shown in FIG. 6 and connected to a printed circuit board.
  • This arrangement results in approximately 20 cm 2 of conductor area per chip and per busbar 30. This allows an insulation thickness of 10-25 ⁇ m to be used, which is easy to manufacture and at the same time results in sufficient capacitance between the areas in order to prevent the undesired, high-frequency transients at the power supply points to suppress the chips 8.
  • the conductor surfaces 11 have prefabricated surfaces, so that the opening of a pinhole of the insulation layer 13 does not necessarily cause a short circuit. This would be the case if the structure were built up by successive and alternating application of conductor and insulation layers, for example by vacuum deposition.
  • the decoupling capacitors 32 shown are added to the capacitances of approximately 1 pF which are present between the conductor areas 11 separated by the dielectric 13 and act primarily against slow transient processes. However, it also results in an attenuation of higher frequencies. In order to be able to lead about 160-200 signal conductors in a ribbon cable 33, the latter are arranged at a center-to-center distance of 0.5 mm. net. Under these circumstances, the connections can easily be made, for example, by flow soldering.
  • the chip carrier module 7 should be thermally adapted to the chips 8. Therefore, the use of molybdenum for the substrate 22 has been considered. However, this is based on the assumption that the carrier reaches the same temperature as the silicon, but this only applies to thermally poor conductors. 6, a coolant line 40 leads into the substrate 22. 22 coolant channels must therefore be produced in the substrate. The temperature rise can be controlled, which enables the use of metals with a large expansion coefficient, e.g. Copper or brass that are easier to machine. As an alternative, the metal block can also be cooled to keep the expansion approximately zero. All connections to a chip 8 can be made via the thin contact layers 41. If each of these lines is provided with a bend of at least 90 °, the thermal expansion of silicon of approximately 1 ⁇ m can easily be absorbed by the flexibility of the copper line and the organic insulation. So there is no stress on the C-4 contact points and no fatigue problem.
  • FIG. 7 shows the plan of the structure of actual connecting lines, which are used enclosed in contact layers 12 and, as shown in FIG. 6, are applied to the flat metal surface.
  • the chip 8 rests on the layer 12. It is carried externally by C-4 solder balls 42 and connected to the same solder balls 43, which sit on layer bushings 44 and 45. The latter have been prepared in conical openings in the uppermost of the contact layers 12.
  • the feedthrough 45 connects via a V-shaped conductor down to an upper, lossy transmission line 46. This line extends over a further feedthrough 47 beyond the right edge of the illustration to one or more feedthroughs which connect to other chips and are designed similarly are. Below line 46 is another line 48 with the Implementation 47 connected.
  • the lossy line 48 has been drawn directly below the line 46, although it would preferably continue perpendicular to the plane of the drawing. Below this, however, would lie the line 50, which is connected to the line 48 via the bushing 49, and would preferably but not necessarily extend parallel to the line 46 as shown.
  • This arrangement would therefore be suitable for a system arranged according to right-angled x, y coordinates, lines in the x direction being at the level of the line 48, and those in the y direction being at the level of the line 50.
  • the top level, including line 46 would constitute a layer for performing tests and technical changes. In this opening 66, only a single one of which is shown, could be used, for example, to cut connections with a laser beam in a known manner, etc.
  • the transmission lines 56, 58 and 60 and the bushings 57, 59 and 61 connect a C-4 Solder balls 43 with the conductor surface Vl.
  • bushing 44 may possibly be made in direct contact with conductor surface V1.
  • the solder balls 42 and 43 are provided by the way in the state DAR ', when they begin to merge. After the flow soldering, they then appear as a single, larger bead.
  • the lines 46, 48 and 50, as well as 56, 58 and 60, are embedded in a dielectric 55, which preferably consists of a polyimide, plastic or glass and at the same time insulates and supports.
  • the lowermost line 50 is in electrical contact with the conductor 27 of the flat conductor cable 24 via the bushing 51 (see FIG. 5).
  • the lines 46, 48 and 50 provide individual, lossy strips with respect to the ground plane 22 are lines that are designed to transmit signal pulses at high speed while attenuating reflections.
  • the conductor area Vl which is used as a feedthrough through the surface of the substrate 22, supplies the lines 56, 58 and 60, etc. with current via a minimum of inductance thanks to the layer structure. It can therefore carry both input and output signals for the block. With this arrangement, higher wiring density for the lines 46, 48, 50, as well as 56, 58 and 60 can be achieved, since these can be made very narrow.
  • the thin film structure of the line enables the current to be passed on via the substrate 22 and this line with almost no additional inductance.
  • the lines 46, 48, 50, etc. together with the grounding and reference plane of the substrate 22, as shown in FIG. 7, form thin-layer transmission lines of the so-called "strip lines" type.
  • These devices are mass-produced using the conventional thin film deposition technique using photoresist and photolithographic masking used in the manufacture of VLSI chips.
  • the precipitate can also be vacuumed by evaporation, spraying, or by galvanic plating, etc. can be achieved, which greatly facilitates the production of a module 7.
  • the metallizations and leadthroughs are built up in successive layers layer by layer and step by step. If, for example, the metallization of the line 50 is applied in the x-direction to a layer of dielectric 55, then this occurs after an opening for an implementation has been made in a previous step. The metallization 50 is then covered with further dielectric material 55 and the metallization 48 is applied in the y direction, etc.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Structure Of Printed Boards (AREA)
  • Multi-Conductor Connections (AREA)
  • Coupling Device And Connection With Printed Circuit (AREA)

Abstract

Ein Modul (7) für Schaltungschips (8) mit hohem Integrationsgrad ist mittels eines Substrats (22) aufgebaut, das von einer Anzahl paralleler Schlitze (23) durchbrochen ist. In Jedem Schlitz steckt ein Schichtleiterstapel (10), der aus kapazitiv gekoppelten und isolierten Leiterflächen (11) und einem abgeschirmten Flachleiterkabel (24) besteht. Die Leiterflächen verbinden zwecks Stromzufuhr Sammelschienen (30) mit den Chips und sind senkrecht zur Substratfläche ausgerichtet. Die Oberkanten der Leiterflächen fluchten mit der oberen Substratfläche (18) und bilden Anschlussflächen (31), auf denen die Chipanschlüsse befestigt werden können. Alternativ hiezu können Kontaktschichten dazwischen angelegt werden. Die unteren Teile der Schichtleiterstapel erstrecken sich unter die Unterfläche des Substrats hinab und weisen Anschlussfahnen (21, 15) für die Verbindung mit Stromsammelschienen und Entkopplungskondensatoren auf.

Description

  • t
  • Die Erfindung betrifft ein Modul für Schaltungschips mit hohem Integrationsgrad (VLSI), dessen Stromversorgung über Strukturen paralleler Stromleiter mit hoher gegenseitiger Kapazität erfolgt, wie dies im Oberbegriff des Anspruchs 1 ausgeführt ist.
  • Es sind bereits vielerlei Ausführungen von Moduln zur Vereinigung von Schaltungschips (Mikrobaustein) bekannt, worunter solche mit einem Chipträger. Darin sind mehrere parallele Stromleiterplatten übereinandergeschichtet. Diese liegen zugleich parallel zu jener Oberfläche, auf der die Chipkontakte elektrisch mit Anschlusspunkten verbunden sind. Die Leiterplatten weisen grosse Flächen auf und zwischen ihnen liegt dielektrisches Material, so dass diese Struktur hohe gegenseitige Kapazitäten einschliesst. Ihr Nachteil liegt jedoch in der grossen Zahl Verbindungen zwischen den Leiterplatten und den Chips, deren Herstellung kompliziert ist. Der Grund dazu liegt darin, dass viele Verbindungen quer durch parallele Platten hindurch bis zu den Anschlusspunkten auf der obersten Fläche des Chipträgers geführt werden müssen.
  • Im US-Patent Nr. 3.562.592 wird ein Modul beschrieben, der auf seiner Oberfläche dünnschichtige Leiterbahnen im Gegensatz zu stromführenden Leiterplatten aufweist. Zur Erleichterung der Leitungsführung zu der Chipkontakten sind die Chips mit ihren Kanten in einem Winkel von 45° zu den Leiterbahnen angeordnet.
  • Es ist daher Aufgabe der vorliegenden Erfindung eine wirkungsvolle, kompakte Modulstruktur für VLSI-Chips mit hoher Packungsdichte aufzuzeigen, bei der elektrische Störungen, hervorgerufen durch simultanes Arbeiten zahlreicher Schaltkreise, weitgehend unterdrückt werden. Dies gelingt vorwiegend dank hoher Kapazität zwischen den Stromleitern bis ganz nahe an die Chips heran, obwohl mehrere Versorgungsleiter mit jedem Chip zu verbinden sind. Die Störunterdrückung muss auch für schnellschaltende Rechnereinrichtungen wirksam und gleichzeitig der Modul einfach und leicht herstellbar sein.
  • Die Erfindung, welche diese Aufgabe löst und im Patentanspruch 1 definiert ist, wird nachstehend in allen Einzelheiten anhand eines Ausführungsbeispiels erläutert. In den zugehörigen Zeichnungen zeigen:
    • Fig. 1 die perspektivische Ansicht eines Moduls mit einer Struktur zur Vereinigung einer grossen Zahl von Mikrobausteinen (Chips) mit sehr hohem Integrationsgrad (VLSI).
    • Fig. 2A die Ansicht von rechts einer einzelnen Leiterfläche der Stromversorgung wie sie in Fig. 1 ersichtlich sind,
    • Fig. 2B die Ansicht von unten derselben Leiterfläche der Stromversorgung von Fig. 2A,
    • Fig. 3 die perspektivische Draufsicht auf das Trägersubstrat eines Moduls von Fig. 1,
    • Fig. 4 die Draufsicht auf Substrat, Chips und geschichtete Leiterflächen der Stromversorgung gemäss Fig. 1,
    • Fig. 5 die Teilansicht des Querschnitts durch Leiter- und Dielektrikumsflächen und Flachkabel der Fig. 1 und 4 entlang der Linie 5-5 in Fig. 7,
    • Fig. 6 die Frontansicht des Moduls von Fig. 1, und
    • Fig. 7 einen Querschnitt entlang der Linie 7-7 in den Fig. 4 und 5 der oberen metallischen Kontaktschichten und der oberen Kanten der Leiterflächen der Stromversorgung, der vergrössert in einer bevorzugten Ausführung die indirekte Verbindung der Leiterflächen über diese Kontaktschichten mit den Schaltungschips darstellt.
  • Beim Vereinigen von Mikrobausteinen oder Chips 8 mit kürzesten Schaltzeiten und sehr hohem Integrationsgrad (VLSI) zu einem kompakten Trägermodul 7 gemäss Fig. 1 ist es vor allem dringend notwendig, dass die Stromversorgungszuleitungen geringste Induktivität aufweisen, um den hohen Strombedarf der Chips 8 zu befriedigen. Das Chipträgermodul 7 von Fig. 1 besitzt ein Substrat 22 als mechanische Basis, auf dem die ganze Struktur des Moduls aufgebaut ist. Zusätzlich kann das Substrat 22 die wichtige elek- . trische Funktion einer Erdungs- und Bezugsebene übernehmen. Das Substrat 22 ist in Fig. 3 in perspektivischer Ansicht dargestellt und lässt zehn gefräste Schlitze 23 erkennen, die seine Dicke durchbrechen. In jeden Schlitz 23 wird ein Stapel 10 übereinandergeschichteter Leiterflächen 11 mit dielektrischen Isolationsschichten 13 und einem abgeschirmten Flachkabel-24, wie in Fig. 5 abgebildet, eingeführt. Jeder Stapel 10 umfasst zwölf geschichtete Leiterflächen 11 ausser dem abgeschirmten Flachleiterkabel 24 und reicht durch den Schlitz 23 hindurch.
  • Jede Leiterfläche 11, die in den Fig. 2A und 2B abgebildet sind, besitzt eine Anschlussfahne 21 für die Verbindung mit Gleichstromversorgungsschienen 30, von denen zwecks Vereinfachung nur eine abgebildet ist, und weitere Anschlussfahnen 15 für Entkopplungskondensatoren 32, wie sie Fig. 6 zeigt. Die Leiterflächen 11 sind mit verschiedenen Stromversorgungsschienen 30 mittels gestaffelt angeordneter Anschlussfahnen 21 verbunden, deren Mehrzahl aber zur Vereinfachung der Abbildung nicht dargestllt ist. Diese Stapel 10 sind fest in das Substrat 22 eingelassen und stecken darin in starrer, mechanischer Verbindung. Elektrisch sind sie jedoch gegen Gleichstrom isoliert. Die grossen parallelen Oberflächen der Leiterflächen 11 ergeben sehr grosse gegenseitige Kapazitätswerte, die mit geringsten Werten induktiver Kopplung einhergehen. Die einzelnen Stapel 10 sind je nach Anforderungen der Chips 8 individuell an verschiedenen Stromversorgungsschienen 30 angeschlossen.
  • Auf der ebenen, metallischen Oberfläche 18 des Substrats, das durch Bearbeitung flach gestaltet worden ist, werden vorzugsweise Verbindungsleitungen 41 in Dünnfilmtechnik und in mehreren Schichten aufgebracht, wie dies Fig. 7 im einzelnen deutlich zeigt. Das Substrat 22 von Fig. 3 ist ausgehend von einer Metallplatte - mit etwa 90 mm im Quadrat und 12 mm Dicke hergestellt und es sind zehn Schlitze 23 hindurchgefräst worden. Jeder Schlitz 23 besitzt zwei Flächen, die gemessen von einer Bezugsposition mit einer Genauigkeit von 2,5 . 10-2 mm angelegt sind. Die Schlitze sind etwa 3,8 mm breit und liegen mit ihrer Mitte im Abstand von 7,6 mm nebeneinander.
  • Die Chips 8 liegen in einer Anordnung 10 x 10 Stück auf der Oberfläche des Substrats, wobei die vereinfachte Darstellung der Fig. 1 nur zwei Reihen mit geringerer Anzahl zeigt. Die Fig. 4 dagegen ist eine viel bessere Ansicht der tatsächlich bevorzugten Ausführung. Gemäss Fig. 5 ist das Flachleiterkabel 24 in der Ecke 16 befestigt, die von den zwei mit grosser Genauigkeit gefrästen Flächen gebildet wird. Dadurch sind die im Kabel enthaltenen Leiter ebenfalls auf 2,5 . 10 mm Genauigkeit festgelegt. Die einzelnen Leiterflächen 11 sind rund 0,25 mm dick und besitzen eine Isolation 13 von etwa 1,2 10-2 mm Dicke. Die Chip-Verbindungskontakte (42 in Fig. 7) mit Lotkügelchen (C-4) besitzen auf dem Chip 8 einen Abstand Mitte zu Mitte von beispielsweise 0,19 mm. Wenn aber der Chip um 45° gedreht ist, dann liegt etwa die Hälfte der C-4-Kontaktpunkte genau über den Leiterflächen 11, so dass auf Wunsch eine direkte Verbindung zwischen den Lötkugelkontakten und den Oberkanten 31 der Leiterflächen 11 hergestellt werden kann. Das Flachleiterkabel 24 jedoch wird mit den Dünnfilm-Kontaktschichten von Fig. 7 verbunden, die als Toleranz für das Ausrichten ein Mehrfaches von 2,5 . 10 2 mm zulassen. 1
  • In Fig. 5 ist die Vergrösserung einer Ecke eines Schlitzes 23 abgebildet, welche von den zwei während der Bearbeitung genau angelegten Seitenflächen gebildet ist und bezüglich der die Lage des Leiterstapels 10 bestimmt und letzterer befestigt ist. Dies bestimmt auch die genaue Lage der Signalleiter 27, so dass sie mit den Kontaktschichten 12 verbunden werden können. Im Flachleiterkabel 24 sind die Leiter in der Isolation 26 eingebettet und liegen zwischen zwei abschirmenden Schichten 25 und 28. Einige oder alle Leiterflächen der Stromversorgung müssen vom Substrat 22 wie auch voneinander durch eine Schicht 14 bzw. Schichten 13 isoliert werden. Solche Flachleiterkabel 24 sowie die Verfahren zu deren Verbindung mit anderen Kabeln und Steckern sind bekannt. Die Leiterstapel 10 können unter Glasierung oder durch andere Mittel mit dem Substrat 22 verkittet werden.
  • Gemäss der Fig. 6 ist jeweils ein Bandkabel 33 mit dem einen Ende des Flachleiterkabels 24 verbunden und dann an eine Signalverteilerplatte 35 angeschlossen. Diese besitzt an ihrer Unterseite Verbindungsstifte 36. Die verwendeten Bandkabel 33 können entweder starr oder biegsam sein. Das Metall der Leiter kann Kupfer sein oder ein Material, das bezüglich Ausdehungskoeffizient angepasst ist, wie noch zu besprechen sein wird.
  • Aus den Fig. 2A und 2B ist zu ersehen, dass die Leiterflächen 11 Anschlussfahnen 21 für die Verbindung mit einer Gleichstromschiene 30 besitzen. Zusätzlich können Anschlussfahnen 15 vorhanden sein, die der Verbindung mit Entkopplungskondensatoren am unteren Ende der Leiterflächen dienen. Vorzugsweise ist ein Satz von vier Leiterflächen 11 V1 bis V4 angeordnet, die sich abwechseln, wie Fig. 5 zeigt. Dadurch kämen die Anschlussfahnen 15 und 21 jedes Typs von Leiterfläche 11 je in eine bestimmte Position zu liegen. Auf der Rückseite würde zudem das Flachleiterkabel 24 in einer Lötverbindung enden und in ein flexibles Bandkabel üblicher Art übergehen. Letzteres könnte, sofern es,genügend biegsam ist, wie in der Fig. 6 gezeigt um 90 abgebogen und mit einer gedruckten Schaltungsplatte verbunden werden.
  • Diese Anordnung ergibt etwa 20 cm2 Leiterfläche pro Chip und pro Sammelschiene 30. Dadurch kann eine Isolationsdicke von 10-25 µm verwendet werden, die leicht herstellbar ist und gleichzeitig genügend Kapazität zwischen den Flächen ergibt, um die unerwünschten, hochfrequenten Einschwingvorgänge an den Stromversorgungspunkten zu den Chips 8 zu unterdrücken. Ausserdem besitzen die Leiterflächen 11 vorgefertigte Oberflächen, so dass die Oeffnung eines Feinlunkers der Isolationsschicht 13 nicht unbedingt einen Kurzschluss verursacht. Dies wäre der Fall, wenn die Struktur durch aufeinanderfolgendes und alternierendes Aufbringen von Leiter- und Isolationsschichten, beispielsweise durch Aufdampfen im Vakuum, aufgebaut würde. Die abgebildeten Entkopplungskondensatoren 32 kommen zu den Kapazitäten von etwa 1 pF, die zwischen den durch das Dielektrikum 13 getrennten Leiterflächen 11 vorhanden sind, noch hinzu und wirken vor allem gegen langsame Einschwingvorgänge. Es ergibt sich durch sie aber auch eine Dämpfung höherer Frequenzen. Um in einem Bandkabel 33 etwa 160-200 Signalleiter führen zu können, werden letztere in einem Abstand Mitte zu Mitte von 0,5 mm angeord-. net. Unter diesen Umständen können die Verbindungen leicht z.B. durch Fliesslöten hergestellt werden.
  • Der Chipträgermodul 7 sollte thermisch den Chips 8 angepasst sein. Daher ist die Verwendung von Molybdän für das Substrat 22 in Betracht gezogen worden. Dies basiert allerdings auf der Annahme, dass der Träger dieselbe Temperatur wie das Silizium erreicht, was aber nur bei thermisch schlechten Leitern zutrifft. Gemäss Fig. 6 führt eine Kühlmittelleitung 40 in das Substrat 22 hinein. Es müssen also im Substrat 22 Kühlmittelkanäle hergestellt werden. Den Temperaturanstieg kann man steuern, wodurch die Verwendung von Metallen mit grossem Ausdehnungskoeffizient ermöglicht wird, so z.B. Kupfer oder Messing, die leichter bearbeitbar sind. Als Alternative kann der Metallblock auch gekühlt werden, um die Ausdehnung annähernd auf null zu halten. Alle Verbindungen mit einem Chip 8 können über die dünnen Kontaktschichten 41 geführt werden. Wird jede dieser Leitungen wenigstens mit einer Biegung von 90° versehen, dann kann die thermische Ausdehnung von Silizium von ca. 1 um leicht durch die Biegsamkeit der Kupferleitung und der organischen Isolation aufgenommen werden. Es entsteht so keine Beanspruchung der C-4-Kontakt--punkte und kein Ermüdungsproblem.
  • Die Fig. 7 zeigt den Plan der Struktur wirklicher Verbindungsleitungen, die in Kontaktschichten 12 eingeschlossen zur Verwendung kommen und wie in Fig. 6 abgebildet auf der ebenen Me- 'talloberfläche aufgebracht werden. Der Chip 8 ruht auf der Schicht 12. Er ist äusserlich durch C-4-Lotkügelchen 42 getragen und mit ebensolchen Lotkügelchen 43 verbunden, die auf Schichtdurchführun- gen 44 und 45 sitzen. Letztere sind in konischen Durchbrüchen der obersten der Kontaktschichten 12 hergerichtet worden. Die Durchführung 45 verbindet über einen V-förmigen Leiter hinunter zu einer oberen, verlustbehafteten Uebertragungsleitung 46. Diese Leitung erstreckt sich über eine weitere Durchführung 47 über den rechten Rand der Darstellung hinaus bis zu einer oder mehr Durchführungen, die mit anderen Chips verbinden und ähnlich ausgeführt sind. Unterhalb der Leitung 46 ist eine weitere Leitung 48 ebenfalls mit der Durchführung 47 verbunden. Zur Vereinfachung der Darstellung ist die verlustbehaftete Leitung 48 direkt unter der Leitung 46 gezeichnet worden, obwohl sie sich vorzugsweise senkrecht zur Zeichnungsebene fortsetzen würde. Darunter jedoch läge die Leitung 50, die über die Durchführung 49 mit der Leitung 48 verbunden ist, und würde sich vorzugsweise aber nicht notwendigerweise wie dargestellt parallel zur Leitung 46 erstrecken. Diese Anordnung würde sich also für ein nach rechtwinkligen x-, yKoordinaten geordnetes System eignen, wobei sich Leitungen in der x-Richtung auf der Höhe der Leitung 48, solche in der y-Richtung auf der Höhe der Leitung 50 befinden. Das oberste Niveau einschliesslich der Leitung 46 würde eine Schicht zur Durchführung von Tests und technischen Aenderungen darstellen. In dieser könnten Oeffnungen 66, von denen nur eine einzige abgebildet ist, dazu dienen, z.B. mit einem Laserstrahl in bekannter Art Verbindungen durchzutrennen, usw. Die Uebertragungsleitungen 56, 58 und 60, sowie die Durchführungen 57, 59 und 61 verbinden ein C-4-Lotkügelchen 43 mit der Leiterfläche Vl.
  • In der Fig. 7 sind die Einzelschichten der Kontaktschichten 12 zur Verdeutlichung in der vertikalen Richtung stark vergrössert dargestellt. In Wirklichkeit kann die Durchführung 44 möglicherweise direkt in Kontakt mit der Leiterfläche V1 hergestellt werden. Die Lotkügelchen 42 und 43 sind übrigens im Zustand dar- 'gestellt, wenn sie zu verschmelzen beginnen. Nach der Fliesslötung erscheinen sie dann als ein einziges, grösseres Kügelchen.
  • Die Leitungen 46, 48 und 50, wie auch 56, 58 und 60 sind in einem Dielektrikum 55 eingebettet, das vorzugsweise aus einem Polyimid, Kunststoff oder Glas besteht und gleichzeitig isoliert und trägt. Die unterste Leitung 50 steht elektrisch über die Durchführung 51 mit dem Leiter 27 des Flachleiterkabels 24 im Kontakt (siehe Fig. 5). Die Leitungen 46, 48 und 50 stellen mit Bezug auf die Erdungsebene 22 einzelne, verlustbehaftete Streifenleitungen dar, die ausgelegt sind, um Signalimpulse mit hoher Geschwindigkeit zu übertragen und gleichzeitig Reflexionen zu dämpfen.
  • Die Leiterfläche Vl, welche als Durchleitung durch die Oberfläche des Substrats 22 verwendet wird, beliefert die Leitungen 56, 58 und 60, usw. mit Strom über ein Minimum an Induktivität dank dem Schichtaufbau. Sie kann daher für den Baustein sowohl Eingangsals auch Ausgangssignale führen. Mit dieser Anordnung kann höhere Verdrahtungsdichte für die Leitungen 46, 48, 50, wie auch 56, 58 und 60 erzielt werden, da diese sehr schmal ausgeführt werden können. Die Dünnfilmstruktur der Leitung ermöglicht die Weiterleitung des Stromes über das Substrat 22 und diese Leitung fast ohne zusätzliche Induktivität.
  • Es ist zu beachten, dass die Leitungen 46, 48, 50, usw. zusammen mit der Erdungs- und Bezugsebene des Substrats 22 betrachtet, wie Fig. 7 zeigt, dünnschichtige Uebertragungsleitungen vom Typus der sog. "strip lines" bilden. Diese Anordnungen werden unter Einsatz der üblichen Technik für das Niederschlagen dünner Schichten mittels Photolack und photolithographischer Maskierung, die bei der Fabrikation von VLSI-Chips angewandt wird, in Serie hergestellt. Dabei kann der Niederschlag auch im Vakuum durch Aufdampfen, Aufsprühen, oder aber durch galvanisches Plattieren, u.ä. erzielt werden, was die Herstellung eines Moduls 7 sehr erleichtert.
  • Beim Aufbau der Struktur gemäss Fig. 7 werden die Metallisierungen und Durchführungen in aufeinanderfolgenden Schichten Schicht um Schicht und schrittweise aufgebaut. Wenn beispielsweise die Metallisierung der Leitung 50 in der x-Richtung auf eine Schicht Dielektrikum 55 aufgebracht wird, dann geschieht dies nachdem in einem vorausgehenden Schritt eine Oeffnung für eine Durchführung hergestellt worden ist. Danach wird die Metallisierung 50 mit weiterem dielektrischen Material 55 bedeckt und es folgt das Aufbringen der Metallisierung 48 in der y-Richtung, usw.
  • Die in den Zeichnungen dargestellte Ausführung zeigt für den Modul mit Substrat 22 und Flachleiterkabel 24 nur einen homogenen, metallischen Block. Als Substrat 22 kann aber offensichtlich ebensogut ein metallbeschichteter Isolator verwendet werden. Ausserdem lässt es die Flexibilität der Anordnung der Kontaktschichten 12 zu, auch konventionellere Stiftkontakte zu verwenden, um Signale aus dem Modul 7 auszukoppeln.

Claims (7)

1. Modul für Schaltungschips (8) umfassend ein Substrat (22) mit planparallelen Oberflächen, eine Anzahl von Schichtleiterstapeln (10) für die Stromzufuhr und eine Anzahl von dem Niveau der einen Oberfläche (18) benachbarten Anschlussflächen (31) zur Verbindungsherstellung zu den genannten Chips (8), welche Schichtleiterstapel aus einer Vielzahl flacher, metallischer Leiterflächen (11) grosser Ausdehnung bestehen, die voneinander durch Dielektrikum (13) getrennt sind und gegeneinander grosse Kapazität sowie geringe induktive Kopplung aufweisen, dadurch gekennzeichnet, dass die planparallelen Oberflächen des Substrats (22) von wenigstens einem Schlitz (23) durchbrochen sind, dass in dem Schlitz ein Schichtleiterstapel (10) steckt, dessen Leiterflächen (11) ganz durch den Schlitz hindurch reichen und dass wenigstens einige der genannten Leiterflächen elektrisch vom Substrat isoliert sind.
2. Modul nach Anspruch 1, dadurch gekennzeichnet, dass der genannte Schichtleiterstapel (10) sich wesentlich über die zweite der planparallelen Oberflächen des Substrats (22) hinaus erstreckt, jener Oberfläche, die den Schaltungschips (8) abgewendet ist.
3. Modul nach Anspruch 1, dadurch gekennzeichnet, dass ein- .zelne Leiterflächen (11) des Schichtleiterstapels mit Anschlussfahnen (21) für die Verbindung mit Stromsammelschienen (30) ausgerüstet sind.
4. Modul nach Anspruch 2, dadurch gekennzeichnet, dass an einzelnen Leiterflächen weitere Anschlussfahnen (15) für die Verbindung mit Entkopplungskondensatoren (32) vorhanden sind.
5. Modul nach Anspruch 1, dadurch gekennzeichnet, dass das genannte Substrat (22) aus Metall ist und eine Anzahl paralleler, durchbrechender Schlitze (23) aufweist, ferner, dass in letzteren je ein Schichtleiterstapel (10) mit Leiterflächen (11), dielektrisehen Schichten (13) und einem mehradrigen Flachleiterkabel (24) steckt, dessen Adern (27) für Zu- und Ableitung schwacher Wechselstromsignale durch die Schlitze hindurch vorgesehen sind.
6. Modul nach Anspruch 1 oder 5, dadurch gekennzeichnet, dass die genannten Leiterflächen (11) je mit einer Kante die Anschlussfläche (31) zur Verbindung mit den Chips (8) bilden, welche als Stromzufuhr für die letzteren vorgesehen ist.
7. Modul nach Anspruch 1 oder 6, dadurch gekennzeichnet, dass zusätzliche Kontaktschichten (12) zur Verbindung der genannten Leiterflächen (11) mit den Chips vorgesehen sind.
EP80103083A 1979-06-29 1980-06-03 Modul für Schaltungschips Expired EP0022176B1 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US06/053,660 US4237522A (en) 1979-06-29 1979-06-29 Chip package with high capacitance, stacked vlsi/power sheets extending through slots in substrate
US53660 1979-06-29

Publications (2)

Publication Number Publication Date
EP0022176A1 true EP0022176A1 (de) 1981-01-14
EP0022176B1 EP0022176B1 (de) 1983-01-12

Family

ID=21985743

Family Applications (1)

Application Number Title Priority Date Filing Date
EP80103083A Expired EP0022176B1 (de) 1979-06-29 1980-06-03 Modul für Schaltungschips

Country Status (11)

Country Link
US (1) US4237522A (de)
EP (1) EP0022176B1 (de)
JP (1) JPS58187B2 (de)
BR (1) BR8004063A (de)
CA (1) CA1137646A (de)
DE (1) DE3061605D1 (de)
DK (1) DK277580A (de)
ES (1) ES492742A0 (de)
FI (1) FI802059A (de)
IT (1) IT1150994B (de)
NO (1) NO801801L (de)

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4295183A (en) * 1979-06-29 1981-10-13 International Business Machines Corporation Thin film metal package for LSI chips
US4281361A (en) * 1980-03-17 1981-07-28 The United States Of America As Represented By The Secretary Of The Navy Simplified multilayer circuit board
US4328530A (en) * 1980-06-30 1982-05-04 International Business Machines Corporation Multiple layer, ceramic carrier for high switching speed VLSI chips
US4349862A (en) * 1980-08-11 1982-09-14 International Business Machines Corporation Capacitive chip carrier and multilayer ceramic capacitors
US4453176A (en) * 1981-12-31 1984-06-05 International Business Machines Corporation LSI Chip carrier with buried repairable capacitor with low inductance leads
JPS6012095U (ja) * 1983-06-29 1985-01-26 黒崎窯業株式会社 熱交換器
US4535388A (en) * 1984-06-29 1985-08-13 International Business Machines Corporation High density wired module
JPS6156493A (ja) * 1984-08-28 1986-03-22 日本電気株式会社 多層回路基板の電源配線構造
US4945399A (en) * 1986-09-30 1990-07-31 International Business Machines Corporation Electronic package with integrated distributed decoupling capacitors
US4744008A (en) * 1986-11-18 1988-05-10 International Business Machines Corporation Flexible film chip carrier with decoupling capacitors
US4907068A (en) * 1987-01-21 1990-03-06 Siemens Aktiengesellschaft Semiconductor arrangement having at least one semiconductor body
US4868634A (en) * 1987-03-13 1989-09-19 Citizen Watch Co., Ltd. IC-packaged device
US4855809A (en) * 1987-11-24 1989-08-08 Texas Instruments Incorporated Orthogonal chip mount system module and method
US5025306A (en) * 1988-08-09 1991-06-18 Texas Instruments Incorporated Assembly of semiconductor chips
US5027253A (en) * 1990-04-09 1991-06-25 Ibm Corporation Printed circuit boards and cards having buried thin film capacitors and processing techniques for fabricating said boards and cards
US5343366A (en) * 1992-06-24 1994-08-30 International Business Machines Corporation Packages for stacked integrated circuit chip cubes
DE4237083C2 (de) * 1992-11-03 2002-11-28 Diehl Stiftung & Co Anordnung von miteinander verschalteten Baugruppen
JPH0828244B2 (ja) * 1993-04-28 1996-03-21 日本電気株式会社 マルチチップパッケージの給電構造
US5765279A (en) * 1995-05-22 1998-06-16 Fujitsu Limited Methods of manufacturing power supply distribution structures for multichip modules
US5657537A (en) * 1995-05-30 1997-08-19 General Electric Company Method for fabricating a stack of two dimensional circuit modules
US7336468B2 (en) 1997-04-08 2008-02-26 X2Y Attenuators, Llc Arrangement for energy conditioning
US7321485B2 (en) 1997-04-08 2008-01-22 X2Y Attenuators, Llc Arrangement for energy conditioning
US9054094B2 (en) 1997-04-08 2015-06-09 X2Y Attenuators, Llc Energy conditioning circuit arrangement for integrated circuit
US6657313B1 (en) * 1999-01-19 2003-12-02 International Business Machines Corporation Dielectric interposer for chip to substrate soldering
KR20070107746A (ko) 2005-03-01 2007-11-07 엑스2와이 어테뉴에이터스, 엘.엘.씨 내부 중첩된 조절기
US7983024B2 (en) * 2007-04-24 2011-07-19 Littelfuse, Inc. Fuse card system for automotive circuit protection
US9275966B2 (en) * 2012-06-21 2016-03-01 Freescale Semiconductor, Inc. Semiconductor device apparatus and assembly with opposite die orientations

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR1520294A (fr) * 1966-04-25 1968-04-05 Texas Instruments Inc Perfectionnements aux réseaux de circuits intégrés et à leurs procédés de fabrication
US3436604A (en) * 1966-04-25 1969-04-01 Texas Instruments Inc Complex integrated circuit array and method for fabricating same
GB1278380A (en) * 1970-08-13 1972-06-21 Standard Telephones Cables Ltd Electrical circuit assembly
US3949274A (en) * 1974-05-30 1976-04-06 International Business Machines Corporation Packaging and interconnection for superconductive circuitry

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US2995686A (en) * 1959-03-02 1961-08-08 Sylvania Electric Prod Microelectronic circuit module
US3243661A (en) * 1963-06-25 1966-03-29 United Aircraft Corp Enhanced micro-modules
US3312870A (en) * 1964-03-13 1967-04-04 Hughes Aircraft Co Electrical transmission system
US3353070A (en) * 1965-12-13 1967-11-14 Bunker Ramo Molded sandwich electrical connector with improved connector pins and encapsulating structure
US3437882A (en) * 1966-01-14 1969-04-08 Texas Instruments Inc Circuit board structure with interconnecting means
US3418535A (en) * 1967-01-23 1968-12-24 Elco Corp Interconnection matrix for dual-in-line packages
US3522485A (en) * 1967-11-21 1970-08-04 Automatic Radio Mfg Co Modular circuit construction
GB1152809A (en) * 1968-05-07 1969-05-21 Standard Telephones Cables Ltd Electric Circuit Assembly
US3671812A (en) * 1970-07-01 1972-06-20 Martin Marietta Corp High density packaging of electronic components in three-dimensional modules
US4109298A (en) * 1976-07-26 1978-08-22 Texas Instruments Incorporated Connector with printed wiring board structure

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR1520294A (fr) * 1966-04-25 1968-04-05 Texas Instruments Inc Perfectionnements aux réseaux de circuits intégrés et à leurs procédés de fabrication
US3436604A (en) * 1966-04-25 1969-04-01 Texas Instruments Inc Complex integrated circuit array and method for fabricating same
GB1278380A (en) * 1970-08-13 1972-06-21 Standard Telephones Cables Ltd Electrical circuit assembly
US3949274A (en) * 1974-05-30 1976-04-06 International Business Machines Corporation Packaging and interconnection for superconductive circuitry

Also Published As

Publication number Publication date
DE3061605D1 (en) 1983-02-17
EP0022176B1 (de) 1983-01-12
DK277580A (da) 1980-12-30
JPS58187B2 (ja) 1983-01-05
CA1137646A (en) 1982-12-14
IT8022957A0 (it) 1980-06-23
IT1150994B (it) 1986-12-17
FI802059A (fi) 1980-12-30
US4237522A (en) 1980-12-02
NO801801L (no) 1980-12-30
ES8102417A1 (es) 1980-12-16
ES492742A0 (es) 1980-12-16
BR8004063A (pt) 1981-01-21
JPS567458A (en) 1981-01-26

Similar Documents

Publication Publication Date Title
EP0022176B1 (de) Modul für Schaltungschips
DE69330450T2 (de) Dreidimensionaler Multichipmodul
EP0035093B1 (de) Anordnung zum Packen mehrerer schnellschaltender Halbleiterchips
DE2542518C3 (de)
DE69522887T2 (de) Dreidimensionaler integrierter Schaltungsstapel
DE1591199C2 (de)
DE4325668C2 (de) Mehrebenen-Verdrahtungssubstrat und dieses verwendende Halbleiteranordnung
DE69430829T2 (de) Mehrchipmodul und Herstellungsverfahren dafür
DE69321864T2 (de) Verfahren und Vorrichtung zur Verkapselung von dreidimensionalen Halbleiterplättchen
DE3850629T2 (de) Adaptierbarer Schaltkreis.
DE69413601T2 (de) Halbleiteranordnung mit einem Halbleiterelement von Flip-Chip-Typ
DE69330630T2 (de) Nichtleitende randschicht für integrierten stapel von ic chips
EP0221399B1 (de) Leistungshalbleitermodul
DE2920564C2 (de) Leiteranordnung eines elektronischen Leitungsmoduls und Verfahren zur Herstellung eines solchen
DE68916784T2 (de) Integrierte Schaltungspackung.
DE4027072C2 (de) Halbleiteranordnung
DE4015788C2 (de) Baugruppe
DE69318771T2 (de) Multichip-Modul und Verfahren zu seiner Herstellung
DE19714470A1 (de) Drahtbondchipverbindung mit hoher Dichte für Multichip-Module
WO2005091366A2 (de) Halbleitermodul mit einem kopplungssubstrat und verfahren zur herstellung desselben
DE1591199B1 (de) Schaltungsanordnung fuer elektronische Schaltungen
DE69021298T2 (de) Gerät für supraleitende Verbindungen.
EP0738008B1 (de) Leistungshalbleitermodul
DE60308148T2 (de) Leistungsmodul mit geteiltem gatter und methode zur unterdrückung von schwingungen darin
DE69718223T2 (de) Massenspeicher und Herstellungsverfahren dafür

Legal Events

Date Code Title Description
PUAI Public reference made under article 153(3) epc to a published international application that has entered the european phase

Free format text: ORIGINAL CODE: 0009012

AK Designated contracting states

Designated state(s): BE DE FR GB SE

17P Request for examination filed

Effective date: 19810205

GRAA (expected) grant

Free format text: ORIGINAL CODE: 0009210

AK Designated contracting states

Designated state(s): BE DE FR GB SE

REF Corresponds to:

Ref document number: 3061605

Country of ref document: DE

Date of ref document: 19830217

ET Fr: translation filed
PGFP Annual fee paid to national office [announced via postgrant information from national office to epo]

Ref country code: BE

Payment date: 19830630

Year of fee payment: 4

PG25 Lapsed in a contracting state [announced via postgrant information from national office to epo]

Ref country code: BE

Effective date: 19840630

PGFP Annual fee paid to national office [announced via postgrant information from national office to epo]

Ref country code: SE

Payment date: 19840630

Year of fee payment: 5

BERE Be: lapsed

Owner name: INTERNATIONAL BUSINESS MACHINES CORP.

Effective date: 19840603

PG25 Lapsed in a contracting state [announced via postgrant information from national office to epo]

Ref country code: SE

Effective date: 19860604

PGFP Annual fee paid to national office [announced via postgrant information from national office to epo]

Ref country code: GB

Payment date: 19900516

Year of fee payment: 11

PGFP Annual fee paid to national office [announced via postgrant information from national office to epo]

Ref country code: FR

Payment date: 19900529

Year of fee payment: 11

PGFP Annual fee paid to national office [announced via postgrant information from national office to epo]

Ref country code: DE

Payment date: 19900707

Year of fee payment: 11

PG25 Lapsed in a contracting state [announced via postgrant information from national office to epo]

Ref country code: GB

Effective date: 19910603

GBPC Gb: european patent ceased through non-payment of renewal fee
PG25 Lapsed in a contracting state [announced via postgrant information from national office to epo]

Ref country code: FR

Effective date: 19920228

PG25 Lapsed in a contracting state [announced via postgrant information from national office to epo]

Ref country code: DE

Effective date: 19920401

REG Reference to a national code

Ref country code: FR

Ref legal event code: ST

EUG Se: european patent has lapsed

Ref document number: 80103083.4

Effective date: 19870504

PLBE No opposition filed within time limit

Free format text: ORIGINAL CODE: 0009261

STAA Information on the status of an ep patent application or granted ep patent

Free format text: STATUS: NO OPPOSITION FILED WITHIN TIME LIMIT