JPH0828244B2 - マルチチップパッケージの給電構造 - Google Patents
マルチチップパッケージの給電構造Info
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- JPH0828244B2 JPH0828244B2 JP5102069A JP10206993A JPH0828244B2 JP H0828244 B2 JPH0828244 B2 JP H0828244B2 JP 5102069 A JP5102069 A JP 5102069A JP 10206993 A JP10206993 A JP 10206993A JP H0828244 B2 JPH0828244 B2 JP H0828244B2
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- 239000000758 substrate Substances 0.000 claims description 54
- 239000004020 conductor Substances 0.000 claims description 30
- 239000000919 ceramic Substances 0.000 description 27
- 230000005540 biological transmission Effects 0.000 description 12
- 230000008054 signal transmission Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 230000001934 delay Effects 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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- H01L23/00—Details of semiconductor or other solid state devices
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- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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Description
【０００１】
【産業上の利用分野】本発明は、マルチチップパッケー
ジの給電構造に関し、特に高速動作を行うマルチチップ
パッケージの給電構造に関する。
ジの給電構造に関し、特に高速動作を行うマルチチップ
パッケージの給電構造に関する。
【０００２】
【従来の技術】電子計算機の高速化にともない、信号遅
延の少ないマルチチップパッケージの開発が望まれてい
た。マルチチップパッケージにおける信号遅延の諸相を
説明するために、従来のマルチチップパッケージの実装
構造を説明する。
延の少ないマルチチップパッケージの開発が望まれてい
た。マルチチップパッケージにおける信号遅延の諸相を
説明するために、従来のマルチチップパッケージの実装
構造を説明する。
【０００３】図８を参照すると、従来のマルチチップパ
ッケージ１００は、コネクタ１０６を介して、プリント
基板１０７上に実装されている。この実装構造におい
て、プリント基板１０７は、２つの機能を、同時に果た
している。すなわち、セラミック基板１０３へ電源を供
給するための給電構造としての機能と、マルチチップパ
ッケージ１００を保持するための保持部材としての機能
である。また、マルチチップパッケージ１００は、セラ
ミック基板１０３とセラミック基板１０３上に搭載され
る複数のＬＳＩ１０１とから構成されている。このよう
な構成において、マルチチップパッケージ１００が外部
と授受する信号は、Ｉ／Ｏピン１０５、プリント基板内
層１０８、コネクタピン１０９および信号伝達ケーブル
１１０という伝送経路を経て伝達される。
ッケージ１００は、コネクタ１０６を介して、プリント
基板１０７上に実装されている。この実装構造におい
て、プリント基板１０７は、２つの機能を、同時に果た
している。すなわち、セラミック基板１０３へ電源を供
給するための給電構造としての機能と、マルチチップパ
ッケージ１００を保持するための保持部材としての機能
である。また、マルチチップパッケージ１００は、セラ
ミック基板１０３とセラミック基板１０３上に搭載され
る複数のＬＳＩ１０１とから構成されている。このよう
な構成において、マルチチップパッケージ１００が外部
と授受する信号は、Ｉ／Ｏピン１０５、プリント基板内
層１０８、コネクタピン１０９および信号伝達ケーブル
１１０という伝送経路を経て伝達される。
【０００４】上述の構成で生じる信号遅延は、以下の２
種に分けることができる。すなわち、マルチチップパッ
ケージ１００内部で生じる信号遅延と、伝送経路上で生
じる信号遅延の２種である。ここで、伝送経路上で生じ
る信号遅延とは、信号がプリント基板内層１０８を経由
することによって生じる遅延と、伝送経路中の２箇所の
コネクタ接続により生じる、インピーダンス不整合等の
高速伝送阻害要因とを、合わせて意味する。
種に分けることができる。すなわち、マルチチップパッ
ケージ１００内部で生じる信号遅延と、伝送経路上で生
じる信号遅延の２種である。ここで、伝送経路上で生じ
る信号遅延とは、信号がプリント基板内層１０８を経由
することによって生じる遅延と、伝送経路中の２箇所の
コネクタ接続により生じる、インピーダンス不整合等の
高速伝送阻害要因とを、合わせて意味する。
【０００５】従来、マルチチップパッケージの信号遅延
を解消するための技術は、上述した２種の信号遅延のう
ち、マルチチップパッケージ内部の信号遅延を解消する
ことのみを目的としていた。このような従来技術の一例
は、特開昭６３−５６９４９号に記載されている。
を解消するための技術は、上述した２種の信号遅延のう
ち、マルチチップパッケージ内部の信号遅延を解消する
ことのみを目的としていた。このような従来技術の一例
は、特開昭６３−５６９４９号に記載されている。
【０００６】この例では、多層配線基板１の電源／信号
ピン２００およびグランドピン２１０を小型の同軸入出
力ピンとして、多数の信号ピンを高密度に配置すること
により、集積回路間接続配線を短縮化し、これにより多
層配線基板１内の信号遅延を改善している。
ピン２００およびグランドピン２１０を小型の同軸入出
力ピンとして、多数の信号ピンを高密度に配置すること
により、集積回路間接続配線を短縮化し、これにより多
層配線基板１内の信号遅延を改善している。
【０００７】
【発明が解決しようとする課題】上述のような、マルチ
チップパッケージ内部の信号遅延のみを極少化すること
により、全体の信号遅延を解消しようとする従来技術で
は、以下のような問題があった。すなわち、マルチチッ
プパッケージに搭載される集積回路の動作の高速化が進
み、もはやマルチチップパッケージ内部の信号遅延のみ
を改善したのでは、集積回路の高速動作に対応できない
という問題があった。
チップパッケージ内部の信号遅延のみを極少化すること
により、全体の信号遅延を解消しようとする従来技術で
は、以下のような問題があった。すなわち、マルチチッ
プパッケージに搭載される集積回路の動作の高速化が進
み、もはやマルチチップパッケージ内部の信号遅延のみ
を改善したのでは、集積回路の高速動作に対応できない
という問題があった。
【０００８】そこで、これ以上の高速化を図るために
は、未着手であった伝送経路上の信号遅延の解消に取り
組まねばならない。このためには、プリント基板１０７
を廃止するのがよい。プリント基板１０７を廃止するこ
とによって、伝送経路が短縮され、同時にコネクタ接続
の回数も減少するからである。そこで、プリント基板１
０７が果たしていた、給電構造としての機能と、保持部
材としての機能とを、同時に果たすことができる、新た
な給電構造を開発することが問題となっていた。
は、未着手であった伝送経路上の信号遅延の解消に取り
組まねばならない。このためには、プリント基板１０７
を廃止するのがよい。プリント基板１０７を廃止するこ
とによって、伝送経路が短縮され、同時にコネクタ接続
の回数も減少するからである。そこで、プリント基板１
０７が果たしていた、給電構造としての機能と、保持部
材としての機能とを、同時に果たすことができる、新た
な給電構造を開発することが問題となっていた。
【０００９】本願発明は、上述のような事情に鑑みてな
されたものであり、簡単な構造で、給電構造としての機
能と、保持部材としての機能とを合わせ持つ、マルチチ
ップパッケージの給電構造を提供することを目的とす
る。
されたものであり、簡単な構造で、給電構造としての機
能と、保持部材としての機能とを合わせ持つ、マルチチ
ップパッケージの給電構造を提供することを目的とす
る。
【００１０】
【課題を解決するための手段】このため、本願発明のマ
ルチパッケージの給電構造では、集積回路と、この集積
回路を搭載する基板と、この基板の、前記集積回路の搭
載面とは反対側の面に整列して取り付けられ、内部に配
線を有する複数の直方体状部材と、この直方体状部材の
上面に設けられ、前記直方体状部材の内部配線と前記基
板とを介して、前記集積回路の信号端子を接続する第１
の接続手段と、前記直方体状部材の側面に設けられ、前
記直方体状部材の内部配線と前記基板とを介して、前記
集積回路の電源端子を接続する第２の接続手段と、前記
直方体状部材の間に挿入され、前記第２の接続手段と接
続する導電性の杆状部材とを有し、前記導電性の杆状部
材に電源を接続することにより前記集積回路への給電を
行うことを特徴とする。
ルチパッケージの給電構造では、集積回路と、この集積
回路を搭載する基板と、この基板の、前記集積回路の搭
載面とは反対側の面に整列して取り付けられ、内部に配
線を有する複数の直方体状部材と、この直方体状部材の
上面に設けられ、前記直方体状部材の内部配線と前記基
板とを介して、前記集積回路の信号端子を接続する第１
の接続手段と、前記直方体状部材の側面に設けられ、前
記直方体状部材の内部配線と前記基板とを介して、前記
集積回路の電源端子を接続する第２の接続手段と、前記
直方体状部材の間に挿入され、前記第２の接続手段と接
続する導電性の杆状部材とを有し、前記導電性の杆状部
材に電源を接続することにより前記集積回路への給電を
行うことを特徴とする。
【００１１】
【実施例】次に本発明について図面を参照して詳細に説
明する。
明する。
【００１２】本願発明の第１の実施例を示す図１のＡ−
Ａ断面図である図２を参照すると、マルチチップパッケ
ージ１００は、ＬＳＩ１０１、ＬＳＩケース１０２、セ
ラミック基板１０３、直方体状基板１２１、電源パッド
１２２、およびＩ／Ｏピン１０５を有している。
Ａ断面図である図２を参照すると、マルチチップパッケ
ージ１００は、ＬＳＩ１０１、ＬＳＩケース１０２、セ
ラミック基板１０３、直方体状基板１２１、電源パッド
１２２、およびＩ／Ｏピン１０５を有している。
【００１３】セラミック基板１０３の一面には、複数の
ＬＳＩケース１０２が、格子状に配置され、搭載されて
いる。各ＬＳＩケース１０２の内部には、ＬＳＩ１０１
が収容され、ＬＳＩ１０１の電源ピン１１２および信号
ピン１１３は、ＬＳＩケース１２０を介して、セラミッ
ク基板１０３の内層１０４に接続されている。
ＬＳＩケース１０２が、格子状に配置され、搭載されて
いる。各ＬＳＩケース１０２の内部には、ＬＳＩ１０１
が収容され、ＬＳＩ１０１の電源ピン１１２および信号
ピン１１３は、ＬＳＩケース１２０を介して、セラミッ
ク基板１０３の内層１０４に接続されている。
【００１４】セラミック基板１０３の他面には、直方体
状基板１２１が設けられている。直方体状基板１２１
は、基板裏面の各ＬＳＩケース１０２と対応する位置に
配置され、取り付けられている。各直方体状基板１２１
の、セラミック基板１０３と平行な面には、複数のＩ／
Ｏピン１０５が立設されている。Ｉ／Ｏピン１０５は、
直方体状基板１２１の内部配線１２５と接続されて、対
向面のパッド１２６と接続されている。パッド１２６
は、セラミック基板１０３上のパッド１２７を介して、
セラミック基板１０３の内層１０４と接続している。上
述のような接続経路により、各Ｉ／Ｏピン１０５は、直
方体状基板１２１の内部配線１２５、セラミック基板内
層１０４、およびＬＳＩケース１０２を介して、ＬＳＩ
１０１の信号ピン１１３と接続されている。
状基板１２１が設けられている。直方体状基板１２１
は、基板裏面の各ＬＳＩケース１０２と対応する位置に
配置され、取り付けられている。各直方体状基板１２１
の、セラミック基板１０３と平行な面には、複数のＩ／
Ｏピン１０５が立設されている。Ｉ／Ｏピン１０５は、
直方体状基板１２１の内部配線１２５と接続されて、対
向面のパッド１２６と接続されている。パッド１２６
は、セラミック基板１０３上のパッド１２７を介して、
セラミック基板１０３の内層１０４と接続している。上
述のような接続経路により、各Ｉ／Ｏピン１０５は、直
方体状基板１２１の内部配線１２５、セラミック基板内
層１０４、およびＬＳＩケース１０２を介して、ＬＳＩ
１０１の信号ピン１１３と接続されている。
【００１５】直方体上基板１２１の、セラミック基板１
０３と垂直な４側面のうち２面には、板状の電源パッド
１２２が設けられている。各電源パッド１２２は、セラ
ミック基板１０３の電源パッド１２８を介して、セラミ
ック基板１９３の内層１０４と接続されている。
０３と垂直な４側面のうち２面には、板状の電源パッド
１２２が設けられている。各電源パッド１２２は、セラ
ミック基板１０３の電源パッド１２８を介して、セラミ
ック基板１９３の内層１０４と接続されている。
【００１６】導電性バー１２３は、断面が矩形状の杆体
であり、導電性材料から形成されている。導電性バー１
２３の２側面には、一対のバネ片１２４が設けられてい
る。図１および図３に示すように、本実施例では、複数
の導電性バー１２３が、同一平面内に、一定間隔、平行
に配置され、図示しない保持手段により保持されてい
る。導電性バー１２３の間隔は、セラミック基板１０３
上のＬＳＩケース１０２の間隔に等しい。各導電性バー
１２３は、図示しない電源と接続される。このとき、各
電源バー１２３に、それぞれ異なった種類の電源を接続
することができる。
であり、導電性材料から形成されている。導電性バー１
２３の２側面には、一対のバネ片１２４が設けられてい
る。図１および図３に示すように、本実施例では、複数
の導電性バー１２３が、同一平面内に、一定間隔、平行
に配置され、図示しない保持手段により保持されてい
る。導電性バー１２３の間隔は、セラミック基板１０３
上のＬＳＩケース１０２の間隔に等しい。各導電性バー
１２３は、図示しない電源と接続される。このとき、各
電源バー１２３に、それぞれ異なった種類の電源を接続
することができる。
【００１７】次に、セラミック基板１０３に、導電性バ
ー１２３および信号伝達用ケーブル１１０を接続する場
合について説明する。
ー１２３および信号伝達用ケーブル１１０を接続する場
合について説明する。
【００１８】図２を参照すると、セラミック基板１０３
と導電性バー１２３とを接続する場合は、まず、セラミ
ック基板１０３の直方体状基板１２１搭載面を導電性バ
ー１２３に対向させる。このとき、各導電性バー１２３
が、各直方体状基板１２１の所定の間隙と対向するよう
に、セラミック基板１０３の位置を調整する。位置調整
が終了した後、セラミック基板１０３を、導電性バー１
２３に向けて押圧する。これにより、各導電性バー１２
３が、直方体状基板１２１の所定の間隙に挿入される。
挿入された導電性バー１２３のバネ片１２４は、隣接す
る直方体状基板１２１の電源パッド１２２に圧接する。
これにより、導電性バー１２３と電源パッド１２２とが
接続される。
と導電性バー１２３とを接続する場合は、まず、セラミ
ック基板１０３の直方体状基板１２１搭載面を導電性バ
ー１２３に対向させる。このとき、各導電性バー１２３
が、各直方体状基板１２１の所定の間隙と対向するよう
に、セラミック基板１０３の位置を調整する。位置調整
が終了した後、セラミック基板１０３を、導電性バー１
２３に向けて押圧する。これにより、各導電性バー１２
３が、直方体状基板１２１の所定の間隙に挿入される。
挿入された導電性バー１２３のバネ片１２４は、隣接す
る直方体状基板１２１の電源パッド１２２に圧接する。
これにより、導電性バー１２３と電源パッド１２２とが
接続される。
【００１９】一方、マルチチップパッケージ１００と信
号伝達用ケーブル１１０との接続は、マルチチップパッ
ケージ１００のＩ／Ｏピン１０５と信号伝達用ケーブル
１１０のコネクタ１１１とを、直接接続することにより
行う。このとき、Ｉ／Ｏピン１０５が、導電性バー１２
３の間から突出しているので、コネクタ１１１を容易に
接続することができる。
号伝達用ケーブル１１０との接続は、マルチチップパッ
ケージ１００のＩ／Ｏピン１０５と信号伝達用ケーブル
１１０のコネクタ１１１とを、直接接続することにより
行う。このとき、Ｉ／Ｏピン１０５が、導電性バー１２
３の間から突出しているので、コネクタ１１１を容易に
接続することができる。
【００２０】この接続状態において、マルチチップパッ
ケージ１００は、各導電性バー１２３のバネ片１２４に
より保持される。このとき、複数の導電性バー１２３
が、平行に設置されているため、マルチチップパッケー
ジ１００は安定に保持される。また、セラミック基板１
０３の表面が絶縁されているときには、導電性バー１２
３と下面をセラミック基板１０３とを当接させることに
より、より安定性を高めることもできる。
ケージ１００は、各導電性バー１２３のバネ片１２４に
より保持される。このとき、複数の導電性バー１２３
が、平行に設置されているため、マルチチップパッケー
ジ１００は安定に保持される。また、セラミック基板１
０３の表面が絶縁されているときには、導電性バー１２
３と下面をセラミック基板１０３とを当接させることに
より、より安定性を高めることもできる。
【００２１】本実施例により、マルチチップパッケージ
１００に電源を供給するには、上述の状態接続で、各導
電性バー１２３に電源を供給する。導電性バー１２３に
供給された電源は、導電性バー１２３、バネ片１２４、
電源パッド１２２、電源パッド１２８、セラミック基板
内層１０４、ＬＳＩケース１０２という経路を経て、各
ＬＳＩ１０１の電源ピン１１２に供給される。
１００に電源を供給するには、上述の状態接続で、各導
電性バー１２３に電源を供給する。導電性バー１２３に
供給された電源は、導電性バー１２３、バネ片１２４、
電源パッド１２２、電源パッド１２８、セラミック基板
内層１０４、ＬＳＩケース１０２という経路を経て、各
ＬＳＩ１０１の電源ピン１１２に供給される。
【００２２】以上のように、本実施例では、マルチチッ
プパッケージの実装構造からプリント基板を廃し、代わ
りに設置した導電性バー１２３により、マルチチップパ
ッケージ１００への給電と、マルチチップパッケージ１
００の保持とを同時に行わせるようにした。このため、
Ｉ／Ｏピン１０５と信号伝達用ケーブル１１０とを直接
接続することが可能となった。これにより、伝送経路上
の信号遅延が以下のように改善された。まず、プリント
基板を廃したので、プリント基板の内層配線分だけ伝送
経路が短縮された。このため、短縮された伝送経路の分
だけ、信号遅延が解消された。また、従来技術では２カ
所あったコネクタ接続部が、１カ所に減少した。このた
め、インピーダンスの不連続等、コネクタ接続に伴う高
速伝送阻害要因が減少した。
プパッケージの実装構造からプリント基板を廃し、代わ
りに設置した導電性バー１２３により、マルチチップパ
ッケージ１００への給電と、マルチチップパッケージ１
００の保持とを同時に行わせるようにした。このため、
Ｉ／Ｏピン１０５と信号伝達用ケーブル１１０とを直接
接続することが可能となった。これにより、伝送経路上
の信号遅延が以下のように改善された。まず、プリント
基板を廃したので、プリント基板の内層配線分だけ伝送
経路が短縮された。このため、短縮された伝送経路の分
だけ、信号遅延が解消された。また、従来技術では２カ
所あったコネクタ接続部が、１カ所に減少した。このた
め、インピーダンスの不連続等、コネクタ接続に伴う高
速伝送阻害要因が減少した。
【００２３】次に本発明の第２の実施例について図４を
参照して説明する。
参照して説明する。
【００２４】本実施例の特徴は、導電性バー１２３が、
絶縁層４０１、導体層４０２、および導体層４０３から
構成されている点にあり、その他の構成に関しては実施
例１の場合と何等変わるところはない。
絶縁層４０１、導体層４０２、および導体層４０３から
構成されている点にあり、その他の構成に関しては実施
例１の場合と何等変わるところはない。
【００２５】本発明の第２の実施例を示す図４を参照す
ると、導電性バー１２３は、絶縁層４０１、導体層４０
２、および導体層４０３とから構成されている。導体層
４０２および導体層４０３は、絶縁層４０１を挟みつけ
るようにして、絶縁層４０１と一体的に形成され、全体
として１本の杆体を構成している。導体層４０１および
導体層４０２の側面には、バネ片４０４およびバネ片４
０５が、それぞれ設けられている。接続時には、バネ片
４０４およびバネ片４０５は、隣接する直方体状基板１
２１の電源パッド１２２に圧接し、接続される。このよ
うな構成において、図示しない電源供給手段は、導体層
４０３と導体層４０４に、それぞれ異なった種類の電源
を供給することができる。
ると、導電性バー１２３は、絶縁層４０１、導体層４０
２、および導体層４０３とから構成されている。導体層
４０２および導体層４０３は、絶縁層４０１を挟みつけ
るようにして、絶縁層４０１と一体的に形成され、全体
として１本の杆体を構成している。導体層４０１および
導体層４０２の側面には、バネ片４０４およびバネ片４
０５が、それぞれ設けられている。接続時には、バネ片
４０４およびバネ片４０５は、隣接する直方体状基板１
２１の電源パッド１２２に圧接し、接続される。このよ
うな構成において、図示しない電源供給手段は、導体層
４０３と導体層４０４に、それぞれ異なった種類の電源
を供給することができる。
【００２６】本実施例では、導電性バー１２３を、絶縁
層４０１、導体層４０２、および導体層４０３とで構成
したので、１本の導電性バー１２３で、２種類の電源を
供給することが可能である。このため第１の実施例と比
べて、２倍の種類の電源を供給することが可能である。
層４０１、導体層４０２、および導体層４０３とで構成
したので、１本の導電性バー１２３で、２種類の電源を
供給することが可能である。このため第１の実施例と比
べて、２倍の種類の電源を供給することが可能である。
【００２７】次に本発明の第３の実施例について図５，
図６および図７を参照して説明する。
図６および図７を参照して説明する。
【００２８】本実施例の特徴は、導電性バー１２３を格
子状に配した点、および直方体状基板１２１の４側面全
てに電源パッド１２２を設けた点にあり、その他の構成
に関しては、実施例１の場合と何等変わるところがな
い。
子状に配した点、および直方体状基板１２１の４側面全
てに電源パッド１２２を設けた点にあり、その他の構成
に関しては、実施例１の場合と何等変わるところがな
い。
【００２９】本発明の第３の実施例を示す図５を参照す
ると、導電性バー１２３は、図面の縦方向に配置された
第１の導電性バー５０１と、図面の横方向に配置された
第２の導電性バー５０２とにより格子状に構成されてい
る。
ると、導電性バー１２３は、図面の縦方向に配置された
第１の導電性バー５０１と、図面の横方向に配置された
第２の導電性バー５０２とにより格子状に構成されてい
る。
【００３０】ここで、第１の導電性バー５０１および第
２の導電性バー５０２の構造を説明する。第１の導電性
バー５０１と、第２の導電性バー５０２とは、交叉部５
０３において互いに交叉する。この交叉部５０３におい
て、第１の導電性バー５０１と第２の導電性バー５０２
とには、それぞれ切欠部が形成されている、互いにが接
触しない構造となっている。図６は、この切欠構造を示
す図である。図６において、第１の導電性バー５０１お
よび第２の導電性バー５０２には、コの字状の切欠部６
０１および切欠部６０２が、それぞれ設けられている。
組立時には、切欠部６０１と切欠部６０２とを整合し
て、図７に示すような構造に組み立てる。これにより、
交叉部５０３で、第１の導電性バー５０１と第２の導電
性バー５０２とが、互いに接触することを回避できる。
また、導電性バー１２３の交叉部分に絶縁加工を施すこ
とにより、より完全に接触を防止することもできる。
２の導電性バー５０２の構造を説明する。第１の導電性
バー５０１と、第２の導電性バー５０２とは、交叉部５
０３において互いに交叉する。この交叉部５０３におい
て、第１の導電性バー５０１と第２の導電性バー５０２
とには、それぞれ切欠部が形成されている、互いにが接
触しない構造となっている。図６は、この切欠構造を示
す図である。図６において、第１の導電性バー５０１お
よび第２の導電性バー５０２には、コの字状の切欠部６
０１および切欠部６０２が、それぞれ設けられている。
組立時には、切欠部６０１と切欠部６０２とを整合し
て、図７に示すような構造に組み立てる。これにより、
交叉部５０３で、第１の導電性バー５０１と第２の導電
性バー５０２とが、互いに接触することを回避できる。
また、導電性バー１２３の交叉部分に絶縁加工を施すこ
とにより、より完全に接触を防止することもできる。
【００３１】一方、直方体状基板１２１には、格子状の
導電性バー１２３と接続するために、セラミック基板１
０３と直交する４側面全面に、電源パッド１２２が設け
られている。ただし、電源パッド１２２の構造および、
電源パッド１２２とセラミック基板１０４との接続構造
自体は、第１の実施例の場合と何等変わるところはな
い。
導電性バー１２３と接続するために、セラミック基板１
０３と直交する４側面全面に、電源パッド１２２が設け
られている。ただし、電源パッド１２２の構造および、
電源パッド１２２とセラミック基板１０４との接続構造
自体は、第１の実施例の場合と何等変わるところはな
い。
【００３２】上述した格子状の導電性バー１２３と、マ
ルチチップパッケージ１００とを接続するときには、各
直方体状基板１２１が、導電性バー１２３の開口部に挿
入される。このとき、直方体状基板１２１を包囲する４
本の導電性バーのバネ片１２４が、直方体状基板１２１
の対応する面の電源パッド１２２に圧接し、接続する。
ルチチップパッケージ１００とを接続するときには、各
直方体状基板１２１が、導電性バー１２３の開口部に挿
入される。このとき、直方体状基板１２１を包囲する４
本の導電性バーのバネ片１２４が、直方体状基板１２１
の対応する面の電源パッド１２２に圧接し、接続する。
【００３３】電源供給時は、各導電性バーに所定の電源
を接続する。接続された電源は、導電性バー１２３、バ
ネ片１２４、および電源パッド１２２、を介してマルチ
チップパッケージ１００に供給される。このとき、各導
電性バーは、交叉部５０３で接触しないので、各導電性
バーに、異なった種類の電源を供給することが可能であ
る。
を接続する。接続された電源は、導電性バー１２３、バ
ネ片１２４、および電源パッド１２２、を介してマルチ
チップパッケージ１００に供給される。このとき、各導
電性バーは、交叉部５０３で接触しないので、各導電性
バーに、異なった種類の電源を供給することが可能であ
る。
【００３４】本実施例では、第１の導電性バー５０１お
よび第２の導電性バー５０２を格子状に構成したので、
マルチチップパッケージ１００を、より安定的に保持す
ることができる。また、第１の実施例に比べて、より多
数の導電性バーを用いているので、より大量の電力を安
定的に供給できる。さらに、各導電性バーを電気的に独
立にしたので、より多種類の電源を供給することもでき
る。
よび第２の導電性バー５０２を格子状に構成したので、
マルチチップパッケージ１００を、より安定的に保持す
ることができる。また、第１の実施例に比べて、より多
数の導電性バーを用いているので、より大量の電力を安
定的に供給できる。さらに、各導電性バーを電気的に独
立にしたので、より多種類の電源を供給することもでき
る。
【００３５】また、本実施例では、交叉部５０３におい
て、導電性バー１２３の接触を回避する構造としたが、
所定の交叉部で導電性バー同士を接続して使用すること
も可能である。
て、導電性バー１２３の接触を回避する構造としたが、
所定の交叉部で導電性バー同士を接続して使用すること
も可能である。
【００３６】
【発明の効果】以上説明したように、本発明によるマル
チチップパッケージの給電構造では、マルチチップパッ
ケージの接続構造からプリント基板を廃し、代わりに導
電性バー１２３により、マルチチップパッケージ１００
への給電と、マルチチップパッケージ１００の保持とを
同時に行わせるようにした。これにより、本発明の第１
の実施例は、以下のような効果を奏することできる。
チチップパッケージの給電構造では、マルチチップパッ
ケージの接続構造からプリント基板を廃し、代わりに導
電性バー１２３により、マルチチップパッケージ１００
への給電と、マルチチップパッケージ１００の保持とを
同時に行わせるようにした。これにより、本発明の第１
の実施例は、以下のような効果を奏することできる。
【００３７】第１に、プリント基板を廃止したので、Ｉ
／Ｏピン１０５と信号伝達用ケーブル１１０とを直接接
続することが可能となった。これにより、マルチチップ
パッケージ１００の、伝送経路上の信号遅延が解消さ
れ、信号の高速伝達が可能となった。
／Ｏピン１０５と信号伝達用ケーブル１１０とを直接接
続することが可能となった。これにより、マルチチップ
パッケージ１００の、伝送経路上の信号遅延が解消さ
れ、信号の高速伝達が可能となった。
【００３８】第２に、簡単な構造で、マルチチップパッ
ケージへの給電と、マルチチップパッケージの保持と
を、同時に行うことができる。このため、製造が容易で
あり、装置を小型化することもできる。
ケージへの給電と、マルチチップパッケージの保持と
を、同時に行うことができる。このため、製造が容易で
あり、装置を小型化することもできる。
【００３９】第３に、導電性バー１２３は接触面積が大
きいので、大容量の電源を安定的に供給することができ
る。
きいので、大容量の電源を安定的に供給することができ
る。
【００４０】第４に、導電性バー１２３が各ＬＳＩ１０
１の近傍に電源を供給するので、基板内の電源偏差を解
消することができる。
１の近傍に電源を供給するので、基板内の電源偏差を解
消することができる。
【００４１】また、本発明の第２の実施例では、１本の
導電性バーに２層の導体層を設けた。これにより、第２
の実施例では、上述した第１の実施例の効果に加えて、
１本の導電性バーで２種類の電源を供給できる、という
効果をも奏する。
導電性バーに２層の導体層を設けた。これにより、第２
の実施例では、上述した第１の実施例の効果に加えて、
１本の導電性バーで２種類の電源を供給できる、という
効果をも奏する。
【００４２】さらに、本発明の第３の実施例では、導電
性バーを格子状に配置したので、上述した第１の実施例
の効果に加えて、以下のような効果をも達成することが
できる。
性バーを格子状に配置したので、上述した第１の実施例
の効果に加えて、以下のような効果をも達成することが
できる。
【００４３】第１に、導電性バーが格子状であるため、
マルチチップパッケージをより安定的に保持することが
できる。
マルチチップパッケージをより安定的に保持することが
できる。
【００４４】第２に、多数の導電性バーを接続できるの
で、より大量の電源を安定的に供給することができる。
で、より大量の電源を安定的に供給することができる。
【００４５】第３に、多数の導電性バーを接続できるの
で、より多種類の電源を供給することができる。
で、より多種類の電源を供給することができる。
【図１】本発明の第１の実施例を示す斜視図。
【図２】図１のＡ−Ａ断面図。
【図３】図１をＢ方向から見た図。
【図４】本発明の第２の実施例を示す図。
【図５】本発明の第３の実施例を示す図。
【図６】交叉部における導電性バーの構造を示す図。
【図７】組立時の導電性バーの構造を示す図。
【図８】従来のマルチチップパッケージの実装構造を示
す図。
す図。
【符号の説明】 １００ マルチチップパッケージ １０１ ＬＳＩ １０２ ＬＳＩケース １０３ セラミック基板 １０４ セラミック基板内層 １０５ Ｉ／Ｏピン １０６ コネクタ １０７ プリント基板 １０８ プリント基板内層 １０９ コネクタピン １１０ 信号伝達用ケーブル １１１ コネクタ １２１ 直方体状基板 １２２ 電源パッド １２３ 導電性バー １２４ バネ片 １２５ 配線 １２６ パッド １２７ パッド １２８ 電源パッド ４０１ 絶縁層 ４０２ 導体層 ４０３ 導体層 ５０１ 第１の導電性バー ５０２ 第２の導電性バー ５０３ 交叉部 ６０１ 切欠部 ６０２ 切欠部
Claims (8)
- 【請求項１】 集積回路と、 この集積回路を搭載する基板と、 この基板の、前記集積回路の搭載面とは反対側の面に整
列して取り付けられ、内部の配線を有する複数の直方体
状部材と、 この直方体状部材の上面に設けられ、前記直方体状部材
の内部配線と前記基板とを介して、前記集積回路の信号
端子を接続する第１の接続手段と、 前記直方体状部材の側面に設けられ、前記直方体状部材
の内部配線と前記基板とを介して、前記集積回路の電源
端子を接続する第２の接続手段と、 前記直方体状部材の間に挿入され、前記第２の接続手段
と接続する導電性の杆状部材とを有し、 前記導電性の杆状部材に電源を接続することにより前記
集積回路への給電を行うことを特徴とするマルチチップ
パッケージの給電構造。 - 【請求項２】 複数の前記導電性の杆状部材が、同一平
面内で、互いに平行に配置されることを特徴とする請求
項１に記載のマルチチップパッケージの給電構造。 - 【請求項３】 前記導電性の杆状部材が、第１の導体層
と、第２の導体層と、前記第１の導体層と前記第２の導
体層の間に配置される絶縁層とから構成されることを特
徴とする請求項１に記載のマルチチップパッケージの給
電構造。 - 【請求項４】 前記導電性の杆状部材が、第１の導体層
と、第２の導体層と、前記第１の導体層と前記第２の導
体層の間に配置される絶縁層とから構成されることを特
徴とする請求項２に記載のマルチチップパッケージの給
電構造。 - 【請求項５】 複数の前記導電性の杆状部材が、格子状
に配置されることを特徴とする請求項１に記載のマルチ
チップパッケージの給電構造。 - 【請求項６】 前記導電性の杆状部材が切欠部を有し、
この切欠部同士を整合させることにより、前記導電性の
杆状部材同士の接触を回避することを特徴とする請求項
５に記載のマルチチップパッケージの給電構造。 - 【請求項７】 前記導電性の杆状部材が、第１の導体層
と、第２の導体層と、前記第１の導体層と前記第２の導
体層の間に配置される絶縁層とから構成されることを特
徴とする請求項５に記載のマルチチップパッケージの給
電構造。 - 【請求項８】 前記導電性の杆状部材が、第１の導体層
と、第２の導体層と、前記第１の導体層と前記第２の導
体層の間に配置される絶縁層とから構成されることを特
徴とする請求項６に記載のマルチチップパッケージの給
電構造。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5102069A JPH0828244B2 (ja) | 1993-04-28 | 1993-04-28 | マルチチップパッケージの給電構造 |
| CA002121772A CA2121772C (en) | 1993-04-28 | 1994-04-20 | Power supply structure for multichip package |
| DE69401089T DE69401089T2 (de) | 1993-04-28 | 1994-04-21 | Energiezuführungsstruktur für ein Multichip |
| EP94106261A EP0624055B1 (en) | 1993-04-28 | 1994-04-21 | Power supply structure for multichip package |
| US08/234,101 US5475568A (en) | 1993-04-28 | 1994-04-28 | Power supply structure for multichip package |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5102069A JPH0828244B2 (ja) | 1993-04-28 | 1993-04-28 | マルチチップパッケージの給電構造 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06325809A JPH06325809A (ja) | 1994-11-25 |
| JPH0828244B2 true JPH0828244B2 (ja) | 1996-03-21 |
Family
ID=14317482
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5102069A Expired - Lifetime JPH0828244B2 (ja) | 1993-04-28 | 1993-04-28 | マルチチップパッケージの給電構造 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5475568A (ja) |
| EP (1) | EP0624055B1 (ja) |
| JP (1) | JPH0828244B2 (ja) |
| CA (1) | CA2121772C (ja) |
| DE (1) | DE69401089T2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5939782A (en) * | 1998-03-03 | 1999-08-17 | Sun Microsystems, Inc. | Package construction for integrated circuit chip with bypass capacitor |
| US6435897B1 (en) * | 2000-04-10 | 2002-08-20 | Storcase Technology, Inc. | Compact PCI connector guide |
| US6693348B2 (en) * | 2001-06-15 | 2004-02-17 | Ricoh Company, Ltd. | Semiconductor device with power supplying unit between a semiconductor chip and a supporting substrate |
| US9601423B1 (en) | 2015-12-18 | 2017-03-21 | International Business Machines Corporation | Under die surface mounted electrical elements |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4237522A (en) * | 1979-06-29 | 1980-12-02 | International Business Machines Corporation | Chip package with high capacitance, stacked vlsi/power sheets extending through slots in substrate |
| US4322778A (en) * | 1980-01-25 | 1982-03-30 | International Business Machines Corp. | High performance semiconductor package assembly |
| JPS60195993A (ja) * | 1984-03-12 | 1985-10-04 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 電力供給装置 |
| US4628411A (en) * | 1984-03-12 | 1986-12-09 | International Business Machines Corporation | Apparatus for directly powering a multi-chip module from a power distribution bus |
| JPH0734455B2 (ja) * | 1986-08-27 | 1995-04-12 | 日本電気株式会社 | 多層配線基板 |
| FR2625042B1 (fr) * | 1987-12-22 | 1990-04-20 | Thomson Csf | Structure microelectronique hybride modulaire a haute densite d'integration |
| EP0373233A1 (de) * | 1988-12-12 | 1990-06-20 | Siemens Aktiengesellschaft | Solarzelleneinrichtung mit einer Rahmeneinrichtung |
-
1993
- 1993-04-28 JP JP5102069A patent/JPH0828244B2/ja not_active Expired - Lifetime
-
1994
- 1994-04-20 CA CA002121772A patent/CA2121772C/en not_active Expired - Fee Related
- 1994-04-21 EP EP94106261A patent/EP0624055B1/en not_active Expired - Lifetime
- 1994-04-21 DE DE69401089T patent/DE69401089T2/de not_active Expired - Fee Related
- 1994-04-28 US US08/234,101 patent/US5475568A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5475568A (en) | 1995-12-12 |
| CA2121772C (en) | 1998-07-14 |
| EP0624055A3 (en) | 1995-03-15 |
| JPH06325809A (ja) | 1994-11-25 |
| DE69401089T2 (de) | 1997-06-19 |
| EP0624055A2 (en) | 1994-11-09 |
| CA2121772A1 (en) | 1994-10-29 |
| DE69401089D1 (de) | 1997-01-23 |
| EP0624055B1 (en) | 1996-12-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19960910 |