JPS58187B2 - パツケ−ジ・モジユ−ル - Google Patents

パツケ−ジ・モジユ−ル

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JPS58187B2
JPS58187B2 JP55066054A JP6605480A JPS58187B2 JP S58187 B2 JPS58187 B2 JP S58187B2 JP 55066054 A JP55066054 A JP 55066054A JP 6605480 A JP6605480 A JP 6605480A JP S58187 B2 JPS58187 B2 JP S58187B2
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Description

【発明の詳細な説明】 本発明は高容量チップ・パッケージ構造体に係り、更に
具体的には本発明はＶＬＳＩチップに対する電気的結線
へ電力を供給するための並列電力供給導体を有する構造
体に係る。
パッドに対してチップ端子が電気的に接続されるところ
の表面に対して幾つかの平行な電力用のキャリヤ・プレ
ートが平行に重ねられるチップ・パッケージ・キャリヤ
が提案されている。
その表面は面積が大きく、プレート間の空間には誘電材
が存在する。
よってそのような構造体によって大きな容量が呈せられ
る。
しかしながら、そのパッケージング・キャリヤの上部表
面上の接続パッドに対して、平行な金属プレートを介し
て多数の結線が設けられねばならないが故に、プレート
からチップに対して多数の結線を与えることは簡単なこ
とではない。
ＵＳＰ３５６２５９２においては、導体キャリヤ・プレ
ートとは区別される薄膜導体トラックに対して４５°°
の角度にチップを配置する技術が示されている。
本発明の目的はチップに対する電力供給導体の間におい
てチップに対してできるだけ近くに高い容量を与えるこ
とによって多数の回路の同時スイッチングが同時スイッ
チングによる電気的な雑音をできる限り小さくしなけれ
ばならず、また幾つかの電力供給導体を各チップに対し
て接続しなければならないような高密度の応用例におけ
るＶＬＳＩチップのための有効なパッケージング構造体
を与えることにある。
本発明の他の目的は高速度コンピュータにおける雑音を
防止する簡単な製造し得る実用的なパッケージング構造
体を与えることにある。
第１図に示されるキャリヤ・モジュール７上に高速度Ｖ
ＬＳＩチップ８をパッケージする場合、チップ８の最大
スイッチング電流条件を満足させるためにそのパッケー
ジはその電力供給路におけるインダクタンスが非常に低
い値でなければならない。
第１図に示される種類のチップ・キャリヤ・モジュール
７において基板２２はモジュール７の構造体が構成され
る機械的支持基板であ名。
更に基板２２は接地面を与える重要な電気的な機能を与
えることができる。
第３図において基板２２の斜視図が示されている。
基板２２を蓬して１０本の溝部２３が設けられている。
各々の溝部２３の中に、誘電絶縁層１３、及びシールド
されたリボン導体ケーブル２４（第５図）とともに積層
された電力用シート１１の積層体１０が挿入される。
各々の積層体１０において相互に積層された１２枚の電
力用シート１１と１つのシールドされたリボン導体ケー
ブル層２４が含まれている。
そうしてその積層体は溝部２３を通して伸びている。
第２Ａ図及び第２Ｂ図に示される各々の電力用シート１
１にはＤＣブス・バー棒状部３０（図においては便宜上
一般的にしか示されていない）に対する接続のための接
続用タブ２１並びに減結合コンデンサ３２（第６図）の
ための接続タブ１５が含まれている。
電力用シート１１は互い違いに設けられた接続タブ２１
（説明を簡単にするためにその一部しか示されていない
）によって種々のブス・バー棒状部３０へ接続される。
積層体１０は基板２２に対して機械的に固定されるが、
直接電流が流れないように電気的に絶縁されている。
シート１１の大きな平行な表面はそれらの間の誘導結合
が最小限であることによって非常に大きな容量値を与え
る。
積層体１０はチップ８によって必要とされる種々のブス
・バー棒状部３０に対して個々に接続される。
機械的に平担にされた基板２２の上部の金属表面１８上
に、第７図に関して詳細に示されるように薄膜相互結線
４１が多層状に付着される。
第３図に示される基板２２はミリングによって１０本の
溝部２３が設けられる約９０ｍｍ平方及び厚さ１２ｍｍ
の金属シートから作られる。
各々の溝部２３は基準位置から正確に０．０２５４ｍｍ
以内に配置される２つの面を含む。
溝部２３は中心間距離７．６２ｍｍ、幅約３．８１ｍｍ
である。
チップ８は基板２２の上部表面上に１０×１０のアレイ
状に配列される。
第１図においては説明の便宜上２列のチップのみが示さ
れている。
チップの配列状態については第４図を参照されたい。
第５図に示されるように、リボン導体ケーブル２４は正
確にミリングで形成された２つの表面によって形成され
る隅部１６内に結合され、よって信号導体は０．０２５
４ｍｍの精度で配置される。
電力用シート１１は厚さおよそ０．２５４ｍｍで、絶縁
体１３は厚さがおよそ０．０１２７ｍｍである。
半田ボール（Ｃ−４）チップ相互結線パッド（第７図に
おいて参照番号４２で示される）は例えばチップ８に関
して中心間距離０．１９０５ｍｍである。
しかしながらもしもチップが４５°の角度に回転される
ならば、約半数のＣ−４パツドが正確に電力用シート１
１上に中心合わせされ、よってシート１１の上部表面３
１に対するＣ−４半田ボール・パッドの直接的なボンデ
ィング技法を用い得ることができる。
リボン導体ケーブル２４は０．０２５４ｍｍの数倍の整
列公差でもって第７図に示される薄膜メタラージイに対
して接続される。
積層体１０が位置合せされ且つボンディングされる溝部
２３の２つの正確に機械加工された表面を含む溝部２３
の１つの隅部の拡大された図を示す。
これによって信号導体２７は相互結線層１２に対して十
分な精度でもって接続されるように配置される。
リボン・ケーブル２４はフィールド部材２５および２８
の間に絶縁体２６とともに信号導体２７を含む。
電力用シートのあるものもしくは全てが層１４によって
基板２２からまた層１３によって相互に絶縁されねばな
らない。
そのようなリボン・ケーブル２４並びに他のケーブル及
びコネクターに対してそれらを成端させるための技法が
公知である。
積層体１０は基板２２に対してガラスを用いて結合され
てもよいしあるいはボンディングされてもよい。
第６図を参照する。
リボン・ケーブル３３は一端においてリボン導体ケーブ
ル２４に接続され、更に信号配送板３５（その下面に接
続ピン３６を有する）へ接続される。
リボン・ケーブル３３は剛性のものでもあるいは可撓性
のものでもよい。
金属は銅であってもよくあるいは下に示すように膨張係
数整合材が用いられる。
再び第２Ａ図及び第２Ｂ図を参照する。
電力用シート１１はＤＣブス・バー棒状部３０への接続
のための接続タブ２１を有し、そのシートの下の面上に
減結合コンデンサの取りつけのための付加的な接続タブ
１５を有する。
第５図において、Ｖｌ乃至Ｖ４として示されるように各
々タイプのシート１１が独自の位置においてタブ１５及
び２１を有するような一区切りになった４枚のシート１
１（交互に配置される）が用いられる。
リボン導体ケーブル２４は通常のタイプの可撓性のリボ
ン・ケーブルに対する半田結合部における背面において
成端される。
そしてもしもリボン導体ケーブル２４が十分に可撓性の
ものであるならばそれは第６図に示されるように９０°
に曲げられそしてプリント回路板に対して結合され得る
。
この設計を用いる場合各ブス・バー３０においてチップ
当り約２０ｃｍ２の表面積が存在する。
これによって１０乃至２５ミクロンの絶縁体を用いるこ
とが可能となる。
この絶縁体は製造が容易であってしかもチップ８に対す
る電力接続点における好ましくない高い周波数の電気的
な過渡的状態を抑止するに十分高い面間容量構造体が導
電層及び絶縁層を交互に例えば真空蒸着によって付着さ
せることによって形成されるような場合にピンホールが
短絡回路を生じたが、電力用シート１１は絶縁層１３に
おけるピンホールが必ずしも短絡回路を生じないように
仕上げられた表面を有する。
図に示される減結合コンデンサ３２は電力用シート１１
及び誘電体１３において形成される１μＦ程度の容量に
加えて更に用いられるものであって主として低周波数過
渡現象用である。
それらのコンデンサは更により高い周波数における減衰
を与える。
１つのリボン・ケーブル３３当り１６０乃至２００の信
号線を得るために、リフロー半田付は技法のような方法
によって容易に結線し得るところの導体が中心間距離０
．５０８ｍｍの間隔で配置される。
チップ・キャリヤ・モジュール７はチップ８に対して熱
的に整合されるべきである。
よって基板２２としてはモリブデンの利用が考えられる
。
しかしながら、このことはキャリヤがシリコンと同じ温
度に達するものと仮定した上のことであって、これは低
温導体に関してのみ真実である。
第６図において、基板２２内に冷却体管４０が示される
。
冷却体の通路は基板２２を通して機械的に形成される。
温度の立ち上りは基板２２において工作が容易な銅もし
くは真鍮のような高い膨張率の金属を用いることを容易
ならしめるべく制御することができる。
その代りにその金属ブロックは膨張がほぼゼロであるよ
うに冷却することができる。
チップ８に対する全ての結線は薄膜導体４１等を通して
設けることができる。
もしもそのような線の各々は、薄膜とも１回９０°曲げ
られた状態で配置されるならば、シリコンの熱膨張（約
１ミクロン）は銅線及び有機絶縁体の屈曲によって容易
に吸収することができる。
Ｃ−４結合部には応力は存在せず、疲労問題は存在しな
い。
第７図は、平担な金属表面１８の上に付着されるところ
の第６図に示される内部相互結線メタラージイ層１２に
おいて用いるための実際の伝送線構造体の設計を示す。
チップ８は層１２の上に設けられるが、これらＣ−４半
田ボール４２及びバイア４４及び４５上の半田ボール４
３が接続されることによって外部的に相互結線され且つ
指示される。
バイア４４及び４５は層１２の上部表面において円錐状
の凹所内に形成される。
バイア４５はＶ型の導電体によって上部伝送線４６に対
して接続される。
伝送線４６はバイア４７を経て図の右端を越えて１個も
しくはそれ以上の他のチップが接続されたバイア４４と
同様のバイアへと伸び得る。
線４６の下の伝送線４８もまたバイア４７へ接続される
。
線４８は便宜上線４６の真下にあるように示されている
が、線４８は第７図の面の内部へと伸び、その面の下方
において線４８までバイア４９によって接続された線５
０が図示されるように線４６に対して平行に伸びること
が好ましい。
この配列はｘ、ｙ直線座標マツピング・システムに適し
ている。
この場合ｘ方向における線は線４８のレベル上にあり、
ｙ方向における線は線５０のレベルにありそして最上部
のレベル（線４６を含む）テストに技術変更のための層
を与える。
図示の便宜上１個だけが示されている開口６６を通して
レーザー等の通常の方法を用いて接続を切断することが
できる。
伝送線５６、５８ 。及び６０並びにバイア５７．５９
及び６１はＣ−４半田ボール４３の電力用シートＶ１（
１１）への結線を与える。
第７図において相互結線層１２内に含まれる個個の層は
明瞭に示すために垂直方向に誇張して示されている。
バイア４４は導体用シートＶ１（１１）と直接接触した
状態で製造することが可能である。
更に半田ボール４２及び４３は溶解し始める状態で示さ
れている。
リフロー半田付は後はそれらのボールは単一のより大き
なボールとなる。
線４６，４８及び５０並びに紙５６，５８及び６０はそ
れらを絶縁し且つ支持するところのポリイミド、プラス
チックもしくはガラスのようなものからなる誘電体５５
の中に密封される。
一番下の線５０はバイア５１によってリボン導体２９（
第５図）の導体２７へ電気的に接続される。
接地面２２と結合された線４６，４８及び５０は高速度
の信号パルスを伝搬させ一方で反射を減衰させるのに設
計される個々の条片伝送線よりなる。
基板２２の上部表面を通して結合された電力用シートＶ
１は線５６，５８及び６０等に最少量のパッケージ・イ
ンダクタンスでもって電力を供給し、このパッケージの
ための入力及び出力信号路を与える。
この設計を用いる場合、線５６，５８及び６０を非常に
細くすることができるが故に、より高度なワイアリング
密度（４６，４８，５０）を達成することができ、そし
てそれらの線の薄膜特性によって最少量のインダクタン
スしか加えられることなく基板２２及び線を介してチッ
プ８に対して電力を供給することができる。
第７図に示されるように線４６，４８及び５０等及び基
板２２によって与えられる接地面が薄膜条片伝送線を形
成することに注目されたい。
これはモジュール７の製造を高度に促進させるところの
公知の薄膜付着技術（ＶＳＬＩチップを作る場合に用い
られるフォトレジスト・フォトリソグラフィック・マス
キングの技術及び蒸着及びスパッタリングのような真空
付着技術並びに電気めっき等）によって作られるバッチ
製造されたパターンである。
メタライゼーション及びバイアはバッチ製造モードで一
時にルベルずつ第７図における構造体を形成するために
連続した層において形成される。
Ｘ方向にあるメタライゼーション線５０は誘電層５５の
上に付着され、これを通してバッチ処理段階においてバ
イア・ホールがあけられる。
次にメタライゼーション５０は更に誘電層５５でもって
被覆され、Ｘ方向に伸びるメタライゼーション層４８が
付着されるといった方法で形成される。
図面に示された実施例は均質な金属パッケージ基板２２
及びリボン・ケーブル２４のみを示している。
しかしながら基板２２として金属が被覆された絶縁体を
用いることができること並びに相互結線層１２の設計上
の融通性によってモジュール７から信号を取り出すため
に通常のピン接続を用いることが可能であることはいう
までもない。
【図面の簡単な説明】
第１図はモジュールの斜視図である。 第２Ａ図は電力用シートを説明する図である。 第２Ｂ図は第２Ａ図に示される電力用シートとして働く
基板の図である。 第３図は第１図に示されるパッケージング構造体の基板
の図である。 第４図は第１図に示される基板、チップ並びに電力用シ
ート・サンドインチ構造体を示す図である。 第５図は第１図及び第４図に示される電力用シート、誘
電層並びにリボン導電体の破断面図である。 第６図は第１図に示される構造体の立面図である。 第７図は第４図及び第５図における線７−７に沿う断面
図である。 ７・・・・・・モジュール、８・・・・・・チップ、１
０・・・・・・積層体、１１・・・・・・電力用シート
、１５・・・・・・接続タブ、１８・・・・・・金属表
面、２１・・・・・・接続タブ、２２・・・・・・基板
、２３・・・・・・溝部、２４・・・・・・リボン導体
ケーブル、３０・・・・・・ＤＣＣススバー棒状部、４
１・・・・・・薄膜相互結線。

Claims (1)

  1. 【特許請求の範囲】 １ 対向する表面を有する平担な基板内に、上記対向す
    る表面の間に形成された少くとも１つの溝部と、 該溝部を通して伸びる様に配置された、誘電体層を介在
    させた複数の大きな平行表面を有する導電性金属シート
    よりなる積層体であって、少くとも上記複数の金属シー
    トのいくつかが上記基板から電気的に絶縁されてなるも
    のとからなり、上記溝部を通して上記基板の一方の表面
    付近に呈せられる、上記積層体に於ける上記複数の導電
    性金属シートの各層の部分を回路チップ用結線部を接続
    するために用いた事を特徴とするパッケージ・モジュー
    ル。
JP55066054A 1979-06-29 1980-05-20 パツケ−ジ・モジユ−ル Expired JPS58187B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US06/053,660 US4237522A (en) 1979-06-29 1979-06-29 Chip package with high capacitance, stacked vlsi/power sheets extending through slots in substrate

Publications (2)

Publication Number Publication Date
JPS567458A JPS567458A (en) 1981-01-26
JPS58187B2 true JPS58187B2 (ja) 1983-01-05

Family

ID=21985743

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