DE102020117547A1 - Packages mit abwechselnd gestapelten dicken rdls und dünnen rdls - Google Patents

Packages mit abwechselnd gestapelten dicken rdls und dünnen rdls Download PDF

Info

Publication number
DE102020117547A1
DE102020117547A1 DE102020117547.7A DE102020117547A DE102020117547A1 DE 102020117547 A1 DE102020117547 A1 DE 102020117547A1 DE 102020117547 A DE102020117547 A DE 102020117547A DE 102020117547 A1 DE102020117547 A1 DE 102020117547A1
Authority
DE
Germany
Prior art keywords
layers
redistribution
thicknesses
forming
dielectric
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE102020117547.7A
Other languages
English (en)
Inventor
Po-Yuan TENG
Kuo Lung Pan
Yu-Chia Lai
Tin-Hao Kuo
Hao-Yi Tsai
Chen-Hua Yu
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of DE102020117547A1 publication Critical patent/DE102020117547A1/de
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4846Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857Multilayer substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386Geometry or layout of the interconnection structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/293Organic, e.g. plastic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481Internal lead connections, e.g. via connections, feedthrough structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5381Crossover interconnections, e.g. bridge stepovers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383Multilayer substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/552Protection against radiation, e.g. light or electromagnetic waves
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19Manufacturing methods of high density interconnect preforms
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20Structure, shape, material or disposition of high density interconnect preforms
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92Specific sequence of method steps
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/023Redistribution layers [RDL] for bonding areas
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/023Redistribution layers [RDL] for bonding areas
    • H01L2224/0231Manufacturing methods of the redistribution layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/023Redistribution layers [RDL] for bonding areas
    • H01L2224/0233Structure of the redistribution layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/023Redistribution layers [RDL] for bonding areas
    • H01L2224/0233Structure of the redistribution layers
    • H01L2224/02331Multilayer structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/023Redistribution layers [RDL] for bonding areas
    • H01L2224/0237Disposition of the redistribution layers
    • H01L2224/02373Layout of the redistribution layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • H01L2224/131Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • H01L2224/73204Bump and layer connectors the bump connector being embedded into the layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73267Layer and HDI connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818Bonding techniques
    • H01L2224/81801Soldering or alloying
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838Bonding techniques
    • H01L2224/8385Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92Specific sequence of method steps
    • H01L2224/921Connecting a surface with connectors of different types
    • H01L2224/9212Sequential connecting processes
    • H01L2224/92122Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92Specific sequence of method steps
    • H01L2224/922Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222Sequential connecting processes
    • H01L2224/92242Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503Stacked arrangements of devices
    • H01L2225/06524Electrical connections formed on device or on substrate, e.g. a deposited or grown layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503Stacked arrangements of devices
    • H01L2225/06527Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503Stacked arrangements of devices
    • H01L2225/06548Conductive via connections through the substrate, container, or encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838Geometry or layout
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H01L23/49894Materials of the insulating layers or coatings
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • H01L2924/143Digital devices
    • H01L2924/1431Logic devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • H01L2924/143Digital devices
    • H01L2924/1433Application-specific integrated circuit [ASIC]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • H01L2924/143Digital devices
    • H01L2924/1434Memory
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/301Electrical effects
    • H01L2924/3025Electromagnetic shielding

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Ceramic Engineering (AREA)
  • Health & Medical Sciences (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

Ein Verfahren umfasst das Bilden mehrerer dielektrischer Schichten, wobei die Prozesse das Bilden mehrerer erster dielektrischer Schichten, die erste Dicken aufweisen, und das Bilden mehrerer zweiter dielektrischer Schichten, die zweite Dicken aufweisen, die kleiner als die ersten Dicken sind, umfassen. Die mehreren ersten dielektrischen Schichten und die mehreren zweiten dielektrischen Schichten werden abwechselnd angeordnet. Das Verfahren umfasst des Weiteren das Bilden mehrerer Umverteilungsleitungen, die verbunden sind, um einen leitfähigen Pfad zu bilden, wobei die Prozesse das Bilden mehrerer erster Umverteilungsleitungen, die sich jeweils in einer der mehreren ersten dielektrischen Schichten befinden, und das Bilden mehrerer zweiter Umverteilungsleitungen, die sich jeweils in einer der mehreren zweiten dielektrischen Schichten befinden, umfassen.

Description

  • QUERVERWEIS AUF VERWANDTE ANMELDUNG
  • Diese Anmeldung bezieht sich auf die am 18. Oktober 2019 eingereichte, gemeinsam abgetretene US-Patentanmeldung Nr. 16/656,642 mit dem Titel „Hybrid Dielectric Scheme in Packages“, die hiermit durch Bezugnahme in den vorliegenden Text aufgenommen wird.
  • HINTERGRUND
  • Im Zuge der Entwicklung der Halbleitertechnologie werden einige Halbleiterchips/-dies immer kleiner. Demgegenüber müssen mehr Funktionen in die Halbleiter-Dies integriert werden, was auch dazu führt, dass andere Halbleiter-Dies und die resultierenden Packages immer größer werden.
  • Umverteilungsleitungen werden in den Package-Substraten gebildet, um Strom und Signale in Packages zu routen. Da die Packages immer größer werden, um mehr Funktionen wie zum Beispiel Anwendungen der künstlichen Intelligenz (KI) unterzubringen, werden die Umverteilungsleitungen sehr lang und erreichen mitunter Längen von mehreren zehn Millimetern. Die langen Umverteilungsleitungen weisen hohe Widerstandswerte auf und verursachen einen erheblichen Einfügeverlust, insbesondere bei Hochgeschwindigkeitssignalen.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung werden am besten anhand der folgenden detaillierten Beschreibung verstanden, wenn sie in Verbindung mit den beiliegenden Figuren gelesen wird. Es ist anzumerken, dass gemäß der gängigen Praxis in der Industrie verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Die Abmessungen der verschiedenen Merkmale können vielmehr im Interesse der Übersichtlichkeit der Besprechung nach Bedarf vergrößert oder verkleinert werden.
    • 1 bis 22 veranschaulichen die Querschnittsansichten von Zwischenstufen bei der Bildung von Packages gemäß einigen Ausführungsformen.
    • 23 veranschaulicht eine Draufsicht beispielhafter Layouts benachbarter dicker RDLs und dünner RDLs gemäß einigen Ausführungsformen.
    • 24 und 25 veranschaulichen die Querschnittsansichten einiger Packages gemäß einigen Ausführungsformen.
    • 26 veranschaulicht eine vergrößerte Ansicht einer Region in einem Package gemäß einigen Ausführungsformen.
    • 27 veranschaulicht einen Prozessfluss zum Bilden eines Package gemäß einigen Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der Erfindung bereit. Im Folgenden werden konkrete Beispiele von Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und dienen nicht der Einschränkung. Zum Beispiel kann das Bilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen umfassen, bei denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal ausgebildet sein können, so dass das erste und das zweite Merkmal nicht unbedingt in direktem Kontakt stehen. Darüber hinaus kann die vorliegende Offenbarung Bezugszahlen und/oder - buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit und schafft nicht automatisch eine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Konfigurationen.
  • Des Weiteren können räumlich relative Begriffe, wie zum Beispiel „darunterliegend“, „unter“, „unterer“, „darüberliegend“, „oberer“ und dergleichen, im vorliegenden Text zur Vereinfachung der Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem oder mehreren anderen Elementen oder Merkmalen, wie in den Figuren veranschaulicht, zu beschreiben. Die räumlich relativen Begriffe sollen auch andere Ausrichtungen der Vorrichtung im Gebrauch oder Betrieb neben der in den Figuren gezeigten Ausrichtung umfassen. Die Vorrichtung kann auch anders ausgerichtet sein (um 90 Grad gedreht, oder sonstige Ausrichtungen), und die im vorliegenden Text verwendeten räumlich relativen Deskriptoren können gleichermaßen entsprechend interpretiert werden.
  • Ein Package mit dicken dielektrischen Schichten und dicken Umverteilungsleitungen (Redistribution Lines, RDLs), die abwechselnd mit dünnen dielektrischen Schichten und dünnen RDLs angeordnet sind, sowie die Verfahren zu ihrer Herstellung werden gemäß einigen Ausführungsformen bereitgestellt. Auch die Zwischenstufen im Bildungsprozess werden veranschaulicht. Die im vorliegenden Text besprochenen Ausführungsformen sollen Beispiele geben, um die Herstellung oder Verwendung des Gegenstandes dieser Offenbarung zu ermöglichen. Dem Durchschnittsfachmann fallen sofort Modifizierungen ein, die vorgenommen werden können, ohne die vorgesehenen Geltungsbereiche verschiedener Ausführungsformen zu verlassen. In den verschiedenen Ansichten und veranschaulichenden Ausführungsformen werden gleiche Bezugszahlen verwendet, um gleiche Elemente zu bezeichnen. Obwohl Verfahrensausführungsformen als in einer bestimmten Reihenfolge ausgeführt besprochen werden können, können andere Verfahrensausführungsformen in jeder beliebigen logischen Reihenfolge ausgeführt werden.
  • 1 bis 22 veranschaulichen die Querschnittsansichten von Zwischenstufen bei der Bildung eines Package gemäß einigen Ausführungsformen. Die entsprechenden Prozesse sind ebenfalls in dem in 27 gezeigten Prozessfluss 200 schematisch widergespiegelt. Unter Bezug auf 1 wird ein Träger 20 bereitgestellt, und ein Trennfilm 22 wird auf den Träger 20 aufbeschichtet. Der Träger 20 wird aus einem transparenten Material gebildet und kann ein Glasträger, ein Keramikträger, ein organischer Träger oder dergleichen sein. Der Trennfilm 22 steht in physischem Kontakt mit der Oberseite des Trägers 20. Der Trennfilm 22 kann aus einem Licht-zu-Wärme-Umwandlungs-Beschichtungsmaterial (Light-To-Heat-Conversion, LTHC) gebildet werden, das durch Beschichtung auf den Träger 20 aufgebracht wird. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung kann sich das LTHC-Beschichtungsmaterial unter der Wärme von Licht/Strahlung (wie zum Beispiel Laser) zersetzen, und folglich kann sich der Träger 20 von der darauf gebildeten Struktur lösen. Gemäß einigen Ausführungsformen, wie ebenfalls in 1 gezeigt, wird eine dielektrische Pufferschicht 24 auf dem LTHC-Beschichtungsmaterial 22 gebildet. Gemäß einigen Ausführungsformen wird die dielektrische Pufferschicht 24 aus einem Material auf Polymerbasis gebildet. Zum Beispiel kann die dielektrische Pufferschicht 24 aus Polybenzoxazol (PBO), Polyimid, Benzocyclobuten (BCB) oder anderen geeigneten Polymeren gebildet werden.
  • Die 2 und 3 veranschaulichen Teile der Prozesse bei der Bildung von Umverteilungsleitungen (RDLs) 26 auf der dielektrischen Pufferschicht 24. Der jeweilige Prozess ist als Prozess 202 in dem in 27 gezeigten Prozessfluss 200 veranschaulicht. Unter Bezug auf 2 wird die Metallkeimschicht 26A gebildet. Die Metallkeimschicht 26A wird als eine Deckschicht ausgebildet, die gemäß einigen Ausführungsformen eine Haftschicht und eine kupferhaltige Schicht enthalten kann. Die Haftschicht kann aus Titan, Titannitrid, Tantal, Tantalnitrid oder dergleichen gebildet werden. Die kupferhaltige Schicht kann aus im Wesentlichen reinem Kupfer oder einer Kupferlegierung gebildet werden. Zu den Bildungsverfahren der Metallkeimschicht 26A können physikalische Aufdampfung (Physical Vapor Deposition, PVD), plasmaverstärkte chemische Aufdampfung (Plasma Enhanced Chemical Vapor Deposition, PECVD), Atomschichtabscheidung (Atomic Layer Deposition, ALD) oder dergleichen gehören. Dann wird über der Metallkeimschicht 26A eine strukturierte Plattierungsmaske 28 gebildet, die aus Photoresist oder einem anderen geeigneten Material gebildet werden kann. Öffnungen 30 werden gebildet, um einige Abschnitte der Metallkeimschicht 26A freizulegen. Als Nächstes werden in den Öffnungen 30 Metallregionen (RDLs) 26B zum Beispiel durch elektrochemische Plattierung gebildet. Die RDLs 26B können aus Kupfer oder einer Kupferlegierung, Aluminium, Nickel, Palladium, Legierungen davon oder Mehrfachschichten davon gebildet werden. Nach der Bildung von RDLs 26B wird die Plattierungsmaske 28 entfernt, wodurch die darunter liegenden Abschnitte der Metallkeimschicht 26A freigelegt werden. Die resultierende Struktur ist in 3 gezeigt.
  • 4 bis 6 veranschaulichen die Querschnittsansichten der Zwischenstufen bei der Bildung von Durchkontaktierungen 32 gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Der jeweilige Prozess ist als Prozess 204 in dem in 27 gezeigten Prozessfluss 200 veranschaulicht. Bei der Bildung von Durchkontaktierungen 32 kann dieselbe Metallkeimschicht 26A gemeinsam genutzt werden, oder sie kann unter Verwendung einer anderen Metallkeimschicht durchgeführt werden. Wenn eine andere Metallkeimschicht verwendet werden soll, so werden die freiliegenden Abschnitte der Metallkeimschicht 26A, die nicht durch die plattierten RDLs 26B bedeckt sind, geätzt, gefolgt von der Bildung einer weiteren Metallkeimschicht (nicht gezeigt), deren Bildungsverfahren und Material aus denselben Gruppen von in Frage kommenden Verfahren und in Frage kommenden Materialien der in 2 gezeigten Metallkeimschicht 26A ausgewählt werden können. Die neu gebildete metallische Keimschicht bedeckt die Oberseiten und die Seitenwände der RDLs 26B und erstreckt sich auf die Oberseite der dielektrischen Pufferschicht 24.
  • 4 veranschaulicht die Ausführungsformen, in denen die Metallkeimschicht 26A nicht geätzt wird und als die Metallkeimschicht für die Bildung von Durchkontaktierungen verwendet wird. Es wird eine strukturierte Plattierungsmaske 34 gebildet, die aus Photoresist gebildet sein kann, mit Öffnungen 36, die in der Plattierungsmaske 34 gebildet sind und einige Abschnitte der RDLs 26 überlappen.
  • Als Nächstes werden, wie in 5 gezeigt, Durchkontaktierungen 32 in Öffnungen 36 zum Beispiel durch Plattieren gebildet. Die Durchkontaktierungen 32 können aus Kupfer, Nickel, deren Legierungen oder dergleichen gebildet werden. Die Durchkontaktierungen 32 und RDLs 26B können aus dem gleichen Material oder aus verschiedenen Materialien gebildet werden, und die Grenzflächen zwischen den Durchkontaktierungen 32 und RDLs 26B können gegebenenfalls unterscheidbar sein. Nach der Bildung der Durchkontaktierungen 32 wird die Plattierungsmaske 34 entfernt, wodurch die darunter liegenden Abschnitte der RDLs 26B und der Metallkeimschicht 26A freigelegt werden. Als Nächstes werden die freigelegten Abschnitte der Metallkeimschicht 26A geätzt, und die verbleibenden Abschnitte werden ebenfalls als 26A bezeichnet. Die resultierende Struktur ist in 6 gezeigt. Die verbleibenden Abschnitte der Metallkeimschicht 26A werden als Teile von RDLs angesehen, und RDLs 26B und die verbleibenden Abschnitte der Metallkeimschicht 26A werden im Folgenden gemeinsam als RDLs 26 bezeichnet. Aufgrund des Plattierungsprozesses sind die Ränder von Durchkontaktierungen 32 im Wesentlichen vertikal und gerade, zum Beispiel mit einem Neigungswinkel α im Bereich zwischen etwa 85 Grad und 90 Grad, und können im Bereich zwischen etwa 88 Grad und 90 Grad liegen.
  • Unter Bezug auf 7 wird die dielektrische Schicht 38 so gebildet, dass sowohl die RDLs 26 als auch die Durchkontaktierungen 32 darin zu verkapseln. Der jeweilige Prozess ist als Prozess 206 in dem in 27 gezeigten Prozessfluss 200 veranschaulicht. Die dielektrische Schicht 38 wird bis zu einem Niveau gefüllt, das höher ist als die Oberseiten der Durchkontaktierungen 32, und dann ausgehärtet. Gemäß einigen Ausführungsformen umfasst - oder ist - die dielektrische Schicht 38 eine Vergussmasse, eine Vergussunterfüllung, ein Epoxidharz und/oder ein Harz. Die Oberseite der dielektrischen Schicht 38 ist nach dem Abscheiden höher als die oberen Enden der Durchkontaktierungen. Wenn die dielektrische Schicht 38 aus Vergussmasse oder Vergussunterfüllung gebildet wird, so kann sie ein Basismaterial, das ein Polymer, ein Harz, ein Epoxid oder dergleichen sein kann, und Füllstoffpartikel (nicht gezeigt, siehe 26) in dem Basismaterial enthalten. Die Füllstoffpartikel können dielektrische Partikel aus Si02, Al2O3, Siliziumdioxid oder dergleichen sein, die kugelförmig sein können. Außerdem können die kugelförmigen Füllstoffpartikel mehrere verschiedene Durchmesser haben. Da die dielektrische Schicht 38 verschiedene Materialien wie zum Beispiel das Basismaterial und die Füllstoffpartikel enthalten kann, wird die dielektrische Schicht 38 als aus einem oder mehreren heterogenen Materialien gebildet bezeichnet.
  • Gemäß alternativen Ausführungsformen wird die dielektrische Schicht 38 aus einem homogenen Material gebildet. Das homogene Material kann ein lichtempfindliches Material oder ein nicht-lichtempfindliches Material sein. Zum Beispiel kann das homogene Material PBO, Polyimid, ein Harz, ein Epoxid oder dergleichen sein oder umfassen. Der Bildungsprozess kann das Abscheiden der homogenen dielektrischen Schicht 38 in fließfähiger Form und das Aushärten der dielektrischen Schicht 38 umfassen. Die dielektrische Schicht 38 kann auch aus einem anorganischen Material wie zum Beispiel Siliziumoxid, Siliziumnitrid oder dergleichen gebildet werden, das durch chemische Aufdampfung (CVD), plasmaverstärkte chemische Aufdampfung (PECVD), Atomschichtabscheidung (ALD) oder dergleichen gebildet werden kann.
  • In einem anschließenden Prozess, wie in 8 gezeigt, wird ein Planarisierungsprozess wie zum Beispiel ein chemisch-mechanischer Polierprozess (Chemical Mechanical Polish, CMP) oder ein mechanischer Schleifprozess durchgeführt, um die dielektrische Schicht 38 zu planarisieren, bis die Durchkontaktierungen 32 frei liegen. Aufgrund des Planarisierungsprozesses sind die oberen Enden der Durchkontaktierungen 32 im Wesentlichen mit der Oberseite der dielektrischen Schicht 38 bündig (koplanar).
  • 9 veranschaulicht die Bildung von RDLs 40., die die Metallkeimschicht 40A und die plattierte Metallregion (RDLs) 40B aufweisen können. Der jeweilige Prozess ist als Prozess 208 in dem in 27 gezeigten Prozessfluss 200 veranschaulicht. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung kann die Bildung von RDLs 40 das Abscheiden einer flächendeckend aufgebrachten Metallkeimschicht, das Bilden einer strukturierten Plattierungsmaske über der flächendeckend aufgebrachten Metallkeimschicht, das Plattieren der Metallregionen 40B, das Entfernen der Plattierungsmaske, und das Ätzen der freiliegenden Abschnitte der Metallkeimschicht umfassen. Das Material der RDLs 40 kann aus derselben Gruppe von in Frage kommenden Materialien für die Bildung von RDLs 26 ausgewählt werden und wird hier nicht wiederholt.
  • 10 veranschaulicht die Beschichtung und die Strukturierung der dielektrischen Schicht 42. Der jeweilige Prozess ist als Prozess 210 in dem in 27 gezeigten Prozessfluss 200 veranschaulicht. Gemäß einigen Ausführungsformen wird die dielektrische Schicht 42 aus einem lichtempfindlichen Material gebildet oder umfasst dieses, und/oder kann aus einem Polymer gebildet werden oder dieses umfassen, das aus Polyimid, PBO oder dergleichen gebildet ist oder dieses umfasst. Die dielektrische Schicht 42 kann in fließfähiger Form abgeschieden werden und wird dann ausgehärtet. Aufgrund des Beschichtungsprozesses braucht kein Planarisierungsprozess zur Planarisierung der Oberseite der dielektrischen Schicht 42 ausgeführt zu werden. Dementsprechend ist die dielektrische Schicht 42 insgesamt planar, und die Oberseiten der Abschnitte der dielektrischen Schicht 42 direkt über den RDLs 40 können geringfügig höher sein als die Oberseiten der Abschnitte der dielektrischen Schicht 42 neben den RDLs 40. Die Bildungsprozesse umfassen das Aufbeschichten der dielektrischen Schicht 42, das Ausführen eines Belichtungsprozesses auf der dielektrischen Schicht 42 (zum Beispiel unter Verwendung einer strukturierten Photolithografiemaske), und das Entwickeln der dielektrischen Schicht 42. Einige Abschnitte der dielektrischen Schicht 42 werden in dem Entwicklungsprozess entfernt, um Öffnungen 44 zu bilden. Aufgrund des Bildungsprozesses können die Ränder der Öffnungen 44 schräg und gerade sein.
  • Wie in 11 veranschaulicht, wird die Metallkeimschicht 46A abgeschieden, und Metallregionen 46B werden auf die Metallkeimschicht 46A plattiert. Der jeweilige Prozess ist als Prozess 212 in dem in 27 gezeigten Prozessfluss 200 veranschaulicht. Die Metallkeimschicht 26A erstreckt sich in die Öffnungen 44 ( 10). Dann wird eine strukturierte Plattierungsmaske (nicht abgebildet) über der Metallkeimschicht 46A gebildet, und Metallregionen 46B werden in den Öffnungen in der strukturierten Plattierungsmaske plattiert. Die Plattierungsmaske wird dann zum Beispiel durch einen Ashing-Prozess entfernt. Die Abschnitte der Metallkeimschicht 46A, die zuvor von der Plattierungsmaske bedeckt waren, können als die Metallkeimschicht zur Bildung von Durchkontaktierungen darauf verbleiben, oder können zu diesem Zeitpunkt geätzt werden. Das Material der plattierten Metallregionen 46B kann aus derselben Gruppe von in Frage kommenden Materialien ausgewählt werden, die zur Bildung der plattierten Metallregionen 26B verwendet werden, und wird hier nicht wiederholt.
  • 12 veranschaulicht die Bildung von Durchkontaktierungen 50, die unter Verwendung der Metallkeimschicht 46A als ihre Keimschicht plattiert werden können oder unter Verwendung einer separaten Metallkeimschicht gebildet werden können. Der jeweilige Prozess ist als Prozess 214 in dem in 27 gezeigten Prozessfluss 200 veranschaulicht. Gemäß einigen Ausführungsformen umfassen die Bildungsprozesse zur Bildung von Durchkontaktierungen 50 das Bilden einer strukturierten Plattierungsmaske (nicht gezeigt), das Plattieren von Durchkontaktierungen 50, das Entfernen der Plattierungsmaske, und das Ätzen der freiliegenden Abschnitte der Metallkeimschicht (46A, oder der zusätzlich gebildeten Metallkeimschicht). Das Material der Durchkontaktierungen 50 kann aus derselben Gruppe von in Frage kommenden Materialien (wie zum Beispiel Kupfer, Nickel oder deren Legierungen) ausgewählt werden, die für die Bildung von Durchkontaktierungen 32 verwendet werden, und wird daher hier nicht wiederholt. Die Durchkontaktierungen 50 und die plattierten Metallregionen 46B können aus dem gleichen Material oder aus verschiedenen Materialien gebildet werden, und die Grenzflächen zwischen den Durchkontaktierungen 50 und den plattierten Metallregionen 46B können gegebenenfalls unterscheidbar sein. In der gesamten Beschreibung werden die plattierten Metallregionen 46B (11) und die verbleibenden Abschnitte der Metallkeimschicht 46A gemeinsam als RDLs 46 bezeichnet.
  • Wie in 12 gezeigt, enthalten die RDLs 46 Leitungsabschnitte 46L, die über der dielektrischen Schicht 42 liegen, und Durchkontaktierungsabschnitte 46V, die sich in die dielektrische Schicht 42 erstrecken. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung können einige Abschnitte der Oberseiten der RDLs 46 direkt über den Durchkontaktierungen 46V aufgrund der Topologie, die durch die Öffnungen 44 verursacht wird, ausgespart sein. Die ausgesparten Oberseiten der RDLs 46 werden durch Strichlinien 47 gemäß einigen beispielhaften Ausführungen veranschaulicht. Gemäß anderen Ausführungsformen wird der Plattierungsprozess so justiert, dass die Oberseiten der Leitungsabschnitte 46L direkt über den Durchkontaktierungsabschnitten 46V bündig sind oder auch höher liegen als die Oberseiten der Abschnitte der Leitungsabschnitte 46L, die die dielektrische Schicht 42 überlappen. Aufgrund des Bildungsprozesses sind die Ränder der Durchkontaktierungen 46V schräg, zum Beispiel mit einem Neigungswinkel β von kleiner als etwa 85 Grad oder kleiner als etwa 80 Grad oder etwa 75 Grad.
  • Da die dielektrische Schicht 42 aus einem homogenen Material bestehen kann, ist es, wie in den 10 und 11 gezeigt, möglich, die dielektrische Schicht 42 (wie in 10 gezeigt) so zu strukturieren, dass Öffnungen 44 entstehen. Leitungsabschnitte 46L und Durchkontaktierungsabschnitte 46V können so im selben Prozess gebildet werden. Da die dielektrische Schicht 38 heterogen sein kann und das Basismaterial und die darin enthaltenen Füllstoffpartikel unterschiedliche Ätzraten aufweisen, ist es im Vergleich dazu schwierig, die dielektrische Schicht 38 zu ätzen. Dementsprechend können die Durchkontaktierungen 32 und RDLs 40 in getrennten Prozessen gebildet werden, was zu einer Erhöhung der Herstellungskosten führt. Die höheren Kosten werden jedoch durch den Vorteil kompensiert, dass die Dicke der dielektrischen Schicht 38 auf einen gewünschten Wert justiert werden kann, der größer als 15 µm sein kann und im Bereich zwischen etwa 150 µm und etwa 80 µm liegen kann. Im Vergleich dazu ist, wenn die dielektrische Schicht 42 aus einem lichtempfindlichen Material gebildet wird, die Dicke der dielektrischen Schicht 42 aufgrund der durch die Belichtung auferlegten Beschränkungen beispielsweise auf weniger als etwa 15 µm begrenzt.
  • Als Nächstes wird, wie ebenfalls in 12 gezeigt, die dielektrische Schicht 52 so gebildet, dass sie die RDL-Leitungsabschnitte 46L und Durchkontaktierungen 50 darin verkapselt. Der jeweilige Prozess ist als Prozess 216 in dem in 27 gezeigten Prozessfluss 200 veranschaulicht. Die dielektrische Schicht 52 kann aus einem Material gebildet werden, das aus den gleichen in Frage kommenden Materialien für die Bildung der dielektrischen Schicht 38 ausgewählt wird, und kann aus einer Vergussmasse, einer Vergussunterfüllung, einem Epoxid, einem Harz, einem anorganischen dielektrischen Material oder dergleichen gebildet werden oder dieses umfassen. Dann wird ein Planarisierungsprozess wie zum Beispiel ein CMP-Prozess oder ein mechanischer Schleifprozess durchgeführt, um die dielektrische Schicht 52 zu planarisieren, bis die Durchkontaktierungen 50 frei liegen. Der jeweilige Prozess ist auch als Prozess 216 in dem in 27 gezeigten Prozessfluss 200 veranschaulicht. Aufgrund des Planarisierungsprozesses sind die oberen Enden der Durchkontaktierungen 50 mit der Oberseite der dielektrischen Schicht 52 bündig (koplanar) oder im Wesentlichen bündig.
  • 13 veranschaulicht die Bildung weiterer darüberliegender Merkmale, einschließlich RDLs 56 und 60, Durchkontaktierungen 62 und dielektrischer Schichten 58 und 64. Der jeweilige Prozess ist als Prozess 218 in dem in 27 gezeigten Prozessfluss 200 veranschaulicht. Einige der darüberliegenden Schichten, die durch Punkte dargestellt sind, können die Schichtstruktur ähnlich der Struktur darstellen, die die dielektrischen Schichten 42 und 52 und die leitfähigen Merkmale 40, 46 und 50 enthalten. Die leitfähigen Merkmale in den darüberliegenden Strukturen können auch die Strukturen von RDLs 40 und 46 und Durchkontaktierungen 50 annehmen.
  • Gemäß einigen Ausführungsformen nehmen die dielektrischen Schichten 38, 42, 52, 58 und 64 sowie die dielektrischen Schichten zwischen den dielektrischen Schichten 52 und 58 gemeinsam ein abwechselndes Layout an, wobei einige der Schichten aus homogenen Materialien gebildet sind und dünner - mit Dicken T2 - sind und andere Schichten aus heterogenen Materialien gebildet sind und dicker - mit Dicken T1 - sind, die größer als die Dicken T2 sind. Jede aus einem homogenen Material gebildete Schicht kann zwischen zwei aus heterogenen Materialien gebildete Schichten eingefügt werden und diese kontaktieren, und jede aus einem heterogenen Material gebildete Schicht kann zwischen zwei aus homogenen Materialien gebildete Schichten eingefügt werden und diese kontaktieren. Zum Beispiel können die Schichten 42 und 58 aus homogenen Materialien gebildet werden, während die Schichten 38, 52 und 64 aus heterogenen Materialien gebildet werden können. Die dielektrischen Schichten 38, 52 und 64 können aus dem gleichen Material wie die dielektrischen Schichten 42 und 58 oder aus anderen Materialien gebildet werden. Zum Beispiel können die dielektrischen Schichten 38, 42, 52, 58 und 64 alle aus Vergussmasse oder Vergussunterfüllung gebildet sein oder diese umfassen, oder können alle aus Polyimid, PBO oder dergleichen gebildet sein oder dieses umfassen. Alternativ können die dielektrischen Schichten 38, 52 und 64 aus Vergussmasse, Vergussunterfüllung oder dergleichen gebildet werden, während die dielektrischen Schichten 42 und 58 aus PBO, Polyimid oder dergleichen gebildet werden können.
  • Gemäß einigen Ausführungsformen ist das Verhältnis T1/T2, das heißt, das Verhältnis der Dicke der dickeren dielektrischen Schichten zur Dicke der dünneren dielektrischen Schichten, größer als etwa 1,5 und kann im Bereich zwischen etwa 1,5 und 10 liegen, und kann des Weiteren im Bereich zwischen etwa 2 und 5 liegen. Zum Beispiel kann die Dicke T1 der dickeren dielektrischen Schichten 38, 52 und 64 usw. im Bereich zwischen etwa 10 µm und etwa 80 µm liegen, und die Dicke T2 der dünneren dielektrischen Schichten 24, 42 und 58 kann im Bereich zwischen etwa 4 µm und etwa 25 µm liegen.
  • Die Dicke T3 der RDLs (wie zum Beispiel 26, 46L und 60L) in den dickeren dielektrischen Schichten 38, 52 und 64 ist größer als die Dicke T4 der RDLs (wie zum Beispiel 40 und 56) in den dünneren dielektrischen Schichten (wie zum Beispiel 42 und 58). Gemäß einigen Ausführungsformen ist das Verhältnis T3/T4 größer als etwa 1,5 und kann im Bereich zwischen etwa 1,5 und etwa 10 liegen, und kann des Weiteren im Bereich zwischen etwa 2 und etwa 5 liegen. Zum Beispiel kann die Dicke T3 im Bereich zwischen etwa 5 µm und etwa 40 µm liegen, und die Dicke T4 kann im Bereich zwischen etwa 1 µm und etwa 10 µm liegen. In der gesamten Beschreibung werden alle Umverteilungsleitungen und Dummy-Metallpads auf derselben Ebene gemeinsam als eine Umverteilungsschicht oder RDL-Schicht bezeichnet.
  • Darüber hinaus sind die Höhen H1 der Durchkontaktierungen (zum Beispiel 32, 50 und 62) in den dickeren dielektrischen Schichten 38, 52 und 64 größer als die Dicke H2 der Durchkontaktierungen (zum Beispiel 46V und 60V) in den dünneren dielektrischen Schichten (zum Beispiel 42 und 58). Gemäß einigen Ausführungsformen ist das Verhältnis H1/H2 größer als etwa 1,5 und kann im Bereich zwischen etwa 1,5 und 10 liegen, und kann des Weiteren im Bereich zwischen etwa 2 und 5 liegen. Zum Beispiel kann die Höhe H1 im Bereich zwischen etwa 5 µm und etwa 40 µm liegen, und die Höhe H2 kann im Bereich zwischen etwa 3 µm und etwa 15 µm liegen.
  • In der gesamten Beschreibung werden die Merkmale über dem Trennfilm 22 zusammen als eine Interconnect-Struktur 67 bezeichnet. Gemäß einigen Ausführungsformen wird ein Sondierungsprozess durchgeführt, um die Funktion der Interconnect-Struktur 67 zu sondieren. Die Interconnect-Struktur 67 weist mehrere identische Teile (Dies) auf, die in anschließenden Prozessen auseinandergesägt werden können (21). Diese Dies können zum Beispiel mittels einer Sondierungskarte sondiert werden, und die elektrischen Verbindungen in der Interconnect-Struktur 67 werden gemessen, um zu bestimmen, ob die Dies defekt sind oder nicht. Die defekten Dies werden nicht für den anschließenden Bondungsprozess verwendet, und es werden keine Vorrichtungs-Dies direkt auf die defekten Dies platziert.
  • 14 und 15 veranschaulichen die Bildung von RDLs 66 (die ebenfalls Metallpads sind) und von Metallpfosten 68 über, und in elektrischer Verbindung mit, der Interconnect-Struktur 67. Der jeweilige Prozess ist als Prozess 220 in dem in 27 gezeigten Prozessfluss 200 veranschaulicht. Der Prozess kann das Abscheiden der Metallkeimschicht 66A, das Bilden einer ersten Plattierungsmaske (nicht gezeigt) zum Plattieren von RDLs 66B, das Entfernen der ersten Plattierungsmaske, das Bilden einer zweiten Plattierungsmaske (nicht gezeigt), das Plattieren von Metallpfosten 68, das Entfernen der zweiten Plattierungsmaske, und das Ablösen der nicht von RDLs 66B bedeckten Abschnitte der Metallkeimschicht 66A umfassen. Die plattierten RDLs 66B und die verbleibenden Abschnitte der Metallkeimschicht 66A werden im Folgenden gemeinsam als RDLs 66 bezeichnet, die in 15 gezeigt sind.
  • Als Nächstes werden, unter Bezug auf 16, Package-Komponenten 72 auf der dielektrischen Schicht 64 zum Beispiel durch den Die-Attach-Film 70 (ein Klebefilm) angebracht. Der jeweilige Prozess ist als Prozess 222 in dem in 27 gezeigten Prozessfluss 200 veranschaulicht. Die veranschaulichte Package-Komponente 72 stellt mehrere Package-Komponenten dar, wie zum Beispiel in den 24 und 25 veranschaulicht. Zu den gebondeten Package-Komponenten gehören zum Beispiel Brücken-Dies, Logik-Dies, passive Vorrichtungen , ein integrierter Spannungsregler (Integrated Voltage Regulator, IVR) und dergleichen. Die Brücken-Dies können zwei oder mehr Package-Komponenten 84 miteinander verbinden (22). Die passiven Vorrichtungen können IPDs sein, die Kondensatoren, Induktivitäten, Widerstände und/oder dergleichen enthalten können, und können Vorrichtungs-Dies oder Packages, die die Vorrichtungs-Dies enthalten, sein.
  • Als Nächstes wird, wie ebenfalls in 16 gezeigt, ein Verkapselungsmittel 74 abgeschieden und dann ausgehärtet, um Metallpfosten 68 und Package-Komponenten 72 darin zu verkapseln. Der jeweilige Prozess ist als Prozess 224 in dem in 27 gezeigten Prozessfluss 200 veranschaulicht. Das Verkapselungsmittel 74 kann eine Vergussmasse, eine Vergussunterfüllung, ein Harz, ein Epoxidharz und/oder dergleichen sein. Gemäß einigen Ausführungsformen enthält das Verkapselungsmittel 74 ein Basismaterial wie zum Beispiel ein Polymer, ein Epoxid, ein Harz oder dergleichen sowie Füllstoffpartikel in dem Basismaterial.
  • Unter Bezug auf 17 wird nach dem Abscheiden und Aushärten des Verkapselungsmittels 74 ein Planarisierungsprozess wie zum Beispiel ein CMP-Prozess oder ein mechanischer Schleifprozess durchgeführt, um überschüssiges Material zu entfernen, bis die Metallpfosten 68 und die leitfähigen Oberflächenmerkmale (wie zum Beispiel Metallpfosten) der Package-Komponenten 72 frei liegen. Die Metallpfosten 68 werden im Folgenden alternativ auch als Durchkontaktierungen (through-vias) bezeichnet.
  • 18 veranschaulicht die Bildung der Umverteilungsstruktur 75, die mehrere dielektrische Schichten wie zum Beispiel die Schichten 76 und 80 und mehrere RDLs wie zum Beispiel 78 und 82 aufweist. Der jeweilige Prozess ist als Prozess 226 in dem in 27 gezeigten Prozessfluss 200 veranschaulicht. Gemäß einigen Ausführungsformen werden alle dielektrischen Schichten und alle RDLs in der Umverteilungsstruktur 75 mittels der Verfahren gebildet, die den Verfahren zum Bilden der dielektrischen Schicht 42 und der RDLs 46 ähneln. Gemäß alternativen Ausführungsformen nimmt auch die Umverteilungsstruktur 75 ein abwechselndes Layout mit dickeren dielektrischen Schichten und dünneren dielektrischen Schichten (und den entsprechenden dickeren und dünneren Umverteilungsleitungen) an. Auf den RDLs 82 können Metallhöcker gebildet werden.
  • Unter Bezug auf 19 werden die Package-Komponenten 84 durch die Lötregionen 85 an die Umverteilungsstruktur 75 gebondet. Der jeweilige Prozess ist als Prozess 228 in dem in 27 gezeigten Prozessfluss 200 veranschaulicht. Anschließend wird eine Unterfüllung 87 abgeschieden und ausgehärtet. Die veranschaulichten Package-Komponenten 84 stellen mehrere Package-Komponenten dar, wie in den 24 und 25 gezeigt. Zu den gebondeten Package-Komponenten gehören beispielsweise Kernvorrichtungen enthaltende Packages (wie zum Beispiel System-on-Chip-Packages (SoC-Packages)), Speicher-Dies oder Speicher-Packages (wie zum Beispiel High-Bandwidth Memory (HBM)-Würfel) und dergleichen. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung enthält jedes der SoC-Packages einen einzelnen Vorrichtungs-Die oder mehrere Vorrichtungs-Dies, die miteinander zu einem System verbondet sind. Die Vorrichtungs-Dies in den SoC-Packages können Kernvorrichtungs-Dies wie zum Beispiel Central Processing Unit-Dies (CPU-Dies), Graphic Processing Unit-Dies (GPU-Dies), Application Specific Integrated Circuit-Dies (ASIC-Dies), Field Programmable Gate Array-Dies (FPGA-Dies) oder dergleichen oder Kombinationen davon enthalten. Die Speicher-Packages können gestapelte Speicher-Dies wie zum Beispiel Dynamic Random Access Memory-Dies (DRAM-Dies), Static Random Access Memory-Dies (SRAM-Dies), Magnetoresistive Random Access Memory-Dies (MRAM-Dies), Resistive Random Access Memory-Dies (RRAM-Dies) oder andere Arten von Speicher-Dies enthalten. In der gesamten Beschreibung wird die Struktur über dem Trennfilm 22 als „rekonstruierter Wafer“ 100 bezeichnet.
  • Als Nächstes wird, unter Bezug auf 20, der rekonstruierte Wafer 100 auf das Band 88 gelegt, das an dem Rahmen 90 angebracht ist. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung stehen die Package-Komponenten 84 in Kontakt mit dem Band 88. Als Nächstes wird der rekonstruierte Wafer 100 von dem Träger 20 (19) durch Projizieren von Licht auf das LTHC-Beschichtungsmaterial 22 entbondet. Der jeweilige Prozess ist als Prozess 230 in dem in 27 gezeigten Prozessfluss 200 veranschaulicht. Infolge der Belichtung (zum Beispiel durch Laser-Scannen) wird der Trennfilm 22 zersetzt, so dass der Träger 20 von der dielektrischen Pufferschicht 24 abgehoben werden kann und somit der rekonstruierte Wafer 100 von dem Träger 20 entbondet (demontiert) wird.
  • Unter Bezug auf 21 werden in der dielektrischen Pufferschicht 24 Öffnungen 92 gebildet, und somit werden RDLs 26 freigelegt. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung werden die Öffnungen 92 durch Laserbohren gebildet. Der jeweilige Prozess ist als Prozess 232 in dem in 27 gezeigten Prozessfluss 200 veranschaulicht. Auf die freiliegenden Abschnitte der RDLs 26 können Vorlötregionen (nicht gezeigt) aufgebracht werden.
  • Anschließend wird, unter weiterem Bezug auf 21, ein Vereinzelungsprozess (Die-Säge-Prozess) durchgeführt, um den rekonstruierten Wafer 100 in einzelne Packages 100' zu trennen, die einander identisch sind. Der jeweilige Prozess ist als Prozess 234 in dem in 27 gezeigten Prozessfluss 200 veranschaulicht. Die Vereinzelung kann mittels eines Sägeblattes ausgeführt werden, oder kann mittels eines Laserstrahls ausgeführt werden, um ein Vorritzen durchzuführen, so dass Rillen gebildet werden, und dann ein Sägeblatt verwendet wird, um die Rillen zu durchtrennen.
  • 22 gezeigt das Verbonden eines vereinzelten Packages 100' mit Sockets 96 und Verbindern 98 durch elektrische Verbinder 94, dergestalt, dass dass das Package 102 gebildet wird. Der jeweilige Prozess ist als Prozess 236 in dem in 27 gezeigten Prozessfluss 200 veranschaulicht. Die Sockets 96 und die Verbinder 98 können für die Strom- und Signalroutung zwischen Packages 100' und externen Vorrichtungen verwendet werden.
  • 23 gezeigt ein beispielhaftes Routungsregime und beispielhafte Layouts von dicken RDLs (wie zum Beispiel 26, 46L und 60L in 22) und dünnen RDLs (wie zum Beispiel 40 und 56 in 22). Die dünne RDL-Schicht, die als dünn-1 gekennzeichnet ist, ist eine Zusammenstellung aller dünnen RDLs und Dummy-Pads in derselben Schicht. Jede der dicken RDL-Schichten, die als dick-i und dick-2 gekennzeichnet sind, ist eine Zusammenstellung aller dicken RDLs und Dummy-Pads in derselben Schicht. Die dünne RDL-Schicht dünn-1 wird zwischen den dicken RDL-Schichten dick-i und dick-2 angeordnet, wobei die dicke RDL-Schicht dick-i höher oder niedriger als die dicke RDL-Schicht dick-2 sein kann. Gemäß einigen Ausführungsformen werden dünne RDL-Schichten, wie zum Beispiel dünn-1, hauptsächlich zum Bereitstellen einer Electromagnetic Interface-Abschirmung (EMI-Abschirmung) verwendet, um Interferenzen der Signalroutungsleitungen zwischen verschiedenen Routungsschichten, wie zum Beispiel den Schichten dick-i und dick-2, zu reduzieren. Die dünnen RDL-Schichten weisen Metallpads auf, die dafür verwendet werden, die Routungsleitungen in ihren darüberliegenden und darunterliegenden RDL-Schichten miteinander zu verbinden. Die Metallpads (wie zum Beispiel 108A) in den dünnen RDL-Schichten sind kurz, und daher werden die Metallpads in den dünnen RDL-Schichten nicht zum Zweck seitlicher Routungen verwendet. Die Dummy-Pads (wie zum Beispiel das Dummy-Pad 108B) werden in den dünnen RDL-Schichten ausgebildet und können zum Zweck der EMI-Abschirmung mit elektrischer Erde verbunden werden. Die Dummy-Pads 108 können Öffnungen 109 enthalten, um den Strukturladungseffekt zu reduzieren.
  • Die dicken RDL-Schichten enthalten Metallpads und Routungsleitungen für das seitliche Routen. Die RDLs in der dicken RDL-Schicht sind länger als die Metallpads/Leitungen in den dünnen RDL-Schichten. Die Metallpads in den dicken RDL-Schichten sind dick, und daher ist der Reihenwiderstand gering, so dass die RDLs in den dicken RDL-Schichten für den Zweck des lateralen Routens geeignet sind. Dummy-Pads (wie zum Beispiel die Dummy-Pads 106B und 110B) werden ebenfalls in dicken RDL-Schichten gebildet, um die EMI-Abschirmung zwischen benachbarten RDLs weiter zu verbessern. Die Dummy-Pads 106B und 108B können zum Zweck der EMI-Abschirmung elektrisch geerdet werden. Die Dummy-Pads 106B und 108B können auch Öffnungen 109 enthalten, um den Strukturladungseffekt zu reduzieren.
  • Gemäß einigen Ausführungsformen ist unter der Annahme, dass die durchschnittliche Länge der RDLs in der dicken RDL-Schicht L1 ist und die durchschnittliche Länge der RDLs in den dünnen RDL-Schichten L2 ist, das Verhältnis L1/L2 größer als 1,0, und kann größer als etwa 50.000 sein. Das Verhältnis L1/L2 kann auch im Bereich zwischen etwa 1 und etwa 1.000 liegen. Außerdem können alle RDL-Leitungen und Pads in den dünnen RDL-Schichten eine maximale Länge von etwa 300.000 µm (300 mm) haben. Andererseits sind wenigstens einige, und eventuell alle, RDLs in den dicken RDL-Schichten länger als die maximale Länge der RDLs in den dünnen RDLs. Die Länge der RDLs in den dicken RDL-Schichten kann 2-, 5-, 10- oder 100-mal länger sein als die maximale Länge der RDLs in den dünnen RDLs. Dementsprechend sind alle langen seitlichen Routungen (zum Beispiel mit Distanzen von mehr als etwa 300.000 µm (300 mm)) in den dicken RDLs angeordnet. Die langen RDLs 106A' und 108A' sind ebenfalls veranschaulicht, um die langen Routungsleitungen zu veranschaulichen, die durch die Dummy-Metallpads 106B bzw. 108B voneinander abgeschirmt sind.
  • 23 veranschaulicht ein beispielhaftes Signal-/Strom-Routungsregime. Ein Signal oder Strom wird über eine lange Distanz seitlich durch die RDL 106A (in der dicken RDL dick-1) geleitet und wird dann über eine Durchkontaktierung (nicht gezeigt) zu dem Metallpad 108A in der dünnen RDL-Schicht dünn-1 geleitet. Das Signal oder der Strom wird dann in der dicken RDL-Schicht dick-2 durch eine weitere Durchkontaktierung (nicht abgebildet) zu der RDL 110A in der dünnen RDL-Schicht dick-2 geleitet. Das Metallpad 108A wird für die Verbindung zwischen den RDL-Leitungen 106A und 110A verwendet und wird nicht zum Zweck der seitliche Routung verwendet. Die RDL 110A in der dicken RDL-Schicht dick-2 kann ebenfalls lang sein.
  • Das in den 22 und 23 gezeigte Routungsregime kann zur Bildung von Hochgeschwindigkeits-Übertragungsleitungen (wie zum Beispiel Differentialübertragungsleitungen) verwendet werden, und kann für große Packages verwendet werden, in denen die Übertragungsleitungen lang sind und somit der Einfügeverlust hoch ist. Um den Einfügeverlust zu verringern, werden die Leitungsbreiten der Übertragungsleitungen in den dicken RDLs vorzugsweise vergrößert (zum Beispiel auf mehr als etwa 15 µm oder etwa 20 µm), so dass der Widerstand der Übertragungsleitungen verringert werden kann. Die Zunahme der Breite der Übertragungsleitungen führt jedoch dazu, dass die Impedanz der Übertragungsleitungen nachteilig reduziert wird, was zu einer Fehlanpassung der Impedanzwerte zwischen verschiedenen Teilen des Packages führt. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird die Höhe H1 (22) zwischen der Übertragungsleitung und einer der benachbarten dünnen RDL-Schichten (EMI-Abschirmung) erhöht, so dass bei einer Erhöhung der Leitungsbreite der Übertragungsleitungen in den dicken RDL-Schichten die Impedanz nicht verringert wird und auf einem gewünschten Wert (zum Beispiel 100 Ohm) gehalten werden kann. Daher reduziert das Abwechseln von dickeren dielektrischen Schichten und dünneren dielektrischen Schichten nicht nur den Einfügeverlust der langen horizontalen Übertragungsleitungen, sondern gleicht auch die Anforderung des Beibehaltens der Impedanz der Übertragungsleitungen aus.
  • 24 veranschaulicht ein Package 102 gemäß einigen Ausführungsformen, wobei einige weitere Details nicht gezeigt sind, die in 22 veranschaulicht sind. Gemäß einigen Ausführungsformen weisen die gebondeten Package-Komponenten 84 die SoC-Packages 84A und 84C und den HBM 84B auf. Die Package-Komponenten 72A können Brücken-Dies sein, die zur Verbindung der Package-Komponenten 84A und 84B verwendet und zur Verbindung der Package-Komponenten 84B und 84C miteinander verwendet werden. Der IVR-Die 72B und die IPD 72C sind ebenfalls veranschaulicht.
  • 25 veranschaulicht das Package 102 gemäß einer alternativen Ausführungsform. In diesen Ausführungsformen sind mehrere Gruppen von Package-Komponenten 84 veranschaulicht, die jeweils durch die Interconnect-Struktur 75 und die Brücken-Dies in den Package-Komponenten 72 miteinander verbunden werden können.
  • 26 veranschaulicht eine vergrößerte Ansicht der Region 97 in 22, die einen Teil der dickeren dielektrischen Schicht 38, einen Teil der dünneren dielektrischen Schicht 42 und einen Teil der RDL 40 veranschaulicht. Wie oben erwähnt, kann die dielektrische Schicht 38 Basismaterial 38A, wie zum Beispiel ein Epoxid, ein Harz, ein Polymer oder dergleichen, und kugelförmige Partikel 38B enthalten. Aufgrund des Planarisierungsprozesses können die oberen Teile einiger kugelförmiger Partikel 38B entfernt werden, um Teilpartikel zu bilden, die planare Oberseiten haben, die mit der planaren Oberseite des Basismaterials 38A koplanar sind. Die Unterseite der dielektrischen Schicht 42 berührt die planaren Oberseiten der Teilpartikel 38B und des Basismaterials 38A. Die dielektrische Schicht 42 hingegen kann aus einem homogenen Material gebildet sein und braucht keine Partikel zu enthalten.
  • In den oben veranschaulichten Ausführungsformen werden einige Prozesse und Merkmale gemäß einigen Ausführungsformen der vorliegenden Offenbarung besprochen, um ein dreidimensionales Package (3D-Package) zu bilden. Andere Merkmale und Prozesse können ebenfalls enthalten sein. So können zum Beispiel Teststrukturen enthalten sein, die bei Verifizierungstests der 3D-Verkapselung oder der 3DIC-Vorrichtungen helfen. Die Teststrukturen können zum Beispiel Testpads aufweisen, die in einer Umverteilungsschicht oder auf einem Substrat ausgebildet sind, was das Testen der 3D-Verkapselung oder der 3DIC, die Verwendung von Sonden und/oder Sondenkarten und dergleichen ermöglicht. Die Verifizierungstests können sowohl an Zwischenstrukturen als auch an der fertigen Struktur ausgeführt werden. Darüber hinaus können die im vorliegenden Text offenbarten Strukturen und Verfahren in Verbindung mit Testmethodologien verwendet werden, die eine Zwischenverifizierung bekannter guter Dies umfassen, um die Produktionsausbeute zu erhöhen und die Kosten zu senken.
  • Die Ausführungsformen der vorliegenden Offenbarung zeichnen sich durch einige vorteilhafte Merkmale aus. Durch die Reduzierung der Dicke der dünnen dielektrischen Schichten und der dünnen RDL-Schichten kann die Gesamtzahl der RDL-Schichten (einschließlich dicker RDLs und dünner RDL-Schichten) erhöht werden, und die Routungsfähigkeit kann verbessert werden. Das Verziehen des resultierenden Package und des rekonstruierten Wafers wird jedoch nicht erhöht, da die Gesamtdicke aller dielektrischen Schichten nicht erhöht wird. Die Produktionsausbeute des entsprechenden Prozesses ist hoch, da die Funktion der Routungsschichten vor dem Bonden der Vorrichtungs-Dies getestet werden kann.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst ein Verfahren: Bilden mehrerer dielektrischer Schichten, was das Bilden mehrerer erster dielektrischer Schichten mit ersten Dicken umfasst; Bilden mehrerer zweiter dielektrischer Schichten, die zweite Dicken aufweisen, die kleiner sind als die ersten Dicken, wobei die mehreren ersten dielektrischen Schichten und die mehreren zweiten dielektrischen Schichten abwechselnd angeordnet sind; und Bilden mehrerer Umverteilungsleitungen, die verbunden sind, um einen leitfähigen Pfad zu bilden, wobei das Bilden der mehreren Umverteilungsleitungen das Bilden mehrerer erster Umverteilungsleitungen umfasst, die sich jeweils in einer der mehreren ersten dielektrischen Schichten befinden; und Bilden mehrerer zweiter Umverteilungsleitungen, die sich jeweils in einer der mehreren zweiten dielektrischen Schichten befinden. In einer Ausführungsform sind die mehreren ersten dielektrischen Schichten aus Vergussmassen gebildet, und die mehreren zweiten dielektrischen Schichten sind aus lichtempfindlichen Polymeren gebildet. In einer Ausführungsform umfasst das Verfahren des Weiteren das Bilden mehrerer Durchkontaktierungen, und das Verfahren umfasst: Abscheiden einer der mehreren ersten dielektrischen Schichten, um eine der mehreren Durchkontaktierungen einzubetten; und Ausführen eines Planarisierungsprozesses auf der einen der mehreren ersten dielektrischen Schichten und der einen der mehreren Durchkontaktierungen. In einer Ausführungsform umfasst das Verfahren des Weiteren das Bilden mehrerer Durchkontaktierungen, jede in einer der mehreren ersten dielektrischen Schichten, wobei jede der mehreren Durchkontaktierungen und eine jeweilige darunter liegende der mehreren ersten Umverteilungsleitungen plattiert werden und dabei eine selbe Metallkeimschicht gemeinsam nutzen. In einer Ausführungsform umfasst das Verfahren des Weiteren: Bilden eines Metallpads über einer oberen dielektrischen Schicht in den mehreren dielektrischen Schichten; Bilden eines Metallpfostens über und in Kontakt mit dem Metallpad; Anbringen eines Vorrichtungs-Dies an der oberen dielektrischen Schicht; und Verkapseln des Metalls. In einer Ausführungsform sind die Verhältnisse der ersten Dicken zu den zweiten Dicken größer als etwa 1,5. In einer Ausführungsform haben die mehreren ersten Umverteilungsleitungen dritte Dicken, und die mehreren zweiten Umverteilungsleitungen haben vierte Dicken, die kleiner als die dritten Dicken sind. In einer Ausführungsform umfasst jede der mehreren ersten dielektrischen Schichten ein Basismaterial und Füllstoffpartikel in dem Basismaterial, und jede der mehreren zweiten dielektrischen Schichten ist aus einem homogenen Material gebildet.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst ein Verfahren: Bilden mehrerer Polymerschichten; Bilden mehrerer Vergussmassenschichten, wobei die mehreren Polymerschichten und die mehreren Polymerschichten abwechselnd angeordnet sind, und wobei jede der mehreren Vergussmassenschichten durch Prozesse gebildet wird, die das Abscheiden einer Vergussmasse umfassen; und Durchführen eines Planarisierungsprozesses, um eine Oberseite der Vergussmasse zu nivellieren; Bilden mehrerer erster Umverteilungsschichten, jede in einer der mehreren Polymerschichten, wobei die mehreren ersten Umverteilungsschichten elektromagnetische Abschirmungsschichten sind; und Bilden mehrerer zweiter Umverteilungsschichten, jede in einer der mehreren Vergussmassenschichten, wobei die mehreren zweiten Umverteilungsschichten horizontale Routungsschichten sind. In einer Ausführungsform ist eine der mehreren Vergussmassenschichten dicker als sowohl eine erste Polymerschicht als auch eine zweite Polymerschicht in den mehreren Polymerschichten, wobei die erste Polymerschicht über, und in Kontakt mit, der einen der mehreren Vergussmassenschichten liegt und die zweite Polymerschicht unter, und in Kontakt mit, der einen der mehreren Vergussmassenschichten liegt. In einer Ausführungsform werden die mehreren Polymerschichten nicht durch Planarisierungsprozesse planarisiert. In einer Ausführungsform umfasst das Package des Weiteren das Bilden mehrerer Durchkontaktierungen, jede in einer der mehreren Vergussmassenschichten, wobei jede der mehreren Durchkontaktierungen und eine entsprechende darunterliegende Umverteilungsleitung in separaten Plattierungsprozessen gebildet werden. In einer Ausführungsform wird jede der mehreren Durchkontaktierungen durch einen entsprechenden Planarisierungsprozess planarisiert. In einer Ausführungsform werden jede der mehreren Durchkontaktierungen und eine entsprechende darunterliegende der mehreren zweiten Umverteilungsschichten durch gemeinsame Nutzung einer selben Metallkeimschicht gebildet.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst ein Package: mehrere Polymerschichten, wobei die mehreren Polymerschichten erste Dicken aufweisen; mehrere Vergussmassenschichten, wobei die mehreren Polymerschichten und die mehreren Vergussmassenschichten abwechselnd angeordnet sind, und wobei die mehreren Vergussmassenschichten zweite Dicken aufweisen, die größer als die ersten Dicken sind; mehrere erste Umverteilungsschichten, jede in einer der mehreren Polymerschichten, wobei die mehreren ersten Umverteilungsschichten elektromagnetische Abschirmungsschichten sind; und mehrere zweite Umverteilungsschichten, jede in einer der mehreren Vergussmassenschichten, wobei die mehreren zweiten Umverteilungsschichten horizontale Routungsschichten sind. In einer Ausführungsform sind die mehreren ersten Umverteilungsschichten dünner als die mehreren zweiten Umverteilungsschichten. In einer Ausführungsform umfassen die mehreren ersten Umverteilungsschichten erste Umverteilungsleitungen mit einer maximalen Länge, und die mehreren zweiten Umverteilungsschichten umfassen zweite Umverteilungsleitungen, die länger als die maximale Länge sind. In einer Ausführungsform haben die mehreren ersten Umverteilungsschichten dritte Dicken, und die mehreren zweiten Umverteilungsschichten haben vierte Dicken, die größer als die dritten Dicken sind. In einer Ausführungsform sind die Verhältnisse der zweiten Dicken zu den ersten Dicken größer als etwa 1,5. In einer Ausführungsform umfasst jede der mehreren Vergussmassenschichten ein Basismaterial und Füllstoffpartikel in dem Basismaterial, und die mehreren Polymerschichten sind aus homogenen Materialien gebildet.
  • Das oben Dargelegte umreißt Merkmale verschiedener Ausführungsformen, so dass der Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Dem Fachmann ist klar, dass er die vorliegende Offenbarung ohne Weiteres als Basis für das Entwerfen oder Modifizieren anderer Prozesse und Strukturen verwenden kann, um die gleichen Zwecke und/oder die gleichen Vorteile wie bei den im vorliegenden Text vorgestellten Ausführungsformen zu erreichen. Dem Fachmann sollte auch klar sein, dass solche äquivalenten Bauformen nicht das Wesen und den Schutzumfang der vorliegenden Offenbarung verlassen, und dass er verschiedene Änderungen, Substituierungen und Modifizierungen an der vorliegenden Erfindung vornehmen kann, ohne vom Wesen und Schutzumfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 16656642 [0001]

Claims (20)

  1. Verfahren, das umfasst: Bilden mehrerer dielektrischer Schichten, was umfasst: Bilden mehrerer erster dielektrischer Schichten, die erste Dicken aufweisen; Bilden mehrerer zweiter dielektrischer Schichten, die zweite Dicken aufweisen, die kleiner sind als die ersten Dicken, wobei die mehreren ersten dielektrischen Schichten und die mehreren zweiten dielektrischen Schichten abwechselnd angeordnet sind; und Bilden mehrerer Umverteilungsleitungen, die verbunden sind, um einen leitfähigen Pfad zu bilden, wobei das Bilden der mehreren Umverteilungsleitungen umfasst: Bilden mehrerer erster Umverteilungsleitungen, von denen sich jede in einer der mehreren ersten dielektrischen Schichten befindet; und Bilden mehrerer zweiter Umverteilungsleitungen, die sich jeweils in einer der mehreren zweiten dielektrischen Schichten befinden.
  2. Verfahren nach Anspruch 1, wobei die mehreren ersten dielektrischen Schichten aus Vergussmassen gebildet sind, und die mehreren zweiten dielektrischen Schichten sind aus lichtempfindlichen Polymeren gebildet sind.
  3. Verfahren nach Anspruch 1 oder 2, das des Weiteren das Bilden mehrerer Durchkontaktierungen umfasst, und wobei das Verfahren umfasst: Abscheiden einer der mehreren ersten dielektrischen Schichten, um eine der mehreren Durchkontaktierungen einzubetten; und Ausführen eines Planarisierungsprozesses auf der einen der mehreren ersten dielektrischen Schichten und der einen der mehreren Durchkontaktierungen.
  4. Verfahren nach einem der vorangehenden Ansprüche, das des Weiteren das Bilden mehrerer Durchkontaktierungen umfasst, jede in einer der mehreren ersten dielektrischen Schichten, wobei jede der mehreren Durchkontaktierungen und eine jeweilige darunterliegende der mehreren ersten Umverteilungsleitungen plattiert werden und dabei eine selbe Metallkeimschicht gemeinsam nutzen.
  5. Verfahren nach einem der vorangehenden Ansprüche, das des Weiteren umfasst: Bilden eines Metallpads über einer oberen dielektrischen Schicht in den mehreren dielektrischen Schichten; Bilden eines Metallpfostens über und in Kontakt mit dem Metallpad; Anbringen eines Vorrichtungs-Dies an der oberen dielektrischen Schicht; und Verkapseln des Metallpads, des Metallpfostens und des Vorrichtungs-Dies in einem Verkapselungsmittel.
  6. Verfahren nach einem der vorangehenden Ansprüche, wobei die Verhältnisse der ersten Dicken zu den zweiten Dicken größer als etwa 1,5 sind.
  7. Verfahren nach einem der vorangehenden Ansprüche, wobei die mehreren ersten Umverteilungsleitungen dritte Dicken haben, und die mehreren zweiten Umverteilungsleitungen vierte Dicken haben, die kleiner als die dritten Dicken sind.
  8. Verfahren nach einem der vorangehenden Ansprüche, wobei jede der mehreren ersten dielektrischen Schichten ein Basismaterial und Füllstoffpartikel in dem Basismaterial umfasst, und jede der mehreren zweiten dielektrischen Schichten aus einem homogenen Material gebildet ist.
  9. Verfahren, das umfasst: Bilden mehrerer Polymerschichten; Bilden mehrerer Vergussmassenschichten, wobei die mehreren Polymerschichten und die mehreren Vergussmassenschichten abwechselnd angeordnet sind, und wobei jede der mehreren Vergussmassenschichten durch Prozesse gebildet wird, die umfassen: Abscheiden einer Vergussmasse; und Durchführen eines Planarisierungsprozesses, um eine Oberseite der Vergussmasse zu nivellieren; Bilden mehrerer erster Umverteilungsschichten, jede in einer der mehreren Polymerschichten, wobei die mehreren ersten Umverteilungsschichten elektromagnetische Abschirmungsschichten sind; und Bilden mehrerer zweiter Umverteilungsschichten, jede in einer der mehreren Vergussmassenschichten, wobei die mehreren zweiten Umverteilungsschichten horizontale Routungsschichten sind.
  10. Verfahren nach Anspruch 9, wobei eine der mehreren Vergussmassenschichten dicker als sowohl eine erste Polymerschicht als auch eine zweite Polymerschicht in den mehreren Polymerschichten ist, wobei die erste Polymerschicht über, und in Kontakt mit, der einen der mehreren Vergussmassenschichten liegt und die zweite Polymerschicht unter, und in Kontakt mit, der einen der mehreren Vergussmassenschichten liegt.
  11. Verfahren nach Anspruch 9 oder 10, wobei die mehreren Polymerschichten nicht durch Planarisierungsprozesse planarisiert werden.
  12. Verfahren nach einem der vorangehenden Ansprüche 9 bis 11, das des Weiteren das Bilden mehrerer Durchkontaktierungen umfasst, jede in einer der mehreren Vergussmassenschichten, wobei jede der mehreren Durchkontaktierungen und eine entsprechende darunterliegende Umverteilungsleitung in getrennten Plattierungsprozessen gebildet werden.
  13. Verfahren nach Anspruch 12, wobei jede der mehreren Durchkontaktierungen durch einen entsprechenden Planarisierungsprozess planarisiert wird.
  14. Verfahren nach Anspruch 12 oder 13, wobei jede jede der mehreren Durchkontaktierungen und eine entsprechende darunterliegende der mehreren zweiten Umverteilungsschichten durch gemeinsame Nutzung einer selben Metallkeimschicht gebildet werden.
  15. Package, das umfasst: mehrere Polymerschichten, wobei die mehreren Polymerschichten erste Dicken aufweisen; mehrere Vergussmassenschichten, wobei die mehreren Polymerschichten und die mehreren Vergussmassenschichten abwechselnd angeordnet sind, und wobei die mehreren Vergussmassenschichten zweite Dicken aufweisen, die größer als die ersten Dicken sind; mehrere erste Umverteilungsschichten, jede in einer der mehreren Polymerschichten, wobei die mehreren ersten Umverteilungsschichten elektromagnetische Abschirmungsschichten sind; und mehrere zweite Umverteilungsschichten, jede in einer der mehreren Vergussmassenschichten, wobei die mehreren zweiten Umverteilungsschichten horizontale Routungsschichten sind.
  16. Package nach Anspruch 15, wobei die mehreren ersten Umverteilungsschichten dünner sind als die mehreren zweiten Umverteilungsschichten.
  17. Package nach Anspruch 15 oder 16, wobei die mehreren ersten Umverteilungsschichten erste Umverteilungsleitungen mit einer maximalen Länge umfassen, und die mehreren zweiten Umverteilungsschichten zweite Umverteilungsleitungen umfassen, die länger als die maximale Länge sind.
  18. Package nach einem der vorangehenden Ansprüche 15 bis 17, wobei die mehreren ersten Umverteilungsleitungen dritte Dicken haben, und die mehreren zweiten Umverteilungsleitungen vierte Dicken haben, die kleiner als die dritten Dicken sind.
  19. Package nach einem der vorangehenden Ansprüche 15 bis 18, wobei die Verhältnisse der zweiten Dicken zu den ersten Dicken größer als etwa 1,5 sind.
  20. Package nach einem der vorangehenden Ansprüche 15 bis 19, wobei jede der mehreren Vergussmassenschichten ein Basismaterial und Füllstoffpartikel in dem Basismaterial umfasst, und die mehreren Polymerschichten aus homogenen Materialien gebildet sind.
DE102020117547.7A 2020-06-23 2020-07-03 Packages mit abwechselnd gestapelten dicken rdls und dünnen rdls Pending DE102020117547A1 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/909,517 2020-06-23
US16/909,517 US11508665B2 (en) 2020-06-23 2020-06-23 Packages with thick RDLs and thin RDLs stacked alternatingly

Publications (1)

Publication Number Publication Date
DE102020117547A1 true DE102020117547A1 (de) 2021-12-23

Family

ID=77995016

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102020117547.7A Pending DE102020117547A1 (de) 2020-06-23 2020-07-03 Packages mit abwechselnd gestapelten dicken rdls und dünnen rdls

Country Status (5)

Country Link
US (2) US11508665B2 (de)
KR (1) KR102470488B1 (de)
CN (1) CN113496899B (de)
DE (1) DE102020117547A1 (de)
TW (1) TWI758072B (de)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10361122B1 (en) * 2018-04-20 2019-07-23 Taiwan Semiconductor Manufacturing Company, Ltd. Processes for reducing leakage and improving adhesion
US11508665B2 (en) 2020-06-23 2022-11-22 Taiwan Semiconductor Manufacturing Co., Ltd. Packages with thick RDLs and thin RDLs stacked alternatingly
KR20220158123A (ko) * 2021-05-20 2022-11-30 삼성전자주식회사 반도체 패키지 및 반도체 패키지의 제조방법
CN114784486B (zh) * 2022-06-17 2022-08-23 威海市泓淋电力技术股份有限公司 电磁屏蔽封装结构及其制造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102016114986A1 (de) 2016-02-10 2017-08-10 Taiwan Semiconductor Manufacturing Company, Ltd. Fingerabdrucksensor-pixelanordnung und verfahren zu deren herstellung
DE102019118466A1 (de) 2018-11-30 2020-06-04 Taiwan Semiconductor Manufacturing Company, Ltd. Halbleitervorrichtung und herstellungsverfahren

Family Cites Families (53)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US1101147A (en) 1913-03-22 1914-06-23 Thomas F Sawyer Admission-valve.
US6495917B1 (en) * 2000-03-17 2002-12-17 International Business Machines Corporation Method and structure of column interconnect
US7309628B2 (en) * 2004-11-15 2007-12-18 Omar Zia Method of forming a semiconductor device
JP4319976B2 (ja) * 2004-12-27 2009-08-26 日本シイエムケイ株式会社 多層プリント配線板及びその製造方法
US8084863B2 (en) * 2005-03-23 2011-12-27 Endicott Interconnect Technologies, Inc. Circuitized substrate with continuous thermoplastic support film dielectric layers
US20090258161A1 (en) * 2008-04-10 2009-10-15 Japp Robert M Circuitized substrate with P-aramid dielectric layers and method of making same
JP5188947B2 (ja) 2008-12-12 2013-04-24 新光電気工業株式会社 多層配線基板の製造方法
US8604405B2 (en) * 2009-03-31 2013-12-10 Taiwan Semiconductor Manufacturing Company, Ltd. Backside illuminated image sensor device with refractive index dependent layer thicknesses and method of forming the same
US8278752B2 (en) * 2009-12-23 2012-10-02 Intel Corporation Microelectronic package and method for a compression-based mid-level interconnect
US9177926B2 (en) 2011-12-30 2015-11-03 Deca Technologies Inc Semiconductor device and method comprising thickened redistribution layers
US10204879B2 (en) 2011-01-21 2019-02-12 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming wafer-level interconnect structures with advanced dielectric characteristics
US8884400B2 (en) * 2012-12-27 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Capacitor in Post-Passivation structures and methods of forming the same
JP6247032B2 (ja) * 2013-07-01 2017-12-13 新光電気工業株式会社 配線基板、半導体装置及び配線基板の製造方法
DE102013114986B3 (de) 2013-12-30 2015-02-19 Valmet Automotive Oy Doppelkegelgetriebeeinrichtung
TWI747805B (zh) * 2014-10-08 2021-12-01 日商索尼半導體解決方案公司 攝像裝置及製造方法、以及電子機器
JP6473595B2 (ja) * 2014-10-10 2019-02-20 イビデン株式会社 多層配線板及びその製造方法
US9431351B2 (en) * 2014-10-17 2016-08-30 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor package and manufacturing method of the same
US20160329299A1 (en) 2015-05-05 2016-11-10 Mediatek Inc. Fan-out package structure including antenna
US9728447B2 (en) * 2015-11-16 2017-08-08 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-barrier deposition for air gap formation
US9972603B2 (en) * 2015-12-29 2018-05-15 Taiwan Semiconductor Manufacturing Co., Ltd. Seal-ring structure for stacking integrated circuits
US10000373B2 (en) * 2016-01-27 2018-06-19 Taiwan Semiconductor Manufacturing Co., Ltd. Nano-electromechanical system (NEMS) device structure and method for forming the same
US10032713B2 (en) * 2016-01-27 2018-07-24 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and method for forming the same
US9966427B2 (en) * 2016-05-13 2018-05-08 Taiwan Semiconductor Manufacturing Co., Ltd. Metal-insulator-metal (MIM) capacitor with an electrode scheme for improved manufacturability and reliability
JP6810617B2 (ja) * 2017-01-16 2021-01-06 富士通インターコネクトテクノロジーズ株式会社 回路基板、回路基板の製造方法及び電子装置
US10854568B2 (en) 2017-04-07 2020-12-01 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with Si-substrate-free interposer and method forming same
US10522449B2 (en) 2017-04-10 2019-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with Si-substrate-free interposer and method forming same
US10319635B2 (en) * 2017-05-25 2019-06-11 Sandisk Technologies Llc Interconnect structure containing a metal slilicide hydrogen diffusion barrier and method of making thereof
JP2019041041A (ja) 2017-08-28 2019-03-14 新光電気工業株式会社 配線基板、半導体装置、配線基板の製造方法及び半導体装置の製造方法
US10290571B2 (en) 2017-09-18 2019-05-14 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with si-substrate-free interposer and method forming same
US11101209B2 (en) 2017-09-29 2021-08-24 Taiwan Semiconductor Manufacturing Company, Ltd. Redistribution structures in semiconductor packages and methods of forming same
US10515908B2 (en) * 2017-10-31 2019-12-24 Taiwan Semiconductor Manufacturing Co., Ltd. Seal ring for bonded dies
US10784203B2 (en) * 2017-11-15 2020-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and method
US10424550B2 (en) 2017-12-19 2019-09-24 National Chung Shan Institute Of Science And Technology Multi-band antenna package structure, manufacturing method thereof and communication device
US10510645B2 (en) 2018-04-30 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Planarizing RDLs in RDL-first processes through CMP process
US10629592B2 (en) * 2018-05-25 2020-04-21 Taiwan Semiconductor Manufacturing Co., Ltd. Through silicon via design for stacking integrated circuits
US11011447B2 (en) * 2018-08-14 2021-05-18 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor package and method for forming the same
US10790162B2 (en) * 2018-09-27 2020-09-29 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit package and method
US10867793B2 (en) * 2018-10-30 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and method of fabricating the same
US10879199B2 (en) * 2018-10-30 2020-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing semiconductor package
US11282761B2 (en) * 2018-11-29 2022-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages and methods of manufacturing the same
US11011451B2 (en) * 2018-12-05 2021-05-18 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit package and method
US11538735B2 (en) * 2018-12-26 2022-12-27 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming integrated circuit packages with mechanical braces
US11183487B2 (en) * 2018-12-26 2021-11-23 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit package and method
US11532867B2 (en) * 2018-12-28 2022-12-20 Taiwan Semiconductor Manufacturing Company, Ltd. Heterogeneous antenna in fan-out package
US10978382B2 (en) * 2019-01-30 2021-04-13 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit package and method
US11737208B2 (en) * 2019-02-06 2023-08-22 Intel Corporation Microelectronic assemblies having conductive structures with different thicknesses
KR102593562B1 (ko) * 2019-02-15 2023-10-25 삼성전자주식회사 재배선 기판, 이의 제조 방법, 및 이를 포함하는 반도체 패키지
US11195788B2 (en) * 2019-10-18 2021-12-07 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid dielectric scheme in packages
US11322471B2 (en) * 2019-11-12 2022-05-03 Advanced Semiconductor Engineering, Inc. Semiconductor package structures, semiconductor device packages and methods of manufacturing the same
US11310907B2 (en) * 2019-11-27 2022-04-19 Intel Corporation Microelectronic package with substrate-integrated components
US11107771B2 (en) * 2019-12-26 2021-08-31 Taiwan Semiconductor Manufacturing Company, Ltd. Segregated power and ground design for yield improvement
US11508665B2 (en) * 2020-06-23 2022-11-22 Taiwan Semiconductor Manufacturing Co., Ltd. Packages with thick RDLs and thin RDLs stacked alternatingly
KR20220027333A (ko) * 2020-08-26 2022-03-08 삼성전자주식회사 반도체 패키지 및 이의 제조 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102016114986A1 (de) 2016-02-10 2017-08-10 Taiwan Semiconductor Manufacturing Company, Ltd. Fingerabdrucksensor-pixelanordnung und verfahren zu deren herstellung
DE102019118466A1 (de) 2018-11-30 2020-06-04 Taiwan Semiconductor Manufacturing Company, Ltd. Halbleitervorrichtung und herstellungsverfahren

Also Published As

Publication number Publication date
US20220359403A1 (en) 2022-11-10
KR102470488B1 (ko) 2022-11-23
US12057405B2 (en) 2024-08-06
KR20210158287A (ko) 2021-12-30
CN113496899A (zh) 2021-10-12
TW202201578A (zh) 2022-01-01
US11508665B2 (en) 2022-11-22
CN113496899B (zh) 2024-08-23
US20210398905A1 (en) 2021-12-23
TWI758072B (zh) 2022-03-11

Similar Documents

Publication Publication Date Title
DE102016100270B4 (de) Bondstrukturen und verfahren zu ihrer herstellung
DE102020117547A1 (de) Packages mit abwechselnd gestapelten dicken rdls und dünnen rdls
DE102015105981B4 (de) Gehäuse und Verfahren zum Bilden von Gehäusen
DE112010004204B4 (de) Koaxiale Silizium-Durchkontaktierung und Herstellungsverfahren
DE102013018192B4 (de) Vergrabene, für Entkopplungskondensatoren verwendete TSV
DE102019130567A1 (de) Package mit brücken-die zum verbinden und verfahren zu dessen herstellung
DE10319538B4 (de) Halbleitervorrichtung und Verfahren zur Herstellung einer Halbleitereinrichtung
DE102011056315B4 (de) Halbleiterbauelement und Verfahren zu dessen Herstellung
DE102019103952A1 (de) Kreuzwafer-RDLs in konstruierten Wafern
DE102015113085A1 (de) Umverteilungsleitungen mit gestapelten Durchkontaktierungen
DE102019128460A1 (de) Halbleiterpackages und verfahren für deren herstellung
DE102020100946B4 (de) Getrenntes strom- und erdungsdesign zur ertragsverbesserung
DE10234208A1 (de) Waferlevel-Stapelchippackung und Herstellungsverfahren hierfür
DE102018111574A1 (de) Ausrichten von kontaktierhügeln in einem fan-out-häusungsprozes
DE102018110866A1 (de) Ausrichtungsmarke mit Gitterstrukturen und Verfahren zum Ausbilden von dieser
DE102018106672A1 (de) LTHC als Ladungssperre beim Info-Package-Ausbilden
DE102014100564A1 (de) Halbleitervorrichtungen und Verfahren zu ihrer Herstellung
DE102019128619A1 (de) Halbleitervorrichtung und verfahren zu ihrer herstellung
DE102020108542A1 (de) Verstärkungs-package unter verwendung von verstärkungs-patches
DE102019114212A1 (de) Verfahren zum Herstellen einer Umverteilungsschaltkreisstruktur
DE102020119181A1 (de) Halbleiterpackages und verfahren zu deren herstellung
DE102021104194A1 (de) Mehrhöckerverbindung zu einer interconnect-struktur und verfahren zu ihrer herstellung
DE102018126129A1 (de) Verfahren zum Bilden von Umverteilungsleitungen, und darauf gebildeter Aufbau
DE102021112657A1 (de) Packungen mit mehreren eingekapselten Substratblöcken
DE102021113405A1 (de) Packagestruktur

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication