KR20220027333A - 반도체 패키지 및 이의 제조 방법 - Google Patents

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KR20220027333A
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redistribution
insulating layer
substrate
layer
redistribution insulating
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송인형
석경림
장재권
최원경
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삼성전자주식회사
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    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13139—Silver [Ag] as principal constituent
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    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
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    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1076—Shape of the containers
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    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3675—Cooling facilitated by shape of device characterised by the shape of the housing
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    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3737—Organic materials with or without a thermoconductive filler
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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Abstract

본 발명은 반도체 패키지 및 이의 제조 방법을 제공한다. 이 반도체 패키지는, 제 1 재배선 기판 상의 제 1 반도체 장치; 상기 제 1 반도체 장치와 상기 제 1 재배선 기판을 덮는 제 1 몰드막; 및 상기 제 1 몰드막 상에 배치되며 상기 제 1 몰드막의 상부면을 노출시키는 제 1 개구부를 가지는 제 2 재배선 기판을 포함하며, 상기 제 1 개구부에 의해 노출되는 상기 제 2 재배선 기판의 측벽은 계단 구조를 가진다.

Description

반도체 패키지 및 이의 제조 방법{Semiconductor package and method of fabricating the same}
본 발명은 반도체 패키지 및 이의 제조 방법에 관한 것이다.
반도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 통상적으로 반도체 패키지는 인쇄회로기판(PCB) 상에 반도체 다이를 실장하고 본딩 와이어 내지 범프를 이용하여 이들을 전기적으로 연결하는 것이 일반적이다. 전자 산업의 발달로 반도체 패키지의 신뢰성 및 내구성 향상을 위한 다양한 연구가 진행되고 있다.
본 발명이 해결하고자 하는 과제는 신뢰성이 향상된 반도체 패키지를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 공정을 단순화시킬 수 있는 반도체 패키지의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위한 본 발명의 실시예들에 따른 반도체 패키지는, 제 1 재배선 기판 상의 제 1 반도체 장치; 상기 제 1 반도체 장치와 상기 제 1 재배선 기판을 덮는 제 1 몰드막; 및 상기 제 1 몰드막 상에 배치되며 상기 제 1 몰드막의 상부면을 노출시키는 제 1 개구부를 가지는 제 2 재배선 기판을 포함하며, 상기 제 1 개구부에 의해 노출되는 상기 제 2 재배선 기판의 측벽은 계단 구조를 가진다.
본 발명의 일 양태에 따른 반도체 패키지는, 제 1 재배선 기판 상의 제 1 반도체 장치; 상기 제 1 반도체 장치와 상기 제 1 재배선 기판을 덮는 제 1 몰드막; 상기 제 1 몰드막 상에 배치되며 상기 제 1 몰드막의 상부면을 노출시키는 제 1 개구부를 가지는 제 2 재배선 기판; 및 상기 제 1 몰드막을 관통하여 상기 제 1 재배선 기판과 상기 제 2 재배선 기판을 전기적으로 연결시키는 도전 기둥을 포함하되, 상기 제 2 재배선 기판은: 상기 제 1 몰드막과 접하며, 제 1 측벽을 가지는 제 1 재배선 절연막; 상기 제 1 재배선 절연막 상에 배치되며, 상기 제 1 측벽과 이격되는 제 2 측벽을 가지되, 상기 제 1 재배선 절연막의 상부면을 일부 노출시키는 제 2 재배선 절연막; 및 상기 제 1 재배선 절연막과 상기 제 2 재배선 절연막 사이에 위치하며 상기 제 1 재배선 절연막을 관통하여 상기 도전 기둥과 연결되는 제 1 재배선 패턴을 포함하고, 상기 제 2 재배선 기판은 20㎛~30㎛의 두께를 가진다.
본 발명의 다른 양태에 따른 반도체 패키지는, 제 1 재배선 기판 상의 제 1 반도체 장치; 상기 제 1 반도체 장치와 상기 제 1 재배선 기판을 덮는 제 1 몰드막; 및 상기 제 1 몰드막 상에 배치되며 상기 제 1 몰드막의 상부면을 노출시키는 제 1 개구부를 가지는 제 2 재배선 기판을 포함하되, 상기 제 2 재배선 기판은 차례로 적층된 제 1 재배선 절연막과 제 2 재배선 절연막을 포함하고, 상기 제 1 재배선 절연막의 두께는 상기 제 2 재배선 절연막의 두께보다 작다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 개념에 따른 반도체 패키지의 제조 방법은, 제 1 기판 상에 도전 기둥과 제 1 반도체 장치를 본딩하는 단계; 상기 도전 기둥과 상기 제 1 반도체 장치를 덮되, 마킹 영역을 포함하는 제 1 몰드막을 형성하는 단계; 상기 제 1 몰드막 상에 제 1 재배선 절연막을 코팅하는 단계; 상기 제 1 재배선 절연막을 패터닝하여 상기 도전 기둥을 노출시키는 제 1 비아홀과 상기 마킹 영역을 노출시키는 제 1 개구부를 형성하는 단계; 상기 제 1 비아홀을 채우며 상기 제 1 재배선 절연막 상으로 돌출되는 제 1 재배선 패턴을 형성하는 단계; 상기 제 1 재배선 절연막 상에 제 2 재배선 절연막을 코팅하는 단계; 및 상기 제 2 재배선 절연막을 패터닝하여 상기 제 1 재배선 패턴을 노출시키는 제 2 비아홀과 상기 마킹 영역을 노출시키는 제 2 개구부를 형성하는 단계를 포함한다.
본 발명에 따른 반도체 패키지는, 몰드막의 마킹 영역을 노출시키는 개구부를 가지는 제 2 재배선 기판을 포함한다. 제 2 재배선 기판의 기판 측벽은 계단 구조를 가질 수 있다. 또한 제 2 재배선 기판에서 가장 아래에 위치하는 제 5 재배선 절연막이 상대적으로 얇은 두께를 가질 수 있다. 이로써 몰드막과 제 2 재배선 기판 간의 박리 현상을 방지/완하시킬 수 있다. 이로써 상기 반도체 패키지의 신뢰성을 향상시킬 수 있다.
본 발명에 따른 반도체 패키지의 제조 방법은, 제 2 재배선 기판의 재배선 절연막들에 대하여 노광 및 현상 공정을 진행할 때 비아홀들과 마킹 영역을 노출시키는 개구부들이 동시에 형성된다. 이로써 몰드막의 마킹 영역을 노출시키기 위한 추가적인, 재배선 절연막들의 식각 공정이 생략될 수 있다. 이로써 공정을 단순화시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 패키지의 평면도이다.
도 2는 본 발명의 실시예들에 따라 도 1을 IA-IA’선으로 자른 단면도이다.
도 3a는 본 발명의 실시예들에 따른 도 2의 ‘P1’ 부분을 확대한 도면이다.
도 3b는 본 발명의 실시예들에 따른 도 2의 ‘P2’ 부분을 확대한 도면이다.
도 4a 내지 도 4h는 본 발명의 실시예들에 따라 도 2의 반도체 패키지의 일부분인 도 3a를 제조하는 과정을 나타내는 단면도들이다.
도 5는 본 발명의 실시예들에 따라 도 1을 IA-IA’선으로 자른 단면도이다.
도 6은 본 발명의 실시예들에 따라 도 1을 IA-IA’선으로 자른 단면도이다.
도 7은 본 발명의 실시예들에 따라 도 6의 ‘P1’ 부분을 확대한 도면이다.
도 8은 본 발명의 실시예들에 따라 도 1을 IA-IA’선으로 자른 단면도이다.
도 9는 본 발명의 실시예들에 따라 도 1을 IA-IA’선으로 자른 단면도이다.
도 10은 본 발명의 실시예들에 따른 반도체 패키지의 평면도이다.
도 11은 본 발명의 실시예들에 따라 도 10을 IA-IA’선으로 자른 단면도이다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예들을 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 실시예들에 따른 반도체 패키지의 평면도이다. 도 2는 본 발명의 실시예들에 따라 도 1을 IA-IA'선으로 자른 단면도이다.
도 1 및 도 2를 참조하면, 본 예에 따른 반도체 패키지(1000)는 제 1 재배선 기판(RD1)과 이 위에 실장되는 제 1 반도체 장치(CH1)를 포함한다. 상기 제 1 반도체 장치(CH1)와 상기 제 1 재배선 기판(DR1)은 제 1 몰드막(MD1)으로 덮인다. 상기 제 1 몰드막(MD1) 상에는 제 2 재배선 기판(RD2)이 배치된다. 도전 기둥(MV1)는 상기 제 1 몰드막(MD1)을 관통하여 상기 제 1 재배선 기판(RD1)과 상기 제 2 재배선 기판(RD2)을 전기적으로 연결시킨다. 본 명세서에서 '재배선 기판'은 '재배선 층' 또는 '배선 구조체'로도 명명될 수 있다.
상기 제 1 재배선 기판(RD1)은 차례로 적층된 제 1 내지 제 4 재배선 절연막들(IL1, IL2, IL3, IL4)을 포함할 수 있다. 상기 제 1 내지 제 4 재배선 절연막들(IL1, IL2, IL3, IL4)은 각각 감광성 절연(Photo Imageable Dielectric: PID) 막을 포함할 수 있다. 상기 제 1 재배선 절연막(IL1) 내에는 재배선 범프(310)이 배치될 수 있다. 상기 재배선 범프(310)에는 외부 연결 단자(300)이 본딩될 수 있다. 상기 외부 연결 단자(300)는 솔더볼, 도전 범프 및 도전 필라 중 적어도 하나를 포함할 수 있다. 상기 외부 연결 단자(300)는 주석, 납, 은, 알루미늄, 금, 니켈 중 적어도 하나를 포함할 수 있다.
상기 제 1 내지 제 4 재배선 절연막들(IL1, IL2, IL3, IL4) 사이 또는 안에 제 1 내지 제 4 재배선 패턴들(RT1, RT2, RT3, RT4)이 배치될 수 있다. 상기 제 1 재배선 패턴(RT1)은 상기 제 1 재배선 절연막(IL1)을 관통하는 제 1 비아 부분(V1)과 상기 제 1 재배선 절연막(IL1)과 제 2 재배선 절연막(IL2) 사이의 제 1 배선 부분(L1)을 포함할 수 있다. 상기 제 1 비아 부분(V1)과 제 1 배선 부분(L1)은 서로 일체형으로 이루어질 수 있다. 상기 제 2 재배선 패턴(RT2)은 상기 제 2 재배선 절연막(IL2)을 관통하는 제 2 비아 부분(V2)과 상기 제 2 재배선 절연막(IL2)과 제 3 재배선 절연막(IL3) 사이의 제 2 배선 부분(L2)을 포함할 수 있다. 상기 제 2 비아 부분(V2)과 제 2 배선 부분(L2)은 서로 일체형으로 이루어질 수 있다. 상기 제 3 재배선 패턴(RT3)은 상기 제 3 재배선 절연막(IL3)을 관통하는 제 3 비아 부분(V3)과 상기 제 3 재배선 절연막(IL3)과 제 4 재배선 절연막(IL4) 사이의 제 3 배선 부분(L3)을 포함할 수 있다. 상기 제 3 비아 부분(V3)과 제 1 배선 부분(L3)은 서로 일체형으로 이루어질 수 있다. 상기 제 4 재배선 패턴(RT4)은 상기 제 4 재배선 절연막(IL4)을 관통하는 제 4 비아 부분(V4)과 제 4 재배선 절연막(IL4) 상의 제 1 기판 패드 부분(330)을 포함할 수 있다. 상기 제 4 비아 부분(V4)과 제 1 기판 패드 부분(330)은 서로 일체형으로 이루어질 수 있다. 제 1 내지 제 4 비아 부분들(V1~V4)의 측벽은 경사질 수 있다. 상기 제 1 내지 제 4 비아 부분들(V1~V4)은 아래로 갈수록 좁아지는 폭을 가질 수 있다. 상기 제 1 내지 제 3 배선 부분들(L1~L3)은 각각 평면적으로 라인과 패드 형태를 가질 수 있다. 상기 제 1 비아 부분(V1)은 상기 재배선 범프(310)과 접할 수 있다.
상기 재배선 범프(310)과 상기 제 1 내지 제 4 재배선 패턴들(RT1~RT4)은 각각 구리, 알루미늄, 텅스텐, 니켈, 금, 주석, 티타늄과 같은 금속을 포함할 수 있다. 도시하지는 않았지만, 상기 제 1 내지 제 4 비아 부분들(V1~V4)의 측면과 하부면, 그리고 상기 제 1 내지 제 3 배선 부분들(L1~L3)의 하부면들은 베리어/시드막으로 덮일 수 있다. 상기 베리어/시드막은 차례로 적층된 베리어막과 시드막을 포함할 수 있다. 상기 베리어막은 금속 질화막을 포함할 수 있다. 상기 시드막은 상기 제 1 내지 제 4 재배선 패턴들(RT1~RT4)과 동일한 금속을 포함할 수 있다.
상기 제 1 반도체 장치(CH1)는 하나의 반도체 다이 또는 반도체 칩이거나, 또는 복수개의 동종의 또는 이종의 반도체 다이들을 포함하는 반도체 패키지일 수 있다. 상기 제 1 반도체 장치(CH1)는 CIS(CMOS imaging sensor) 등과 같은 이미지 센서 칩, 플래시 메모리 칩, DRAM 칩, SRAM 칩, EEPROM 칩, PRAM 칩, MRAM 칩, ReRAM 칩, HBM(high bandwidth memory) 칩, HMC(hybrid memory cubic) 칩 등과 같은 메모리 소자 칩, MEMS(microelectromechanical system) 소자 칩, 또는 ASIC(Application-Specific Integrated Circuit, 주문형 반도체) 칩 중에서 선택되는 하나일 수 있다.
상기 제 1 반도체 장치(CH1)는 제 1 내부 연결 부재들(335)에 의해 플립 칩 본딩 방식으로 상기 제 1 재배선 기판(RD1)에 연결될 수 있다. 상기 제 1 내부 연결 부재들(335)은 상기 제 1 반도체 장치(CH1)의 칩 패드(322)와 상기 제 1 기판 도전 패드(320)을 전기적으로 연결시킬 수 있다. 상기 제 1 내부 연결 부재들(335)은 솔더볼, 도전 범프, 도전 필라 중 적어도 하나를 포함할 수 있다. 상기 제 1 내부 연결 부재들(335)은 주석, 납, 은, 알루미늄, 금, 니켈 중 적어도 하나를 포함할 수 있다.
상기 제 1 몰드막(MD1)은 상기 제 1 반도체 장치(CH1)의 측벽 및 상부면과 상기 제 1 기판(S1)의 상부면을 덮을 수 있다. 상기 제 1 몰드막(MD1)은 예를 들어, 에폭시계 몰딩 컴파운드(EMC)와 같은 절연성 수지를 포함할 수 있다. 상기 제 1 몰드막(MD1)은 필러를 더 포함할 수 있으며, 상기 필러는 절연성 수지 내에 분산될 수 있다. 상기 제 1 몰드막(MD1)은 상기 제 1 반도체 장치(CH1)과 상기 제 1 재배선 기판(RD1) 사이의 공간을 채울 수 있다. 또는 도시하지는 않았지만, 상기 제 1 반도체 장치(CH1)과 상기 제 1 재배선 기판(RD1) 사이에 언더필막이 개재될 수 있다.
상기 제 1 몰드막(MD1)의 상부면은 제 2 재배선 기판(RD2)이 배치되는 재배선 영역(IR)과 제 2 재배선 기판(RD2)이 위치하지 않는 마킹 영역(LR)을 포함할 수 있다. 구체적으로, 상기 제 2 재배선 기판(RD2)은 상기 제 1 몰드막(MD1)의 상부면을 노출시키는 기판 개구부(OPT)를 포함할 수 있다. 상기 제 2 재배선 기판(RD2)은 평면적으로 가운데가 빈 폐곡선 'O'자 형태를 가질 수 있다. 상기 기판 개구부(OPT)는 상기 마킹 영역(LR)을 노출시킬 수 있다. 즉, 상기 기판 개구부(OPT)에 의해 노출되는 상기 제 1 몰드막(MD1)의 상부면은 마킹 영역(LR)으로 정의될 수 있다. 상기 마킹 영역(LR)은 제 1 방향(X)으로 제 1 폭(WT1)을 가질 수 있다. 상기 제 1 폭(WT1)은 10mm~11mm일 수 있다. 상기 마킹 영역(LR)은 평면적으로 정사각형 또는 직사각형의 형태를 가질 수 있다.
도 3a는 본 발명의 실시예들에 따른 도 2의 'P1' 부분을 확대한 도면이다. 도 3b는 본 발명의 실시예들에 따른 도 2의 'P2' 부분을 확대한 도면이다.
도 2 및 도 3a를 참조하면, 상기 기판 개구부(OPT) 또는 상기 마킹 영역(LR)은 상기 제 1 반도체 장치(CH1)와 수직적으로 중첩될 수 있다. 상기 마킹 영역(LR)에서 상기 제 1 몰드막(MD1)의 상부면에는 복수개의 홈들(350)이 형성될 수 있다. 상기 홈들(350)은 레이저에 의해 형성/각인되며, 평면적으로 상기 반도체 패키지(1000)의 제품 정보를 나타낼 수 있다. 상기 홈들(350)은 상기 반도체 패키지(1000)의 일련번호, 바코드, QR코드 등을 구성할 수 있다. 상기 홈들(350)은 상기 제 1 반도체 장치(CH1)을 노출시키지 않는다. 상기 제 1 반도체 장치(CH1) 상에서 상기 제 1 몰드막(MD1)은 제 1 두께(TH1)를 가질 수 있다. 상기 제 1 두께(TH1)는 바람직하게는 약 30㎛~40㎛일 수 있다. 상기 홈들(350)은 상기 제 1 몰드막(MD1)의 상부면(MDU)으로부터 제 1 깊이(DT1)를 가질 수 있다. 상기 제 1 깊이(DT1)는 바람직하게는 약 15㎛~20㎛일 수 있다.
상기 제 2 재배선 기판(RD2)은 제 2 두께(TH2)를 가질 수 있다. 상기 제 2 두께(TH2)는 바람직하게는 약 20㎛~30㎛일 수 있다. 상기 제 2 재배선 기판(RD2)은 차례로 적층된 제 5 내지 제 7 재배선 절연막들(IL5, IL6, IL7)을 포함할 수 있다. 상기 제 5 내지 제 7 재배선 절연막들(IL5, IL6, IL7)은 각각 감광성 절연(Photo Imageable Dielectric: PID) 막을 포함할 수 있다. 상기 제 5 재배선 절연막(IL5)은 제 3 두께(TH3)를 가질 수 있다. 상기 제 6 재배선 절연막(IL6)은 제 4 두께(TH4)를 가질 수 있다. 상기 제 7 재배선 절연막(IL7)은 제 5 두께(TH5)를 가질 수 있다. 상기 제 3 두께(TH3)는 상기 제 4 두께(TH4) 및 상기 제 5 두께(TH5) 보다 작을 수 있다. 상기 제 4 두께(TH4)는 상기 제 5 두께(TH5)와 실질적으로 동일하거나, 상기 제 5 두께(TH5)의 0.9~1.1배일 수 있다.
상기 기판 개구부(OPT)에 의해 노출되는 상기 제 2 재배선 기판(RD2)의 기판 측벽(SWT)은 계단 형태를 가질 수 있다. 상기 제 5 내지 제 7 재배선 절연막들(IL5, IL6, IL7)의 측벽들(SW1, SW2, SW3)은 각각 경사질 수 있다. 상기 제 5 내지 제 7 재배선 절연막들(IL5, IL6, IL7)의 측벽들(SW1, SW2, SW3)은 제 1 방향(X)으로 서로 오프셋/이격될 수 있다. 구체적으로, 상기 제 6 재배선 절연막(IL6)의 제 2 측벽(SW2)은 상기 제 5 재배선 절연막(IL5)의 제 1 측벽(SW1)과 이격되며, 상기 제 5 재배선 절연막(IL5)의 상부면을 일부 노출시킬 수 있다. 이때 상기 제 5 재배선 절연막(IL5)의 노출되는 상부면의 제 2 폭(WT2)은 약 1㎛~7㎛일 수 있다. 상기 제 7 재배선 절연막(IL7)의 제 3 측벽(SW3)은 상기 제 6 재배선 절연막(IL6)의 제 2 측벽(SW2)과 이격되며 상기 제 6 재배선 절연막(IL6)의 상부면을 노출시킬 수 있다. 이때 상기 제 6 재배선 절연막(IL6)의 노출되는 상부면의 제 3 폭(WT3)은 약 1㎛~7㎛일 수 있다. 상기 제 2 폭(WT2)은 상기 제 3 폭(WT3)과 동일하거나 다를 수 있다.
상기 제 5 재배선 절연막(IL5)과 제 6 재배선 절연막(IL6) 사이에는 제 5 재배선 패턴(RT5)이 배치될 수 있다. 상기 제 5 재배선 패턴(RT5)은 상기 제 5 재배서 절연막(IL5)을 관통하는 제 5 비아 부분(V5)과, 상기 제 5 재배선 절연막(IL5)과 제 6 재배선 절연막(IL6) 사이의 제 5 배선 부분(L5)을 포함할 수 있다. 상기 제 5 비아 부분(V5)과 제 5 배선 부분(L5)은 일체형으로 이루어질 수 있다. 상기 제 5 비아 부분(V5)는 상기 도전 기둥(MV1)과 전기적으로 연결될 수 있다.
상기 제 6 재배선 절연막(IL6)과 제 7 재배선 절연막(IL7) 사이에는 제 6 재배선 패턴(RT6)이 배치될 수 있다. 상기 제 6 재배선 패턴(RT6)은 상기 제 6 재배서 절연막(IL6)을 관통하는 제 6 비아 부분(V6)과, 상기 제 6 재배선 절연막(IL6)과 제 7 재배선 절연막(IL7) 사이의 제 6 배선 부분(L6)을 포함할 수 있다. 상기 제 6 비아 부분(V6)과 제 6 배선 부분(L6)은 일체형으로 이루어질 수 있다.
제 7 재배선 절연막(IL7) 상에는 제 7 재배선 패턴(RT7)이 배치될 수 있다. 상기 제 7 재배선 패턴(RT7)은 상기 제 7 재배서 절연막(IL7)을 관통하는 제 7 비아 부분(V7)과, 제 7 재배선 절연막(IL7) 상의 제 2 기판 패드 부분(340)을 포함할 수 있다. 상기 제 7 비아 부분(V7)과 제 2 기판 패드 부분(340)은 일체형으로 이루어질 수 있다.
상기 제 5 내지 제 7 비아 부분들(V5~V7)의 측면들과 하부면들, 상기 제 5 및 제 6 배선 부분들(L5, L6)의 하부면들 상기 제 2 기판 도전 패드(340)의 하부면은 베리어/시드막(SL)으로 덮일 수 있다.
상기 제 5 내지 제 7 비아 부분들(V5~V7)의 측벽은 경사질 수 있다. 상기 제 5 내지 제 7 비아 부분들(V5~V7)은 아래로 갈수록 좁아지는 폭을 가질 수 있다. 상기 제 5 및 제 6 배선 부분들(L5, L6)은 각각 평면적으로 라인과 패드 형태를 가질 수 있다.
상기 제 5 내지 제 7 재배선 패턴들(RT5, RT6, RT7)은 각각 구리, 알루미늄, 텅스텐, 니켈, 금, 주석, 티타늄과 같은 금속을 포함할 수 있다. 베리어/시드막(SL)은 차례로 적층된 베리어막과 시드막을 포함할 수 있다. 상기 베리어막은 금속 질화막을 포함할 수 있다.
도 3b를 참조하면, 상기 도전 기둥(MV1)의 상부면은 상기 제 1 몰드막(MD1)의 상부면 보다 낮을 수 있다. 상기 제 1 몰드막(MD1)은 상기 도전 기둥(MV1)의 상부면을 덮을 수 있다. 상기 제 5 비아 부분(V5)는 상기 제 5 재배선 절연막(IL5)과 상기 제 1 몰드막(MD1)의 일부를 관통하여 상기 도전 기둥(MV1)과 전기적으로 연결될 수 있다. 또한 상기 제 1 몰드막(MD1)의 상부면(MDU) 상에는 리세스 영역(RC)이 형성될 수 있다. 상기 리세스 영역(RC)의 바닥면은 상기 제 5 비아 부분(V5)의 하부면과 같거나 보다 낮을 수 있다. 상기 리세스 영역(RC)의 측벽은 상기 제 5 재배선 절연막(IL5)의 제 1 측벽(SW1)과 정렬될 수 있다. 상기 홈들(350)은 상기 리세스 영역(RC)의 바닥면에 형성될 수 있다. 상기 홈들(350)은 상기 리세스 영역(RC)의 바닥면으로부터 제 1 깊이(DT1)를 가질 수 있다. 상기 제 1 깊이(DT1)는 바람직하게는 약 15㎛~20㎛일 수 있다.
상기 반도체 패키지(1000)에서는, 제 1 몰드막(MD1)의 마킹 영역(LR)을 노출시키는 기판 개구부(OPT)를 가지는 제 2 재배선 기판(RD2)을 포함한다. 제 2 재배선 기판(RD2)의 기판 측벽(SWT)은 계단 구조를 가질 수 있다. 또한 상기 기판 개구부(OPT)에 노출되는 상기 제 2 재배선 기판(RD2)의 가장자리에서 상기 제 5 재배선 절연막(IL5)의 두께(TH3)이 상대적으로 작을 수 있다. 이로써 상기 제 1 몰드막(MD1)를 구성하는 물질과 상기 제 5 재배선 절연막(IL5)을 구성하는 물질의 열적/물리적 특성 차이에 따른, 제 1 몰드막(MD1)과 상기 제 2 재배선 기판(RD2)의 박리(delamination) 현상이 방지/완화되어, 마킹 영역(LR)을 포함하는 반도체 패키지(1000)의 신뢰성을 향상시킬 수 있다.
도 4a 내지 도 4h는 본 발명의 실시예들에 따라 도 2의 반도체 패키지의 일부분인 도 3a를 제조하는 과정을 나타내는 단면도들이다.
도 2 및 도 4a를 참조하면, 제 1 재배선 기판(RD1)을 제조한 후에 상기 제 1 재배선 기판(RD1) 상에 도전 기둥들(MV1)을 본딩한다. 상기 제 1 재배선 기판(RD1) 상에 제 1 내부 연결 부재(335)를 이용하여 제 1 반도체 장치(CH1)를 실장한다. 그리고 상기 제 1 반도체 장치(CH1)를 덮는 제 1 몰드막(MD1)를 형성한다. 상기 제 1 몰드막(MD1)은 상기 도전 기둥들(MV1)의 상부면을 노출시키도록 형성될 수 있다. 또는 도 3b처럼, 상기 제 1 몰드막(MD1)은 상기 도전 기둥들(MV1)의 상부면을 덮도록 형성될 수 있다. 상기 제 1 몰드막(MD1) 상에 제 5 재배선 절연막(IL5)을 형성할 수 있다. 상기 제 5 재배선 절연막(IL5)은 예를 들면 PID로 형성될 수 있다. 상기 PID는 예를 들면 코팅 공정으로 형성될 수 있다.
도 4b를 참조하면, 상기 제 5 재배선 절연막(IL5)에 대하여 노광, 현상 및 경화 공정을 진행하여 상기 도전 기둥(MV1)을 노출시키는 제 1 비아홀(VH1)과 상기 제 1 몰드막(MD1)의 마킹 영역(LR)의 상부면(MDU)을 노출시키는 제 1 개구부(OP1)를 형성한다. 상기 제 5 재배선 절연막(IL5)의 제 1 측벽(SW1)은 상기 제 1 개구부(OP1)를 한정할 수 있다.
만약 도 3b처럼 상기 제 1 몰드막(MD1)은 상기 도전 기둥들(MV1)의 상부면을 덮도록 형성된 경우, 상기 제 5 재배선 절연막(IL5)을 식각 마스크로 이용하여 상기 제 1 몰드막(MD1)에 대하여 등방성/이방성 식각 공정이 추가로 진행될 수도 있다. 이로써 도 3b처럼 제 1 비아홀(VH1)과 리세스 영역(RC1)이 형성될 수도 있다.
도 4c를 참조하면, 상기 제 1 몰드막(MD1)의 전면 상에 베리어/시드막(SL)을 콘포말하게 형성한다. 상기 베리어/시드막(SL)은 베리어막과 시드막을 차례로 적층하여 구성될 수 있다. 상기 베리어막으로 티타늄, 탄탈륨, 티타늄질화막, 탄탈륨질화막 중 적어도 하나를 형성할 수 있다. 상기 시드막은 후속의 제 5 비아 부분(V5)와 동일한 금속막으로 형성될 수 있다. 상기 베리어/시드막(SL) 상에 포토레지스트막(PR1)을 코팅한다. 상기 포토레지스트막(PR1)은 상기 제 1 개구부(OP1)를 채울 수 있다. 상기 포토레지스트막(PR1)에 대하여, 노광 및 현상 공정을 진행하여 상기 제 1 비아홀(VH1) 안의 베리어/시드막(SL)을 노출시키고, 이와 중첩되는 제 1 그루브(GR1)를 형성한다.
전기 도금 공정을 진행하여 상기 베리어/시드막(SL) 상에 도금막을 형성하여 상기 제 1 비아홀(VH1)과 상기 제 1 그루브(GR1)을 채운다. 상기 전기 도금 공정에서 도금액을 공급할 수 있다. 상기 도금액은 도금막의 성장이나 도금막을 구성하는 금속의 이온의 이동을 억제할 수 있는 억제제(Suppressor), 도금막을 구성하는 금속의 이온이 환원 반응을 하는 동안 촉매로 작용하여 도금막을 구성하는 금속의 증착 속도를 높이는 가속제(Accelerator), 및/또는 전극 표면에 흡착하여 전류 효율을 낮추어 증착 속도를 감소시키고 도금막(EPL)의 상면을 평탄화하는 레벨러(leveler)를 포함할 수 있다. 상기 억제제는 입자 크기가 커서, 폭이 좁은 제 1 비아홀(VH1)과 제 1 그루브(GR1) 안에는 들어가기가 어려울 수 있으며 주로 상기 제 1 그루브(GR1) 밖에 상대적으로 많이 존재하게 된다. 상기 가속제는 입자 크기가 작으며, 상기 폭이 좁은 제 1 비아홀(VH1)과 제 1 그루브(GR1) 안에 들어가기가 용이하여 상기 제 1 비아홀(VH1)과 제 1 그루브(GR1) 안에 상대적으로 많이 존재하게 될 수 있다. 이로써 상기 전기도금 공정에서 상기 억제제가 많이 존재하는, 상기 제 1 비아홀(VH1)과 제 1 그루브(GR1) 밖에서는 상기 도금막의 증착이 상대적으로 어렵게 되고, 상기 가속제가 많이 존재하는 상기 제 1 비아홀(VH1)과 제 1 그루브(GR1) 안에서는 상기 도금막의 증착이 상대적으로 잘 이루어질 수 있다. 이로서 상기 도금막은 도 4c와 같이, 상기 제 1 비아홀(VH1)과 제 1 그루브(GR1)을 채우도록 형성되나 상기 제 1 비아홀(VH1)과 제 1 그루브(GR1) 밖에서는 증착이 거의 이루어지지 않거나 상대적으로 매우 얇은 두께로 증착될 수 있다. 도금막에 대하여 연마/식각 공정을 진행하여 상기 포토레지스트막(PR1) 상의 도금막을 제거하고 상기 포토레지스트막(PR1)을 노출시킨다. 이로써 제 5 재배선 패턴(RT5)을 형성할 수 있다. 상기 제 5 재배선 패턴(PR5)은 상기 제 1 비아홀(VH1) 안의 제 5 비아 부분(V5)과 이 위의 제 5 배선 부분(L5)을 포함할 수 있다.
도 4c 및 도 4d를 참조하면, 상기 포토레지스트막(PR1)을 제거하여 상기 제 5 배선 부분(L5)의 측면을 노출시킨다. 그리고 상기 제 5 배선 부분(L5) 옆에서 노출되는 상기 베리어/시드막(SL)을 제거하고 상기 제 5 재배선 절연막(IL5)의 상부면과 측면(SW1) 그리고 상기 제 1 몰드막(MD1)의 상부면(MDU)을 노출시킬 수 있다. 그리고 상기 제 1 몰드막(MD1)의 전면 상에 제 6 재배선 절연막(IL6)을 형성한다. 상기 제 6 재배선 절연막(IL6)은 예를 들면 PID로 형성될 수 있다. 상기 PID는 예를 들면 코팅 공정으로 형성될 수 있다. 상기 제 6 재배선 절연막(IL6)은 상기 제 1 개구부(OP1)를 채울 수 있다.
도 4d 및 도 4e를 참조하면, 상기 제 6 재배선 절연막(IL6)에 대하여 노광, 현상 및 경화 공정을 진행하여 상기 제 5 재배선 패턴(L5)을 노출시키는 제 2 비아홀(VH2)과 상기 제 1 몰드막(MD1)의 마킹 영역(LR)의 상부면(MDU)을 노출시키는 제 2 개구부(OP2)를 형성한다. 상기 제 6 재배선 절연막(IL6)의 제 2 측벽(SW2)은 상기 제 2 개구부(OP2)를 한정할 수 있다. 상기 제 2 개구부(OP2)는 상기 제 1 개구부(OP1)과 중첩되되 이보다 넓은 폭을 형성될 수 있다. 이로써 상기 제 6 재배선 절연막(IL6)의 제 2 측벽(SW2)은 상기 제 5 재배선 절연막(IL5)의 제 1 측벽(SW1)과 이격되도록 형성되어 상기 상기 제 5 재배선 절연막(IL5)의 상부면을 일부 노출시킬 수 있다. 즉, 상기 제 2 개구부(OP2)는 상기 제 5 재배선 절연막(IL5)의 상부면을 일부 노출시킬 수 있다.
도 4e 및 도 4f를 참조하면, 도 4c를 참조하여 설명한 공정들을 진행하여 상기 제 6 재배선 절연막(IL6) 상에 제 6 재배선 패턴(RT6)을 형성한다. 상기 제 6 재배선 패턴(RT6)은 상기 제 2 비아홀들(VH2) 안에 배치되는 제 6 비아 부분(V6)과 이 위의 제 6 배선 부분(L6)을 포함하도록 형성될 수 있다. 그리고 상기 제 6 재배선 절연막(IL6)의 상부면을 노출시킬 수 있다.
도 4f 및 도 4g를 참조하면, 상기 제 6 재배선 절연막(IL6) 상에 제 7 재배선 절연막(IL7)을 형성한다. 상기 제 7 재배선 절연막(IL7)은 예를 들면 PID로 형성될 수 있다. 상기 PID는 예를 들면 코팅 공정으로 형성될 수 있다. 상기 제 7 재배선 절연막(IL7)은 상기 제 2 개구부(OP2)를 채울 수 있다.
도 4g 및 도 4h를 참조하면, 상기 제 7 재배선 절연막(IL7)에 대하여 노광, 현상 및 경화 공정을 진행하여 상기 제 6 재배선 패턴(L6)을 노출시키는 제 3 비아홀(VH3)과 상기 제 1 몰드막(MD1)의 마킹 영역(LR)의 상부면(MDU)을 노출시키는 제 3 개구부(OP3)를 형성한다. 상기 제 7 재배선 절연막(IL7)의 제 3 측벽(SW3)은 상기 제 3 개구부(OP3)를 한정할 수 있다. 상기 제 3 개구부(OP3)는 상기 제 2 개구부(OP2) 및 상기 제 1 개구부(OP1)과 중첩되되 이들보다 넓은 폭을 형성될 수 있다. 이로써 상기 제 7 재배선 절연막(IL7)의 제 3 측벽(SW3)은 상기 제 6 재배선 절연막(IL6)의 제 2 측벽(SW2)과 이격되도록 형성되어 상기 상기 제 6 재배선 절연막(IL6)의 상부면을 일부 노출시킬 수 있다. 즉, 상기 제 3 개구부(OP3)는 상기 제 6 재배선 절연막(IL6)의 상부면을 일부 노출시킬 수 있다. 이로써 상기 제 1 내지 제 3 측벽들(SW1~SW3)로 구성되는 상기 제 2 재배선 기판(RD2)의 기판 측벽(SWT)은 계단 형태를 가질 수 있다. 도 4c를 참조하여 설명한 공정들을 진행하여 상기 제 7 재배선 절연막(IL7) 상에 제 7 재배선 패턴(RT7)을 형성한다. 상기 제 7 재배선 패턴(RT7)은 상기 제 3 비아홀들(VH3) 안에 배치되는 제 7 비아 부분(V7)과 이 위의 제 2 기판 도전 패드(340)을 포함하도록 형성될 수 있다. 그리고 상기 제 7 재배선 절연막(IL7)의 상부면을 노출시킬 수 있다.
다시 도 3a를 참조하면, 상기 기판 개구부(OPT)에 의해 노출된 상기 제 1 몰드막(MD1)의 마킹 영역(LR)의 상부면(MDU)에 레이저 등을 이용하여 복수개의 홈들(350)을 형성할 수 있다.
본 발명의 실시예들에 따른 반도체 패키지의 제조 방법에서는 재배선 절연막들(IL5~IL7)에 대하여 각각 노광 및 현상 공정을 진행할 때 각각의 비아홀(VH1~VH3)과 개구부(OP1~OP3)이 동시에 형성된다. 이로써 상기 제 1 몰드막(MD1)의 마킹 영역(LR)을 노출시키기 위해 재배선 절연막들(IL5~IL7)을 식각하는 과정을 생략할 수 있어 공정을 단순화시킬 수 있다.
도 5는 본 발명의 실시예들에 따라 도 1을 IA-IA'선으로 자른 단면도이다.
도 5를 참조하면, 본 예에 따른 반도체 패키지(1001)는 도 2의 반도체 패키지(1000)와 동일한 구조의 하부 반도체 패키지(1000a) 상에 상부 반도체 패키지(700)가 실장된 구조를 가질 수 있다. 상기 상부 반도체 패키지(700)는 상부 기판(SB1), 이 위에 와이어(360)를 이용하여 실장된 제 2 반도체 장치(CH2) 및 이를 덮는 제 2 몰드막(MD2)을 포함할 수 있다. 상기 상부 기판(SB1)은 예를 들면 인쇄회로 기판일 수 있다. 상기 제 2 반도체 장치(CH2)은 하나의 반도체 다이나 반도체 칩이거나 또는 복수개의 반도체 다이들을 포함하는 반도체 패키지 구조를 가질 수 있다. 상기 상부 반도체 패키지(700)는 제 2 내부 연결 부재(355)을 이용하여 상기 제 2 재배선 기판(RD2)에 실장될 수 있다. 상기 제 2 내부 연결 부재(355)은 상기 상부 기판(SB1)의 칩 패드(380)과 상기 제 2 재배선 기판(RD2)의 제 2 기판 도전 패드(340)을 연결시킬 수 있다. 상기 제 2 재배선 기판(RD2)의 기판 개구부(OPT)는 상기 상부 반도체 패키지(700) 아래에 위치할 수 있다. 그 외의 구성은 도 1 내지 도 3b를 참조하여 설명한 바와 동일/유사할 수 있다.
도 6은 본 발명의 실시예들에 따라 도 1을 IA-IA'선으로 자른 단면도이다. 도 7은 본 발명의 실시예들에 따라 도 6의 'P1' 부분을 확대한 도면이다.
도 6 및 도 7을 참조하면, 본 예에 따른 반도체 패키지(1002)는 차례로 적층된 하부 반도체 패키지(1000a)와 상부 반도체 패키지(700)를 포함한다. 상기 하부 반도체 패키지(1000a)는 도 2와 같되, 제 1 반도체 장치(CH1)과 제 1 재배선 기판(RD1) 사이에 제 1 언더필막(UF1)이 개재될 수 있다. 또한 상기 하부 반도체 패키지(1000a)와 상기 상부 반도체 패키지(700) 사이에 제 2 언더필막(UF2)이 개재될 수 있다. 상기 제 1 언더필막(UF1)과 제 2 언더필막(UF2)은 열경화성 수지막 또는 광경화성 수지막를 포함할 수 있다. 또한 상기 제 1 언더필막(UF1)과 제 2 언더필막(UF2)은 상기 수지막 내에 분산된 유기 필러 또는 무기 필러를 더 포함할 수 있다. 상기 제 2 언더필막(UF2)은 상기 기판 개구부(OPT)를 채울 수 있다. 또한 상기 기판 개구부(OPT)는 마킹 영역(LR)에 형성되는 홈들(350)도 채울 수 있다. 그 외의 구조는 도 5를 참조하여 설명한 바와 동일/유사할 수 있다.
도 8은 본 발명의 실시예들에 따라 도 1을 IA-IA'선으로 자른 단면도이다.
도 8을 참조하면, 본 예에 따른 반도체 패키지(1003)에 포함되는 하부 반도체 패키지(1000b)는 제 1 재배선 기판(RD1)과 제 1 반도체 장치(CH1)가 접할 수 있다. 상기 제 1 재배선 기판(RD1)은 위에서부터 아래로 차례로 적층된 제 1 내지 제 4 재배선 절연막들(IL0~IL4)을 포함한다. 상기 제 1 내지 제 4 재배선 절연막들(IL1, IL2, IL3, IL4) 사이 또는 안에 제 1 내지 제 4 재배선 패턴들(RT1, RT2, RT3, RT4)이 배치될 수 있다.
상기 제 1 재배선 패턴(RT1)은 상기 제 1 재배선 절연막(IL1)을 관통하는 제 1 비아 부분(V1)과 상기 제 1 재배선 절연막(IL1)과 제 2 재배선 절연막(IL2) 사이의 제 1 배선 부분(L1)을 포함할 수 있다. 상기 제 1 비아 부분(V1)과 제 1 배선 부분(L1)은 서로 일체형으로 이루어질 수 있다. 상기 제 2 재배선 패턴(RT2)은 상기 제 2 재배선 절연막(IL2)을 관통하는 제 2 비아 부분(V2)과 상기 제 2 재배선 절연막(IL2)과 제 3 재배선 절연막(IL3) 사이의 제 2 배선 부분(L2)을 포함할 수 있다. 상기 제 2 비아 부분(V2)과 제 2 배선 부분(L2)은 서로 일체형으로 이루어질 수 있다. 상기 제 3 재배선 패턴(RT3)은 상기 제 3 재배선 절연막(IL3)을 관통하는 제 3 비아 부분(V3)과 상기 제 3 재배선 절연막(IL3)과 제 4 재배선 절연막(IL4) 사이의 제 3 배선 부분(L3)을 포함할 수 있다. 상기 제 3 비아 부분(V3)과 제 1 배선 부분(L3)은 서로 일체형으로 이루어질 수 있다. 상기 제 4 재배선 패턴(RT4)은 상기 제 4 재배선 절연막(IL4)을 관통하며 비아 형태를 가질 수 있다. 상기 제 4 재배선 절연막(IL4)의 하부면은 보호막(PS)으로 덮일 수 있다. 상기 보호막(PS) 내에는 재배선 범프(310)가 위치할 수 있다. 상기 보호막(PS)은 PID를 포함할 수 있다.
제 1 내지 제 4 비아 부분들(V1~V4)은 아래로 갈수록 넓어지는 폭을 가질 수 있다. 상기 제 1 비아 부분들(V1) 중 하나는 상기 제 1 반도체 장치(CH1)의 칩 패드(322)와 접할 수 있다. 상기 도전 기둥(MV1)은 상기 제 1 비아 부분들(V1) 중 다른 하나와 접할 수 있다. 그 외의 구성은 도 5를 참조하여 설명한 바와 동일/유사할 수 있다.
도 9는 본 발명의 실시예들에 따라 도 1을 IA-IA'선으로 자른 단면도이다.
도 9를 참조하면, 본 예에 따른 반도체 패키지(1004)에 포함되는 하부 반도체 패키지(1000c)는 제 1 재배선 기판(RD1), 이 위에 실장된 연결기판(900)과 제 1 반도체 장치(CH1), 이를 덮는 제 1 몰드막(MD1) 및 이 위의 제 2 재배선 기판(RD2)을 포함한다.
상기 제 1 반도체 장치(CH1)와 상기 제 1 재배선 기판(RD1) 사이에는 제 1 언더필막(UF1)이 개재될 수 있다. 상기 연결 기판(900)은 중심에 캐버티 영역(CV)을 포함할 수 있다. 상기 제 1 반도체 장치(CH1)는 상기 캐버티 영역(CV) 안에 배치될 수 있다. 상기 연결 기판(900)는 복수의 베이스층들(910)과 도전 구조체(920)를 포함할 수 있다. 베이스층들(910)은 절연 물질을 포함할 수 있다. 예를 들어, 베이스층들(910)은 탄소계 물질, 세라믹, 또는 폴리머를 포함할 수 있다. 상기 도전 구조체(920)는 연결 패드(921), 제 1 연결 비아(922), 연결 배선(923) 및 제 2 연결 비아(924)를 포함할 수 있다.
상기 연결 기판(900)은 상기 제 1 재배선 기판(RD1)에 제 4 내부 연결 부재(305)에 의해 연결될 수 있다. 상기 연결 기판(900)과 상기 제 1 재배선 기판(RD1) 사이에 제 2 언더필막(UF2)이 개재될 수 있다. 상기 연결 기판(900)의 캐버티 영역(CV)의 내측벽과 상기 제 1 반도체 장치(CH1) 사이의 공간은 제 1 몰드막(MD1)으로 채워질 수 있다.
제 2 재배선 기판(RD2)의 제 5 비아 부분(V5)는 제 5 재배선 절연막(IL5)과 상기 제 1 몰드막(MD1)을 관통하여 상기 제 2 연결 비아(924)와 접할 수 있다. 그 외의 구성은 도 5를 참조하여 설명한 바와 동일/유사할 수 있다.
도 10은 본 발명의 실시예들에 따른 반도체 패키지의 평면도이다. 도 11은 본 발명의 실시예들에 따라 도 10을 IA-IA'선으로 자른 단면도이다.
도 10 및 도 11을 참조하면, 본 예에 따른 반도체 패키지(1005)는 차례로 적층된 하부 반도체 패키지(1000d)와 이 위에 제 1 방향(X)으로 나란히 실장되는 제 1 상부 반도체 패키지(700a)와 제 2 상부 반도체 패키지들(800)을 포함한다. 제 2 상부 반도체 패키지들(800)은 복수개로 상기 제 1 방향(X)과 교차하는 제 2 방향(Y)으로 서로 이격될 수 있다. 상기 제 1 상부 반도체 패키지(700a)와 상기 제 2 상부 반도체 패키지들(800)은 방열 부재(HS)로 덮일 수 있다. 상기 방열 부재(HS)는 열전도도가 높은 물질로 예를 들면 금속 또는 그래핀을 포함할 수 있다.
상기 제 1 상부 반도체 패키지(700a)는 도 5를 참조하여 설명한 상부 반도체 패키지(700)과 동일/유사할 수 있다. 상기 제 2 상부 반도체 패키지(800)는 제 1 반도체 다이(CH3) 상에 적층되는 복수개의 제 2 반도체 다이들(CH4)을 포함할 수 있다. 상기 제 1 반도체 다이(CH3)과 상기 제 2 반도체 다이(CH4)는 각각 관통 비아(TSV)을 포함할 수 있다. 상기 제 2 반도체 다이들(CH4)의 측벽은 제 3 몰드막(MD3)으로 덮인다. 상기 제 2 상부 반도체 패키지(800)는 HBM칩일 수 있다.
열 경계 물질막(TIM)은 상기 방열 부재(HS)과 상기 제 1 상부 반도체 패키지(700a) 사이 그리고 상기 방열 부재(HS)과 상기 제 2 상부 반도체 패키지(800) 사이에 개재될 수 있다. 상기 열 경계 물질막(TIM)은 은 그리즈(grease)나 열 경화성 수지막을 포함할 수 있다. 상기 열 경계 물질막(TIM)은 은 상기 열 경화성 수지막 내에 분산된 필러 입자들을 더 포함할 수 있다. 상기 필러 입자들은 열전도도가 높은 금속 파우더, 또는 그래핀 파우더를 포함할 수 있다. 또는 상기 필러 입자들은 실리카, 알루미나, 아연 산화물 및 붕화질소 중 적어도 하나를 포함할 수 있다.
상기 하부 반도체 패키지(1000d)는 제 1 재배선 기판(RD1) 상에 실장되는 제 1 반도체 장치(CH1), 이를 덮는 제 1 몰드막(MD1) 그리고 이 위의 제 2 재배선 기판(RD2)를 포함한다. 상기 제 2 재배선 기판(RD2)는 제 1 방향(X)으로 서로 이격된 제 1 기판 개구부(OPT1)과 제 2 기판 개구부(OPT2)를 포함할 수 있다. 상기 제 1 기판 개구부(OPT1)와 상기 제 2 기판 개구부(OPT2)는 평면적으로 예를 들면 상기 제 2 방향(Y)으로 길쭉한 직사각형 형태를 가질 수 있다. 상기 제 2 재배선 기판(RD2)은 상기 제 1 기판 개구부(OPT1)를 한정하는 제 1 기판 측벽(SWT1)과 상기 제 2 기판 개구부(OPT2)를 한정하는 제 2 기판 측벽(SWT2)을 포함할 수 있다. 상기 제 1 기판 측벽(SWT1)과 상기 제 2 기판 측벽(SWT2)은 각각 계단 형태를 가질 수 있다. 상기 제 2 재배선 기판(RD2)은 상기 방열 부재(HS) 및 상기 제 1 상부 반도체 패키지(700a)의 일부와 중첩되는 제 1 기판 부분(RP1), 상기 제 1 기판 개구부(OPT1)와 상기 제 2 기판 개구부(OPT2) 사이의 제 2 기판 부분(RP2), 그리고 상기 제 2 상부 반도체 패키지(800) 및 상기 방열 부재(HS)와 중첩되는 제 3 기판 부분(RP3)을 포함할 수 있다.
상기 제 1 몰드막(MD1)은 상기 제 1 기판 개구부(OPT1)에 의해 노출되는 제 1 마킹 영역(LR1), 그리고 상기 제 2 기판 개구부(OPT2)에 의해 노출되는 제 2 마킹 영역(LR2)을 포함한다. 상기 제 1 마킹 영역(LR1)과 상기 제 2 마킹 영역(LR2)에서 상기 제 1 몰드막(MD1)의 상부면에는 복수개의 홈들(350)이 형성된다.
상기 제 1 상부 반도체 패키지(700a)는 제 2 내부 연결 부재(355)에 의해 상기 제 1 기판 부분(RP1)와 상기 제 2 기판 부분(RP2) 상의 제 2 기판 도전 패드(340)에 전기적으로 연결될 수 있다. 상기 제 1 상부 반도체 패키지(700a)와 상기 제 1 기판 부분(RP1) 사이 그리고 상기 제 1 상부 반도체 패키지(700a)와 상기 제 2 기판 부분(RP2) 사이에는 제 1 언더필막(UF1)이 개재될 수 있다.
상기 제 2 상부 반도체 패키지(800)는 제 3 내부 연결 부재(390)에 의해 상기 제 3 기판 부분(RP3) 상의 제 2 기판 도전 패드(340)에 전기적으로 연결될 수 있다. 상기 제 2 상부 반도체 패키지(800)와 상기 제 3 기판 부분(RP3) 사이에는 제 2 언더필막(UF2)이 개재될 수 있다. 그 외의 구성은 도 5를 참조하여 설명한 바와 동일/유사할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 도 1 내지 도 11의 실시예들은 서로 조합될 수 있다.

Claims (10)

  1. 제 1 재배선 기판 상의 제 1 반도체 장치;
    상기 제 1 반도체 장치와 상기 제 1 재배선 기판을 덮는 제 1 몰드막; 및
    상기 제 1 몰드막 상에 배치되며 상기 제 1 몰드막의 상부면을 노출시키는 제 1 개구부를 가지는 제 2 재배선 기판을 포함하며,
    상기 제 1 개구부에 의해 노출되는 상기 제 2 재배선 기판의 측벽은 계단 구조를 가지는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 제 2 재배선 기판은 차례로 적층된 제 1 재배선 절연막과 제 2 재배선 절연막을 포함하며,
    상기 제 1 재배선 절연막과 상기 제 2 재배선 절연막의 측벽들은 서로 오프셋되어 상기 계단 구조를 이루는 반도체 패키지.
  3. 제 2 항에 있어서,
    상기 제 1 재배선 절연막은 제 1 두께를 가지고,
    상기 제 2 재배선 절연막은 제 2 두께를 가지고,
    상기 제 1 두께는 상기 제 2 두께보다 작은 반도체 패키지.
  4. 제 2 항에 있어서,
    상기 제 2 재배선 절연막으로 덮이지 않고 노출되는 상기 제 1 재배선 절연막의 상부면은 1㎛~7㎛의 폭을 가지는 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 제 1 몰드막은 상기 제 1 개구부에 의해 노출되는 상기 제 1 몰드막의 상부면에 형성되는 복수개의 홈들을 더 포함하되,
    상기 홈들은 상기 제 1 반도체 장치의 상부면과 이격되는 반도체 패키지.
  6. 제 5 항에 있어서,
    상기 제 1 몰드막의 상부면으로부터 상기 홈들의 깊이는 15㎛~20㎛이고,
    상기 제 1 반도체 장치 상에서 상기 제 1 몰드막의 두께는 30㎛~40㎛인 반도체 패키지.
  7. 제 1 항에 있어서,
    상기 제 2 재배선 기판 상에 배치되는 상부 반도체 패키지; 및
    상기 상부 반도체 패키지와 상기 제 2 재배선 기판 사이에 개재되는 언더필막을 더 포함하되,
    상기 언더필막은 상기 제 1 개구부를 채우는 반도체 패키지.
  8. 제 1 재배선 기판 상의 제 1 반도체 장치;
    상기 제 1 반도체 장치와 상기 제 1 재배선 기판을 덮는 제 1 몰드막;
    상기 제 1 몰드막 상에 배치되며 상기 제 1 몰드막의 상부면을 노출시키는 제 1 개구부를 가지는 제 2 재배선 기판; 및
    상기 제 1 몰드막을 관통하여 상기 제 1 재배선 기판과 상기 제 2 재배선 기판을 전기적으로 연결시키는 도전 기둥을 포함하되,
    상기 제 2 재배선 기판은:
    상기 제 1 몰드막과 접하며, 제 1 측벽을 가지는 제 1 재배선 절연막;
    상기 제 1 재배선 절연막 상에 배치되며, 상기 제 1 측벽과 이격되는 제 2 측벽을 가지되, 상기 제 1 재배선 절연막의 상부면을 일부 노출시키는 제 2 재배선 절연막; 및
    상기 제 1 재배선 절연막과 상기 제 2 재배선 절연막 사이에 위치하며 상기 제 1 재배선 절연막을 관통하여 상기 도전 기둥과 연결되는 제 1 재배선 패턴을 포함하고,
    상기 제 2 재배선 기판은 20㎛~30㎛의 두께를 가지는 반도체 패키지.
  9. 제 1 재배선 기판 상의 제 1 반도체 장치;
    상기 제 1 반도체 장치와 상기 제 1 재배선 기판을 덮는 제 1 몰드막; 및
    상기 제 1 몰드막 상에 배치되며 상기 제 1 몰드막의 상부면을 노출시키는 제 1 개구부를 가지는 제 2 재배선 기판을 포함하되,
    상기 제 2 재배선 기판은 차례로 적층된 제 1 재배선 절연막과 제 2 재배선 절연막을 포함하고,
    상기 제 1 재배선 절연막의 두께는 상기 제 2 재배선 절연막의 두께보다 작은 반도체 패키지.
  10. 제 1 기판 상에 도전 기둥과 제 1 반도체 장치를 본딩하는 단계;
    상기 도전 기둥과 상기 제 1 반도체 장치를 덮되, 마킹 영역을 포함하는 제 1 몰드막을 형성하는 단계;
    상기 제 1 몰드막 상에 제 1 재배선 절연막을 코팅하는 단계;
    상기 제 1 재배선 절연막을 패터닝하여 상기 도전 기둥을 노출시키는 제 1 비아홀과 상기 마킹 영역을 노출시키는 제 1 개구부를 형성하는 단계;
    상기 제 1 비아홀을 채우며 상기 제 1 재배선 절연막 상으로 돌출되는 제 1 재배선 패턴을 형성하는 단계;
    상기 제 1 재배선 절연막 상에 제 2 재배선 절연막을 코팅하는 단계; 및
    상기 제 2 재배선 절연막을 패터닝하여 상기 제 1 재배선 패턴을 노출시키는 제 2 비아홀과 상기 마킹 영역을 노출시키는 제 2 개구부를 형성하는 단계를 포함하는 반도체 패키지의 제조 방법.
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