TW202207398A - 半導體封裝 - Google Patents

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TW202207398A
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TW
Taiwan
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redistribution
dielectric layer
substrate
redistribution substrate
layer
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TW110108682A
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黃賢瀞
石敬林
李錫賢
張在權
Original Assignee
南韓商三星電子股份有限公司
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Abstract

一種半導體封裝包括：第一重佈線基板；第一半導體晶片，安裝於第一重佈線基板上；第一模塑層，位於第一重佈線基板上且覆蓋第一半導體晶片的頂表面及側表面；第二重佈線基板，位於第一模塑層上；以及黏著膜，位於第二重佈線基板與第一模塑層之間。黏著膜與第一半導體晶片間隔開且覆蓋第一模塑層的頂表面。黏著膜的側表面與第二重佈線基板的側表面共面。

Description

半導體封裝
本揭露是有關於一種半導體封裝，且更確切而言是有關於一種包括重佈線基板的半導體封裝。
提供一種半導體封裝來實施能夠用於電子產品中的積體電路晶片。通常，半導體封裝被配置成使得半導體晶片安裝於印刷電路板（printed circuit board，PCB）上且使用接合配線或凸塊將半導體晶片電性連接至所述印刷電路板。隨著電子行業的發展，已進行各種研究來提高半導體封裝的可靠性及耐用性。
本揭露的示例性實施例提供一種可靠性得以增強的半導體封裝。
根據本揭露的態樣，一種半導體封裝包括：第一重佈線基板；第一半導體晶片，安裝於所述第一重佈線基板上；第一模塑層，位於所述第一重佈線基板上，所述第一模塑層覆蓋所述第一半導體晶片的頂表面及側表面，所述頂表面背對所述第一重佈線基板；第二重佈線基板，位於所述第一模塑層上；以及黏著膜，位於所述第二重佈線基板與所述第一模塑層之間，其中所述黏著膜與所述第一半導體晶片間隔開且覆蓋所述第一模塑層的頂表面，且其中黏著膜的側表面與所述第二重佈線基板的側表面共面。
根據本揭露的態樣，一種半導體封裝包括：第一重佈線基板；第一半導體晶片，安裝於所述第一重佈線基板上；第一模塑層，位於所述第一重佈線基板上，所述第一模塑層覆蓋所述第一半導體晶片的頂表面及側表面，所述頂表面背對所述第一重佈線基板；第二重佈線基板，位於所述第一模塑層上；第二半導體晶片，安裝於所述第二重佈線基板上；以及黏著膜，位於所述第二重佈線基板與第一模塑層之間，其中所述第二重佈線基板包括上部介電層；連接接墊，被所述上部介電層暴露出；以及連接端子，位於所述連接接墊的底表面上，其中所述黏著膜在與所述第一半導體晶片的頂表面平行的第一方向上延伸，所述黏著膜與第一模塑層的頂表面且與第二重佈線基板的上部介電層的底表面接觸，且其中所述黏著膜在第一方向上的寬度等於所述第一重佈線基板在第一方向上的寬度。
根據本揭露的態樣，一種半導體封裝包括：第一重佈線基板；第一半導體晶片，安裝於所述第一重佈線基板上；第一模塑層，位於所述第一重佈線基板上，所述第一模塑層覆蓋第一半導體晶片的頂表面及側表面，第一半導體晶片的所述頂表面背對所述第一重佈線基板；第二重佈線基板，位於所述第一模塑層上；第二半導體晶片，安裝於所述第二重佈線基板上；第二模塑層，位於所述第二重佈線基板上，所述第二模塑層覆蓋第二半導體晶片的頂表面及側表面；黏著膜，位於所述第二重佈線基板與所述第一模塑層之間；導電結構，穿透所述第一模塑層且將所述第一重佈線基板連接至所述第二重佈線基板；以及外部端子，位於所述第一重佈線基板的底表面上，其中所述第一重佈線基板包括與所述外部端子接觸的凸塊下圖案；第一連接接墊，與所述導電結構接觸；多個第一重佈線圖案，將所述第一連接接墊連接至所述凸塊下圖案；及下部介電層，環繞所述多個第一重佈線圖案，其中所述黏著膜的側表面與所述第一模塑層的側表面共面。
在此說明中，相似的參考編號可指示相似的組件。現在接下來將闡述根據本揭露的半導體封裝及其製作方法。
將理解，當元件或層被稱為位於另一元件或層「之上」、「上方」、「上」、「下方」、「下」、「下面」、「連接至」或「耦合至」另一元件或層時，所述元件或層可直接位於另一元件或層之上、上方、上、下方、下、下面、連接或耦合至另一元件或層，或者可存在中介性元件或層。相比之下，當元件被稱為「直接位於另一元件或層之上」、「直接位於另一元件或層上方」、「直接位於另一元件或層上」、「直接位於另一元件或層下方」、「直接位於另一元件或層下」、「直接位於另一元件或層下面」、「直接連接至另一元件或層」或「直接耦合至另一元件或層」時，不存在中介性元件或層。通篇中，相似的編號指代相似的元件。
為便於說明，本文中可使用例如「位於…之上」、「位於…上方」、「位於…上」、「上部的」、「位於…下方」、「位於…下」、「位於…下面」、「下部的」等空間相對性用語來闡述一個元件或特徵另與一元件或特徵的關係，如圖中所說明。將理解，除圖中所繪示的定向之外，空間相對性用語亦旨在囊括裝置在使用或操作中的不同定向。舉例而言，若將圖中的裝置翻轉，則被闡述為位於其他元件或特徵「下方」或「下面」的元件將被定向成位於其他元件或特徵「上方」。因此，用語「位於…下方」可囊括上方及下方兩種定向。裝置可具有其他定向（旋轉90度或處於其他定向）且對本文中所使用的空間相對性描述語加以相應的解釋。
為簡潔起見，本文中可詳細地闡述或可不詳細地闡述半導體裝置的傳統元件以達到簡潔目的。
圖1A說明示出根據一些示例性實施例的半導體封裝的剖視圖。圖1B及圖1C說明示出圖1A所示區段A的放大圖。
參考圖1A，根據一些示例性實施例的半導體封裝1可包括第一重佈線基板100、第一半導體晶片200、第一模塑層300、第二重佈線基板400及黏著膜800。第一重佈線基板100可包括凸塊下圖案110、第一重佈線圖案150、第一連接接墊120及下部介電層101、102、103及104。下部介電層101、102、103及104可包括第一下部介電層101、第二下部介電層102、第三下部介電層103及第四下部介電層104。
凸塊下圖案110可設置於第一下部介電層101中。第一下部介電層101可暴露出凸塊下圖案110的底表面，如圖1A中所示。外部端子700可設置於凸塊下圖案110的底表面上。凸塊下圖案110可界定設置外部端子700的位置。凸塊下圖案110可用作外部端子700的接墊。凸塊下圖案110可包含例如銅等金屬材料。凸塊下圖案110可不包含例如鈦。可設置多個凸塊下圖案110，且所述多個凸塊下圖案110可在第一方向D1上彼此間隔開。在此說明中，第一方向D1可平行於第一半導體晶片200的頂表面，且第二方向D2可垂直於第一半導體晶片200的頂表面。為便於說明，以下說明使用單個凸塊下圖案110作為實例。
第一下部介電層101、第二下部介電層102、第三下部介電層103及第四下部介電層104可設置於凸塊下圖案110上（例如，在方向D2上設置於凸塊下圖案110上方）。第一下部介電層101可覆蓋凸塊下圖案110的頂表面及側表面。第一下部介電層101可以是第一下部介電層101、第二下部介電層102、第三下部介電層103及第四下部介電層104中的最下部介電層。第一下部介電層101可不覆蓋凸塊下圖案110的底表面。第一下部介電層101可具有與第一重佈線基板100的底表面對應的底表面100b。第一下部介電層101的底表面100b可與凸塊下圖案110的底表面位於實質上相同的水準處。舉例而言，第一下部介電層101的底表面100b可與凸塊下圖案110的底表面共面。在此說明中，用語「水準」可意指垂直水準，且水準差可在與第一下部介電層101的底表面100b垂直的方向上量測。第一下部介電層101可包含有機材料，例如感光性聚合物。在此說明中，感光性聚合物可包括例如感光性聚醯亞胺、聚苯並噁唑、酚醛聚合物及苯並環丁烯聚合物中的一或多者。第一下部介電層101可以是正性感光性聚合物，但本揭露並不僅限於此。
第二下部介電層102、第三下部介電層103及第四下部介電層104可依序設置於第一下部介電層101上。第二下部介電層102可覆蓋第一下部介電層101的頂表面。第三下部介電層103可覆蓋第二下部介電層102的頂表面。第四下部介電層104可覆蓋第三下部介電層103的頂表面。第一下部介電層101、第二下部介電層102、第三下部介電層103及第四下部介電層104彼此可包含相同的材料。第二下部介電層102、第三下部介電層103及第四下部介電層104可包含例如感光性聚合物。在第一下部介電層101與第二下部介電層102之間、在第二下部介電層102與第三下部介電層103之間或在第三下部介電層103與第四下部介電層104之間可不設置明顯的邊界，但本揭露並不僅限於此。第一下部介電層101、第二下部介電層102、第三下部介電層103及第四下部介電層104可具有彼此在垂直方向上對齊的側表面。第一重佈線基板100可具有包括第一下部介電層101的側表面、第二下部介電層102的側表面、第三下部介電層103的側表面及第四下部介電層104的側表面的側表面100c。
第一重佈線圖案150可設置於所述多個凸塊下圖案110中的每一者的頂表面上。第一重佈線圖案150可設置於第一下部介電層101、第二下部介電層102、第三下部介電層103及第四下部介電層104中。第一重佈線圖案150可被第一下部介電層101、第二下部介電層102、第三下部介電層103及第四下部介電層104環繞。第一重佈線圖案150中的每一者可包括晶種圖案151及設置於晶種圖案151上的導電圖案153。晶種圖案151可包含例如銅、鈦或其合金等導電材料。導電圖案153可包含例如銅等金屬材料。
第一重佈線圖案150中的每一者可包括通路部分150V及線部分150P。線部分150P可設置於通路部分150V上（例如，在方向D2上設置於通路部分150V上方）且連接至通路部分150V。線部分150P可具有較通路部分150V的寬度或長度大的寬度或長度。線部分150P可具有在第一方向D1上延伸的主軸線。線部分150P可與第一方向D1平行地延伸，且通路部分150V可自線部分150P朝向第一重佈線基板100的底表面100b突出。第一重佈線圖案150可對齊以允許其通路部分150V面向第一重佈線基板100的底表面100b。第一重佈線圖案150中的每一者的通路部分150V可與凸塊下圖案110中的一者的頂表面或與下伏的第一重佈線圖案150的線部分150P接觸。第一重佈線圖案150中的每一者的線部分150P可與第一連接接墊120或與上覆的第一重佈線圖案150的通路部分150V接觸。
舉例而言，最靠近凸塊下圖案110的第一重佈線圖案150的通路部分150V可對應地接觸凸塊下圖案110的頂表面。第一重佈線圖案150的導電圖案153可不直接接觸凸塊下圖案110。晶種圖案151可對應地夾置於第一重佈線圖案150的導電圖案153與凸塊下圖案110的頂表面之間。晶種圖案151可直接接觸凸塊下圖案110的頂表面。作為另外一種選擇，第一重佈線圖案150中的一些第一重佈線圖案的通路部分150V可對應地接觸下伏的第一重佈線圖案150的頂表面。
第一連接接墊120可設置於相鄰的第一重佈線圖案150上。第一連接接墊120中的每一者可包括晶種圖案及設置於晶種圖案上的導電圖案。第一連接接墊120可包括連接至下伏的第一重佈線圖案150的通路部分，且亦可包括位於所述通路部分上的接墊部分。接墊部分可被第四下部介電層104暴露出。第一連接接墊120可界定設置下部連接端子250或導電結構310的位置，下部連接端子250及導電結構310的細節將在下文加以闡述。第一連接接墊120可耦合至位於第一連接接墊120之下的第一重佈線圖案150。舉例而言，第一連接接墊120可接觸位於第一連接接墊120之下的第一重佈線圖案150的導電圖案153。第一連接接墊120可包含導電材料。舉例而言，第一連接接墊120可包含金屬，例如銅、鈦、鋁、鎢或其任何合金。堆疊的第一下部介電層101、第二下部介電層102、第三下部介電層103及第四下部介電層104的數目或堆疊的第一重佈線圖案150的數目不受限制，且所述數目可存在各種改變。
第一半導體晶片200可安裝於第一重佈線基板100的頂表面100a上。第一半導體晶片200可包括第一晶片接墊205。第一半導體晶片200的底表面上可暴露出第一晶片接墊205。第一半導體晶片200中可包括積體電路。積體電路可被設置成與第一半導體晶片200的底表面相鄰。積體電路可包括記憶體電路、邏輯電路或其組合。第一晶片接墊205可電性連接至積體電路。在此說明中，組件「連接至」另一組件可包括實體地連接至另一組件、電性地直接連接至另一組件或電性地間接連接至另一組件。
下部連接端子250可設置於第一半導體晶片200的第一晶片接墊205與第一重佈線基板100的第一連接接墊120之間，藉此將第一晶片接墊205電性連接至第一連接接墊120。下部連接端子250可包括焊料、柱及凸塊中的一或多者。下部連接端子250可包含導電材料，例如焊料材料。所述焊料材料可包括例如錫、鉍、鉛、銀或其任何合金。第一半導體晶片200可經由下部連接端子250電性連接至第一重佈線基板100。舉例而言，下部連接端子250可電性連接至第一重佈線基板100的第一重佈線圖案150中的至少一者。
導電結構310可設置於第一重佈線基板100的頂表面100a上。導電結構310可設置於第一連接接墊120上，且可耦合至第一連接接墊120及第二重佈線基板400的連接端子405兩者，如下文詳細地闡述。舉例而言，導電結構310可具有與連接端子405及黏著膜800接觸的頂表面310a，且亦可具有與第一連接接墊120接觸的底表面。導電結構310可在第一方向D1上與第一半導體晶片200間隔開。在平面圖中觀察時，導電結構310可設置於第一重佈線基板100的邊緣區上。舉例而言，導電結構310可在第二方向D2上延伸以藉此將第一重佈線基板100連接至第二重佈線基板400。導電結構310可經由第一重佈線基板100電性連接至第一半導體晶片200。導電結構310可包含例如銅等金屬。
第一底部填充層230可設置於第一半導體晶片200與第一重佈線基板100的頂表面100a之間。第一底部填充層230可密封下部連接端子250。第一底部填充層230可包含介電聚合物，例如環氧系聚合物。
第一模塑層300可設置於第一重佈線基板100上，藉此覆蓋第一半導體晶片200。舉例而言，第一模塑層300可覆蓋第一半導體晶片200的頂表面及側表面以及第一底部填充層230的側表面。在此種情形中，半導體晶片200的頂表面可被界定為背對圖1A中所示的第一重佈線基板100的表面。第一模塑層300可填充第一半導體晶片200與導電結構310之間的間隙以及多個導電結構310之間的間隙。第一模塑層300可覆蓋第一下部介電層101、第二下部介電層102、第三下部介電層103及第四下部介電層104中的最上部介電層。最上部介電層可以是第四下部介電層104。第一模塑層300可包含介電聚合物，例如環氧系模塑化合物。作為另外一種選擇，可省略第一底部填充層230，且第一模塑層300可進一步延伸至第一半導體晶片200與第一重佈線基板100之間的間隙中，藉此密封下部連接端子250。
第一模塑層300可具有位於較第一半導體晶片200的頂表面的水準高的水準處的頂表面300a。第一模塑層300的頂表面300a可位於與導電結構310的頂表面310a的水準實質上相同的水準處。舉例而言，第一模塑層300的頂表面300a可與導電結構310的頂表面310a共面。第一模塑層300可具有與第一重佈線基板100的對應側表面100c在垂直方向上對齊的側表面300c。換言之，第一模塑層300的側表面300c可與第一重佈線基板100的對應側表面100c共面。
外部端子700可設置於第一重佈線基板100的底表面100b上。舉例而言，外部端子700可設置於凸塊下圖案110的底表面上，且可電性連接至凸塊下圖案110。外部端子700可直接接觸凸塊下圖案110。因此，外部端子700可經由第一重佈線基板100的重佈線圖案150及第一半導體晶片200的下部連接端子250電性連接至第一半導體晶片200。外部端子700可包含焊料、凸塊、柱或其任何組合。外部端子700可包含焊料材料。如圖1A中所示，多個外部端子700之間的節距可大於多個下部連接端子250之間的節距。
黏著膜800可設置於第一模塑層300的頂表面300a及導電結構310的頂表面310a上。黏著膜800可與第一方向D1平行地延伸，藉此覆蓋第一模塑層300的頂表面300a及導電結構310的頂表面310a。將在下文進一步詳細地論述黏著膜800。
第二重佈線基板400可設置於黏著膜800上。第二重佈線基板400可包括第二下部連接接墊410、第二上部連接接墊420、第二重佈線圖案450、第一上部介電層401、第二上部介電層402及第三上部介電層403以及連接端子405。
第二下部連接接墊410可設置於第一上部介電層401中。第一上部介電層401可覆蓋第二下部連接接墊410的側表面，但可不覆蓋第二下部連接接墊410的底表面。此配置可暴露出第二下部連接接墊410的底表面。連接端子405可設置於第二下部連接接墊410的底表面上。第二下部連接接墊410可與連接端子405及導電結構310在垂直方向上對齊。第二下部連接接墊410可界定設置連接端子405的位置。第二下部連接接墊410可包含例如銅等金屬材料。第二下部連接接墊410可不包含例如鈦。可設置多個第二下部連接接墊410，且所述多個第二下部連接接墊410可在第一方向D1上彼此間隔開。
第一上部介電層401、第二上部介電層402及第三上部介電層403可設置於第二下部連接接墊410上（例如，在方向D2上設置於第二下部連接接墊410上方）。第一上部介電層401可覆蓋第二下部連接接墊410的側表面、及第二下部連接接墊410的頂表面的一部分。第一上部介電層401可以是第一上部介電層401、第二上部介電層402及第三上部介電層403中的最下部介電層。第一上部介電層401可不覆蓋第二下部連接接墊410的底表面。第一上部介電層401可具有與第二重佈線基板400的底表面對應的底表面400b。第一上部介電層401的底表面400b可與第二下部連接接墊410的底表面共面。第一上部介電層401可包含有機材料，例如感光性聚合物。第一上部介電層401可以是正性感光性聚合物，但本揭露並不僅限於此。
第二上部介電層402及第三上部介電層403可依序設置於第一上部介電層401上。第二上部介電層402可覆蓋第一上部介電層401的頂表面。第三上部介電層403可覆蓋第二上部介電層402的頂表面。第二上部介電層402及第三上部介電層403可包含與第一上部介電層401的材料相同的材料。第二上部介電層402及第三上部介電層403可包含例如感光性聚合物。第一上部介電層401與第二上部介電層402之間或第二上部介電層402與第三上部介電層403之間可不設置明顯的邊界，但本揭露並不僅限於此。第一上部介電層401、第二上部介電層402及第三上部介電層403可具有彼此在垂直方向上對齊（例如，共面）的側壁。第二重佈線基板400可具有包括第一上部介電層401的側壁、第二上部介電層402的側壁及第三上部介電層403的側壁的側表面400c。
第二重佈線圖案450可設置於所述多個第二下部連接接墊410中的每一者的頂表面上。第二重佈線圖案450可設置於第一上部介電層401、第二上部介電層402及第三上部介電層403中。第二重佈線圖案450可被第一上部介電層401、第二上部介電層402及第三上部介電層403環繞。第二重佈線圖案450中的每一者可包括晶種圖案451及設置於晶種圖案451上的導電圖案453。晶種圖案451可包含導電材料，例如銅、鈦或其合金。導電圖案453可包含例如銅等金屬材料。
第二重佈線圖案450中的每一者可包括通路部分450V及線部分450P。第二重佈線圖案450中的每一者的通路部分450V及線部分450P可與第一重佈線圖案150中的每一者的通路部分150V及線部分150P實質上相同。
線部分450P可設置於通路部分450V上且連接至通路部分450V。線部分450P可具有在第一方向D1上延伸的主軸線。線部分450P可與第一方向D1平行地延伸，且通路部分450V可自線部分450P朝向第二重佈線基板400的底表面400b突出。第二重佈線圖案450中的每一者可對齊以允許其通路部分450V面向第二重佈線基板400的底表面400b。第二重佈線圖案450中的每一者的通路部分450V可與第二下部連接接墊410的頂表面或與下伏的第二重佈線圖案450的線部分450P接觸。第二重佈線圖案450中的每一者的線部分450P可與第二連接接墊420或與上覆的第二重佈線圖案450的通路部分450V接觸。
舉例而言，最靠近第二下部連接接墊410的第二重佈線圖案450的通路部分450V可對應地接觸第二下部連接接墊410的頂表面。第二重佈線圖案450的導電圖案453可不直接接觸第二下部連接接墊410。晶種圖案451可對應地夾置於第二重佈線圖案450的導電圖案453與第二下部連接接墊410的頂表面之間。晶種圖案451可直接接觸第二下部連接接墊410的頂表面。作為另外一種選擇，第二重佈線圖案450中的一些第二重佈線圖案的通路部分450V可對應地接觸下伏的重佈線圖案450的頂表面。
第二上部連接接墊420可設置於第三上部介電層403中。第三上部介電層403可以是第一上部介電層401、第二上部介電層402及第三上部介電層403中的最上部介電層。第三上部介電層403可覆蓋第二上部連接接墊420的側表面，但可不覆蓋第二上部連接接墊420的頂表面。第二上部連接接墊420可界定設置上部連接端子550的位置。第二上部連接接墊420可耦合至與其相鄰的第二重佈線圖案450。舉例而言，第二上部連接接墊420可接觸與其相鄰的第二重佈線圖案450的導電圖案453。第二上部連接接墊420可包含導電材料。舉例而言，第二上部連接接墊420可包含金屬，例如銅、鈦、鋁、鎢或其任何合金。第一上部介電層401、第二上部介電層402及第三上部介電層403的數目及第二重佈線圖案450的數目可存在各種改變，而並不僅限於所示的數目。
在實施例中，第二重佈線圖案450的通路部分450V可對齊以面向第二重佈線基板400的頂表面400a。舉例而言，通路部分450V可設置於線部分450P上且連接至線部分450P。線部分450P可與第一方向D1平行地延伸，且通路部分450V可自線部分450P朝向第二重佈線基板400的頂表面400a突出。第二重佈線圖案450中的每一者的線部分450P可與第二下部連接接墊410或與下伏的第二重佈線圖案450的通路部分450V接觸。第二重佈線圖案450中的每一者的通路部分450V可與第二上部連接接墊420或與上覆的第二重佈線圖案450的線部分450P接觸。舉例而言，第二上部連接接墊420可包括接墊部分及設置於所述接墊部分上的通路部分。第二上部連接接墊420的接墊部分可連接至相鄰的第二重佈線圖案450中的一者的通路部分450V。在此種情形中，第二上部連接接墊420上可省略上部連接端子550。因此，第二上部連接接墊420可接觸將在下文加以論述的第二半導體晶片500的第二晶片接墊505。
根據一些示例性實施例，第一重佈線基板100可具有在第二方向D2上的厚度H1，厚度H1完全相同於或大於第二重佈線基板400在第二方向D2上的厚度H2。第一重佈線基板100在第二方向D2上的厚度H1及第二重佈線基板400在第二方向D2上的厚度H2可被賦予約5微米至約50微米的值。
第二半導體晶片500可安裝於第二重佈線基板400的頂表面400a上。第二半導體晶片500可包括第二晶片接墊505。第二晶片接墊505可在第二半導體晶片500的底表面上暴露出。第二半導體晶片500中可包括積體電路。積體電路可被設置成與第二半導體晶片500的底表面相鄰。積體電路可包括記憶體電路、邏輯電路或其組合。第二晶片接墊505可電性連接至積體電路。在此說明中，組件「連接至」另一組件可包括實體地連接至另一組件、電性地直接連接至另一組件或電性地間接連接至另一組件。
上部連接端子550可設置於第二半導體晶片500的第二晶片接墊505與第二重佈線基板400的第二上部連接接墊420之間，藉此將第二晶片接墊505電性連接至第二上部連接接墊420。上部連接端子550可與下部連接端子250實質上相同。第二半導體晶片500可經由上部連接端子550電性連接至第二重佈線基板400。舉例而言，上部連接端子550可電性連接至第二重佈線基板400的第二重佈線圖案450中的至少一者。
第二模塑層600可設置於第二重佈線基板400上，藉此覆蓋第二半導體晶片500。舉例而言，第二模塑層600可覆蓋第二半導體晶片500的頂表面及側表面。第二模塑層600可進一步延伸至第二半導體晶片500與第二重佈線基板400之間的間隙中，藉此密封上部連接端子550。第二模塑層600可覆蓋第一上部介電層401、第二上部介電層402及第三上部介電層403中的最上部介電層。最上部介電層可以是第三上部介電層403。第二模塑層600可具有與第二重佈線基板400的對應側表面400c在垂直方向上對齊的側表面600c。第二模塑層600的側表面600c可與第二重佈線基板400的對應側表面400c共面。第二模塑層600可包含與第一模塑層300的材料相同的材料。第二模塑層600可包含介電聚合物，例如環氧系模塑化合物。作為另外一種選擇，第二重佈線基板400與第二半導體晶片500之間的間隙中可進一步夾置有底部填充層。
參考圖1B，連接端子405可夾置於導電結構310與第二下部連接接墊410之間。連接端子405可與導電結構310在垂直方向上對齊。連接端子405可接觸導電結構310的頂表面310a及第二下部連接接墊410的底表面410b，且可將導電結構310電性連接至第二重佈線圖案450。連接端子405可穿透黏著膜800。連接端子405可具有被黏著膜800環繞的側表面。連接端子405的側表面可直接接觸黏著膜800。
連接端子405可包括第一部分405U及第二部分405B。第一部分405U可設置於第二部分405B上且連接至第二部分405B。第二部分405B可環繞第一部分405U的下部部分。第一部分405U可包含焊料、凸塊、柱或其任何組合。第一部分405U可包含例如金屬等導電材料。第二部分405B可包含例如錫或銦等金屬材料。舉例而言，第一部分405U可包含與第二部分405B的材料相同的材料。舉另一實例，第一部分405U可包含與第二部分405B的材料不同的材料。舉例而言，第一部分405U與第二部分405B之間可具有不明顯的邊界，但本揭露並不僅限於此。
根據一些示例性實施例，如圖1B中所示，連接端子405可具有在第一方向D1上的最大寬度W1，最大寬度W1小於導電結構310在第一方向D1上的寬度W2。舉例而言，連接端子405在第一方向D1上的最大寬度W1對導電結構310在第一方向D1上的寬度W2的比率可被賦予約0.4至約0.8的值。因此，導電結構310的頂表面310a可接觸連接端子405及黏著膜800兩者。
根據一些示例性實施例，如圖1C中所示，連接端子405可具有在第一方向D1上的最大寬度W1’，最大寬度W1’與導電結構310在第一方向D1上的寬度W2實質上相同。因此，連接端子405的第二部分405B可覆蓋導電結構310的整個頂表面310a。導電結構310的頂表面310a可接觸連接端子405，但可不接觸黏著膜800。
返回參考圖1A，黏著膜800可夾置於第一模塑層300與第二重佈線基板400之間。黏著膜800可與第一方向D1平行地延伸，且可填充第一模塑層300的頂表面300a與第二重佈線基板400的底表面400b之間的間隙。黏著膜800可覆蓋第一模塑層300的整個頂表面300a。黏著膜800可環繞連接端子405的側表面且可密封連接端子405。黏著膜800可接觸第一模塑層300的頂表面300a、導電結構310的頂表面310a、第二重佈線基板400的底表面400b、第二上部連接接墊410的底表面410b及連接端子405的側表面。黏著膜800可包含介電材料。舉例而言，黏著膜800可包含黏著聚合物、可熱固化聚合物及介電聚合物中的一或多者。黏著膜800可用於將第二重佈線基板400附著並固定至第一模塑層300。
黏著膜800可具有與第一重佈線基板100的側表面100c、第二重佈線基板400的側表面400c、第一模塑層300的側表面300c及第二模塑層600的側表面600c在垂直方向上對齊的側表面800c。舉例而言，黏著膜800的側表面800c可與第二重佈線基板400的側表面400c且與第一模塑層300的側表面300c共面。黏著膜800可具有在第一方向D1上的寬度W0，寬度W0與第一重佈線基板100在第一方向D1上的寬度相同。儘管未示出，但根據一些示例性實施例，黏著膜可進一步設置於第二模塑層600上。黏著膜800上可進一步設置有重佈線基板或半導體封裝。因此，可提供包括多個堆疊封裝的半導體封裝。圖2說明示出根據一些示例性實施例的半導體封裝的剖視圖。上文所論述的半導體封裝將不再闡述，而將在下文詳細地論述差異。
參考圖2，根據一些示例性實施例的半導體封裝2可包括第一重佈線基板100、第一半導體晶片200、第一模塑層300、第二重佈線基板400、第二半導體晶片500及黏著膜800，且可更包括連接基板320。第一重佈線基板100、第一半導體晶片200、第二重佈線基板400、第二半導體晶片500及黏著膜800可與圖1A及圖1B中所論述的實質上相同。
連接基板320可設置於第一重佈線基板100上。連接基板320可具有穿透過連接基板320的基板孔390。舉例而言，基板孔390可被形成為穿透可構成連接基板320的印刷電路板的頂表面及底表面。在平面圖中觀察時，基板孔390可形成於第一重佈線基板100的中心部分上。第一半導體晶片200可設置於連接基板320的基板孔390中。第一半導體晶片200可與連接基板320的內壁間隔開。
連接基板320可包括基底層327以及導電結構321、323及325。基底層327可包括單個層或多個堆疊層。基底層327可包含介電材料。舉例而言，基底層327可包含碳系材料、陶瓷或聚合物。基板孔390可穿透基底層327。導電結構321、323及325可設置於基底層327中。導電結構321、323及325可包括第一接墊321、導電通路325及第二接墊323。第一接墊321可在連接基板320的頂表面上暴露出，且第二接墊323可在連接基板320的底表面上暴露出。導電通路325可設置於第一接墊321與第二接墊323之間。導電通路325可穿透基底層327且可耦合至第一接墊321及第二接墊323。第二接墊323可經由導電通路325電性連接至第一接墊321。第一接墊321、第二接墊323及導電通路325彼此可在垂直方向上對齊，但本揭露並不僅限於此。導電結構321、323及325可包含金屬。導電結構321、323及325可包含例如銅、鋁、鎢、鈦、鉭、鐵或其任何合金。
連接凸塊260可設置於第一重佈線基板100與連接基板320之間。連接凸塊260可夾置於第二接墊323與第二接墊323的對應第一連接接墊120之間且耦合至第二接墊323及第二接墊323的對應第一連接接墊120。導電結構321、323及325可經由連接凸塊260電性連接至第一重佈線基板100。連接凸塊260可包括焊料球、凸塊及柱中的一或多者。連接凸塊260可包含金屬材料。第二底部填充層240可設置於第一重佈線基板100與連接基板320之間的間隙中，藉此密封連接凸塊260。第二底部填充層240可包含介電聚合物。
第一模塑層300可填充連接基板320的基板孔390。舉例而言，第一模塑層300可填充第一半導體晶片200與連接基板320之間的間隙。第一模塑層300可覆蓋第一半導體晶片200的頂表面及側表面、第一底部填充層230的側表面、第二底部填充層240的側表面及連接基板320的內壁。第一模塑層300的頂表面300a可位於與連接基板320的頂表面320a的水準相同的水準處。舉例而言，第一模塑層300的頂表面300a可與連接基板320的頂表面320a共面。第一模塑層300可包含介電聚合物，例如環氧系聚合物。舉例而言，第一模塑層300可包括黏著介電膜，例如味之素增層膜（Ajinomoto build-up film，ABF）。
黏著膜800可設置於第一模塑層300的頂表面300a及連接基板320的頂表面320a上。黏著膜800可與第一方向D1平行地延伸，且可覆蓋第一模塑層300的頂表面300a及連接基板320的頂表面320a。黏著膜800的側表面800c可與連接基板320的側表面320c在垂直方向上對齊。舉例而言，黏著膜800的側表面800c可與連接基板320的側表面320c共面。
連接端子405可設置於連接基板320的第一接墊321上。連接端子405可與第一接墊321在垂直方向上對齊。連接端子405可耦合至第一接墊321，且可因此將第二重佈線基板400電性連接至連接基板320。連接端子405可被黏著膜800環繞。
圖3說明示出根據一些示例性實施例的半導體封裝的剖視圖。上文所論述的半導體封裝將不再闡述，而將在下文詳細地論述差異。
參考圖3，根據一些示例性實施例的半導體封裝3可包括第一重佈線基板100、第一半導體晶片200、第一模塑層300、第二重佈線基板400及黏著膜800。第一模塑層300、第二重佈線基板400及黏著膜800可與圖1A及圖1B中所論述的實質上相同。相比之下，可不提供第一底部填充層230及下部連接端子250兩者。
第一重佈線基板100可包括凸塊下圖案110、第一重佈線圖案150、第一連接接墊120以及下部介電層101、102、103及104。下部介電層101、102、103及104可包括第一下部介電層101、第二下部介電層102、第三下部介電層103及第四下部介電層104。凸塊下圖案110及下部介電層101、102、103及104可與圖1A及圖1B中所論述的實質上相同。
第一重佈線圖案150可設置於所述多個凸塊下圖案110中的每一者的頂表面上。第一重佈線圖案150可設置於第一下部介電層101、第二下部介電層102、第三下部介電層103及第四下部介電層104中。第一重佈線圖案150可被第一下部介電層101、第二下部介電層102、第三下部介電層103及第四下部介電層104環繞。第一重佈線圖案150中的每一者可包括導電圖案153及設置於導電圖案153上的晶種圖案151。晶種圖案151可包含導電材料，例如銅、鈦或其合金。導電圖案153可包含金屬材料，例如銅。
第一重佈線圖案150中的每一者可包括通路部分150V及線部分150P。通路部分150V可設置於線部分150P上且連接至線部分150P。線部分150P可具有較通路部分150V的寬度或長度大的寬度或長度。線部分150P可具有在第一方向D1上延伸的主軸線。線部分150P可與第一方向D1平行地延伸，且通路部分150V可自線部分150P朝向第一重佈線基板100的頂表面100a突出。第一重佈線圖案150可對齊以允許其通路部分150V面向第一重佈線基板100的頂表面100a。第一重佈線圖案150中的每一者的線部分150P可與凸塊下圖案110中的一者的頂表面或與下伏的第一重佈線圖案150的通路部分150V接觸。第一重佈線圖案150中的每一者的通路部分150V可與第一連接接墊120或與上覆的第一重佈線圖案150的線部分150P接觸。
舉例而言，最靠近凸塊下圖案110的第一重佈線圖案150的線部分150P可接觸凸塊下圖案110的對應頂表面。最靠近凸塊下圖案110的第一重佈線圖案150的導電圖案153可直接接觸凸塊下圖案110的對應頂表面。晶種圖案151可對應地夾置於第一重佈線圖案150的導電圖案153與上覆的第一重佈線圖案150的導電圖案153之間。作為另外一種選擇，第一重佈線圖案150中的一些第一重佈線圖案的通路部分150V可接觸上覆的第一重佈線圖案150的對應底表面。
第一連接接墊120可設置於第四下部介電層104上。第一連接接墊120可夾置於導電結構310與第一重佈線圖案150之間，藉此將導電結構310電性連接至第一重佈線圖案150。第一連接接墊120可接觸第一重佈線圖案150中的至少一者的通路部分150V。第一連接接墊120可包含金屬，例如銅、鈦、鋁、鎢或其任何合金。
第一半導體晶片200可安裝於第一重佈線基板100的頂表面100a上。第一半導體晶片200可包括第一晶片接墊205。第一晶片接墊205可在第一半導體晶片200的底表面上暴露出。第一半導體晶片200中可包括積體電路。積體電路可被設置成與第一半導體晶片200的底表面相鄰。積體電路可包括記憶體電路、邏輯電路或其組合。第一晶片接墊205可電性連接至積體電路。在此說明中，組件「連接至」另一組件可包括實體地連接至另一組件、電性地直接連接至另一組件或電性地間接連接至另一組件。第一晶片接墊205可連接至第一重佈線基板100中所包括的第一重佈線圖案150中的至少一者。舉例而言，第一晶片接墊205可具有與第一重佈線圖案150中的至少一者的通路部分150V接觸的底表面。因此，第一半導體晶片200可電性連接至第一重佈線基板100。
圖4說明示出根據一些示例性實施例的半導體封裝的剖視圖。上文所論述的半導體封裝將不再闡述，而將在下文詳細地論述差異。
參考圖4，根據一些示例性實施例的半導體封裝4可包括第一重佈線基板100、第一半導體晶片200、第一模塑層300、第二重佈線基板400、第二半導體晶片500及黏著膜800，且可進一步包括連接基板320。第一重佈線基板100及第一半導體晶片200可與圖3中所論述的第一重佈線基板100及第一半導體晶片200實質上相同。第一模塑層300可與圖2中所論述的第一模塑層實質上相同。第二重佈線基板400及第二半導體晶片500可與圖1A及圖1B中所論述的第二重佈線基板400及第二半導體晶片500實質上相同。黏著膜800可與圖2中所論述的黏著膜實質上相同。連接基板320可類似於圖2中所論述的連接基板320。
連接基板320可設置於第一重佈線基板100上。連接基板320可具有穿透過連接基板320的基板孔390。舉例而言，基板孔390可被形成為穿透可構成連接基板320的印刷電路板的頂表面及底表面。在平面圖中觀察時，基板孔390可形成於第一重佈線基板100的中心部分上。第一半導體晶片200可設置於連接基板320的基板孔390中。第一半導體晶片200可與連接基板320的內壁間隔開。
連接基板320可包括基底層327以及導電結構321、323及325。導電結構321、323及325可包括第一接墊321、導電通路325及第二接墊323。連接基板320與第一重佈線基板100之間可不設置連接凸塊及底部填充層。連接基板320可具有位於與第一重佈線基板100的頂表面100a相同的水準處的底表面。舉例而言，第二接墊323可連接至第一重佈線圖案150中的至少一者。在此種配置下，第二接墊323可接觸第一重佈線圖案150中的至少一者的通路部分150V。
[製作方法]
圖5至圖10、圖12及圖13說明示出製作根據一些示例性實施例的半導體封裝的方法的剖視圖。圖11說明示出圖10所示區段B的放大圖。
參考圖5，第一初步重佈線基板100p可形成於載體基板900上。釋放層910可夾置於載體基板900與凸塊下圖案110之間及載體基板900與第一初步下部介電層101p之間。釋放層910可將第一初步重佈線基板100p附著至載體基板900。第一初步重佈線基板100p的形成可包括形成晶種層，在所述晶種層上形成具有開口的光阻圖案，使用晶種層作為電極在開口中形成導電層，移除光阻圖案，將晶種層圖案化，沈積介電層，及實行圖案化製程。
舉例而言，可在釋放層910上形成晶種層。晶種層可覆蓋釋放層910的頂表面。可實行沈積製程以形成晶種層。晶種層可包含導電材料。舉例而言，晶種層可包含銅、鈦或其合金。
可在晶種層上形成具有開口的光阻圖案。開口可界定凸塊下圖案110的形狀。光阻圖案的開口可暴露出晶種層的頂表面。光阻圖案可包含光阻材料。
開口中的晶種層可用作形成凸塊下圖案110的電極。可藉由實行其中將晶種層用作電極的電鍍製程來形成凸塊下圖案110。電鍍製程可在凸塊下圖案110延伸至光阻圖案的頂表面上之前終止。可實行剝除製程以移除光阻圖案。因此，晶種層可在光阻圖案下方暴露於外部。
暴露出的晶種層可經受蝕刻製程以將晶種層圖案化。釋放層910的頂表面可暴露於多個凸塊下圖案110之間。第一初步下部介電層101p可形成於凸塊下圖案110上。第一初步下部介電層101p可共形地覆蓋暴露出的釋放層910、及凸塊下圖案110的頂表面及側表面。可藉由塗佈製程（例如，旋轉塗佈或狹縫塗佈）形成第一初步下部介電層101p。可將第一初步下部介電層101p圖案化以形成通路孔，將在所述通路孔中形成第一重佈線圖案150的通路部分。第一初步下部介電層101p可經受固化製程以將第一初步下部介電層101p堅硬地固化。可重複地實行以上製程以形成包括堆疊的第一初步下部介電層101p、第二初步下部介電層102p、第三初步下部介電層103p及第四初步下部介電層104p的第一初步重佈線基板100p。第一連接接墊120可形成於第一初步重佈線基板100p上。第一連接接墊120可在第四初步下部介電層104p上暴露出。
參考圖6，可在暴露的第一連接接墊120中的一些第一連接接墊的頂表面上形成導電結構310。可藉由與用於形成第一初步重佈線基板100p的凸塊下圖案110的方法相同的方法形成導電結構310。舉例而言，可在第一初步重佈線基板100p上形成具有開口的光阻圖案。可實行電鍍製程以填充開口，且可移除光阻圖案以形成導電結構310。導電結構310可被形成為具有其形狀（例如，圓柱形形狀），所述形狀中的每一者具有在第一方向D1上的相對小的寬度及在第二方向D2上的相對大的長度，如圖6中所示。
參考圖7，可在第一初步重佈線基板100p上安裝第一半導體晶片200。舉例而言，可在第一初步重佈線基板100p上設置第一半導體晶片200。在此步驟中，第一半導體晶片200可包括第一晶片接墊205，且第一晶片接墊205可面向第一初步重佈線基板100p。第一晶片接墊205可對應地與第一連接接墊120對齊。可在對應的第一連接接墊120上形成下部連接端子250。下部連接端子250可接觸對應的第一晶片接墊205。第一半導體晶片200可經由下部連接端子250電性連接至第一重佈線圖案150。可形成第一底部填充層230以填充第一半導體晶片200與第一初步重佈線基板100p之間的間隙。第一底部填充層230可環繞且密封下部連接端子250。
參考圖8，可在第一初步重佈線基板100p上形成第一初步模塑層300p，藉此覆蓋第一半導體晶片200。第一初步模塑層300p可填充導電結構310之間的間隙及第一半導體晶片200與導電結構310之間的間隙。可對第一初步模塑層300p的頂表面300a實行平坦化製程（例如，化學機械拋光（chemical mechanical polishing，CMP））。平坦化製程可繼續直至暴露出導電結構310的頂表面310a為止。因此，第一初步模塑層300p的頂表面300a可與導電結構310的頂表面310a共面。
參考圖9及圖10，可在第一初步模塑層300p的頂表面300a及導電結構310的頂表面310a上設置黏著膜800。黏著膜800可與第一初步模塑層300p的頂表面300a及導電結構310的頂表面310a接觸，且附著至第一初步模塑層300p的頂表面300a及導電結構310的頂表面310a。舉例而言，黏著膜800可包含可光固化樹脂或可熱固化樹脂，且可在非固化狀態下加以附著。可在黏著膜800上設置第二初步重佈線基板400p。在此步驟中，第二初步重佈線基板400p可包括第二重佈線圖案450及連接端子的第一部分405U，此將在下文加以論述。可藉由與用於形成第一初步重佈線基板100p的方法實質上相同的方法形成第二初步重佈線基板400p。可在與製造有第一初步重佈線基板100p的空間分隔開的空間中製造第二初步重佈線基板400p。第一初步重佈線基板100p與第二初步重佈線基板400p可彼此同時形成於不同的空間中。第二初步重佈線基板400p可被放置成允許第一部分405U面向黏著膜800的頂表面。第一部分405U可與對應的導電結構310在垂直方向上對齊。
一般而言，製程時間的延長可提高製造成本，且當對在早期製作階段形成的第一初步重佈線基板100p連續地實行複雜的後續製程時非常可能出現翹曲缺陷等。根據本揭露的一些示例性實施例，第一初步重佈線基板100p與第二初步重佈線基板400p彼此可形成於不同的空間中且可經由黏著膜800固定至彼此。因此，與形成第一初步重佈線基板100p且此後形成第二初步重佈線基板400p的情形相比，示例性實施例可減少製程步驟、降低製造成本且提高產品可靠性。此外，在形成第一初步重佈線基板100p且此後形成第二初步重佈線基板400p的情形中，當在第二初步重佈線基板400p的製作期間在第二初步重佈線基板400p的局部區中出現缺陷時，可必須摒棄安裝於與所述局部區對應的位置上的第一半導體晶片200。根據本揭露的一些示例性實施例，可單獨製造第二初步重佈線基板400p，且可在將第二初步重佈線基板400p固定至第一初步重佈線基板100p之前執行缺陷檢驗。在此種情形中，第一初步重佈線基板100p可在其與第二初步重佈線基板400p的缺陷位置對應的區域上設置有虛設晶片，且因此可防止良好晶片被損耗。因此，可有效地降低製造成本。
參考圖10及圖11，可對第二初步重佈線基板400p的頂表面施加壓力，且因此可將黏著膜800附著至第二初步重佈線基板400p。當黏著膜800處於撓性狀態中時，壓力可允許黏著膜800接納第一部分405U。
在特定的壓力條件下，可對黏著膜800施加熱量。黏著膜800中可具有導電粒子801。熱量及壓力可迫使導電粒子801在黏著膜800中流動並聚集。舉例而言，導電粒子801可聚集於導電結構310與第一部分405U之間。導電粒子801可附著至第一部分405U的表面及導電結構310的頂表面310a，藉此形成圖3B中所示的第二部分405B。因此，可形成包括第一部分405U及第二部分405B的連接端子405。導電粒子801中的一些導電粒子可不聚集而是可保留於黏著膜800中。黏著膜800可在其與和連接端子405的第一部分405U不相鄰的區段或第一半導體晶片200在垂直方向上交疊的部分上具有導電粒子801中的一些導電粒子。剩餘導電粒子801可不電性連接至連接端子405的第一部分405U。
參考圖12，可在第二初步重佈線基板400p上安裝第二半導體晶片500。舉例而言，第二半導體晶片500可設置於第二初步重佈線基板400p上。在此步驟中，第二半導體晶片500可包括第二晶片接墊505，且第二晶片接墊505可面向第二初步重佈線基板400p。第二晶片接墊505可與對應的第二上部連接接墊420對齊。可在對應的第二上部連接接墊420上形成上部的連接端子550。上部連接端子550可接觸對應的第二晶片接墊505。第二半導體晶片500可經由上部連接端子550電性連接至第二重佈線圖案450。可在第二初步重佈線基板400p上形成第二初步模塑層600p，藉此覆蓋第二半導體晶片500。第二初步模塑層600p可覆蓋第二半導體晶片500的頂表面及側表面及第二初步重佈線基板400p的頂表面。
參考圖13，可自第一初步下部介電層101p移除釋放層910及載體基板900，此移除可暴露出第一初步下部介電層101p的底表面及凸塊下圖案110的底表面。外部端子700可對應地形成於凸塊下圖案110的暴露的底表面上。外部端子700的形成可包括實行焊料球附著製程。
參考圖1及圖13，可沿著切割線SL切分第一初步重佈線基板100p、第一初步模塑層300p、第二初步重佈線基板400p及第二初步模塑層600p，且因此可將多個半導體封裝1彼此分離。因此，可製作根據本揭露的一些示例性實施例的半導體封裝。
根據本揭露，可在第一重佈線基板與第二重佈線基板之間設置黏著膜。第一重佈線基板與第二重佈線基板可經由黏著膜固定至彼此。因此，可縮短製程時間且提高半導體封裝的可靠性。
本揭露的詳細說明不應被視為僅限於本文中所述的實施例，且本揭露旨在涵蓋實施例的各種組合、修改及變化形式，而此並不背離本揭露的精神及範圍。隨附申請專利範圍應被視為包括其他實施例。
1、2:半導體封裝 100:第一重佈線基板 100a、300a、310a、320a、400a、500a:頂表面 100b、400b、410b:底表面 100c、300c、320c、400c、500c、600c、800c:側表面 100p:第一初步重佈線基板 101:下部介電層/第一下部介電層 101p:第一初步下部介電層 102:下部介電層/第二下部介電層 102p:第二初步下部介電層 103:下部介電層/第三下部介電層 103p:第三初步下部介電層 104:下部介電層/第四下部介電層 104p:第四初步下部介電層 110:凸塊下圖案 120:第一連接接墊 150:第一重佈線圖案/重佈線圖案 150P、450P:線部分 150V、450V:通路部分 151、451:晶種圖案 153、453:導電圖案 200:第一半導體晶片/半導體晶片 205:第一晶片接墊 230:第一底部填充層 240:第二底部填充層 250:下部連接端子 260:連接凸塊 300:第一模塑層 300p:第一初步模塑層 310:導電結構 320:連接基板 321:導電結構/第一接墊 323:導電結構/第二接墊 325:導電結構/導電通路 327:基底層 390:基板孔 400:第二重佈線基板 400p:第二初步重佈線基板 401:第一上部介電層 402:第二上部介電層 403:第三上部介電層 405:連接端子 405B:第二部分 405U:第一部分 410:第二下部連接接墊 420:第二上部連接接墊/第二連接接墊 450:第二重佈線圖案 500:第二半導體晶片 505:第二晶片接墊 550:上部連接端子 600:第二模塑層 600p:第二初步模塑層 700:外部端子 800:黏著膜 801:導電粒子 900:載體基板 910:釋放層 A、B:區段 D1:第一方向 D2:第二方向 H1、H2:厚度 SL:切割線 W0、W2:寬度 W1、W1’:最大寬度
圖1A說明示出根據實施例的半導體封裝的剖視圖。
圖1B及圖1C說明示出圖1A所示區段A的放大圖。
圖2說明示出根據實施例的半導體封裝的剖視圖。
圖3說明示出根據實施例的半導體封裝的剖視圖。
圖4說明示出根據實施例的半導體封裝的剖視圖。
圖5至圖10、圖12及圖13說明示出製作根據實施例的半導體封裝的方法的剖視圖。
圖11說明示出圖10所示區段B的放大圖。
1:半導體封裝
100:第一重佈線基板
100a、300a、310a、400a、500a:頂表面
100b、400b:底表面
100c、300c、400c、500c、600c、800c:側表面
101:下部介電層/第一下部介電層
102:下部介電層/第二下部介電層
103:下部介電層/第三下部介電層
104:下部介電層/第四下部介電層
110:凸塊下圖案
120:第一連接接墊
150:第一重佈線圖案/重佈線圖案
150P、450P:線部分
150V、450V:通路部分
151、451:晶種圖案
153、453:導電圖案
200:第一半導體晶片/半導體晶片
205:第一晶片接墊
230:第一底部填充層
250:下部連接端子
300:第一模塑層
310:導電結構
400:第二重佈線基板
401:第一上部介電層
402:第二上部介電層
403:第三上部介電層
405:連接端子
410:第二下部連接接墊
420:第二上部連接接墊/第二連接接墊
450:第二重佈線圖案
500:第二半導體晶片
505:第二晶片接墊
550:上部連接端子
600:第二模塑層
700:外部端子
800:黏著膜
A:區段
D1:第一方向
D2:第二方向
H1、H2:厚度
W0:寬度

Claims (10)

  1. 一種半導體封裝，包括： 第一重佈線基板； 第一半導體晶片，安裝於所述第一重佈線基板上； 第一模塑層，位於所述第一重佈線基板上，所述第一模塑層覆蓋所述第一半導體晶片的頂表面及側表面，所述頂表面背對所述第一重佈線基板； 第二重佈線基板，位於所述第一模塑層上；以及 黏著膜，位於所述第二重佈線基板與所述第一模塑層之間， 其中所述黏著膜與所述第一半導體晶片間隔開且所述黏著膜覆蓋所述第一模塑層的頂表面，且 其中所述黏著膜的側表面與所述第二重佈線基板的側表面共面。
  2. 如請求項1所述的半導體封裝，其中所述黏著膜的所述側表面與所述第一重佈線基板的側表面共面。
  3. 如請求項1所述的半導體封裝， 其中所述第一重佈線基板包括下部介電層， 其中所述第二重佈線基板包括上部介電層，且 其中所述下部介電層與所述上部介電層包含感光性聚合物。
  4. 如請求項1所述的半導體封裝，更包括將所述第一重佈線基板連接至所述第二重佈線基板的導電結構， 其中所述第二重佈線基板包括： 上部介電層； 連接接墊，被所述上部介電層暴露出；以及 連接端子，位於所述連接接墊的底表面上， 其中所述連接端子位於所述導電結構與所述連接接墊之間且被所述黏著膜環繞。
  5. 如請求項4所述的半導體封裝，其中所述連接端子在垂直方向上與所述導電結構對齊。
  6. 如請求項4所述的半導體封裝，其中所述連接端子的最大寬度小於所述導電結構的寬度。
  7. 如請求項4所述的半導體封裝，其中所述連接端子包括第一部分及第二部分，所述第二部分環繞所述第一部分的下部部分，且 其中所述第二部分位於所述第一部分與所述導電結構之間且覆蓋所述導電結構的頂表面。
  8. 如請求項1所述的半導體封裝，其中所述第一重佈線基板的厚度大於所述第二重佈線基板的厚度。
  9. 如請求項1所述的半導體封裝，其中所述第二重佈線基板的厚度介於約5微米至約50微米的範圍內。
  10. 如請求項1所述的半導體封裝，其中所述第一重佈線基板包括： 多個第一重佈線圖案，連接至所述第一半導體晶片；以及 下部介電層，環繞所述第一重佈線圖案， 其中所述多個第一重佈線圖案中的每一第一重佈線圖案包括各自的晶種圖案及位於所述各自的晶種圖案上的各自的導電圖案。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11769712B2 (en) * 2021-05-28 2023-09-26 Advanced Semiconductor Engineering, Inc. Semiconductor package structure and method for manufacturing the same

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006035258A1 (en) 2004-09-30 2006-04-06 Infineon Technologies Ag Semiconductor chip assembly including stacked components and method for producing it
US20100237481A1 (en) 2009-03-20 2010-09-23 Chi Heejo Integrated circuit packaging system with dual sided connection and method of manufacture thereof
KR101906408B1 (ko) * 2011-10-04 2018-10-11 삼성전자주식회사 반도체 패키지 및 그 제조 방법
WO2013176426A1 (ko) 2012-05-25 2013-11-28 주식회사 네패스 반도체 패키지, 그 제조 방법 및 패키지 온 패키지
US9443797B2 (en) 2012-09-14 2016-09-13 STATS ChipPAC Pte. Ltd. Semiconductor device having wire studs as vertical interconnect in FO-WLP
US9048222B2 (en) * 2013-03-06 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating interconnect structure for package-on-package devices
KR102094924B1 (ko) * 2013-06-27 2020-03-30 삼성전자주식회사 관통전극을 갖는 반도체 패키지 및 그 제조방법
KR102161173B1 (ko) 2013-08-29 2020-09-29 삼성전자주식회사 패키지 온 패키지 장치 및 이의 제조 방법
KR20150049622A (ko) * 2013-10-30 2015-05-08 삼성전자주식회사 패키지 온 패키지 장치
KR101538573B1 (ko) 2014-02-05 2015-07-21 앰코 테크놀로지 코리아 주식회사 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스
US10074631B2 (en) 2014-04-14 2018-09-11 Taiwan Semiconductor Manufacturing Company Packages and packaging methods for semiconductor devices, and packaged semiconductor devices
US9601353B2 (en) 2014-07-30 2017-03-21 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with molding structures and methods of forming the same
KR101640078B1 (ko) * 2014-10-08 2016-07-15 앰코 테크놀로지 코리아 주식회사 적층형 반도체 패키지 및 이의 제조 방법
US9583472B2 (en) 2015-03-03 2017-02-28 Apple Inc. Fan out system in package and method for forming the same
US9746889B2 (en) * 2015-05-11 2017-08-29 Qualcomm Incorporated Package-on-package (PoP) device comprising bi-directional thermal electric cooler
US20160343685A1 (en) 2015-05-21 2016-11-24 Mediatek Inc. Semiconductor package assembly and method for forming the same
KR102372300B1 (ko) * 2015-11-26 2022-03-08 삼성전자주식회사 스택 패키지 및 그 제조 방법
KR102522322B1 (ko) * 2016-03-24 2023-04-19 삼성전자주식회사 반도체 패키지
JP6951838B2 (ja) * 2016-08-29 2021-10-20 新光電気工業株式会社 配線基板、半導体装置及び配線基板の製造方法
US10622340B2 (en) * 2016-11-21 2020-04-14 Samsung Electronics Co., Ltd. Semiconductor package
US10529698B2 (en) * 2017-03-15 2020-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages and methods of forming same
US10177095B2 (en) * 2017-03-24 2019-01-08 Amkor Technology, Inc. Semiconductor device and method of manufacturing thereof
US10784220B2 (en) 2017-03-30 2020-09-22 Taiwan Semiconductor Manufacturing Co., Ltd. Plurality of semiconductor devices encapsulated by a molding material attached to a redistribution layer
US10224254B2 (en) * 2017-04-26 2019-03-05 Powertech Technology Inc. Package process method including disposing a die within a recess of a one-piece material
US20190006339A1 (en) * 2017-06-28 2019-01-03 Asm Technology Singapore Pte Ltd Three-dimensional integrated fan-out wafer level package
US10283474B2 (en) 2017-06-30 2019-05-07 Taiwan Semiconductor Manufacturing Co., Ltd. Chip package structure and method for forming the same
US10867924B2 (en) 2017-07-06 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package with redistribution structure and pre-made substrate on opposing sides for dual-side metal routing
KR101892869B1 (ko) 2017-10-20 2018-08-28 삼성전기주식회사 팬-아웃 반도체 패키지
US10163825B1 (en) * 2017-10-26 2018-12-25 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
KR102028713B1 (ko) * 2018-01-19 2019-10-07 삼성전자주식회사 반도체 패키지
KR20190124892A (ko) 2018-04-27 2019-11-06 삼성전자주식회사 팬-아웃 반도체 패키지
US11032917B2 (en) * 2018-06-08 2021-06-08 Unimicron Technology Corp. Circuit carrier board and manufacturing method thereof
US10916488B2 (en) 2018-06-29 2021-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package having thermal conductive pattern surrounding the semiconductor die
CN110797293A (zh) 2018-08-01 2020-02-14 矽品精密工业股份有限公司 封装堆叠结构及其制法暨封装结构
US11164754B2 (en) 2018-09-28 2021-11-02 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out packages and methods of forming the same

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