CN109994389B - 半导体封装结构及其制造方法 - Google Patents

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    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/92—Specific sequence of method steps
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    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
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    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
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    • H01L2225/06586—Housing with external bump or bump-like connectors
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    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
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    • H01L2225/1041—Special adaptations for top connections of the lowermost container, e.g. redistribution layer, integral interposer
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    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
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    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1094—Thermal management, e.g. cooling
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
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    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
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    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
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    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
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    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
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    • H01L2924/181—Encapsulation
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    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
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Abstract

一种半导体封装结构包含第一半导体裸片、第二半导体裸片、多个导电元件、第一封装体和第二封装体。所述第二半导体裸片安置于所述第一半导体裸片上。所述导电元件各自包括第一部分和第二部分，且安置在所述第一半导体裸片和所述第二半导体裸片周围。所述第一封装体环绕所述第一半导体裸片以及所述导电元件的相应第一部分。所述第二封装体覆盖所述第一半导体裸片的顶部部分的一部分，且环绕所述导电元件的相应第二部分。

Description

半导体封装结构及其制造方法
技术领域
本发明涉及一种半导体封装结构以及一种制造方法，且设计一种包含再分布层(redistribution layer,RDL)的半导体封装结构，以及一种用于制造所述半导体封装结构的方法。
背景技术
在对比扇出过程(comparative fan-out process)中，将半导体裸片(semiconductor die)以“面向上”(face up)方式安置在载体上。所述半导体裸片包含多个芯片支柱(chip pillars)，其位于所述半导体裸片的作用表面(active surface)上，且远离所述载体。另外，多个封装支柱(package pillars)形成或安置在半导体裸片周围。接着，施加模制化合物(molding compound)来覆盖半导体裸片、芯片支柱、封装支柱和载体。在此模制操作(molding operation)之后，使模制化合物变薄，以暴露芯片支柱和封装支柱的上表面(例如通过研磨过程)。接着，RDL形成于模制化合物上，以接触所述芯片支柱和封装支柱。然而，由于芯片支柱可能不具有一致高度，且封装支柱可能不具有一致高度，因此使模制化合物变薄来确保芯片支柱和封装支柱的上表面暴露是具有挑战性的。
发明内容
在一些实施例中，根据一方面，一种半导体封装结构包含第一半导体裸片、第二半导体裸片、多个导电元件、第一封装体和第二封装体。所述第二半导体裸片安置于所述第一半导体裸片上。所述导电元件各自包含第一部分和第二部分，且安置在所述第一半导体裸片和所述第二半导体裸片周围。所述第一封装体环绕所述第一半导体裸片以及所述导电元件的相应第一部分。所述第二封装体覆盖所述第一半导体裸片的顶部部分的一部分，且环绕所述导电元件的相应第二部分。
在一些实施例中，根据另一方面，一种用于制造半导体封装结构的方法包含：(a)提供载体；(b)形成多个导电元件在所述载体上，其中所述导电元件各自包括第一部分和第二部分；(c)将第一半导体裸片和第一封装体安置在所述载体上，其中所述导电元件环绕所述第一半导体裸片，且所述第一封装体环绕所述第一半导体裸片以及所述导电元件的相应第一部分；以及(d)将第二半导体裸片和第二封装体安置在所述第一半导体裸片上，其中所述第二封装体覆盖所述第一半导体裸片的顶部部分，且环绕所述导电元件的所述相应第二部分。
附图说明
当结合附图阅读时，从以下具体实施方式容易地理解本发明的一些实施例的特性。注意，各种结构可能未按比例绘制，且各种结构的尺寸可出于论述的清楚起见而任意增加或减小。
图1说明根据本发明的一方面的半导体封装结构的一些实施例的剖面图。
图2说明根据本发明的一方面的半导体封装结构的一些实施例的剖面图。
图3说明根据本发明的一方面的半导体封装结构的一些实施例的剖面图。
图4说明根据本发明的一方面的半导体封装结构的一些实施例的剖面图。
图5说明根据本发明的一方面的半导体封装结构的一些实施例的剖面图。
图6说明根据本发明的一方面的半导体封装结构的一些实施例的剖面图。
图7说明根据本发明的一方面的半导体封装结构的一些实施例的剖面图。
图8说明根据本发明的一方面的半导体封装结构的一些实施例的剖面图。
图9说明根据本发明的一方面的半导体封装结构的一些实施例的剖面图。
图10说明根据本发明的一方面的半导体封装结构的一些实施例的剖面图。
图11说明根据本发明的一方面的堆叠封装结构的一些实施例的剖面图。
图12说明根据本发明的一方面的半导体封装结构的一些实施例的剖面图。
图13说明根据本发明的一方面的半导体封装结构的一些实施例的剖面图。
图14说明根据本发明的一方面的半导体封装结构的一些实施例的剖面图。
图15说明根据本发明的一方面的半导体封装结构的一些实施例的剖面图。
图16说明根据本发明的一方面的半导体封装结构的一些实施例的剖面图。
图17说明根据本发明的一方面的堆叠封装结构的一些实施例的剖面图。
图18说明根据本发明的一方面的半导体封装结构的一些实施例的剖面图。
图19说明根据本发明的一方面的半导体封装结构的一些实施例的剖面图。
图20说明根据本发明的一方面的半导体封装结构的一些实施例的剖面图。
图21说明根据本发明的一方面的半导体封装结构的一些实施例的剖面图。
图22说明根据本发明的一方面的用于制造半导体封装结构的方法的一些实施例的一或多个阶段。
图23说明根据本发明的一方面的用于制造半导体封装结构的方法的一些实施例的一或多个阶段。
图24说明根据本发明的一方面的用于制造半导体封装结构的方法的一些实施例的一或多个阶段。
图25说明根据本发明的一方面的用于制造半导体封装结构的方法的一些实施例的一或多个阶段。
图26说明根据本发明的一方面的用于制造半导体封装结构的方法的一些实施例的一或多个阶段。
图27说明根据本发明的一方面的用于制造半导体封装结构的方法的一些实施例的一或多个阶段。
图28说明根据本发明的一方面的用于制造半导体封装结构的方法的一些实施例的一或多个阶段。
图29说明根据本发明的一方面的用于制造半导体封装结构的方法的一些实施例的一或多个阶段。
图30说明根据本发明的一方面的用于制造半导体封装结构的方法的一些实施例的一或多个阶段。
图31说明根据本发明的一方面的用于制造半导体封装结构的方法的一些实施例的一或多个阶段。
图32说明根据本发明的一方面的用于制造半导体封装结构的方法的一些实施例的一或多个阶段。
图33说明根据本发明的一方面的用于制造半导体封装结构的方法的一些实施例的一或多个阶段。
图34说明根据本发明的一方面的用于制造半导体封装结构的方法的一些实施例的一或多个阶段。
图35说明根据本发明的一方面的用于制造半导体封装结构的方法的一些实施例的一或多个阶段。
图36说明根据本发明的一方面的用于制造半导体封装结构的方法的一些实施例的一或多个阶段。
图37说明根据本发明的一方面的用于制造半导体封装结构的方法的一些实施例的一或多个阶段。
图38说明根据本发明的一方面的用于制造半导体封装结构的方法的一些实施例的一或多个阶段。
图39说明根据本发明的一方面的用于制造半导体封装结构的方法的一些实施例的一或多个阶段。
图40说明根据本发明的一方面的用于制造半导体封装结构的方法的一些实施例的一或多个阶段。
图41说明根据本发明的一方面的用于制造半导体封装结构的方法的一些实施例的一或多个阶段。
图42说明根据本发明的一方面的用于制造半导体封装结构的方法的一些实施例的一或多个阶段。
图43说明根据本发明的一方面的用于制造半导体封装结构的方法的一些实施例的一或多个阶段。
图44说明根据本发明的一方面的用于制造半导体封装结构的方法的一些实施例的一或多个阶段。
图45说明根据本发明的一方面的用于制造半导体封装结构的方法的一些实施例的一或多个阶段。
图46说明根据本发明的一方面的用于制造半导体封装结构的方法的一些实施例的一或多个阶段。
图47说明根据本发明的一方面的用于制造半导体封装结构的方法的一些实施例的一或多个阶段。
图48说明根据本发明的一方面的用于制造半导体封装结构的方法的一些实施例的一或多个阶段。
图49说明根据本发明的一方面的用于制造半导体封装结构的方法的一些实施例的一或多个阶段。
图50说明根据本发明的一方面的用于制造半导体封装结构的方法的一些实施例的一或多个阶段。
图51说明根据本发明的一方面的用于制造半导体封装结构的方法的一些实施例的一或多个阶段。
图52说明根据本发明的一方面的用于制造半导体封装结构的方法的一些实施例的一或多个阶段。
图53说明根据本发明的一方面的用于制造半导体封装结构的方法的一些实施例的一或多个阶段。
图54说明根据本发明的一方面的用于制造半导体封装结构的方法的一些实施例的一或多个阶段。
图55说明根据本发明的一方面的用于制造半导体封装结构的方法的一些实施例的一或多个阶段。
图56说明根据本发明的一方面的用于制造半导体封装结构的方法的一些实施例的一或多个阶段。
图57说明根据本发明的一方面的用于制造半导体封装结构的方法的一些实施例的一或多个阶段。
具体实施方式
贯穿图式和详细描述使用共同参考标号来指示相同或相似元件。根据以下结合附图进行的详细描述将容易地理解本发明的实施例。
以下揭示内容提供用于实施所提供主题的不同特征的许多不同实施例或实例。下文描述组件和布置的具体实例来阐释本发明的某些方面。当然，这些只是实例且无意为限制性的。举例来说，在以下描述中，在第二特征上放或第二特征上形成第一特征的提及可包含第一特征和第二特征直接接触地形成或安置的实施例，并且还可包含额外特征可在第一特征与第二特征之间形成或安置以使得第一特征和第二特征可不直接接触的实施例。另外，本发明可在各种实例中重复参考标号和/或字母。此重复是出于简化和清楚的目的，且本身并不指示所论述的各种实施方案和/或配置之间的关系。
本发明的至少一些实施例揭示一种半导体封装结构，其包含：第一半导体裸片；第二半导体裸片；多个导电元件，其各自包含第一部分和第二部分，且安置在所述第一半导体裸片和所述第二半导体裸片周围；第一封装体，其环绕所述第一半导体裸片以及所述导电元件的相应第一部分；以及第二封装体，其覆盖所述第一半导体裸片的顶部部分，且环绕所述导电元件的相应第二部分。本发明的至少一些实施例进一步揭示用于制造所述半导体封装结构的技术。
在对比扇出过程中，将半导体裸片以“面向上”方式安置在载体上。也就是说，半导体裸片具有作用表面和与所述作用表面相对的背侧表面，且所述半导体裸片的所述背侧表面附接(例如粘合)到载体。所述半导体裸片在作用表面上包含多个芯片支柱。另外，多个封装支柱形成于所述载体上，且封装支柱安置在半导体裸片周围。接着，施加模制化合物来覆盖半导体裸片、芯片支柱、封装支柱和载体。换句话说，模制化合物的上表面高于芯片支柱的上表面以及封装支柱的上表面，因为模制化合物覆盖芯片支柱和封装支柱。
在模制操作之后，进行研磨操作以去除安置于芯片支柱的上表面以及封装支柱的上表面上的模制化合物的上部部分，来使模制化合物变薄，并暴露芯片支柱的上表面以及封装支柱的上表面。在研磨之后，如果芯片支柱具有一致高度且封装支柱具有一致高度，那么模制化合物的上表面可与芯片支柱的上表面以及封装支柱的上表面大体上共面。然而，芯片支柱可能不具有一致高度，例如在前述过程用于同时封装具有不同大小的多个半导体裸片时。另外，归因于封装支柱的形成过程的容差(tolerance)，封装支柱可能不具有一致高度。因此，半导体裸片的芯片支柱的上表面以及封装支柱的上表面可不彼此共面。因此，在研磨操作之后，芯片支柱和/或封装支柱的一部分可能仍嵌入于模制化合物中，且这些芯片支柱和/或这些封装支柱的上表面可能不从模制化合物暴露。RDL形成于所述模制化合物上，且可能不接触和不电连接未暴露的芯片支柱和/或封装支柱，这可能导致断路。
另外，研磨操作的成本可能较高。另外，在研磨过程期间，去除模制化合物的一部分以及这些芯片支柱和这些封装支柱的一部分，使得这些芯片支柱和这些封装支柱的上表面从模制化合物暴露，以与RDL连接。然而，去除模制化合物的所述部分可导致粉末粘附在这些芯片支柱和这些封装支柱的上表面上，且因为模制化合物的被研磨表面(groundsurface)的表面粗糙度较大，因此RDL与模制化合物、芯片支柱和封装支柱中的任一者之间可能容易地出现脱层(delamination)。此外，模制化合物的被研磨表面的差均一性(pooruniformity)(例如被研磨表面的若干部分之间的方差(variance)大于约10％)可能会限制RDL的线宽和线距(line width and line space,L/S)。举例来说，RDL的L/S可大于约5微米(μm)/约5μm，或约2μm/约2μm。另外，模制化合物的去除部分被浪费掉，这也可能会增加制造工艺的成本。
另外，封装支柱的高度可较低(例如小于约150μm)，其可能会不适合于具有厚半导体裸片的厚封装结构，所述半导体裸片具有例如超过约150μm的厚度。此外，归因于金属RDL与模制化合物之间的热膨胀系数(coefficient of thermal expansion,CTE)的不匹配(mismatch)(例如金属RDL的CTE约为17份每百万每摄氏度(parts-per-million perdegree Celsius,ppm/℃)，且模制化合物的CTE在约4到约12ppm/℃的范围内)，可能出现大翘曲(warpage)。
在后续过程中，钝化层(passivation layer)可进一步形成或安置于模制化合物的被研磨表面上以及RDL上。举例来说，钝化层的CTE约为80ppm/℃。因此，钝化层与模制化合物之间的CTE不匹配可导致钝化层与模制化合物之间的脱层的高风险。另外，在前述过程中，可能难以将额外半导体裸片堆叠在半导体裸片上，以实现较高I/O(input/output)(输入/输出)计数。
本发明至少解决了上述问题，且提供改进的半导体封装结构，以及用于制造所述半导体封装结构的改进技术。在半导体封装结构的制造工艺中，当导电元件的多个上表面中的每一者可暴露时，研磨操作可省略。
图1说明根据本发明的一方面的半导体封装结构1的一些实施例的剖面图。半导体封装结构1包含基底材料10(包含，例如第一钝化层12、第一RDL 11、第二钝化层14、第二RDL13、第三钝化层16和第三RDL 15(还被称作“第二布线层(second wiring layer)”或“底部布线层(bottom wiring layer)”))、第一半导体裸片18、第二半导体裸片20、多个导电元件22、第一封装体24、第二封装体26、第一布线层25、第三封装体28和多个外部连接件(external connectors)30(例如焊接凸点(solder bumps))。
在一或多个实施例中，基底材料10可包含第一钝化层12、第一RDL 11、第二钝化层14、第二RDL 13、第三钝化层16和第三RDL 15(例如第二布线层或底部布线层)。第一钝化层12可包含以下各项或由以下各项形成：光致抗蚀剂层(photoresist layer)；经固化感光材料(cured photosensitive material)；经固化光可成像电介质材料(curedphotoimageable dielectric(PID)material)，例如聚酰胺(polyamide,PA)、聚酰亚胺(polyimide,PI)、环氧树脂(epoxy)或聚苯并恶唑(polybenzoxazole,PBO)，或其两个或多个的组合。在一或多个实施例中，第一钝化层12可包含干膜类型材料(dry film typematerial)或由干膜类型材料形成，所述材料包含树脂和多个填充剂(fillers)；且第一钝化层12的CTE可在约60ppm/℃到约70ppm/℃的范围内。在干膜类型材料是感光材料的一或多个实施例中，此类干膜类型材料可进一步包含敏化剂(sensitizer)、光引发剂(photoinitiator)和交联剂(cross-linker)中的任一者。在干膜类型材料是非感光材料的一或多个实施例中，此类干膜类型材料省略敏化剂、光引发剂和交联剂。在另一实施例中，第一钝化层12可包含液体类型材料(liquid type material)或由液体类型材料形成，所述材料包含均质树脂(homogeneous resin)而不具有填充剂；且第一钝化层12的CTE可在约54ppm/℃到约65ppm/℃的范围内。在液体类型材料是感光材料的一或多个实施例中，此类液体类型材料可进一步包含重氮基萘醌(diazonaphthoquinone,DNQ)。在液体类型材料是非感光材料的一或多个实施例中，此类液体类型材料可省略重氮基萘醌(DNQ)。在一些实施例中，第一钝化层12可为干膜材料。在一些实施例中，第一钝化层12的材料可包含无机材料(例如SiOx、SiNx、TaOx)、玻璃、硅或陶瓷。如图1中所示，第一钝化层12可界定至少一个通孔123，其延伸穿过(extending through)第一钝化层12。
第一RDL 11安置于第一钝化层12上，且嵌入于第二钝化层14中。举例来说，第一RDL 11可包含以所述次序安置于第一钝化层12上的晶种层111和导电金属层112。晶种层111可包含(例如)钛和/或铜、另一金属，或其合金，且可通过溅镀(sputtering)而形成或安置。导电金属层112可包含(例如)铜，或另一金属或金属组合，且可通过电镀(electroplating)而形成或安置。在一些实施例中，如图1中所示，第一RDL 11可包含至少一个焊接垫(soldering pad)113和支撑部分115。晶种层111的对应于第一钝化层12的通孔123的部分被去除，以便形成通孔114，且暴露焊接垫113的下表面的一部分以用于外部连接。也就是说，晶种层111的通孔114的大小和位置对应于第一钝化层12的通孔123的大小和位置。另外，焊接垫113的暴露部分包含导电金属层112的一部分，且从晶种层111的通孔114和第一钝化层12的通孔123暴露。支撑部分115可具有大面积，以便增加半导体封装结构1的刚性(rigidity)(例如面积比裸片18的占用面积(footprint)大大约1.1或更多、约1.2或更多、或约1.3或更多的倍率)。在一些实施例中，支撑部分115可不电连接到裸片(例如可不具有电气功能)或可用于接地。
第二钝化层14安置于第一钝化层12上，且覆盖第一RDL 11。第二钝化层14可包含以下各项或由以下各项形成：光致抗蚀剂层、经固化感光材料、经固化PID材料(例如环氧树脂或PI)，或其两个或多个的组合。在一些实施例中，第二钝化层14可包含以下各项或由以下各项形成：感光性干膜类型材料、非感光性干膜类型材料、感光性液体类型材料，或非感光性液体类型材料。第二钝化层14的材料可与第一钝化层12的材料相同或不同。第二钝化层14可界定至少一个通孔143，其延伸穿过第二钝化层14以便暴露第一RDL 11的上表面的一部分。
第二RDL 13安置于第二钝化层14上以及通孔143中。举例来说，第二RDL 13可包含以所述次序安置于第二钝化层14上的晶种层131和导电金属层132。晶种层131可包含(例如)钛和/或铜、另一金属，或其合金，且可通过溅镀而形成或安置。导电金属层132可包含(例如)铜，或另一金属或金属组合，且可通过电镀而形成或安置。在一些实施例中，如图1中所示，第二RDL 13可包含至少一个导电通孔(conductive via)133，其安置于第二钝化层14的通孔143中。导电通孔133接触第一RDL 11的上表面的一部分，使得第二RDL 13电连接到第一RDL 11。第二RDL 13和导电通孔133可同时或整体地形成(formed concurrently orintegrally)(例如作为单体结构(monolithic structure))。如图1中所示，第二RDL 13的线宽/线距(L/S)可小于约7μm/约7μm、小于约5μm/约5μm，或小于约2μm/约2μm。
第三钝化层16安置于第二钝化层14上，且覆盖第二RDL 13。第三钝化层16可包含以下各项或由以下各项形成：光致抗蚀剂层、经固化感光材料、经固化PID材料(例如环氧树脂或PI)，或其两个或多个的组合。在一些实施例中，第三钝化层16可包含以下各项或由以下各项形成：感光性干膜类型材料、非感光性干膜类型材料、感光性液体类型材料，或非感光性液体类型材料。第三钝化层16的材料可与第二钝化层14的材料相同或不同。第三钝化层16可界定至少一个通孔163，其延伸穿过第三钝化层16以便暴露第二RDL 13的上表面的一部分。
第三RDL 15安置于第三钝化层16上以及通孔163中。举例来说，第三RDL 15可包含以所述次序安置于第三钝化层16上的晶种层151和导电金属层152。晶种层151可包含(例如)钛和/或铜、另一金属，或其合金，且可通过溅镀而形成或安置。导电金属层152可包含(例如)铜，或另一金属或金属组合，且可通过电镀而形成或安置。在一些实施例中，如图1中所示，第三RDL 15可包含安置于第三钝化层16的通孔163中的至少一个导电通孔153。导电通孔153接触第二RDL 13的上表面的一部分，使得第三RDL 15电连接到第二RDL 13。第三RDL 15和导电通孔153可同时或整体地形成(例如作为单体结构)。如图1中所示，第三RDL15的线宽/线距(L/S)可小于约7μm/约7μm、小于约5μm/约5μm，或小于约2μm/约2μm。在图1中所示的实施例，第三RDL 15可为安置于第一半导体裸片18之下的第二布线层或底部布线层。另外，第三RDL 15(例如第二布线层或底部布线层)的至少一部分嵌入于第一封装体24中。
第一半导体裸片18电连接到基底材料10的第三RDL 15。第一半导体裸片18具有第一表面181(例如作用表面)、第二表面182(例如背侧表面(back side surface))和侧表面(lateral surface)183。第二表面182与第一表面181相对，并且侧表面183在第一表面181与第二表面182之间延伸。第一半导体裸片18可包含多个导电凸块(conductive bumps)184，其安置为邻近于第一表面181。导电凸块184接触第三RDL 15的部分，使得第一半导体裸片18通过导电凸块184电连接到第三RDL 15。也就是说，第一半导体裸片18通过倒装芯片接合(flip chip bonding)附接到第三RDL 15。底填充料(underfill)19进一步包含于第一半导体裸片18的第一表面181与第三RDL 15之间的空间中，以覆盖和保护导电凸块184。
第二半导体裸片20安置于第一半导体裸片18上。第二半导体裸片20具有第一表面201(例如作用表面)、第二表面(例如背侧表面)202和侧表面203。第二表面202与第一表面201相对，并且侧表面203在第一表面201与第二表面202之间延伸。第二半导体裸片20的第二表面202通过粘附层21粘附到第一半导体裸片18的第二表面182。在一些实施例中，第二半导体裸片20的功能和大小可与第一半导体裸片18的功能和大小相同或不同。
导电元件22(例如导电柱(conductive pillars))安置于基底材料10的第三RDL15上，以及第一半导体裸片18和第二半导体裸片20周围，使得导电元件22电连接到第三RDL15、第二RDL 13、第一RDL 11和/或第一半导体裸片18。导电元件22可为圆柱形实心支柱，且其材料可包含(例如)金属(例如铜或另一导电金属，或其合金)。如图1中所示，导电元件22中的每一者包含第一部分221和第二部分222。第一部分221安置于第一封装体24中，且第二部分222安置于第二封装体26中。
第一封装体24覆盖第三RDL 15、第三钝化层16和底填充料19，且环绕第一半导体裸片18以及导电元件22的第一部分221。第一封装体24可由第一材料形成。在一些实施例中，第一材料可为非感光性干膜类型材料，且包含第一树脂以及分散于所述第一树脂中的多个填充剂。如图1中所示，第一封装体24可覆盖第一半导体裸片18的顶部部分(例如第二表面182)的外围，且可界定凹洞(cavity)243以暴露第一半导体裸片18的顶部部分(例如第二表面182)的至少一部分。也就是说，第一封装体24可覆盖和接触第一半导体裸片18的侧表面183以及第一半导体裸片18的第二表面182的一部分。或者，第一封装体24可覆盖和接触第一半导体裸片18的侧表面183的一部分，且可不覆盖第一半导体裸片18的第二表面182。因此，凹洞243可暴露第一半导体裸片18的第二表面182。如图1中所示，第一封装体24进一步包含内突起244(inner protrusion)，其从第一封装体24的上表面突伸出，且比第一封装体24的上表面的平均水平(average level)高(例如高约1.1或更多、约1.2或更多，或约1.3或更多的倍率)，且安置为邻近于凹洞243。也就是说，凹洞243的一部分由内突起244界定。如图1中所示，第二半导体裸片20安置于凹洞243中。也就是说，第二半导体裸片20安置于第一半导体裸片18的第二表面182的从凹洞243暴露的部分上。另外，第一封装体24可覆盖和接触导电元件22的第一部分221。
第二封装体26覆盖第一半导体裸片18的顶部部分(例如第二表面182)的一部分，且环绕导电元件22的第二部分222。第二封装体26可由不同于第一封装体24的第一材料的第二材料形成。在一些实施例中，第二材料可为感光性液体类型材料，其包含均质的第二个树脂而不具有填充剂，且可通过涂覆(coating)而形成。如图1中所示，第二封装体26可覆盖和接触第一封装体24，且延伸到凹洞243中，使得第二封装体26可环绕第二半导体裸片20。在一些实施例中，第二封装体26可覆盖和接触第二半导体裸片20的第一表面201和侧表面203，且可界定至少一个通孔263，其延伸穿过第二封装体26以便暴露第二半导体裸片20的第一表面201的一部分。另外，第二封装体26可覆盖和接触导电元件22的第二部分222，且第二封装体26的上表面可与导电元件22的上表面大体上共面。也就是说，导电元件22的上表面可从第二封装体26的上表面暴露，且导电元件22的高度大体上等于第一封装体24的厚度与第二封装体26的厚度的总和，或大体上等于第一封装体24的厚度与第二封装体26的厚度的总和减导电金属层152的导电元件22安置在其上的一部分的厚度。应注意，第二封装体26的上表面的表面粗糙度的值小于第一封装体24的上表面的表面粗糙度的值(例如约为第一封装体24的上表面的表面粗糙度的值的0.9倍或以下，约为第一封装体24的上表面的表面粗糙度的值的0.8倍或以下，或约为第一封装体24的上表面的表面粗糙度的值的0.7倍或以下)。
第一布线层25电连接第二半导体裸片20和导电元件22。在一些实施例中，第一布线层25为RDL，且安置在第二半导体裸片20上方。第一布线层25安置于第二封装体26上以及通孔263中。举例来说，第一布线层25可包含以所述次序安置于第二封装体26上的晶种层251和导电金属层252。晶种层251可包含(例如)钛和/或铜、另一金属，或其合金，且可通过溅镀而形成或安置。导电金属层252可包含(例如)铜，或另一金属或金属组合，且可通过电镀而形成或安置。在一些实施例中，如图1中所示，第一布线层25可包含安置于第二封装体26的通孔263中的至少一个导电通孔253。导电通孔253接触第二半导体裸片20的第一表面201的一部分，使得第一布线层25电连接到并接触第二半导体裸片20。第一布线层25和导电通孔253可同时或一体地形成(例如作为单体结构)。如图1中所示，第一布线层25的线宽/线距(L/S)可小于约7μm/约7μm、小于约5μm/约5μm，或小于约2μm/约2μm。另外，第一布线层25的一部分可覆盖并接触导电元件22的上表面，使得第一布线层25电连接到导电元件22。
第三封装体28可为安置于第二封装体26上的保护层，且覆盖第一布线层25。第三封装体28可包含以下各项或由以下各项形成：光致抗蚀剂层、经固化感光材料、经固化PID材料(例如环氧树脂或PI)，或其两个或多个的组合。在一些实施例中，第三封装体28可包含以下各项或由以下各项形成：感光性干膜类型材料、非感光性干膜类型材料、感光性液体类型材料，或非感光性液体类型材料。第三封装体28的材料可与第一封装体24的材料相同。在一些实施例中，第三封装体28可为干膜类型材料。在一些实施例中，第三封装体28的材料可包含无机材料(例如SiOx、SiNx、TaOx)、玻璃、硅或陶瓷。第三封装体28可界定至少一个开口283，其延伸穿过第三封装体28，以便暴露第一布线层25的上表面的一部分。
外部连接件30分别形成或安置于开口283中的相应一者中，以及第一布线层25的暴露部分上，以用于外部连接。
如图1中所示，导电元件22的高度可大于第一半导体裸片18的厚度与第二半导体裸片20的厚度的总和(例如大大约1.1或更多、1.2或更多或1.3或更多的倍率)。举例来说，导电元件22的高度可大于约150μm。另外，与其中封装体是硬模制化合物的比较性实施例相比，半导体封装结构1的第一封装体24和第二封装体26的材料相对坚固(relative tough)，且可避免开裂(cracking)和脱层。另外，内突起244可增加第一封装体24与第二封装体26之间的粘合力，以便避免脱层。此外，堆叠半导体裸片(包含第一半导体裸片18和第二半导体裸片20)和高导电元件22可实现较高的I/O计数。另外，支撑部分115可帮助调整和平衡半导体封装结构1的应力(例如热应力)，且还可提供良好的散热能力。另外，归因于第二封装体26的上表面的良好均一性(good uniformity)(例如第二封装体26的部分之间的方差小于约5％)，第一布线层25可具有精细线间距(fine line pitch)(例如第一布线层25的L/S可小于约5μm/约5μm，或约2μm/约2μm)。另外，第一钝化层12、第二钝化层14、第三钝化层16、第一封装体24、第二封装体26和第三封装体28的CTE彼此极接近，因此其间的CTE不匹配可极小，因此半导体封装结构1的翘曲可较小。
图2说明根据本发明的一方面的半导体封装结构1a的一些实施例的剖面图。图2的半导体封装结构1a类似于如图1中所示的半导体封装结构1，不同之处在于第一RDL11的支撑部分115省略。
图3说明根据本发明的一方面的半导体封装结构1b的一些实施例的剖面图。图3的半导体封装结构1b类似于如图1中所示的半导体封装结构1，不同之处在于第一背侧层(first backside layer)186安置于第一半导体裸片18的第二表面182上，且第二背侧层206安置于第二半导体裸片20的第二表面202上。第一背侧层186和第二背侧层206的材料可为金属(例如钛合金(例如钛-钨(TiW)或钛-铜(TiCu))、铜、不锈钢、铁、银(Ag)、金(Au)或其合金)和/或非金属(例如PA、PI、环氧树脂、PBO、SiOx、SiNx、TaOx)。第一背侧层186可增强第一半导体裸片18的应力平衡，且第二背侧层206可增强第二半导体裸片20的应力平衡。
图4说明根据本发明的一方面的半导体封装结构1c的一些实施例的剖面图。图4的半导体封装结构1c类似于如图1中所示的半导体封装结构1，不同之处在于基底材料10a可进一步包含安置于第二钝化层14与第三钝化层16之间的第四钝化层17和第四RDL 23。第四RDL 23可包含以所述次序安置于第四钝化层17上的晶种层231和导电金属层232。另外，半导体封装结构1c进一步包含上部布线层27和上部封装体29。上部布线层27电连接到第一布线层25。在一些实施例中，上部布线层27为RDL，且安置于第三封装体28上以及其开口283中。举例来说，上部布线层27可包含以所述次序安置于第三封装体28上的晶种层271和导电金属层272。上部封装体29可为安置于第三封装体28上的保护层，且覆盖上部布线层27。上部封装体29可界定至少一个通孔293，其延伸穿过上部封装体29，以便暴露上部布线层27的上表面的一部分。外部连接件30分别形成或安置于通孔293中的相应一者中，以及上部布线层27的暴露部分上，以用于外部连接。
图5说明根据本发明的一方面的半导体封装结构1d的一些实施例的剖面图。图5的半导体封装结构1d类似于如图1中所示的半导体封装结构1，不同之处在于外部连接件30a的结构。在图1中，外部连接件30可为适合于球栅阵列(ball grid array,BGA)类型封装结构的焊料凸块。在图5中，外部连接件30a可为通过电镀形成的凸块形状。外部连接件30a的周边表面可大体上平坦。
图6说明根据本发明的一方面的半导体封装结构1e的一些实施例的剖面图。图6的半导体封装结构1e类似于如图1中所示的半导体封装结构1，不同之处在于外部连接件30b的结构。在图1中，外部连接件30可为适合于球栅阵列(BGA)类型封装结构的焊料凸块。在图6中，外部连接件30b具有适合于栅格阵列封装(land grid array,LGA)类型封装结构的较小体积。外部连接件30b可配置为LGA类型封装结构的一部分。
图7说明根据本发明的一方面的半导体封装结构1f的一些实施例的剖面图。图7的半导体封装结构1f类似于如图1中所示的半导体封装结构1，不同之处在于导电元件22a的上表面可不与第二封装体26的上表面大体上共面。如图7所示，导电元件22a的上部部分可从第二封装体26的上表面突出，且导电元件22a的高度大于第一封装体24的厚度与第二封装体26的厚度的总和(例如约为第一封装体24的厚度与第二封装体26的厚度的总和的1.1倍或更多，约为第一封装体24的厚度与第二封装体26的厚度的总和的1.2倍或更多，或约为第一封装体24的厚度与第二封装体26的厚度的总和的1.3倍或更多)。第一布线层25的一部分覆盖导电元件22a的突出部分，以形成顶盖结构(cap structure)。
图8说明根据本发明的一方面的半导体封装结构1g的一些实施例的剖面图。图8的半导体封装结构1g类似于如图1中所示的半导体封装结构1，不同之处在于导电元件22b的上表面可不与第二封装体26的上表面大体上共面。如图8所示，导电元件22b的上部部分可从第二封装体26的上表面凹入，且导电元件22b的高度小于第一封装体24的厚度与第二封装体26的厚度的总和(例如约为第一封装体24的厚度与第二封装体26的厚度的总和的0.9倍或更少，约为第一封装体24的厚度与第二封装体26的厚度的总和的0.8倍或更少，或约为第一封装体24的厚度与第二封装体26的厚度的总和的0.7倍或更少)。第一布线层25的一部分覆盖导电元件22a的上部部分，以形成凹痕式顶盖结构(indented cap structure)。
图9说明根据本发明的一方面的半导体封装结构1h的一些实施例的剖面图。图9的半导体封装结构1h类似于如图1中所示的半导体封装结构1，不同之处在于第一封装体24a的厚度。在图1中，第一封装体24的厚度小于第一半导体裸片18的厚度与第二半导体裸片20的厚度的总和，因此，第一封装体24的上表面低于第二半导体裸片20的第一表面201。在图9中，第一封装体24的厚度大于第一半导体裸片18的厚度与第二半导体裸片20的厚度的总和(例如约为第一半导体裸片18的厚度与第二半导体裸片20的厚度的总和的1.1倍或更多，约为第一半导体裸片18的厚度与第二半导体裸片20的厚度的总和的1.2倍或更多，或约为第一半导体裸片18的厚度与第二半导体裸片20的厚度的总和的1.3倍或更多)，因此，第一封装体24的上表面高于第二半导体裸片20的第一表面201(例如高大约5μm或更多，高大约10μm或更多，或高大约15μm或更多)。注意，在一些实施例中，第一封装体24的上表面和第二半导体裸片20的第一表面201可处于约相同水平。
图10说明根据本发明的一方面的半导体封装结构1i的一些实施例的剖面图。图10的半导体封装结构1i类似于如图1中所示的半导体封装结构1，不同之处在于半导体封装结构1i包含两个第一半导体裸片18a和两个第二半导体裸片20a。第二半导体裸片20a中的每一者安置于第一半导体裸片18a中的相应一者上。在一些实施例中，两个第二半导体裸片20a可安置于一个第一半导体裸片18a上。或者，一个第二半导体裸片20a可安置于两个第一半导体裸片18a上。
图11说明根据本发明的一方面的堆叠封装结构2的一些实施例的剖面图。图11的堆叠封装结构2包含底部封装3以及堆叠在底部封装3上的顶部封装1。顶部封装1与如图1中所示的半导体封装结构1相同。底部封装3包含底部基底材料10b、底部半导体裸片33和底部封装体31。底部基底材料10b类似于图1的基底材料10。底部半导体裸片33安置于底部基底材料10b上，且电连接到所述底部基底材料10b。底部封装体31覆盖底部半导体裸片33和底部基底材料10b。至少一个连接部件311(例如焊料)用以连接顶部封装1的基底材料10的RDL(例如第一RDL 11)和底部封装3的底部基底材料10b的RDL。
图12说明根据本发明的一方面的半导体封装结构1j的一些实施例的剖面图。半导体封装结构1j包含基底材料10c(包含例如钝化层40和RDL 11a)、第一半导体裸片18、第二半导体裸片20、多个导电元件22c、第一封装体24b、第二封装体26b、第一布线层25a、第三封装体32、第四封装体34、至少一个端子36(例如焊料凸块)，以及多个连接元件42。
在一或多个实施例中，基底材料10c可包含钝化层40和RDL 11a(还被称作“第二布线层”或“底部布线层”)。钝化层40可包含以下各项或由以下各项形成：光致抗蚀剂层、经固化感光材料、经固化PID材料，例如PA、PI、环氧树脂或PBO，或其两个或多个的组合。在一或多个实施例中，钝化层40可包含干膜类型材料或由干膜类型材料形成，所述材料包含树脂和多个填充剂；且钝化层40的CTE可在约60ppm/℃到约70ppm/℃的范围内。在干膜类型材料是感光材料的一或多个实施例中，此类干膜类型材料可进一步包含敏化剂、光引发剂和交联剂。在干膜类型材料是非感光材料的一或多个实施例中，此类干膜类型材料可省略敏化剂、光引发剂和交联剂。在另一实施例中，钝化层40可包含液体类型材料或由液体类型材料形成，所述材料包含均质树脂而不具有填充剂；且钝化层40的CTE可在约54ppm/℃到约65ppm/℃的范围内。在液体类型材料是感光材料的一或多个实施例中，此类液体类型材料可进一步包含DNQ。在液体类型材料是非感光材料的一或多个实施例中，此类液体类型材料可省略DNQ。在一些实施例中，钝化层40可为干膜材料。在一些实施例中，钝化层40的材料可包含无机材料(例如SiOx、SiNx、TaOx)、玻璃、硅或陶瓷。如图12中所示，钝化层40可界定延伸穿过钝化层40的至少一个通孔403。
RDL 11a(例如第二布线层或底部布线层)安置于钝化层40上，且嵌入于第一封装体24b中。举例来说，RDL 11a可包含以所述次序安置于钝化层40上的晶种层111a和导电金属层112a。晶种层111a可包含(例如)钛和/或铜、另一金属，或其合金，且可通过溅镀而形成或安置。导电金属层112a可包含(例如)铜，或另一金属或金属组合，且可通过电镀而形成或安置。在一些实施例中，如图1中所示，RDL 11a可包含至少一个焊接垫113和支撑部分115。晶种层111a的对应于钝化层40的通孔403的部分被去除，以便形成通孔114，且暴露焊接垫113的下表面的一部分以用于外部连接。也就是说，晶种层111a的通孔114的大小和位置对应于钝化层40的通孔403的大小和位置。另外，焊接垫113的暴露部分包含导电金属层112a的一部分，且从晶种层111a的通孔114和钝化层40的通孔403暴露。支撑部分115可具有大面积，以便增加半导体封装结构1j的刚性(例如面积比裸片18的占用面积大大约1.1或更多、大约1.2或更多或大约1.3或更多的倍率)。在图12中所说明的实施例中，RDL 11a可为安置于第一半导体裸片18之下的第二布线层或底部布线层。另外，RDL 11a(例如第二布线层或底部布线层)的至少一部分嵌入于第一封装体24b中。
第一半导体裸片18安置于基底材料10c的RDL 11a的支撑部分115上。第一半导体裸片18具有第一表面181(例如作用表面)、第二表面182(例如背侧表面)和侧表面183。第二表面182与第一表面181相对，并且侧表面183在第一表面181与第二表面182之间延伸。如图12中所示，第一半导体裸片18的第二表面182通过粘附层21粘附到RDL11a的支撑部分115。第一半导体裸片18的第一表面181面朝第二半导体裸片20。
第一封装体24b覆盖RDL 11a和钝化层40的一部分，且环绕第一半导体裸片18以及导电元件22c的第一部分221。第一封装体24b可由第一材料形成。在一些实施例中，第一材料可为非感光性干膜类型材料，且包含第一树脂以及分散于所述第一树脂中的多个填充剂。如图12中所示，第一封装体24b可界定凹洞243，以暴露第一半导体裸片18以及RDL 11a的另一部分。也就是说，第一封装体24b并不接触第一半导体裸片18。因此，凹洞243可暴露第一半导体裸片18的第一表面181。另外，第一封装体24可覆盖和接触导电元件22c的第一部分221。
第二封装体26b覆盖第一半导体裸片18，且环绕导电元件22c的第二部分222。第二封装体26b可由不同于第一封装体24b的第一材料的第二材料形成。在一些实施例中，第二材料可为感光性液体类型材料，其包含均质的第二个树脂而不具有填充剂，且可通过涂覆而形成。如图12中所示，第二封装体26b可覆盖和接触第一封装体24b，且延伸到凹洞243中，使得第二封装体26b可环绕和接触第一半导体裸片18。在一些实施例中，第二封装体26b可覆盖和接触第一半导体裸片18的第一表面181和侧表面183，且可界定至少一个通孔263，其延伸穿过第二封装体26b，以便暴露第一半导体裸片18的第一表面181的一部分。另外，第二封装体26b可覆盖和接触导电元件22c的第二部分222。应注意，第二封装体26b的上表面的表面粗糙度的值小于第一封装体24b的上表面的表面粗糙度的值(例如约为第一封装体24b的上表面的表面粗糙度的值的0.9倍或以下，约为第一封装体24b的上表面的表面粗糙度的值的0.8倍或以下，或约为第一封装体24b的上表面的表面粗糙度的值的0.7倍或以下)。
第一布线层25a电连接导电元件22c。在一些实施例中，第一布线层25a为RDL，且安置于第一半导体裸片18与第二半导体裸片20之间。第一布线层25a安置于第二封装体26b上以及通孔263中。举例来说，第一布线层25a可包含以所述次序安置于第二封装体26b上的晶种层251a和导电金属层252a。晶种层251a可包含(例如)钛和/或铜、另一金属，或其合金，且可通过溅镀而形成或安置。导电金属层252a可包含(例如)铜，或另一金属或金属组合，且可通过电镀而形成或安置。在一些实施例中，如图12中所示，第一布线层25a可包含安置于第二封装体26b的通孔263中的至少一个导电通孔253。导电通孔253接触第一半导体裸片18的第一表面181的一部分，使得第一布线层25a电连接到并接触第一半导体裸片18。第一布线层25a和导电通孔253可同时或一体地形成(例如作为单体结构)。如图12中所示，第一布线层25a的线宽/线距(L/S)可小于约7μm/约7μm、小于约5μm/约5μm，或小于约2μm/约2μm。另外，第一布线层25a的一部分可覆盖和接触导电元件22c的上部部分，以便形成顶盖结构。因此，第一布线层25a电连接到导电元件22c。
第二半导体裸片20电连接到第一布线层25a，且安置在第二封装体26b上方。第二半导体裸片20具有第一表面201(例如作用表面)、第二表面(例如背侧表面)202和侧表面203。第二表面202与第一表面201相对，并且侧表面203在第一表面201与第二表面202之间延伸。第二半导体裸片20可包含安置为邻近于第一表面201的多个导电凸块204。导电凸块204接触第一布线层25a的部分，使得第二半导体裸片20通过导电凸块204电连接到第一布线层25a。也就是说，第二半导体裸片20通过倒装芯片接合附接到第一布线层25a，且第二半导体裸片20的第一表面201面向第一半导体裸片18的第一表面181。底填充料19进一步包含于第二半导体裸片20的第一表面201与第一布线层25a之间的空间中，以覆盖和保护导电凸块204。在一些实施例中，第二半导体裸片20的功能和大小可与第一半导体裸片18的功能和大小相同或不同。
第三封装体32安置于第二封装体26b上，且覆盖第二半导体裸片20和第一布线层25a的一部分。第三封装体32可包含以下各项或由以下各项形成：光致抗蚀剂层、经固化感光材料、经固化PID材料(例如环氧树脂或PI)，或其两个或多个的组合。在一些实施例中，第三封装体32可包含以下各项或由以下各项形成：感光性干膜类型材料、非感光性干膜类型材料、感光性液体类型材料，或非感光性液体类型材料。第三封装体32的材料可与第一封装体24b的材料相同。在一些实施例中，第三封装体32可为干膜类型材料。第三封装体32环绕导电元件22c的第三部分223。在一些实施例中，第三封装体32并不直接接触导电元件22c的第三部分223，且第三封装体32接触第一布线层25a的安置于导电元件22c的第三部分223的表面上的部分。另外，第三封装体32具有包含第一部分3211和第二部分3212的顶部表面321。顶部表面321的第一部分3211在第二半导体裸片20上方，且顶部表面321的第二部分3212不在第二半导体裸片20上方。归因于第三封装体32的干膜类型材料，顶部表面321的第一部分3211高于顶部表面321的第二部分3212(例如高大约1.1或更多、大约1.2或更多，或大约1.3或更多的倍率)。如图12中所示，第三封装体32的顶部表面321的第二部分3212高于第二半导体裸片20的第二表面202(例如高大约5μm或更多、大约10μm或更多或大约15μm或更多)。然而，在其它实施例中，第三封装体32的顶部表面321的第二部分3212和第二半导体裸片20的第二表面202可大体上处于相同水平。
第四封装体34可为覆盖第三封装体32的顶部表面321的保护层。第四封装体34可包含以下各项或由以下各项形成：光致抗蚀剂层、经固化感光材料、经固化PID材料(例如环氧树脂或PI)，或其两个或多个的组合。在一些实施例中，第四封装体34可包含以下各项或由以下各项形成：感光性干膜类型材料、非感光性干膜类型材料、感光性液体类型材料，或非感光性液体类型材料。在一些实施例中，第四封装体34的材料可与第二封装体26b的材料相同。在一些实施例中，第四封装体34的材料可包含无机材料(例如SiOx、SiNx、TaOx)、玻璃、硅或陶瓷。第四封装体34环绕导电元件22c的第四部分224。在一些实施例中，第四封装体34并不直接接触导电元件22c的第四部分224，且第四封装体34接触第一布线层25a的安置于导电元件22c的第四部分224的表面上的部分。第四封装体34可界定延伸穿过第四封装体34的至少一个开口341。开口341的位置对应于导电元件22c的位置，以便暴露第一布线层25a的安置于导电元件22c上的部分。
导电元件22c(例如导电柱)安置于基底材料10c的RDL 11a上以及第一半导体裸片18和第二半导体裸片20周围，使得导电元件22c电连接到RDL 11a。导电元件22c可为圆柱形实心支柱，且其材料可包含(例如)金属(例如铜或另一导电金属，或其合金)。如图12中所示，导电元件22c中的每一者包含第一部分221、第二部分222、第三部分223和第四部分224。第一部分221安置于第一封装体24b中，第二部分222安置于第二封装体26b中，第三部分223安置于第三封装体32中，且第四部分224安置于第四封装体34中。在一些实施例中，导电元件22c的第四部分224可省略。也就是说，导电元件22c可不延伸到第四封装体34中。
端子36形成或安置于开口341中的相应一者中，以及第一布线层25a的暴露部分上，以用于外部连接。连接元件42(例如焊料凸块)安置于相应焊接垫113的从晶种层111a的通孔114和钝化层40的通孔403暴露的暴露部分上。
如图12中所示，导电元件22c的高度可大于第一半导体裸片18的厚度与第二半导体裸片20的厚度的总和(例如大大约约1.1或更多、1.2或更多，或1.3或更多的倍率)。举例来说，导电元件22c的高度可大于约150μm。另外，与其中封装体是硬模制化合物的比较性实施例相比，半导体封装结构1j的第一封装体24b和第二封装体26b的材料相对坚固，且可避免开裂和脱层。另外，凹洞243可增加第一封装体24b与第二封装体26b之间的粘合力，以便避免脱层。此外，堆叠半导体裸片(包含第一半导体裸片18和第二半导体裸片20)和高导电元件22c可实现较高的I/O计数。另外，支撑部分115可帮助调整和平衡半导体封装结构1j的应力(例如热应力)，且还可提供良好的散热能力。另外，归因于第二封装体26b的上表面的良好均一性(例如第二包封26的部分之间的方差小于约5％)，第一布线层25a可具有精细线间距(例如第一布线层25a的L/S可小于约5μm/约5μm，或约2μm/约2μm)。另外，钝化层40、第一封装体24b、第二封装体26b、第三封装体32和第四封装体34的CTE彼此极接近，因此，其间的CTE不匹配可极小，因此，半导体封装结构1j的翘曲可较小。
图13说明根据本发明的一方面的半导体封装结构1k的一些实施例的剖面图。图13的半导体封装结构1k类似于如图12中所示的半导体封装结构1j，不同之处在于半导体封装结构1k进一步包含多个接合线(bonding wires)44。接合线44电连接第一半导体裸片18的第一表面181和RDL 11a的一部分。
图14说明根据本发明的一方面的半导体封装结构1m的一些实施例的剖面图。图14的半导体封装结构1m类似于如图12中所示的半导体封装结构1j，不同之处在于顶部表面321的第一部分3211与顶部表面321的第二部分3212大体上共面。也就是说，第三封装体32的顶部表面321是大体上平坦的表面。
图15说明根据本发明的一方面的半导体封装结构1n的一些实施例的剖面图。图15的半导体封装结构1n类似于如图12中所示的半导体封装结构1j，不同之处在于第一背侧层186安置于第一半导体裸片18的第二表面182上，且第二背侧层206安置于第二半导体裸片20的第二表面202上。第一背侧层186和第二背侧层206的材料可为金属(例如钛合金(例如钛-钨(TiW)、钛-铜(TiCu))、铜、不锈钢、铁、银(Ag)、金(Au)或其合金)和/或非金属(例如PA、PI、环氧树脂、PBO、SiOx、SiNx、TaOx)。第一背侧层186可增强第一半导体裸片18的应力平衡，且第二背侧层206可增强第二半导体裸片20的应力平衡。
图16说明根据本发明的一方面的半导体封装结构1p的一些实施例的剖面图。图16的半导体封装结构1p类似于如图12中所示的半导体封装结构1j，不同之处在于第三背侧层46安置于第三封装体32的顶部表面321的第一部分3211上。第三背侧层46可为单个层，或可包含第一层461和第二层462。第一层461和第二层462的材料可为金属(例如钛合金(例如钛-钨(TiW)、钛-铜(TiCu))、铜、不锈钢、铁、Ag、Au或其合金)和/或非金属(例如PA、PI、环氧树脂、PBO、SiOx、SiNx、TaOx)。第三背侧层46可增强半导体封装结构1p的应力平衡。
图17说明根据本发明的一方面的堆叠封装结构4的一些实施例的剖面图。图17的堆叠封装结构4包含底部封装1j以及堆叠在底部封装1j上的顶部封装5。底部封装1j与如图12中所示的半导体封装结构1j相同。顶部封装5包含基底材料50、半导体裸片52、封装体54和多个导电柱56。基底材料50与图1的基底材料10相同。半导体裸片52通过倒装芯片接合电连接到基底材料50。封装体54覆盖半导体裸片52和基底材料50，且界定延伸穿过封装体54的多个通孔541。导电柱56安置于通孔541中，且可从封装体54突出。封装体54的材料可为感光性干膜类型材料或非感光性干膜类型材料。底部封装1j的端子36用以电连接到顶部封装5的基底材料50的RDL。
图18说明根据本发明的一方面的半导体封装结构1q的一些实施例的剖面图。图18的半导体封装结构1q类似于如图12中所示的半导体封装结构1j，不同之处在于导电元件22d的顶部表面是凸表面，使得导电元件22d的尖端为蘑菇形状(mushroom shape)。
图19说明根据本发明的一方面的半导体封装结构1r的一些实施例的剖面图。图19的半导体封装结构1r类似于如图12中所示的半导体封装结构1j，不同之处在于导电元件22e的顶部表面是凹表面，使得导电元件22e的尖端凹入(indented)。
图20说明根据本发明的一方面的半导体封装结构1s的一些实施例的剖面图。图20的半导体封装结构1s类似于如图12中所示的半导体封装结构1j，不同之处在于半导体封装结构1s包含两个第一半导体裸片18b和两个第二半导体裸片20b。第二半导体裸片20b中的每一者安置于第一半导体裸片18b中的相应一者上。在一些实施例中，两个第二半导体裸片20b可安置于一个第一半导体裸片18b上。或者，一个第二半导体裸片20b可安置于两个第一半导体裸片18b上。
图21说明根据本发明的一方面的半导体封装结构1t的一些实施例的剖面图。图21的半导体封装结构1t类似于如图12中所示的半导体封装结构1j，不同之处在于半导体封装结构1t进一步包含安置于第一封装体24b与第二封装体26b之间的第五封装体58和第三布线层60。第五封装体58覆盖第一封装体24b，且界定至少一个通孔581，以暴露第一半导体裸片18的第一表面181的一部分。第三布线层60安置于第五封装体58上以及通孔581中，以接触第一半导体裸片18的第一表面181。第二封装体26b覆盖第五封装体58和第三布线层60。第一布线层25a可接触第三布线层60。
图22到图39说明根据本发明的一方面的用于制造半导体封装结构的方法的一些实施例的各个阶段。在一些实施例中，所述方法是用于制造半导体封装结构，例如图1中所示的半导体封装结构1。参考图22，提供具有释放层64的载体62。载体62可为(例如)金属材料、陶瓷材料、玻璃材料、衬底或半导体晶片。载体62的形状可为(例如)矩形或正方形。或者，载体62的形状可为(例如)圆形或椭圆形。
接着，形成或安置第一钝化层12于释放层(release layer)64上。第一钝化层12可包含以下各项或由以下各项形成：光致抗蚀剂层、经固化感光材料、经固化PID材料，例如PA、PI、环氧树脂或PBO，或其两个或多个的组合。如上所陈述，在一些实施例中，第一钝化层12可为干膜材料。在一些实施例中，第一钝化层12的材料可包含无机材料(例如SiOx、SiNx、TaOx)、玻璃、硅或陶瓷。
参考图23，形成第一RDL 11于第一钝化层12上。举例来说，第一RDL 11可包含以所述次序安置于第一钝化层12上的晶种层111和导电金属层112。晶种层111可包含(例如)钛和/或铜、另一金属，或其合金，且可通过溅镀而形成或安置。导电金属层112可包含(例如)铜，或另一金属或金属组合，且可通过电镀而形成或安置。在一些实施例中，如图23中所示，RDL 11可包含至少一个焊接垫113和支撑部分115。
接着，形成第二钝化层14于第一钝化层12上，以覆盖第一RDL 11。第二钝化层14可包含以下各项或由以下各项形成：光致抗蚀剂层、经固化感光材料、经固化PID材料(例如环氧树脂或PI)，或其两个或多个的组合。在一些实施例中，第二钝化层14可包含以下各项或由以下各项形成：感光性干膜类型材料、非感光性干膜类型材料、感光性液体类型材料，或非感光性液体类型材料。第二钝化层14的材料可与第一钝化层12的材料相同或不同。第二钝化层14可界定至少一个通孔143，其延伸穿过第二钝化层14以暴露第一RDL 11的上表面的一部分。
接着，形成或安置第二RDL 13于第二钝化层14上以及通孔143中。举例来说，第二RDL 13可包含以所述次序安置于第二钝化层14上的晶种层131和导电金属层132。在一些实施例中，第二RDL 13可包含安置于第二钝化层14的通孔143中的至少一个导电通孔133。导电通孔133接触第一RDL 11的上表面的一部分，使得第二RDL 13电连接到第一RDL 11。第二RDL 13和导电通孔133可同时或整体地形成(例如作为单体结构)。第二RDL 13的线宽/线距(L/S)可小于约7μm/约7μm、小于约5μm/约5μm，或小于约2μm/约2μm。
接着，形成或安置第三钝化层16于第二钝化层14上，以覆盖第二RDL 13。第三钝化层16可包含以下各项或由以下各项形成：光致抗蚀剂层、经固化感光材料、经固化PID材料(例如环氧树脂或PI)，或其两个或多个的组合。在一些实施例中，第三钝化层16可包含以下各项或由以下各项形成：感光性干膜类型材料、非感光性干膜类型材料、感光性液体类型材料，或非感光性液体类型材料。第三钝化层16的材料可与第二钝化层14的材料相同或不同。第三钝化层16可界定至少一个通孔163，其延伸穿过第三钝化层16以暴露第二RDL 13的上表面的一部分。
接着，形成或安置晶种层151于第三钝化层16上，以及通孔163中。
参考图24，利用例如涂覆的方式而形成第一光致抗蚀剂层66，以覆盖晶种层151。
参考图25，利用例如光刻技术(lithography technique)而形成至少一个通孔661于第一光致抗蚀剂层66中，以暴露晶种层151的至少一部分。接着，将导电金属层152电镀在通孔661中的晶种层151的暴露部分上。
参考图26，利用例如涂覆的方式而形成第二光致抗蚀剂层68以覆盖第一光致抗蚀剂层66和导电金属层152。
参考图27，利用例如光刻技术而形成多个通孔681在第二光致抗蚀剂层68中，以暴露导电金属层152的部分。接着，将导电金属材料(例如铜或另一导电金属，或其合金)电镀在通孔681中的导电金属层152的暴露部分上，以形成多个导电元件22(例如导电柱)。因此，导电元件22形成于载体62上。
参考图28，利用例如剥离(stripping)的方式而去除第一光致抗蚀剂层66和第二光致抗蚀剂层68。接着，蚀刻晶种层151的不由导电金属层152覆盖的部分，以形成第三RDL15。第三RDL 15可包含以所述次序安置于第三钝化层16上的晶种层151和导电金属层152。在一些实施例中，第三RDL 15可包含安置于第三钝化层16的通孔163中的至少一个导电通孔153。导电通孔153接触第二RDL 13的上表面的一部分，使得第三RDL 15电连接到第二RDL13。第三RDL 15和导电通孔153可同时或整体地形成(例如作为单体结构)。第三RDL 15的线宽/线距(L/S)可小于约7μm/约7μm、小于约5μm/约5μm，或小于约2μm/约2μm。在图28中所示的实施例中，第三RDL 15可为第二布线层或底部布线层。同时，形成基底材料10。基底材料10可包含第一钝化层12、第一RDL 11、第二钝化层14、第二RDL 13、第三钝化层16和第三RDL15(例如第二布线层或底部布线层)。导电元件22(例如导电柱)安置于基底材料10的第三RDL 15上。
参考图29和图30，安置第一半导体裸片18和第一封装体24于载体62上。导电元件22环绕第一半导体裸片18，且第一封装体24环绕第一半导体裸片18以及导电元件22的第一部分221。参考图29，第一半导体裸片18首先安置于载体62上，且导电元件22环绕第一半导体裸片18。如图29中所示，第一半导体裸片18电连接到基底材料10的第三RDL 15。第一半导体裸片18具有第一表面181(例如作用表面)、第二表面182(例如背侧表面)和侧表面183。第二表面182与第一表面181相对，并且侧表面183在第一表面181与第二表面182之间延伸。第一半导体裸片18可包含安置为邻近于第一表面181的多个导电凸块184。导电凸块184接触第三RDL 15的部分，使得第一半导体裸片18通过导电凸块184电连接到第三RDL 15。也就是说，第一半导体裸片18通过倒装芯片接合附接到第三RDL 15。底填充料19进一步包含于第一半导体裸片18的第一表面181与第三15之间的空间中，以覆盖和保护导电凸块184。
参考图30，形成或安置第一封装体24于载体62上的基底材料10上以覆盖第三RDL15、第三钝化层16、底填充料19和第一半导体裸片18。第一封装体24环绕和接触导电元件22的第一部分221。同时，导电元件22的第二部分222从第一封装体24突伸出。第一封装体24可由第一材料形成。在一些实施例中，第一材料可为非感光性干膜类型材料，且包含第一树脂以及分散于所述第一树脂中的多个填充剂。在一些实施例中，将第一材料层压(laminated)到载体62上的基底材料10。
参考图31和图32，安置第二半导体裸片20和第二封装体26于第一半导体裸片18上。第二封装体26覆盖第一半导体裸片18的顶部部分，且环绕导电元件22的第二部分222。参考图31，利用例如激光钻孔(laser drilling)在第一封装体24中形成凹洞243，以暴露第一半导体裸片18。在一些实施例中，第一半导体裸片18的顶部部分从凹洞243部分地暴露。也就是说，第一封装体24可覆盖和接触第一半导体裸片18的顶部部分(例如第二表面182)的外围、侧表面183以及第二表面182的一部分。或者，在其它实施例中，凹洞243可较宽，使得第一封装体24可覆盖和接触第一半导体裸片18的侧表面183的一部分，且可不覆盖第一半导体裸片18的第二表面182。因此，凹洞243可暴露第一半导体裸片18的第二表面182。如图31所示，第一封装体24进一步包含内突起244，其从第一封装体24的上表面突伸出，且高于第一封装体24的上表面的平均水平(例如高大约1.1或更多、大约1.2或更多，或大约1.3或更多的倍率)，且安置为邻近于凹洞243。也就是说，凹洞243的一部分由内突起244界定。
接着，安置第二半导体裸片20于凹洞243中。也就是说，第二半导体裸片20安置于第一半导体裸片18的第二表面182的从凹洞243暴露的部分上。因此，导电元件22环绕第一半导体裸片18和第二半导体裸片20。第二半导体裸片20具有第一表面201(例如作用表面)、第二表面(例如背侧表面)202和侧表面203。第二表面202与第一表面201相对，并且侧表面203在第一表面201与第二表面202之间延伸。第二半导体裸片20的第二表面202通过粘附层21粘附到第一半导体裸片18的第二表面182。
参考图32，利用例如涂覆的方式而形成或安置第二封装体26于第一封装体24上，以覆盖第一半导体裸片18的顶部部分(例如第二表面182)的一部分，且环绕导电元件22的第二部分222。第二封装体26可由不同于第一封装体24的第一材料的第二材料形成。在一些实施例中，第二材料可为感光性液体类型材料，其包含均质的第二个树脂而不具有填充剂，且可通过涂覆形成。如图32中所示，第二封装体26可覆盖和接触第一封装体24，且延伸到凹洞243中，使得第二封装体26可环绕第二半导体裸片20。在一些实施例中，第二封装体26可覆盖和接触第二半导体裸片20的第一表面201和侧表面203。另外，第二封装体26可覆盖和接触导电元件22的第二部分222，且第二封装体26的上表面可与导电元件22的上表面大体上共面。也就是说，导电元件22的上表面可从第二封装体26的上表面暴露，且导电元件22的高度大体上等于第一封装体24的厚度与第二封装体26的厚度的总和，或大体上等于第一封装体24的厚度与第二封装体26的厚度的总和减导电金属层152的导电元件22安置在其上的一部分的厚度。
参考图33，形成至少一个通孔263于第二封装体26中，以暴露第二半导体裸片20的第一表面201的一部分。接着，举例来说，通过溅镀将晶种层251形成或安置于第二封装体26上以及通孔263中。如图33中所示，晶种层251接触导电元件22。
参考图34，利用例如涂覆的方式而形成或安置第三光致抗蚀剂层70于晶种层251上。
参考图35，利用例如光刻技术而形成至少一个通孔701形成于第三光致抗蚀剂层70中，以暴露晶种层251的至少一部分。接着，将导电金属层252电镀在通孔701中的晶种层251的暴露部分上。
参考图36，利用例如剥离的方式而去除第三光致抗蚀剂层70。接着，蚀刻晶种层251的不由导电金属层252覆盖的部分，以形成第一布线层25。第一布线层25电连接第二半导体裸片20和导电元件22。第一布线层25安置于第二封装体26上以及通孔263中。举例来说，第一布线层25可包含以所述次序安置于第二封装体26上的晶种层251和导电金属层252。在一些实施例中，如图36中所示，第一布线层25可包含安置于第二封装体26的通孔263中的至少一个导电通孔253。导电通孔253接触第二半导体裸片20的第一表面201的一部分，使得第一布线层25电连接到并接触第二半导体裸片20。第一布线层25和导电通孔253可同时或一体地形成(例如作为单体结构)。第一布线层25的线宽/线距(L/S)可小于约7μm/约7μm、小于约5μm/约5μm，或小于约2μm/约2μm。
接着，形成或安置第三封装体28于第二封装体26上，以覆盖第一布线层25。第三封装体28可包含以下各项或由以下各项形成：光致抗蚀剂层、经固化感光材料、经固化PID材料(例如环氧树脂或PI)，或其两个或多个的组合。在一些实施例中，第三封装体28可包含以下各项或由以下各项形成：感光性干膜类型材料、非感光性干膜类型材料、感光性液体类型材料，或非感光性液体类型材料。第三封装体28的材料可与第一封装体24的材料相同。在一些实施例中，第三封装体28可为干膜类型材料。在一些实施例中，第三封装体28的材料可包含无机材料(例如SiOx、SiNx、TaOx)、玻璃、硅或陶瓷。
参考图37，将载体62和释放层64从基底材料10的第一钝化层12去除。
参考图38，举例来说，通过激光钻孔而形成至少一个开口283于第三封装体28中，以暴露第一布线层25的上表面的一部分。同时，举例来说，通过激光钻孔而在第一钝化层12中形成至少一个通孔123，以暴露第一RDL 11的底部表面的一部分。
参考图39，举例来说，通过蚀刻来去除第一RDL 11的晶种层111的从第一钝化层12的通孔123暴露的部分。因此，通孔114形成于晶种层111中，以暴露第一RDL 11的焊接垫113的下表面的一部分，以用于外部连接。也就是说，晶种层111的通孔114的大小和位置对应于第一钝化层12的通孔123的大小和位置。换句话说，焊接垫113的暴露部分包含导电金属层112的一部分。
接着，分别形成或安置多个外部连接件30于第三封装体28的开口283中的相应一者中以及第一布线层25的暴露部分上。接着，进行分离工艺(singulation process)，以形成如图1中所示的多个半导体封装结构1。在图22到图39中说明的实施例中，研磨操作(grinding operation)可省略，这可降低半导体封装结构1的制造工艺的成本。
图40到图57说明根据本发明的一方面的用于制造半导体封装结构的方法的一些实施例的各个阶段。在一些实施例中，所述方法是用于制造半导体封装结构，例如图12中所示的半导体封装结构1j。参考图40，提供具有释放层74的载体72。载体72可为(例如)金属材料、陶瓷材料、玻璃材料、衬底或半导体晶片。载体72的形状可为(例如)矩形或正方形。或者，载体72的形状可为(例如)圆形或椭圆形。
参考图41，形成或安置钝化层40于释放层74上。钝化层40可包含以下各项或由以下各项形成：光致抗蚀剂层、经固化感光材料、经固化PID材料，例如PA、PI、环氧树脂或PBO，或其两个或多个的组合。如上所陈述，在一些实施例中，钝化层40可为干膜材料。在一些实施例中，第一钝化层40的材料可包含无机材料(例如SiOx、SiNx、TaOx)、玻璃、硅或陶瓷。
参考图42，形成晶种层111a于钝化层40上。晶种层111a可包含(例如)钛和/或铜、另一金属，或其合金，且可通过溅镀形成或安置。接着，形成第一光致抗蚀剂层76，以例如通过涂覆来覆盖晶种层111a。
参考图43，利用例如光刻技术而形成至少一个通孔761于第一光致抗蚀剂层76中，以暴露晶种层111a的至少一部分。接着，将导电金属层112a电镀在通孔761中的晶种层112a的暴露部分上。
参考图44，举例来说，通过涂覆来形成第二光致抗蚀剂层78以覆盖第一光致抗蚀剂层76和导电金属层112a。
参考图45，举例来说，通过光刻技术在第二光致抗蚀剂层78中形成多个通孔781，以暴露导电金属层112a的部分。接着，将导电金属材料(例如铜或另一导电金属，或其合金)电镀在通孔781中的导电金属层112a的暴露部分上，以形成多个导电元件22c(例如导电柱)。因此，导电元件22c形成于载体72上。
参考图46，利用例如剥离的方式而去除第一光致抗蚀剂层76和第二光致抗蚀剂层78。接着，蚀刻晶种层111a的不由导电金属层112a覆盖的部分，以形成RDL 11a。RDL11a可包含以所述次序安置于钝化层40中的晶种层111a和导电金属层112a。在图46中所说明的实施例中，RDL 11a可为第二布线层或底部布线层。在一些实施例中，如图46所示，RDL 11a可包含至少一个焊接垫113和支撑部分115。同时，形成基底材料10c。基底材料10c可包含钝化层40和RDL 11a(例如第二布线层或底部布线层)。导电元件22c(例如导电柱)安置于基底材料10c的RDL 11a上。
参考图47和图48第一半导体裸片18和第一封装体24b安置于载体72上。导电元件22c环绕第一半导体裸片18，且第一封装体24b环绕第一半导体裸片18以及导电元件22c的第一部分221。参考图47，第一封装体24b形成或安置于载体72上的基底材料10c的钝化层40上，以覆盖RDL 11a。第一封装体24b环绕和接触导电元件22c的第一部分221。第一封装体24b可由第一材料形成。在一些实施例中，第一材料可为非感光性干膜类型材料，且包含第一树脂以及分散于所述第一树脂中的多个填充剂。在一些实施例中，将第一材料层压到载体72上的基底材料10c。
参考图48，举例来说，通过激光钻孔以在第一封装体24b中形成凹洞243，以暴露RDL 11a的一部分。接着，第一半导体裸片18安置于载体72上的基底材料10c的RDL11a的暴露部分上，且导电元件22环绕第一半导体裸片18。如图48所示，第一半导体裸片18安置于基底材料10c的RDL 11a的支撑部分115上。第一半导体裸片18具有第一表面181(例如作用表面)、第二表面182(例如背侧表面)和侧表面183。第二表面182与第一表面181相对，并且侧表面183在第一表面181与第二表面182之间延伸。如图48中所示，第一半导体裸片18的第二表面182通过粘附层21粘附到RDL 11a的支撑部分115。第一半导体裸片18的第一表面181面朝上。
参考图49到图53，第二半导体裸片20和第二封装体26b安置于第一半导体裸片18上。第二封装体26b覆盖第一半导体裸片18的顶部部分，且环绕导电元件22的第二部分222。参考图49，举例来说，通过涂覆来将第二封装体26b形成或安置于第一封装体24b上，以覆盖第一半导体裸片18且环绕导电元件22c的第二部分222。第二封装体26b可由不同于第一封装体24b的第一材料的第二材料形成。在一些实施例中，第二材料可为感光性液体类型材料，其包含均质的第二个树脂而不具有填充剂，且可通过涂覆形成。如图49中所示，第二封装体26b可覆盖和接触第一封装体24b，且延伸到凹洞243中，使得第二封装体26b可环绕和接触第一半导体裸片18。在一些实施例中，第二封装体26b可覆盖和接触第一半导体裸片18的第一表面181和侧表面183。另外，第二封装体26b可覆盖和接触导电元件22c的第二部分222。
参考图50，形成至少一个通孔263于第二封装体26b中，以暴露第一半导体裸片18的第一表面181的一部分。接着，举例来说，通过溅镀将晶种层251a形成或安置于第二封装体26b上以及通孔263中。如图50中所示，晶种层251a接触和覆盖导电元件22c的上部部分。接着，举例来说，通过涂覆将第三光致抗蚀剂层80形成或安置于晶种层251a上。
参考图51，举例来说，通过光刻技术以形成至少一个通孔801于第三光致抗蚀剂层80中，以暴露晶种层251a的至少一部分。接着，将导电金属层252a电镀在通孔801中的晶种层251a的暴露部分上。
参考图52，利用例如剥离的方式而去除第三光致抗蚀剂层80。接着，蚀刻晶种层251a的不由导电金属层252a覆盖的部分，以形成第一布线层25a。第一布线层25a电连接第一半导体裸片18和导电元件22c。第一布线层25a安置于第二封装体26b上以及通孔263中。举例来说，第一布线层25a可包含以所述次序安置于第二封装体26b上的晶种层251a和导电金属层252a。在一些实施例中，如图52中所示，第一布线层25a可包含安置于第二封装体26b的通孔263中的至少一个导电通孔253。导电通孔253接触第一半导体裸片18的第一表面181的一部分，使得第一布线层25a电连接到并接触第一半导体裸片18。第一布线层25a和导电通孔253可同时或一体地形成(例如作为单体结构)。第一布线层25a的线宽/线距(L/S)可小于约7μm/约7μm、小于约5μm/约5μm，或小于约2μm/约2μm。另外，第一布线层25a的一部分可覆盖和接触导电元件22c的上部部分，以形成顶盖结构。因此，第一布线层25a电连接到导电元件22c。
参考图53，安置第二半导体裸片20于第一布线层25a上且电连接到第一布线层25a，且安置在第二封装体26b上方。因此，导电元件22c环绕第一半导体裸片18和第二半导体裸片20。第二半导体裸片20具有第一表面201(例如作用表面)、第二表面(例如背侧表面)202和侧表面203。第二表面202与第一表面201相对，并且侧表面203在第一表面201与第二表面202之间延伸。第二半导体裸片20可包含安置为邻近于第一表面201的多个导电凸块204。导电凸块204接触第一布线层25a的部分，使得第二半导体裸片20通过导电凸块204电连接到第一布线层25a。也就是说，第二半导体裸片20通过倒装芯片接合附接到第一布线层25a，且第二半导体裸片20的第一表面201面向第一半导体裸片18的第一表面181。底填充料19进一步形成或安置于第二半导体裸片20的第一表面201与第一布线层25a之间的空间中，以覆盖和保护导电凸块204。
参考图54，安置第三封装体32于第二封装体26b上，以覆盖第二半导体裸片20和第一布线层25a的一部分。第三封装体32可包含以下各项或由以下各项形成：光致抗蚀剂层、经固化感光材料、经固化PID材料(例如环氧树脂或PI)，或其两个或多个的组合。在一些实施例中，第三封装体32可包含以下各项或由以下各项形成：感光性干膜类型材料、非感光性干膜类型材料、感光性液体类型材料，或非感光性液体类型材料。第三封装体32的材料可与第一封装体24b的材料相同。在一些实施例中，第三封装体32可为干膜类型材料。第三封装体32环绕导电元件22c的第三部分223。在一些实施例中，第三封装体32并不直接接触导电元件22c的第三部分223，且第三封装体32接触第一布线层25a的安置于导电元件22c的第三部分223的表面上的部分。另外，第三封装体32具有包含第一部分3211和第二部分3212的顶部表面321。顶部表面321的第一部分3211在第二半导体裸片20上方，且顶部表面321的第二部分3212不在第二半导体裸片20上方。归因于第三封装体32的干膜类型材料，顶部表面321的第一部分3211高于顶部表面321的第二部分3212(例如高大约1.1或更多、大约1.2或更多，或大约1.3或更多的倍率)。如图54所示，第三封装体32的顶部表面321的第二部分3212高于第二半导体裸片20的第二表面202(例如高大约约5μm或更多、约10μm或更多，或约15μm或更多)。然而，在其它实施例中，第三封装体32的顶部表面321的第二部分3212和第二半导体裸片20的第二表面202可大体上处于相同水平。
接着，举例来说，通过涂覆将第四封装体34形成或安置于第三封装体32的顶部表面321上。第四封装体34可包含以下各项或由以下各项形成：光致抗蚀剂层、经固化感光材料、经固化PID材料(例如环氧树脂或PI)，或其两个或多个的组合。在一些实施例中，第四封装体34可包含以下各项或由以下各项形成：感光性干膜类型材料、非感光性干膜类型材料、感光性液体类型材料，或非感光性液体类型材料。在一些实施例中，第四封装体34的材料可与第二封装体26b的材料相同。在一些实施例中，第四封装体34的材料可包含无机材料(例如SiOx、SiNx、TaOx)、玻璃、硅或陶瓷。第四封装体34环绕导电元件22c的第四部分224。在一些实施例中，第四封装体34并不直接接触导电元件22c的第四部分224，且第四封装体34接触第一布线层25a的安置于导电元件22c的第四部分224的表面上的部分。
参考图55，将载体72和释放层74从基底材料10c的钝化层40去除。接着，举例来说，通过激光钻孔以形成至少一个开口341于第四封装体34中。开口341的位置对应于导电元件22c的位置，使得开口341可暴露第一布线层25a的安置于导电元件22c上的部分。
参考图56，举例来说，通过激光钻孔以形成至少一个通孔403于钝化层40中，以暴露RDL 11a的底部表面的一部分。
参考图57，举例来说，通过蚀刻以去除RDL 11a的晶种层111a的从钝化层40的通孔403暴露的部分。因此，通孔114形成于晶种层111a中，以暴露RDL 11a的焊接垫113的下表面的一部分，以用于外部连接。也就是说，晶种层111a的通孔114的大小和位置对应于钝化层40的通孔403的大小和位置。换句话说，焊接垫113的暴露部分包含导电金属层112a的一部分。
接着，形成或安置至少一个端子36于开口341和第四封装体34中的相应一者中，以及第一布线层25a的暴露部分上，以用于外部连接。另外，多个连接元件42(例如焊接凸点)形成或安置于相应焊接垫113的从晶种层111a的通孔114和钝化层40的通孔403暴露的暴露部分上。接着，进行分离工艺，以形成如图12中所示的多个半导体封装结构1j。在图40到图57中说明的实施例中，研磨操作可省略，这可降低半导体封装结构1j的制造工艺的成本。
除非另外说明，否则例如“上方”、“下方”、“上”、“左”、“右”、“下”、“顶部”、“底部”、“垂直”、“水平”、“侧面”、“高于”、“低于”、“上部”、“在……上”、“在……下”等等的空间描述是相对于图中所示的取向来指示的。应理解，本文中所使用的空间描述仅是出于说明的目的，且本文中所描述的结构的实际实施方案可在空间上以任何定向或方式布置，其限制条件是本发明的实施例的优点不因此类布置而有偏差。
如本文所使用，使用术语“大约”、“大体上”、“大体”和“约”来描述和解决小变化。当与事件或情形结合使用时，所述术语可指其中事件或情形明确发生的情况以及其中事件或情形极接近于发生的情况。举例来说，当结合数值使用时，术语可指代小于或等于所述数值的±10％的变化范围，例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％、或小于或等于±0.05％。举例来说，如果两个数值之间的差小于或等于所述值的平均值的±10％(例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％、或小于或等于±0.05％)，那么可认为所述两个数值“基本上”相同或相等。
如果两个表面之间的位移不大于5μm、不大于2μm、不大于1μm、不大于0.5μm或不大于0.1μm，那么可认为这两个表面共面或大体上共面。如果表面的最高点与最低点之间的差不大于5μm、不大于2μm、不大于1μm、不大于0.5μm或不大于0.1μm，那么可认为表面为平面或大体上平面。
另外，有时在本文中按范围格式呈现量、比率和其它数值。应理解，此类范围格式是用于便利和简洁起见，且应灵活地理解，不仅包含明确地指定为范围限制的数值，而且包含涵盖于所述范围内的所有个别数值或子范围，如同明确地指定每一数值和子范围一般。
如本文所使用，术语“导电(conductive)”、“导电(electrically conductive)”和“电导率”指代输送电流的能力。导电材料通常指示展现对于电流流动的极少或零对抗的那些材料。电导率的一个量度为西门子/米(S/m)。通常，导电材料是电导率大于约104S/m(例如至少105S/m或至少106S/m)的一种材料。材料的电导率有时可随温度而变化。除非另外规定，否则在室温下测量材料的导电性。
虽然已参考本发明的特定实施例描述并说明本发明，但这些描述和说明并非限制性的。所属领域的技术人员应理解，可在不脱离如由所附权利要求书界定的本揭示的真实精神和范围的情况下，作出各种改变且取代等效物。示例可能未必按比例绘制。由于制造工艺和公差，本发明中的艺术再现与实际设备之间可存在区别。可存在并未特定说明的本发明的其它实施例。应将所述说明书和图式视为说明性的，而非限制性的。可做出修改，以使特定情况、材料、物质组成、方法或过程适应于本发明的目标、精神以及范围。所有此类修改既定在所附权利要求书的范围内。虽然本文中所揭示的方法已参考按特定次序执行的特定操作加以描述，但应理解，可在不脱离本发明的教示的情况下组合、细分或重新排序这些操作以形成等效方法。因此，除非本文中特别指示，否则操作的次序和分组并非本发明的限制。

Claims (28)

1.一种半导体封装结构，其包括：
第一半导体裸片；
第二半导体裸片，其安置于所述第一半导体裸片上；
多个导电元件，其各自包含第一部分和第二部分，且安置在所述第一半导体裸片和所述第二半导体裸片周围；
第一封装体，其环绕所述第一半导体裸片以及所述导电元件的所述相应第一部分；
第二封装体，其覆盖所述第一半导体裸片的顶部部分的一部分，且环绕所述导电元件的所述相应第二部分；以及
第三封装体，其覆盖所述第二半导体裸片，其中所述导电元件各自包括第三部分，且所述第三封装体环绕所述导电元件的所述相应第三部分，其中所述第三封装体具有顶部表面，且所述顶部表面的第一部分高于所述顶部表面的第二部分，其中所述顶部表面的所述第一部分在所述第二半导体裸片上方，且所述顶部表面的所述第二部分不在所述第二半导体裸片上方。
2.根据权利要求1所述的半导体封装结构，其中所述第一封装体界定凹洞，以至少暴露所述第一半导体裸片的所述顶部部分的所述部分。
3.根据权利要求1所述的半导体封装结构，其进一步包括布线层，其电连接所述第二半导体裸片和所述导电元件。
4.根据权利要求3所述的半导体封装结构，其中所述布线层是再分布层。
5.根据权利要求3所述的半导体封装结构，其中所述布线层安置在所述第二半导体裸片上方。
6.根据权利要求3所述的半导体封装结构，其中所述布线层安置于所述第一半导体裸片与所述第二半导体裸片之间。
7.根据权利要求3所述的半导体封装结构，其中所述布线层安置于所述第二封装体上。
8.根据权利要求1所述的半导体封装结构，其进一步包括布线层，其安置于所述第一半导体裸片之下。
9.根据权利要求8所述的半导体封装结构，其中所述布线层的至少一部分嵌入于所述第一封装体中。
10.根据权利要求1所述的半导体封装结构，其中所述第一封装体覆盖所述第一半导体裸片的所述顶部部分的外围。
11.根据权利要求1所述的半导体封装结构，其中所述第二封装体环绕所述第二半导体裸片。
12.根据权利要求1所述的半导体封装结构，其中所述第二半导体裸片安置于所述第二封装体上方。
13.根据权利要求1所述的半导体封装结构，其中所述第一封装体覆盖所述导电元件的所述相应第一部分。
14.根据权利要求1所述的半导体封装结构，其中所述第二封装体覆盖所述导电元件的所述相应第二部分。
15.根据权利要求1所述的半导体封装结构，其进一步包括第四封装体，其覆盖所述第三封装体的所述顶部表面。
16.根据权利要求15所述的半导体封装结构，其中所述导电元件各自包括第四部分，且所述第四封装体环绕所述导电元件的所述相应第四部分。
17.根据权利要求15所述的半导体封装结构，其进一步包括至少一个端子，其中所述第四封装体界定对应于所述导电元件中的至少一者的至少一个开口，且所述至少一个端子安置于所述第四封装体的所述开口中。
18.一种半导体封装结构，其包括：
第一半导体裸片；
第二半导体裸片，其安置于所述第一半导体裸片上；
多个导电元件，其各自包含第一部分和第二部分，且安置在所述第一半导体裸片和所述第二半导体裸片周围；
第一封装体，其环绕所述第一半导体裸片以及所述导电元件的所述相应第一部分，其中所述第一封装体界定凹洞，以至少暴露所述第一半导体裸片的顶部部分的一部分；以及
第二封装体，其覆盖所述第一半导体裸片的顶部部分的一部分，且环绕所述导电元件的所述相应第二部分，其中所述第二封装体覆盖所述第一封装体，且延伸到所述凹洞中。
19.一种半导体封装结构，其包括：
第一半导体裸片；
第二半导体裸片，其安置于所述第一半导体裸片上；
多个导电元件，其各自包含第一部分和第二部分，且安置在所述第一半导体裸片和所述第二半导体裸片周围；
第一封装体，其环绕所述第一半导体裸片以及所述导电元件的所述相应第一部分；以及
第二封装体，其覆盖所述第一半导体裸片的顶部部分的一部分，且环绕所述导电元件的所述相应第二部分，其中所述第一封装体由第一材料形成，且所述第二封装体由第二材料形成，且所述第一材料不同于所述第二材料，其中所述第一材料包括第一树脂和多个填充剂，且所述第二材料是均质第二树脂。
20.根据权利要求19所述的半导体封装结构，其中所述第一材料是非感光材料，且所述第二材料是感光材料。
21.一种用于制造半导体封装结构的方法，其包括：
(a)提供载体；
(b)形成多个导电元件在所述载体上，其中所述导电元件各自包含第一部分和第二部分；
(c1)将第一封装体安置在所述载体上，以环绕所述导电元件的所述相应第一部分；
(c2)形成凹洞在所述第一封装体中；
(c3)将第一半导体裸片安置在所述凹洞中的所述载体上，其中所述导电元件环绕所述第一半导体裸片；以及
(d)将第二半导体裸片和第二封装体安置在所述第一半导体裸片上，其中所述第二封装体覆盖所述第一半导体裸片的顶部部分，且环绕所述导电元件的所述相应第二部分。
22.根据权利要求21所述的方法，其中所述凹洞是通过激光钻孔形成。
23.根据权利要求21所述的方法，其中在(c1)中，所述第一封装体由第一材料形成，且所述第一材料是膜，并层压到所述载体。
24.根据权利要求21所述的方法，其中(d)包括：
(d1)涂覆所述第二封装体在所述第一封装体和所述第一半导体裸片上，其中所述第二封装体延伸到所述凹洞中，以覆盖所述第一半导体裸片的所述顶部部分，且环绕所述导电元件的所述相应第二部分；以及
(d2)将所述第二半导体裸片安置在所述第二封装体上方，其中所述导电元件环绕所述第一半导体裸片和所述第二半导体裸片。
25.根据权利要求21所述的方法，其进一步包括：
(e)将第三封装体安置在所述第二半导体裸片上，其中所述第三封装体环绕所述导电元件的相应第三部分。
26.根据权利要求25所述的方法，其进一步包括：
(f)涂覆第四封装体在所述第三封装体上。
27.根据权利要求26所述的方法，其进一步包括：
(g)在所述第四封装体中形成至少一个开口，所述开口的位置对应于所述导电元件中的至少一者的位置。
28.一种用于制造半导体封装结构的方法，其包括：
(a)提供载体；
(b)形成多个导电元件在所述载体上，其中所述导电元件各自包含第一部分和第二部分；
(c)将第一半导体裸片安置在所述载体上，其中所述导电元件环绕所述第一半导体裸片；
(d)将第一封装体安置在所述载体上，以覆盖所述第一半导体裸片，且环绕所述导电元件的所述相应第一部分；
(e)形成凹洞在所述第一封装体中；
(f)将第二半导体裸片安置在所述凹洞中的所述第一半导体裸片上，其中所述导电元件环绕所述第一半导体裸片和所述第二半导体裸片；以及
(g)涂覆第二封装体在所述第一封装体和所述第二半导体裸片上，其中所述第二封装体延伸到所述凹洞中，以覆盖所述第一半导体裸片的顶部部分，且环绕所述导电元件的所述相应第二部分。
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