KR20160001169A - 마킹층을 포함하는 반도체 패키지 - Google Patents

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KR20160001169A
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Abstract

본 발명의 반도체 패키지는 적어도 하나의 반도체 칩을 밀봉하도록 형성된 봉지층과, 상기 봉지층 상에 형성된 마킹층과, 상기 마킹층에 형성된 제품 정보 마크를 포함한다.

Description

마킹층을 포함하는 반도체 패키지{semiconductor package including marking layer}
본 발명의 기술적 사상은 반도체 패키지에 관한 것으로서, 보다 상세하게는 제품 정보 마크를 포함하는 반도체 패키지에 관한 것이다.
반도체 칩을 포함하는 반도체 패키지의 표면에는 제품 정보를 표시하는 제품 정보 마크(mark)가 표시될 수 있다. 반도체 패키지가 얇아짐에 따라 반도체 칩의 손상 없이 제품 정보 마크를 형성하는 것이 필요하다. 또한, 제품 정보 마크는 사용자의 쉽게 인식할 수 있는 시인성(visibility)이 좋아야 한다.
본 발명의 기술적 사상이 해결하려는 과제는 반도체 칩의 손상 없이 시인성을 가질 수 있는 제품 정보 마크를 포함하는 반도체 패키지를 제공하는 데 있다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지는 적어도 하나의 반도체 칩을 밀봉하도록 형성된 봉지층과, 상기 봉지층 상에 형성된 마킹층과, 기 마킹층에 형성된 제품 정보 마크를 포함한다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 봉지층은 수지층으로 구성되고, 상기 마킹층은 감광층으로 구성될 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 마킹층은 상기 봉지층의 전 표면에 형성되어 있을 수 있다. 상기 마킹층은 상기 봉지층의 전 표면중 일부 영역에 형성되어 있을 수 있다. 상기 마킹층은 상기 봉지층의 전 표면중 일부 영역에 다각형, 원형 또는 타원형으로 형성되어 있을 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 제품 정보 마크의 마킹 깊이는 상기 마킹층 내부일 수 있다. 상기 제품 정보 마크는 상기 마킹층의 일부분을 변색시킨 변색층일 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 마킹층 상에 마킹 보호층이 더 형성되어 있을 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지는 배선 기판 상에 실장된 적어도 하나의 반도체 칩과, 상기 배선 기판 상에 상기 반도체 칩을 밀봉하도록 형성된 봉지층과, 상기 봉지층 상에 형성된 마킹층과, 상기 마킹층에 형성된 제품 정보 마크와, 상기 배선 기판의 하부에 형성된 외부 연결 단자를 포함한다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 배선 기판과 상기 반도체 칩을 연결하는 내부 연결 배선을 더 구비하고, 상기 봉지층은 상기 배선 기판 상에 상기 반도체 칩 및 내부 연결 배선을 덮도록 구성될 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 배선 기판 상에는 복수개의 반도체 칩들이 수평적으로 이격되어 실장되어 있을 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 배선 기판 상에는 복수개의 반도체 칩들이 수직적으로 적층되어 있을 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 봉지층은 수지층으로 구성되고, 상기 마킹층은 감광층으로 구성되고, 상기 제품 정보 마크의 마킹 깊이는 상기 마킹층 내부일 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 마킹층은 상기 봉지층의 전 표면 또는 상기 봉지층의 전 표면중 일부 영역에 형성되어 있을 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 제품 정보 마크는 상기 마킹층의 일부분을 변색시킨 변색층일 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지는 배선 기판 상에 실장된 적어도 하나의 반도체 칩과, 상기 배선 기판 상에 상기 반도체 칩의 상면, 하면 및 측면을 밀봉하도록 형성된 봉지층과, 상기 봉지층의 표면 상에 형성된 마킹층과, 상기 마킹층에 형성된 제품 정보 마크와, 상기 배선 기판의 하부에 형성된 외부 연결 단자를 포함한다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 배선 기판과 상기 반도체 칩을 연결하는 내부 연결 배선을 더 구비하고, 상기 봉지층은 상기 배선 기판 상에 상기 내부 연결 배선을 덮도록 구성되어 있을 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 봉지층은 수지층으로 구성되고, 상기 마킹층은 감광층으로 구성되고, 제품 정보 마크의 마킹 깊이는 상기 마킹층 내부일 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 마킹층은 상기 봉지층의 전 표면 또는 상기 봉지층의 전 표면중 일부 영역에 형성되고, 상기 제품 정보 마크는 상기 마킹층의 일부분을 변색시킨 변색층일 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 마킹층의 표면 상에 마킹 보호층이 더 형성되어 있을 수 있다.
본 발명의 기술적 사상의 반도체 패키지는 봉지층 상에 마킹층을 형성한 후, 마킹층에 제품 정보 마크를 형성한다. 이에 따라, 본 발명의 기술적 사상의 반도체 패키지는 봉지층이나 반도체 칩의 손상 없이 시인성을 가질 수 있는 제품 정보 마크를 가질 수 있다.
본 발명의 기술적 사상의 반도체 패키지는 반도체 칩의 손상 없이 마킹층에 제품 정보 마크를 형성하기 때문에 반도체 칩의 상면과 봉지층의 상면간의 거리, 즉 봉지층의 두께를 줄일 수 있다. 이에 따라, 본 발명의 기술적 사상의 반도체 패키지는 전체 두께를 얇게 가져갈 수 있다.
도 1 및 도 2는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지에 적용될 수 있는 마킹 방법을 설명하기 위한 요부 단면도이다.
도 3 및 도 4는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지에 적용될 수 있는 마킹 방법을 설명하기 위한 요부 단면도이다.
도 5a 내지 도 5c는 본 발명의 기술적 사상의 일 실시예에 의해 도 1 및 도 3의 마킹층 형성 방법을 설명하기 위한 평면도이다.
도 6은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지를 도시한 단면도이다.
도 7은 도 6의 마킹층 및 제품 정보 마크를 도시한 평면도이다.
도 8은 도 6의 마킹층의 표면 프로 파일을 표시한 도면이다.
도 9는 도 6의 반도체 패키지와 비교를 위한 비교예의 반도체 패키지를 도시한 단면도이다.
도 10은 도 9의 봉지층 및 제품 정보 마크를 도시한 평면도이다.
도 11은 도 10의 봉지층의 표면 프로 파일을 도시한 도면이다.
도 12는 도 6의 본 발명의 기술적 사상의 일실시예에 의한 반도체 패키지의 제품 정보 마크를 설명하기 위하여 도시한 요부 단면도이다.
도 13은 도 9의 비교예의 반도체 패키지의 제품 정보 마크를 설명하기 위하여 도시한 요부 단면도이다.
도 14는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지를 도시한 단면도이다.
도 15는 본 발명의 기술적 사상의 일실시예에 의한 반도체 패키지를 도시한 단면도이다.
도 16은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지를 도시한 단면도이다.
도 17은 본 발명의 기술적 사상의 일실시예에 의한 반도체 패키지를 도시한 단면도이다.
도 18은 본 발명의 기술적 사상의 일실시예에 의한 반도체 패키지를 도시한 단면도이다.
도 19는 본 발명에 의한 반도체 패키지를 이용한 패키지 모듈의 구성을 도시한 개략도이다.
도 20은 본 발명에 의한 반도체 패키지를 이용한 카드의 구성을 도시한 개략도이다.
도 21은 본 발명에 의한 반도체 패키지를 이용한 전자 시스템의 구성을 도시한 개략도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려 이들 실시예들은 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 기술적 사상을 완전하게 전달하기 위하여 제공되는 것이다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이다.
명세서 전체에 걸쳐서, 막, 영역 또는 기판 등과 같은 하나의 구성요소가 다른 구성요소 "상에", "연결되어", 또는 "커플링되어" 위치한다고 언급할 때는, 상기 하나의 구성요소가 직접적으로 다른 구성요소 "상에", "연결되어", 또는 "커플링되어" 접촉하거나, 그 사이에 개재되는 또 다른 구성요소들이 존재할 수 있다고 해석될 수 있다. 반면에, 하나의 구성요소가 다른 구성요소 "직접적으로 상에", "직접 연결되어", 또는 "직접 커플링되어" 위치한다고 언급할 때는, 그 사이에 개재되는 다른 구성요소들이 존재하지 않는다고 해석된다. 동일한 부호는 동일한 요소를 지칭한다.
본 명세서에서 제1, 제2등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제2부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
또한, "상의" 또는 "위의" 및 "하의" 또는 "아래의"와 같은 상대적인 용어들은 도면들에서 도해되는 것처럼 다른 요소들에 대한 어떤 요소들의 관계를 기술하기 위해 여기에서 사용될 수 있다. 상대적 용어들은 도면들에서 묘사되는 방향에 추가하여 소자의 다른 방향들을 포함하는 것을 의도한다고 이해될 수 있다. 예를 들어, 도면들에서 소자가 뒤집어 진다면(turned over), 다른 요소들의 상부의 면 상에 존재하는 것으로 묘사되는 요소들은 상기 다른 요소들의 하부의 면 상에 방향을 가지게 된다. 그러므로, 예로써 든 "상의"라는 용어는, 도면의 특정한 방향에 의존하여 "하의" 및 "상의" 방향 모두를 포함할 수 있다. 소자가 다른 방향으로 향한다면(다른 방향에 대하여 90도 회전), 본 명세서에 사용되는 상대적인 설명들은 이에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
이하의 본 발명의 실시예들은 본 발명의 이상적인 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명 사상의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다. 이하의 본 발명의 실시예들은 어느 하나로 구현될 수 있으며, 또한, 이하의 실시예들은 하나 이상을 조합하여 구현될 수 있다.
먼저, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지에 적용될 수 있는 마킹 방법을 설명한다.
도 1 및 도 2는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지에 적용될 수 있는 마킹 방법을 설명하기 위한 요부 단면도이다. 도 1 및 도 2는 마킹 방법을 설명하기 위하여 간략화하여 도시한 것이다.
도 1을 참조하면, 반도체 칩(100) 상에 봉지층(102, encapsulation layer)을 형성한다. 봉지층(102)은 반도체 칩(100)을 보호하기 위하여 형성한다. 봉지층(102)은 수지층, 예컨대 에폭시 수지층으로 형성할 수 있다. 봉지층(102)는 몰딩 공정으로 형성하는 몰딩층일 수 있다. 봉지층(102)은 T1의 두께, 예컨대 90㎛ 내지 150㎛의 두께로 형성할 수 있다.
봉지층(102) 상에 마킹층(104, marking layer)을 형성한다. 마킹층(104)은 봉지층(102)보다 작은 두께로 형성할 수 있다. 마킹층(104)은 T2의 두께, 예컨대 약 3㎛ 내지 10㎛의 작은 두께로 형성할 수 있다. 마킹층(104)은 광에 의해 변색될 수 있는 감광층으로 형성할 수 있다. 마킹층(104)은 스프레이 코팅 방법 또는 플라즈마 코팅 방법으로 형성할 수 있다. 마킹층(104)은 봉지층(102) 형성시 이형 필름(release film)의 표면에 감광액을 도포하여 형성할 수도 있다. ,
마킹층(104)은 도 1에 도시한 바와 같이 봉지층(102)의 전 표면에 형성될 수 있다. 마킹층(104)은 후술하는 바와 같이 봉지층(102)의 전 표면중 일부 영역에만 형성될 수도 있다.
도 2를 참조하면, 마킹층(104)에 레이저 광(106)을 조사하여 제품 정보 마크(108)를 형성한다. 제품 정보 마크(108)는 반도체 칩 정보, 제조 일자, 회사 로고 등을 포함할 수 있다. 레이저 광(106)은 약 1W(와트) 내지 5W(와트)의 낮은 에너지로 조사될 수 있다. 이에 따라, 제품 정보 마크(108)는 마킹층(104) 내에 형성될 수 있다. 제품 정보 마크(108)는 봉지층(102)에 손상을 주지 않고 형성될 수 있다.
제품 정보 마크(108)는 마킹층(104)의 일부분을 변색시킨 변색층일 수 있다. 제품 정보 마크(108)는 마킹층(104)을 변색시킨 변색층과 마킹층(104)의 색깔 차이로 인하여 시인성을 확보할 수 있다.
이와 같이 본 발명의 기술적 사상의 반도체 패키지에 적용될 수 있는 마킹 방법은 봉지층(102) 상에 마킹층(104)을 형성한 후, 마킹층(104)에 제품 정보 마크(108)를 형성한다. 이에 따라, 본 발명의 기술적 사상의 반도체 패키지에 적용될 수 있는 마킹 방법은 봉지층(102)이나 반도체 칩(100)의 손상 없이 시인성을 가질 수 있는 제품 정보 마크(108)를 형성할 수 있다.
또한, 본 발명의 기술적 사상의 반도체 패키지에 적용될 수 있는 마킹 방법은 반도체 칩(100)의 손상 없이 마킹층(104)에 제품 정보 마크(108)를 형성하기 때문에 반도체 칩(100)의 상면과 봉지층(102)의 상면간의 거리(G), 즉 봉지층(102)의 두께(T1)를 줄일 수 있다. 이에 따라, 본 발명의 기술적 사상의 반도체 패키지는 전체 두께를 얇게 가져갈 수 있다.
도 3 및 도 4는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지에 적용될 수 있는 마킹 방법을 설명하기 위한 요부 단면도이다. 도 3 및 도 4는 마킹 방법을 설명하기 위하여 간략화하여 도시한 것이다.
구체적으로, 도 3 및 도 4에서, 도 1 및 도 2와 동일한 참조번호는 동일한 부재를 나타낸다. 도 3 및 도 4는 도 1 및 도 2와 비교할 때 마킹층(104) 상에 마킹 보호층(110)을 형성하는 것을 제외하고는 동일하다.
도 3에 도시한 바와 같이 마킹층(104) 상에 마킹 보호층(110)을 형성할 수 있다. 마킹 보호층(110)은 마킹층(104)과 동일하거나 보다 작은 두께로 형성할 수 있다. 마킹 보호층(110)은 T3의 두께, 예컨대 약 3㎛ 내지 10㎛의 두께로 형성할 수 있다. 마킹 보호층(110)은 마킹층(104)을 보호하고, 마킹층(104)에 조사되는 레이저 광량을 조절하는 역할을 수행할 수 있다. 마킹 보호층(110)은 투명층, 예컨대 투명 수지층으로 형성될 수 있다.
도 4에 도시한 바와 같이, 마킹 보호층(110) 상에 레이저 광(106)을 조사하여 제품 정보 마크(108)를 형성한다. 레이저 광(106)은 도 2에서 설명한 바와 같이 약 1W(와트) 내지 5W(와트)의 낮은 에너지로 조사될 수 있다. 제품 정보 마크(108)는 마킹층(104)의 일부분을 변색시킨 변색층일 수 있다. 제품 정보 마크(108)는 마킹층(104)을 변색시킨 변색층과 마킹층(104)의 색깔 차이로 인하여 시인성을 확보할 수 있다.
도 5a 내지 도 5c는 본 발명의 기술적 사상의 일 실시예에 의해 도 1 및 도 3의 마킹층 형성 방법을 설명하기 위한 평면도이다.
구체적으로, 앞서 도 1 및 도 3에 도시된 바와 같이 마킹층(104)은 봉지층(102)의 전 표면에 형성될 수 있다. 또한, 마킹층(104a-104c)은 도 5a 내지 도 5c에 도시한 바와 같이 봉지층(102)의 전 표면중 일부 영역에만 형성될 수도 있다. 마킹층(104a-104c)은 봉지층(102)의 일부 영역에 다각형, 원형 또는 타원형으로 형성될 수 있다.
마킹층(104a)은 도 5a에 도시한 바와 같이 봉지층(102)의 일부 영역에 다각형, 예컨대 사각형으로 형성될 수 있다. 마킹층(104b)은 도 5a에 도시한 바와 같이 봉지층(102)의 일부 영역에 타원형으로 형성될 수 있다. 마킹층(104c)은 도 5c에 도시한 바와 같이 봉지층(102)의 일부 영역에 원형으로 형성될 수 있다. 마킹층(104c)은 도 5c에 도시한 바와 같이 봉지층(102)의 일부 영역에 북수개의 원형들로 형성될 수 있다. 마킹층(104a-104c)은 도 5a 내지 도 5c에 한정되지 않고 다양한 형태로 형성될 수 있다.
다음에, 앞서 도 1 내지 도 4의 본 발명의 기술적 사상의 일 실시예에 의한 마킹 방법에 의하여 형성된 반도체 패키지를 설명한다.
도 6은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지를 도시한 단면도이고, 도 7은 도 6의 마킹층 및 제품 정보 마크를 도시한 평면도이고, 도 8은 도 6의 마킹층의 표면 프로 파일을 표시한 도면이다. 도 6 내지 도 8에서, 도 1 내지 도 4와 동일한 참조번호는 동일한 부재를 나타낸다.
구체적으로, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지(1000)는 배선 기판(10) 상에 실장된 적어도 하나의 반도체 칩(100)을 포함한다. 반도체 칩(100)은 접착층(18)을 통하여 배선 기판(10) 상에 실장될 수 있다. 배선 기판(10)의 상면 및 하면에는 각각 상부 연결 패드(12) 및 하부 연결 패드(14)가 형성될 수 있다.
배선 기판(10)의 하면에는 하부 연결 패드(14)와 연결되는 외부 연결 단자(16)가 형성될 수 있다. 외부 연결 단자(16)는 솔더볼일 수 있다. 반도체 칩(100)의 상면에는 칩 패드(20)가 형성될 수 있다. 칩 패드(20)와 상부 연결 패드(12)는 내부 연결 배선(22)으로 연결될 수 있다. 내부 연결 배선(22)은 본딩 와이어로 형성될 수 있다.
배선 기판(10) 상에서 반도체 칩(100)의 상면 및 측면을 밀봉하도록 봉지층(102)이 형성될 수 있다. 봉지층(102)은 배선 기판(10) 상에서 반도체 칩(100) 및 내부 연결 배선(22)을 덮도록 형성될 수 있다. 상기 봉지층(102) 상에 마킹층(104)이 형성되어 있다. 마킹층(104)에 제품 정보 마크(108)가 형성되어 있다.
제품 정보 마크(108)는 도 7에 도시한 바와 같이 마킹층(104)에 형성된다. 제품 정보 마크(108)는 도 7에 도시한 바와 같이 마킹층(104)의 일부분을 변색시킨 변색층일 수 있다. 제품 정보 마크(108)는 도 7에 도시한 바와 같이 마킹층(104)을 변색시킨 변색층과 마킹층(104)의 색깔 차이로 인하여 시인성을 확보할 수 있다.
도 7의 라인 104에 따른 도 6의 마킹층(104)의 표면 프로 파일(112)을 도 8에 도시한다. 도 8에서, 마킹층(104)의 표면 거칠기가 R1일 수 있다. 도 8에 도시된 바와 같이 제품 정보 마크(108)는 마킹층(104)의 표면(111)으로부터 최대 마킹 깊이(d1)를 갖는다. 제품 정보 마크(108)의 마킹 깊이는 마킹층(104) 내에 위치하며 봉지층(102)에 손상을 입히지 않는다.
이에 따라, 앞서 설명한 바와 같이 본 발명의 기술적 사상의 반도체 패키지(1000)는 봉지층(102)의 손상 없이 시인성을 가질 수 있는 제품 정보 마크(108)를 가질 수 있고, 봉지층(102)의 두께를 줄여 전체 두께를 얇게 가져갈 수 있다.
도 9는 도 6의 반도체 패키지와 비교를 위한 비교예의 반도체 패키지를 도시한 단면도이고, 도 10은 도 9의 봉지층 및 제품 정보 마크를 도시한 평면도이고, 도 11은 도 10의 봉지층의 표면 프로 파일을 도시한 도면이다. 도 9 내지 도 11에서, 도 6 내지 도 8과 동일한 참조번호는 동일한 부재를 나타낸다.
구체적으로, 비교예의 반도체 패키지(2000)는 도 6의 반도체 패키지(1000)와 비교할 때 봉지층(102) 및 제품 정보 마크(116)를 제외하고는 동일하다. 즉, 배선 기판(10) 상에 접착층(18)을 개재하여 반도체 칩(100)이 실장되어 있다. 배선 기판(10)의 하면에는 하부 연결 패드(14)와 연결되는 외부 연결 단자(16)가 형성되어 있다. 반도체 칩(100)의 상면에는 칩 패드(20)가 형성되어 있다. 칩 패드(20)와 상부 연결 패드(12)는 내부 연결 배선(22)으로 연결되어 있다.
배선 기판(10) 상에서 반도체 칩(100)의 상면 및 측면을 밀봉하도록 봉지층(102)이 형성되어 있다. 봉지층(102)의 상부에 레이저 광에 의해 식각하여 마련된 식각홈(115)으로 제품 정보 마크(116)를 형성되어 있다. 비교예의 제품 정보 마크(116)는 봉지층(102)의 상부를 레이저 광에 의해 식각하여야 하기 때문에, 레이저 광의 조사 에너지를 도 6의 제품 정보 마크 형성할 때 보다 크게 가져가야 한다.
예컨대, 비교예의 제품 정보 마크(116)는 약 15W(와트) 내지 25W(와트)의 높은 에너지로 레이저 광을 봉지층(102)에 조사한다. 이에 따라, 비교예의 제품 정보 마크(116)를 형성할 때 봉지층(102)이 손상을 받으며, 심할 경우 내부 연결 배선(22)이 외부로 노출될 수 있다.
비교예의 제품 정보 마크(116)는 도 9 및 도 10에 도시한 바와 같이 봉지층(102)과 식각홈(115)의 단차로 인하여 시인성을 확보한다. 도 10의 라인 120에 따라 도 9의 봉지층의 표면 프로 파일(121)을 도 11에 도시한다. 도 11에서, 봉지층(102)의 표면 거칠기가 R2일 수 있다. 도 11에 도시된 바와 같이 제품 정보 마크(116)는 봉지층(102)의 표면(118)으로부터 바닥(123)까지 최대 마킹 깊이(d2)를 갖는다. 제품 정보 마크(116)의 마킹 깊이(d2)가 깊기 때문에 봉지층(102)에 손상을 입힐 수 있다.
이에 따라, 비교예의 반도체 패키지(2000)는 도 6의 본 발명의 기술적 사상의 반도체 패키지(1000)와 비교할 때 봉지층(102)이 손상을 입히면서 제품 정보 마크(116)를 형성하기 때문에 봉지층(102)의 두께를 줄일 수 없고 패키지 전체 두께를 얇게 가져갈 수도 없다.
도 12는 도 6의 본 발명의 기술적 사상의 일실시예에 의한 반도체 패키지의 제품 정보 마크를 설명하기 위하여 도시한 요부 단면도이고, 도 13은 도 9의 비교예의 반도체 패키지의 제품 정보 마크를 설명하기 위하여 도시한 요부 단면도이다.
구체적으로, 도 12에 도시한 바와 같이 본 발명의 기술적 사상의 반도체 패키지의 제품 정보 마크(108)는 마킹층(104)에 형성된다. 제품 정보 마크(108)는 마킹층(104)의 일부분을 변색시킨 변색층일 수 있다. 제품 정보 마크(108)는 마킹층(104)을 변색시킨 변색층과 마킹층(104)의 색깔 차이로 인하여 시인성을 확보할 수 있다. 본 발명의 기술적 사상의 반도체 패키지의 제품 정보 마크(108)는 마킹층(104) 내에 위치하며 봉지층(102)에 손상을 입히지 않는다.
이에 반하여, 비교예의 제품 정보 마크(116)는 도 13에 도시한 바와 같이 봉지층(102)에 형성된 식각홈(115)으로 구성된다. 비교예의 제품 정보 마크(116)는 봉지층과 식각홈간의 단차로 인하여 시인성을 확보한다. 비교예의 제품 정보 마크(116)의 마킹 깊이가 깊기 때문에 봉지층(102)에 손상을 입힐 수 있다.
도 14는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지를 도시한 단면도이다.
구체적으로, 반도체 패키지(3000)는 앞서의 마킹층(104) 및 제품 정보 마크(108)가 적용된 것의 일실시예를 설명하기 위하여 도시한 것이다. 반도체 패키지(3000)는 복수개의 반도체 칩들(612, 614, 616)이 적층된 적층형 패키지일 수 있다.
반도체 패키지(3000)는 배선 기판(610), 예컨대 PCB 기판 상에 이종의 반도체 칩들(612, 614, 616)이 접착층(613)을 이용하여 적층되어 있다. 이종의 반도체 칩들(612, 614, 616)은 성능이나 크기가 다른 칩들로써, 메모리 회로 칩이나 로직 회로 칩들로 구성될 수 있다. 이종의 반도체 칩들(612, 614, 616)은 내부 연결 배선(618)을 이용하여 배선 기판(610)에 전기적으로 연결되어 있다.
이에 따라, 이종의 반도체 칩들(612, 614, 616)은 내부 연결 배선(618)을 이용하여 배선 기판(610)과 연결될 수 있다. 배선 기판(610) 상의 이종의 반도체 칩들(612, 614, 616) 및 내부 연결 배선(618)은 봉지층(626)로 밀봉되어 있다. 봉지층은 앞서의 참조번호 102에 해당할 수 있다. 봉지층(626) 상에는 앞서 설명한 마킹층(104)이 형성되어 있고, 마킹층(104) 내에 제품 정보 마크(108)가 형성되어 있다.
배선 기판(610) 내에는 관통 비아(622)가 형성되어 있고, 관통 비아(622)는 연결 패드(624)를 통하여 외부 연결 단자(620)와 연결된다. 외부 연결 단자(620)는 마더 기판(400) 상에 배치될 수도 있다. 외부 연결 단자(620)는 필요에 따라서 마더 기판(400) 상에 배치되어 연결되지 않을 수도 있다.
도 15는 본 발명의 기술적 사상의 일실시예에 의한 반도체 패키지를 도시한 단면도이다.
구체적으로, 반도체 패키지(4000)는 앞서의 마킹층(104) 및 제품 정보 마크(108)가 적용된 것의 일실시예를 설명하기 위하여 도시한 것이다. 반도체 패키지(4000)는 배선 기판(802), 예컨대 PCB 기판 상에 복수개의 반도체 칩들(806a, 806h)이 형성된 적층형 패키지일 수 있다. 배선 기판(802)은 PCB일 수 있다. 배선 기판(802)의 상면 및 하면에 각각 제1 연결 패드(804) 및 제2 연결 패드(812)가 형성될 수 있다.
배선 기판(802)의 상부에는 접착층(807)을 이용하여 복수개의 반도체 칩들(806a, 806h)이 적층되어 있고, 반도체 칩들(806a, 806h)은 관통 비아(808)로 연결할 수 있다. 반도체 칩들(806a, 806h)은 성능이나 크기가 동일한 동종 반도체 칩일 수 있다. 반도체 칩들(806a, 806h)은 메모리 회로 칩이나 로직 회로 칩들로 구성될 수 있다. 반도체 칩들(806a, 806h)은 배선 기판(802) 상에서 봉지층(810)으로 봉지되어 있다. 봉지층(810)은 앞서의 참조번호 102에 해당할 수 있다. 봉지층(810) 상에는 앞서 설명한 마킹층(104)이 형성되어 있고, 마킹층(104) 내에 제품 정보 마크(108)가 형성되어 있다.
도 15에서, 복수개의 반도체 칩들(806a, 806h)중 편의상 참조번호는 806a, 806h만을 도시한다. 관통 비아(808)는 제1 연결 패드(804)에 연결될 수 있다. 배선 기판(802)의 하부에 형성된 외부 연결 단자(814)는 마더 기판(400)과 전기적으로 연결될 수 있다. 외부 연결 단자(814)는 필요에 따라서 마더 기판(400) 상에 배치되어 연결되지 않을 수도 있다.
도 16은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지를 도시한 단면도이다.
구체적으로, 반도체 패키지(4500)는 앞서의 마킹층(104) 및 제품 정보 마크(108)가 적용된 것의 일실시예를 설명하기 위하여 도시한 것이다. 반도체 패키지(4500)는 배선 기판(902), 예컨대 PCB 기판 상에 복수개의 칩들(906a, 906b)이 수평적으로 형성된 수평 타입의 적층형 패키지일 수 있다.
배선 기판(902)에는 관통 비아(904)가 형성될 수 있다. 배선 기판(902) 상에 제1 칩(906a)이 실장되어 있다. 배선 기판(902) 상에 제1 반도체 칩(906a)과 수평적으로 이격되어 제2 반도체 칩(906b)이 실장되어 있다. 배선 기판(902) 상에 2개의 칩들(906a, 906b)이 실장되어 있으나, 이에 한정되는 것은 아닐 수 있다. 반도체 칩들(906a, 906b)은 내부 연결 배선(908)에 의하여 관통 비아(904)로 연결할 수 있다.
반도체 칩들(906a, 906b)은 성능이나 크기가 동일한 동종 칩일 수 있다. 반도체 칩들(906a, 906b)은 메모리 회로 칩이나 로직 회로 칩들로 구성될 수 있다. 반도체 칩들(906a, 906b)은 배선 기판(902) 상에서 봉지층(910)으로 봉지되어 있다. 봉지층은 앞서의 참조번호 102에 해당할 수 있다. 봉지층(910) 상에는 앞서 설명한 마킹층(104)이 형성되어 있고, 마킹층(104) 내에 제품 정보 마크(108)가 형성되어 있다.
도 17은 본 발명의 기술적 사상의 일실시예에 의한 반도체 패키지를 도시한 단면도이다.
구체적으로, 반도체 패키지(5000)는 앞서의 마킹층(104) 및 제품 정보 마크(108)가 적용된 것의 일실시예를 설명하기 위하여 도시한 것이다. 배선 기판(700), 예컨대 PCB 기판의 상면에 제1 연결 패드(724)가 형성되어 있다. 배선 기판(700) 상에서 제1 연결 패드(724)와 연결되는 반도체 칩(750)이 탑재된다. 반도체 칩(750)은 플립칩일 수 있다. 반도체 칩(750)의 연결 단자(752)는 제1 연결 패드(724)와 연결된다. 제1 연결 패드(724)는 솔더볼로 구성될 수 있다.
반도체 패키지(5000)는 배선 기판(700)의 상면에서 연결 단자(752) 및 반도체 칩(750)을 밀봉하는 봉지층(768)이 형성되어 있다. 봉지층(768)은 앞서의 참조번호 102에 해당할 수 있다. 봉지층(768) 상에는 앞서 설명한 마킹층(104)이 형성되어 있고, 마킹층(104) 내에 제품 정보 마크(108)가 형성되어 있다.
배선 기판(700)의 하면에는 제2 연결 패드(726)가 형성되어 있다. 제2 연결 패드(26) 상에 외부 기기와 연결될 수 있는 외부 연결 단자(776)가 형성될 수 있다. 외부 연결 단자(776)는 솔더볼일 수 있다.
도 18은 본 발명의 기술적 사상의 일실시예에 의한 반도체 패키지를 도시한 단면도이다.
구체적으로, 반도체 패키지(5500)는 앞서의 마킹층(104) 및 제품 정보 마크(108)가 적용된 것의 일실시예를 설명하기 위하여 도시한 것이다. 배선 기판(500), 예컨대 리드 프레임 상에 반도체 칩(502)이 형성되어 있다. 반도체 칩(502)은 내부 연결 배선(508)을 이용하여 리드(504)와 연결될 수 있다. 리드(504)는 외부 기기와 연결될 수 있는 외부 연결 단자일 수 있다.
반도체 패키지(5500)는 배선 기판(500)의 상면 및 하면에서 내부 연결(508 및 반도체 칩(500)을 밀봉하는 봉지층(510)이 형성되어 있다. 봉지층(510)은 앞서의 참조번호 102에 해당할 수 있다. 봉지층(510)의 일면 상에는 앞서 설명한 마킹층(104)이 형성되어 있고, 마킹층(104) 내에 제품 정보 마크(108)가 형성되어 있다.
도 19는 본 발명에 의한 반도체 패키지를 이용한 패키지 모듈의 구성을 도시한 개략도이다.
구체적으로, 앞서 설명한 바와 같은 반도체 패키지(1000, 3000, 4000, 4500, 5000, 5500)는 패키지 모듈(6000, package module)에 응용될 수 있다. 앞서 설명한 반도체 패키지들(1000, 3000, 4000, 4500, 5000, 5500)을 패키지 모듈(6000)에 응용할 때 마더 기판(400)은 필요하지 않을 수 있다.
패키지 모듈(6000)은 모듈 기판(6100)에 반도체 패키지(6400)가 복수개 부착되어 있을 수 있다. 패키지 모듈(6000)은 일측에 제어 반도체 패키지(6200)가 부착되어 있고, 타측에는 외부 접속 단자(6300)가 위치한다. 앞서 설명한 반도체 패키지(1000, 3000, 4000, 4500, 5000, 5500)는 반도체 패키지(6400), 제어 반도체 패키지(6200)에 이용될 수 있다.
도 20은 본 발명에 의한 반도체 패키지를 이용한 카드의 구성을 도시한 개략도이다.
구체적으로, 앞서 설명한 바와 같은 반도체 패키지들(1000, 3000, 4000, 4500, 5000, 5500)은 카드(7000, card)에 응용될 수 있다. 카드(7000)는 멀티 미디어 카드(Multimedia card, MMC), 보안 디지털 카드(Secure digital card, SD) 등을 포함할 수 있다. 카드(7000)는 컨트롤러(7100) 및 메모리(7200)를 포함한다. 메모리(7200)는 플래쉬 메모리, PRAM(phase change RAM(random access memory)) 또는 다른 형태의 비휘발성 메모리(non-volatile memory)일 수 있다. 컨트롤러(7100)에서 메모리(7200)로 제어 신호를 보내고, 컨트롤러(7100)와 메모리(7200)간에는 데이터를 주고받는다.
카드(7000)를 구성하는 컨트롤러(7100) 및 메모리(7200)를 앞서 설명한 바와 같은 본 발명의 반도체 패키지(1000, 3000, 4000, 4500, 5000, 5500)가 채용될 수 있다
도 21은 본 발명에 의한 반도체 패키지를 이용한 전자 시스템의 구성을 도시한 개략도이다.
구체적으로, 본 발명에 의한 전자 시스템(8000)은 컴퓨터, 모바일 폰(mobile phone), MP3(MPEG Audio Layer-3) 플레이어, 네비게이터(navigator) 등을 의미한다. 전자 시스템(8000)은 프로세서(8100), 메모리(8200), 입출력 장치(8300)를 포함한다. 프로세서(8100)와 메모리(8200)나 입출력 장치(8300)간에는 통신 채널(8400, communication channel)을 이용하여 제어신호나 데이터를 주고받는다. 본 발명에 의한 전자 시스템(8000)에서 반도체 패키지(1000, 3000, 4000, 4500, 5000, 5500)가 프로세서(8100) 및 메모리(8200)에 채용될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 개략적으로 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다. 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100, 502, 612, 614, 616, 750, 806a, 86h, 906a, 906b: 반도체 칩, 102, 510, 626, 768, 810, 910: 봉지층, 104: 마킹층, 106: 레이저 광, 108: 제품 정보 마크, 110: 마킹 보호층, 500, 610, 700, 802, 902: 배선 기판, 504: 리드, 508, 618, 908: 내부 연결 배선, 613: 접착층, 620, 776, 814: 외부 연결 단자, 622: 관통 비아, 624, 724, 726, 804, 812: 연결 패드, 752: 연결 단자, 808, 904: 관통 비아

Claims (10)

  1. 적어도 하나의 반도체 칩을 밀봉하도록 형성된 봉지층;
    상기 봉지층 상에 형성된 마킹층; 및
    상기 마킹층에 형성된 제품 정보 마크를 포함하여 이루어지는 것을 특징으로 하는 반도체 패키지,
  2. 제1항에 있어서, 상기 봉지층은 수지층으로 구성되고, 상기 마킹층은 감광층으로 구성되는 것을 특징으로 하는 반도체 패키지.
  3. 제1항에 있어서, 상기 마킹층은 상기 봉지층의 전 표면 또는 상기 봉지층의 전 표면중 일부 영역에 형성되어 있는 것을 특징으로 하는 반도체 패키지.
  4. 제1항에 있어서, 상기 제품 정보 마크의 마킹 깊이는 상기 마킹층 내부이고, 상기 제품 정보 마크는 상기 마킹층의 일부분을 변색시킨 변색층인 것을 특징으로 하는 반도체 패키지.
  5. 제1항에 있어서, 상기 마킹층 상에 마킹 보호층이 더 형성되어 있는 것을 특징으로 하는 반도체 패키지.
  6. 배선 기판 상에 실장된 적어도 하나의 반도체 칩;
    상기 배선 기판 상에 상기 반도체 칩을 밀봉하도록 형성된 봉지층;
    상기 봉지층 상에 형성된 마킹층;
    상기 마킹층에 형성된 제품 정보 마크; 및
    상기 배선 기판의 하부에 형성된 외부 연결 단자를 포함하여 이루어지는 것을 특징으로 하는 반도체 패키지,
  7. 제6항에 있어서, 상기 배선 기판과 상기 반도체 칩을 연결하는 내부 연결 배선을 더 구비하고, 상기 봉지층은 상기 배선 기판 상에 상기 반도체 칩 및 내부 연결 배선을 덮도록 구성되어 있는 것을 특징으로 하는 반도체 패키지.
  8. 제6항에 있어서, 상기 배선 기판 상에는 복수개의 반도체 칩들이 수평적으로 이격되어 실장되어 있거나, 상기 배선 기판 상에는 복수개의 반도체 칩들이 수직적으로 적층되어 있는 것을 특징으로 하는 반도체 패키지.
  9. 제6항에 있어서, 상기 봉지층은 수지층으로 구성되고, 상기 마킹층은 감광층으로 구성되고, 상기 제품 정보 마크의 마킹 깊이는 상기 마킹층 내부인 것을 특징으로 하는 반도체 패키지.
  10. 배선 기판 상에 실장된 적어도 하나의 반도체 칩;
    상기 배선 기판 상에 상기 반도체 칩의 상면, 하면 및 측면을 밀봉하도록 형성된 봉지층;
    상기 봉지층의 표면 상에 형성된 마킹층;
    상기 마킹층에 형성된 제품 정보 마크; 및
    상기 배선 기판의 하부에 형성된 외부 연결 단자를 포함하여 이루어지는 것을 특징으로 하는 반도체 패키지.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11887931B2 (en) 2020-08-26 2024-01-30 Samsung Electronics Co., Ltd. Semiconductor package with stepped redistribution structure exposing mold layer

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10535812B2 (en) * 2017-09-04 2020-01-14 Rohm Co., Ltd. Semiconductor device
KR20220070877A (ko) 2020-11-23 2022-05-31 삼성전자주식회사 반도체 패키지
KR20220072117A (ko) * 2020-11-24 2022-06-02 삼성전자주식회사 반도체 패키지
CN112466803B (zh) * 2021-02-04 2021-06-25 中芯集成电路制造(绍兴)有限公司 半导体器件的制作方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01120091A (ja) * 1987-11-02 1989-05-12 Toyota Motor Corp ハイブリッドｉｃ
JP3406817B2 (ja) * 1997-11-28 2003-05-19 株式会社東芝 金属層へのマーク付け方法および半導体装置
US6849940B1 (en) * 2000-11-20 2005-02-01 Ati Technologies, Inc. Integrated circuit package for the transfer of heat generated by the inte circuit and method of fabricating same
US20070037364A1 (en) * 2003-12-02 2007-02-15 Daihei Sugita Method for manufacturing semiconductor chip
KR20070081007A (ko) * 2006-02-09 2007-08-14 삼성전자주식회사 코팅층을 갖는 반도체 칩 패키지와 그 제조 방법
US20130234344A1 (en) * 2012-03-06 2013-09-12 Triquint Semiconductor, Inc. Flip-chip packaging techniques and configurations
JP6029873B2 (ja) * 2012-06-29 2016-11-24 新光電気工業株式会社 配線基板、配線基板の製造方法及び半導体装置の製造方法
US10030174B2 (en) * 2013-03-27 2018-07-24 Lintec Corporation Composite sheet for forming protective film
JP6274784B2 (ja) * 2013-08-26 2018-02-07 日東電工株式会社 電子デバイス封止用樹脂シート及び電子デバイスパッケージの製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11887931B2 (en) 2020-08-26 2024-01-30 Samsung Electronics Co., Ltd. Semiconductor package with stepped redistribution structure exposing mold layer

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