KR20220070877A - 반도체 패키지 - Google Patents

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Abstract

본 발명의 실시예에 따른 반도체 패키지는 패키지 기판, 상기 패키지 기판 상에 적층된 복수의 반도체 칩들, 상기 복수의 반도체 칩들 중 최상부 반도체 칩 상에 배치되는 스페이서, 상기 패키지 기판 상에 배치되며, 상기 복수의 반도체 칩들 및 상기 스페이서의 적어도 일부를 덮는 봉합재, 및 상기 스페이서의 상부에 위치하는 상기 봉합재의 상부 부분을 관통하며 상기 스페이서를 노출시키는 적어도 하나의 개구부에 의해 정의되는 마킹 패턴을 포함한다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지에 관한 것이다.
전자 부품의 고기능화, 소형화 추세에 따라 반도체 패키지에서 복수의 반도체 칩들이 하나의 패키지에 적층되어 고기능화, 소형화 등을 구현하고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 신뢰성이 향상된 반도체 패키지를 제공하는 것이다.
예시적인 실시예들에 따른 반도체 패키지는, 패키지 기판, 상기 패키지 기판 상에 적층된 복수의 반도체 칩들, 상기 복수의 반도체 칩들 중 최상부 반도체 칩 상에 배치되는 스페이서, 상기 패키지 기판 상에 배치되며, 상기 복수의 반도체 칩들 및 상기 스페이서의 적어도 일부를 덮는 봉합재, 및 상기 스페이서의 상부에 위치하는 상기 봉합재의 상부 부분을 관통하며 상기 스페이서를 노출시키는 적어도 하나의 개구부에 의해 정의되는 마킹 패턴을 포함할 수 있다.
예시적인 실시예들에 따른 반도체 패키지는, 패키지 기판, 상기 패키지 기판 상에 배치된 칩 구조물, 상기 칩 구조물 상에 배치된 스페이서, 상기 패키지 기판 상에 배치되며, 상기 반도체 칩 구조물 및 상기 스페이서를 봉합하는 봉합재, 및 상기 스페이서 상에 위치하는 상기 봉합재의 상부 부분을 관통하며 상기 스페이서를 노출시키는 적어도 하나의 개구부에 의해 정의되는 마킹 패턴을 포함하고, 상기 칩 구조물의 최상면으로부터 상기 봉합재의 최상면까지의 거리는 약 40㎛ 내지 약 150㎛ 범위일 수 있다.
예시적인 실시예들에 따른 반도체 패키지는, 패키지 기판, 상기 패키지 기판 상에 배치되고, 적층된 복수의 메모리 칩들을 포함하는 칩 구조물, 상기 칩 구조물 상에 배치되고, 상기 칩 구조물과 마주보는 제1 면 및 상기 제1 면과 대향하는 제2 면을 포함하고, 실리콘 층을 포함하는 스페이서, 상기 스페이서의 상기 제1 면과 상기 복수의 메모리 칩들 중 최상부 메모리 칩의 상부면 사이의 상부 접착층, 상기 패키지 기판 상에 배치되며, 상기 칩 구조물 및 상기 스페이서를 봉합하고, 레진 및 필러를 포함하는 봉합재, 및 상기 스페이서 상부에 위치하는 상기 봉합재의 상부 부분을 관통하며 상기 스페이서의 상기 제2 면을 노출시키는 적어도 하나의 개구부에 의해 정의되는 마킹 패턴을 포함할 수 있다.
본 발명의 실시예들에 따르면, 칩 구조물의 상단에 스페이서를 도입하여 최상부 반도체 칩의 크랙(Crack) 현상을 방지할 수 있다. 본 발명의 실시예들에 따르면, 마킹 패턴이 상기 스페이서의 상면이 노출되어 형성되므로 칩 구조물의 상부에 배치되는 봉합재의 두께를 상대적으로 얇게 형성할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 패키지의 개략적인 단면도이다.
도 2는 예시적인 실시예들에 따른 반도체 패키지의 개략적인 확대 단면도이다.
도 3은 예시적인 실시예들에 따른 반도체 패키지의 개략적인 평면도이다.
도 4는 예시적인 실시예들에 따른 반도체 패키지의 개략적인 단면도이다.
도 5는 예시적인 실시예들에 따른 반도체 패키지의 개략적인 단면도이다.
도 6은 예시적인 실시예들에 따른 반도체 패키지의 개략적인 단면도이다.
도 7은 예시적인 실시예들에 따른 반도체 패키지의 개략적인 단면도이다.
도 8는 예시적인 실시예들에 따른 반도체 패키지의 개략적인 단면도이다.
도 9는 예시적인 실시예들에 따른 반도체 패키지의 마킹 공정을 나타내는 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1은 예시적인 실시예들에 따른 반도체 패키지의 개략적인 단면도이다. 도 2는 예시적인 실시예들에 따른 반도체 패키지의 개략적인 확대 단면도이다. 도 2는 도 1의 'A' 영역을 확대하여 채널 구조물의 개략적인 단면도를 도시한다. 도 3은 예시적인 실시예들에 따른 반도체 패키지의 개략적인 평면도이다. 도 3은 반도체 패키지를 상부에서 바라보았을 때 봉합재(170)와 구분되는 마킹 패턴(MP)을 도시한다.
도 1 내지 도 3을 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지(100A)는 패키지 기판(110), 칩 구조물(CS), 접착층(122, 132), 본딩 와이어(150), 스페이서(160), 봉합재(170), 및 마킹 패턴(MP)을 포함할 수 있다. 예시적인 실시예에서, 반도체 패키지(100A)는 연결 단자(111)를 더 포함할 수 있다. 예시적인 실시예에서, 반도체 패키지(100A)는 지지 부재(140)를 더 포함할 수 있다.
패키지 기판(110)은 인쇄회로기판(PCB), 세라믹 기판, 테이프 배선기판 등의 반도체 패키지용 기판일 수 있다. 예를 들어, 상기 패키지 기판(110)은 에폭시 수지와 같은 열경화성 수지 또는 폴리이미드와 같은 열가소성 수지 또는 감광성 절연층을 포함할 수 있다. 구체적으로, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine), PID(Photo Imagable Dielectric resin) 등의 재료를 포함할 수 있다.
패키지 기판(110)은 서로 마주보는 하면과 상면에 각각 배치되는 제1 연결 패드(113) 및 제2 연결 패드(115)를 포함할 수 있다. 패키지 기판(110)은 제1 연결 패드(113) 및 제2 연결 패드(115)를 전기적으로 연결하는 내부 배선(114)을 포함할 수 있다. 제1 연결 패드(113), 제2 연결 패드(115), 내부 배선(114)은 금속, 금속 질화물, 도전성 카본, 또는 이들의 조합과 같은 도전성 물질을 포함할 수 있다.
연결 단자(111)는 패키지 기판(110)의 하부에 배치될 수 있다. 연결 단자(111)는 패키지 기판(110)의 하면에 배치되는 제1 연결 패드(113)와 연결될 수 있다. 연결 단자(111)는 메인 보드 등의 외부 장치와 전기적으로 연결될 수 있다. 예를 들어, 연결 단자(111)는 솔더볼(Solder ball), 도전성 범프(Conductive bump) 또는 핀 그리드 어레이(Pin grid array), 볼 그리드 어레이(Ball grid array), 랜드 그리드 어레이(Land grid array)와 같은 그리드 어레이를 가진 플립칩(Flip-chip) 연결 구조를 가질 수 있다.
칩 구조물(CS)은 패키지 기판(110) 상에 적층된 복수의 반도체 칩들(120, 130a, 130b, 130c, 130d, 130e, 130f, 130g, 130h)을 포함할 수 있다. 칩 구조물(CS)은 제1 반도체 칩(120) 및 복수의 제2 반도체 칩들(130)을 포함할 수 있다. 칩 구조물(CS)은 패키지 기판(110) 상에 배치되며, 제2 연결 패드(115)와 전기적으로 연결될 수 있다. 제1 반도체 칩(120)은 복수의 반도체 칩들(120, 130) 중 최하부 반도체 칩일 수 있다. 예시적인 실시예에서, 반도체 칩들(120, 130) 각각은 와이어-본딩(Wire bonding) 방식으로 실장될 수 있다.
제1 반도체 칩(120)은 패키지 기판(110) 상에 배치될 수 있다. 제1 반도체 칩(120)은 활성면 및 비활성면을 포함하며, 제1 반도체 칩(120)의 비활성면은 패키지 기판(110)을 향하여 배치될 수 있다. 제1 반도체 칩(120)의 활성면은 패키지 기판(110)의 반대 방향을 향하여 배치될 수 있다. 복수의 반도체 칩들(120, 130) 중 최하부에 배치된 반도체 칩(120)의 비활성면은 패키지 기판(110)을 향하여 배치될 수 있다. 제1 반도체 칩(120)은 활성면(도 1에서 "120"의 상면)에 배치된 제1 칩 패드(125)를 포함할 수 있다. 즉, 제1 칩 패드(125)는 제1 반도체 칩(120)의 상면에 배치될 수 있다. 제1 반도체 칩(120)은 시스템 LSI(Large scale integration), 로직(Logic) 회로, CIS(CMOS imaging sensor) 등을 포함할 수 있다. 제1 칩 패드들(125)의 개수 및 배치는 도시된 것에 한정하지 않으며, 실시예들에 따라 다양하게 변형될 수 있다.
지지 부재(140)는 복수의 제2 반도체 칩들(130)을 지지할 수 있다. 지지 부재(140)는 인접한 제1 반도체 칩(120)과 패키지 기판(110)으로부터 동일한 높이를 가질 수 있다. 지지 부재(140)는 예를 들어, 반도체 기판, 금속 또는 비금속 플레이트, 인쇄 회로 기판 등을 포함할 수 있다.
지지 부재(140)는 내부에 수동 소자를 포함할 수 있다. 예를 들어, 지지 부재(140)는 커패시터, 저장기, 인덕터 등을 포함할 수 있다. 지지 부재(140)는 디커플링(decoupling), 필터링, 공진 감쇠 및/또는 전압 조절과 같은 기능들을 제공할 수 있다.
복수의 제2 반도체 칩들(130)은 제1 반도체 칩(120) 및 지지 부재(140) 상에 배치될 수 있다. 복수의 제2 반도체 칩들 각각은 제2 칩 패드(135)가 배치된 활성면 및 상기 활성면과 대향하는 비활성면을 포함할 수 있다. 제2 반도체 칩(130)의 비활성면은 패키지 기판(110)을 향하여 배치될 수 있다. 제2 반도체 칩(120)의 상기 활성면은 패키지 기판(110)의 반대 방향을 향하여 배치될 수 있다. 예시적인 실시예에서, 복수의 제2 반도체 칩들(130)은 각각의 하부에 배치된 제2 반도체 칩(130) 상에 오프-셋(off-set) 배열될 수 있다. 예를 들어, 최하부 제2 반도체 칩(130a) 상에 배치된 제2 반도체 칩(130b)은 최하부 제2 반도체 칩(130a)으로부터 x 방향으로 소정 거리 어긋나게 정렬될 수 있다. 제2 반도체 칩들(130a, 130b, 130c, 130d, 130e, 130f, 130g, 130h) 각각은 활성면에 배치된 제2 칩 패드(135)를 포함할 수 있다. 제2 칩 패드(135)의 개수 및 배치는 도시된 것에 한정하지 않으며, 실시예들에 따라 다양하게 변형될 수 있다. 적어도 하나의 제2 칩 패드(135)는 복수의 제2 반도체 칩의 내부에 포함된 능동/수동 소자들에 전기적으로 접속될 수 있다.
실시 예들에서, '활성면'은 반도체 기판의 전면 상에서 반도체 집적 회로가 형성되는 영역을 의미할 수 있고, '비활성면'은 반도체 기판의 전면과 대향하는 반도체 기판의 후면을 의미할 수 있다. 예를 들어, 어느 하나의 반도체 칩, 예를 들어 제2 반도체 칩(130)이 메모리 칩인 경우에, 제2 반도체 칩(130)에서, "활성면"은 반도체 기판의 전면 상에서 메모리 칩의 정보를 저장하는 메모리 셀들을 포함하는 메모리 셀 어레이, 및 메모리 셀들 내에 정보를 저장하고, 메모리 셀들 내에 저장된 정보를 소거하는 동작을 수행할 수 있는 반도체 집적 회로가 형성되는 영역을 의미할 수 있고, "비활성면"은 메모리 셀 어레이 및 접직 회로가 형성되지 않는 반도체 기판의 후면을 의미할 수 있다.
제2 반도체 칩들(130)은 복수의 메모리 칩들을 포함할 수 있다. 상기 메모리 칩은 디램(DRAM), 에스램(SRAM), 플래시(flash), 피램(PRAM), 알이램(ReRAM), 에프이램(FeRAM), 엠램(MRAM) HBM(High bandwidth memory), HMC(Hybrid memory cubic) 등을 포함할 수 있다.
전술한 제1 반도체 칩(120) 및 제2 반도체 칩들(130)의 종류, 개수, 크기, 배치 등은 도시된 것에 한정하지 않으며, 실시예들에 따라 다양하게 변형될 수 있다.
제1 반도체 칩(120) 및 지지 부재(140)는 제1 접착층(122)에 의해 패키지 기판(110) 상에 부착될 수 있다. 제1 반도체 칩(120) 및 패키지 기판(110) 사이에 제1 접착층(122)이 배치될 수 있다. 제2 반도체 칩들(130) 중 최하부 제2 반도체 칩(130a)은 제2 접착층(132)에 의해 제1 반도체 칩(120) 상에 부착될 수 있다. 상하로 인접한 제2 반도체 칩들(130)은 제2 접착층(132)에 의해 부착될 수 있다. 적어도 일부의 제2 접착층(132)은 제1 반도체 칩(120) 및 제2 반도체 칩(130) 사이에 배치될 수 있다. 복수의 제2 접착층(132)은 상하로 인접한 제2 반도체 칩들(130) 사이에 배치될 수 있다. 제1 및 제2 접착층(122, 132)은 비전도성 접착 필름일 수 있다. 예시적인 실시예에서, 제1 및 제2 접착층(122, 132)은 우수한 열전도성을 갖는 폴리머 물질을 포함할 수 있다. 예를 들어, 제1 및 제2 접착층(122, 132)으로서 열 전도성 접착 테이프, 열 전도성 그리즈, 열 전도성 접착제 등을 사용할 수 있다.
스페이서(160)는 칩 구조물(CS) 상에 배치될 수 있다. 스페이서(160)는 복수의 반도체 칩들(120, 130) 중 최상부 제2 반도체 칩(130h) 상에 배치될 수 있다. 스페이서(160)는 칩 구조물(CS)과 마주보는 제1 면(도 1에서 "160"의 하면) 및 상기 제1 면과 대향하는 제2 면(도 1에서 "160"의 상면)을 포함할 수 있다. 스페이서(160)는 칩 구조물(CS) 상에 배치되어, 칩 구조물(CS)의 상단의 크랙(Crack) 현상을 방지할 수 있다. 스페이서(160)의 일 측면은 최상부 제2 반도체 칩(130h)의 일 측면과 평면을 이루도록 도시되어 있으나, 이에 한정하지 않으며, 스페이서(160)의 배치는 다양하게 변경될 수 있다.
스페이서(160)는 상부 접착층(162)에 의해 최상부 제2 반도체 칩(130h) 상에 배치될 수 있다. 상부 접착층(162)은 최상부 제2 반도체 칩(130h) 및 스페이서(160)의 사이에 배치될 수 있다. 상부 접착층(162)은 스페이서(160)의 제1 면과 복수의 반도체 칩들(120, 130) 중 최상부 제2 반도체 칩(130)의 상부면 사이에 배치될 수 있다. 상부 접착층(162)은 비전도성 접착 필름일 수 있다. 상부 접착층(162)은 상기에서 설명한 제1 접착층(122) 및 제2 접착층(132)과 동일한 물질로 이루어질 수 있다.
스페이서(160)는 봉합재(170)와 다른 색을 갖는 물질을 포함할 수 있다. 스페이서(160)는 봉합재(170)와 다른 색을 갖는 물질로 형성되므로, 스페이서(160)의 상면을 노출하여 마킹 패턴(MP)이 식별될 수 있다.
예시적인 실시예에서, 스페이서(160)는 실리콘층을 포함할 수 있으며, 상기 실리콘층은 예를 들어, 단결정 실리콘, 다결정 실리콘, 비정질 실리콘 중 적어도 하나를 포함할 수 있다. 예시적인 실시예에서, 스페이서(160)는 비정질 실리콘, 단결정 갈륨 비소, 다결정 갈륨 비소, 및 비정질 갈륨 비소 중 적어도 하나를 포함할 수 있다. 예시적인 실시예에서, 스페이서(160)는 폴리 이미드(Poly Imide, PI)를 포함할 수 있다.
스페이서(160)의 두께(t1)는 약 20㎛ 내지 약 100㎛ 범위일 수 있다. 예시적인 실시예에서, 스페이서(160)의 두께(t1)는 약 20㎛ 내지 약 70㎛ 스페이서(160)의 두께(t1)는 최상부 제2 반도체 칩(130h)의 두께의 약 80% 내지 약 120% 범위일 수 있다. 스페이서(160)의 두께(t1)가 상기 범위의 수치보다 작은 경우, 칩 구조물(CS)의 크랙 현상을 방지하는데 어려움이 있을 수 있다. 스페이서(160)의 두께(t1)가 상기 범위의 수치보다 큰 경우, 이하에서 설명하는 최상부 제2 반도체 칩(130h)으로부터 봉합재(170)의 최상단까지의 거리(d)가 커지므로, 반도체 패키지의 소형화에 어려움이 있을 수 있다.
봉합재(170)는 패키지 기판(110) 상에 배치되며, 복수의 반도체 칩들(120, 130) 및 스페이서(160)의 적어도 일부를 덮을 수 있다. 예시적인 실시예에서, 봉합재(170)는 지지 부재(140)를 덮을 수 있다.
봉합재(170)는 스페이서(160)의 상부에 위치하는 봉합재(170)의 상부 부분(170u)을 관통하는 적어도 하나의 개구부(OP)를 포함할 수 있다. 봉합재(170)의 상부 부분(170u)은 스페이서(160)보다 높은 레벨에 배치되는 부분이며, 개구부(OP)를 포함하는 영역에 해당할 수 있다. 개구부(OP)는 도 9에서 설명하는 마킹 공정에서, 레이저에 의하여 봉합재(170)의 상부 부분(170u)의 적어도 일부를 제거하여 형성할 수 있다. 개구부(OP)의 깊이는 봉합재(170)의 상부 부분(170u)의 두께(t2)와 실질적으로 동일할 수 있다. 개구부(OP)의 깊이는 도 9에서 설명하는 마킹 공정에 의하여 제거되는 봉합재의 높이에 해당하는 마킹 깊이(Marking Depth)로 지칭될 수 있다.
스페이서(160)의 상부에 위치하는 봉합재(170)의 상부 부분(170u)의 두께(t2)는, 예를 들어, 약 20㎛ 내지 약 70㎛ 범위일 수 있다. 봉합재(170)의 상부 부분(170u)의 두께(t2)는, 예를 들어, 스페이서(160)의 두께의 약 50% 내지 약 150% 범위일 수 있다. 예시적인 실시예에서, 봉합재(170)의 상부 부분(170u)의 두께(t2)는 스페이서(160)의 두께의 약 75% 내지 약 125% 범위일 수 있다. 봉합재(170)의 상부 부분(170u)을 관통하도록 개구부(OP)를 형성하여 마킹 패턴(MP)을 형성하므로, 봉합재(170)의 상부 부분(170u)은 비교적 얇게 형성될 수 있다. 즉, 봉합재(170)에 포함되는 필러의 사이즈가 마킹 공정에 의해 제거되는 봉합재(170)의 마킹 깊이에 영향을 미치지 않을 수 있다. 칩 구조물(CS)과 마킹 패턴(MP)을 형성하는 개구부(OP) 사이에 스페이서(160)가 배치되므로, 봉합재(170)의 상부 부분(170u)은 약 70㎛ 이하로 형성될 수 있다.
칩 구조물(CS)의 최상면으로부터 봉합재(170)의 최상면까지의 거리는 약 150㎛ 이하일 수 있다. 즉, 최상부 제2 반도체 칩(130h)으로부터 봉합재(170)의 최상단까지의 거리(d)는 약 150㎛ 이하일 수 있으며, 예를 들어, 약 40㎛ 내지 약 150㎛ 범위일 수 있다. 예시적인 실시예에서, 최상부 제2 반도체 칩(130h)으로부터 봉합재(170)의 최상단까지의 거리(d)는 약 40㎛ 내지 약 140㎛ 범위일 수 있다.
봉합재(170)는 절연 물질을 포함하며, 예를 들어, 에폭시 몰딩 화합물(Epoxy Molding Compound; EMC)을 포함할 수 있다. 상기 에폭시 몰딩 화합물(EMC)은 레진 및 필러를 포함하는 물질일 수 있다. 상기 필러는 예를 들어, 카본블랙(Carbon Black) 등을 포함할 수 있다.
마킹 패턴(MP)은 스페이서(160) 상에 위치하는 봉합재(170)의 상부 부분(170u)을 관통하며, 스페이서(160)의 제2 면(도 1에서 "160"의 상면)을 노출시키는 적어도 하나의 개구부(OP)에 의하여 정의될 수 있다. 칩 구조물(CS)과 봉합재(170)의 상부 부분(170u) 사이에 스페이서(160)가 형성됨으로써, 마킹 패턴(MP) 형성시, 칩 구조물(CS)의 반도체 칩들(130)의 레이저에 의한 손상이 방지될 수 있다.
마킹 패턴(MP)은 스페이서(160) 및 봉합재(170)가 서로 물질 차이에 의하여 구분되어 형성되므로, 봉합재(170)의 상부 부분(170u)이 두껍게 형성되지 않더라도 마킹 패턴(MP)이 식별될 수 있다. 예를 들어, 봉합재(170)의 상부 부분(170u)의 두께(t2)는 약 70㎛ 이하로 형성될 수 있다. 이에 따라, 최상부 제2 반도체 칩(130h)으로부터 봉합재(170)의 최상단까지의 거리(d)는 비교적 작게 형성될 수 있으며, 예를 들어, 약 150㎛ 이하로 형성될 수 있다.
본딩 와이어(150)는 적어도 하나의 제2 연결 패드(115), 적어도 하나의 제1 칩 패드(125), 및 적어도 하나의 제2 칩 패드(135)와 접촉할 수 있다. 복수의 반도체 칩들(120, 130)은 복수 개의 본딩 와이어(150)를 경유하여 패키지 기판(110)에 전기적으로 접속될 수 있다.
이하의 실시예들에서는, 도 1 내지 도 3을 참조하여 설명한 구성요소와 변형된 구성요소에 대해서만 설명하도록 한다. 도 1 내지 도 3을 참조하여 설명한 구성요소와 동일하거나 유사한 구성요소에 대한 설명은 동일하게 적용될 수 있다.
도 4는 예시적인 실시예들에 따른 반도체 패키지의 개략적인 단면도이다. 도 5는 예시적인 실시예들에 따른 반도체 패키지의 개략적인 단면도이다.
도 4를 참조하면, 반도체 패키지(100B)에서, 스페이서(160)의 평면적은 최상부 제2 반도체 칩(130h)의 평면적보다 크게 형성될 수 있다. 스페이서(160)의 일 측면은 최상부 제2 반도체 칩(130h)의 일 측면보다 바깥으로 돌출되도록 배치될 수 있다. 스페이서(160)는 최상부 제2 반도체 칩(130h)과 엇갈려 배치될 수 있다.
도 5를 참조하면, 반도체 패키지(100C)에서, 스페이서(160)의 평면적은 최상부 제2 반도체 칩(130h)의 평면적보다 작게 형성될 수 있다. 스페이서(160)의 양 측면 각각은 최상부 제2 반도체 칩(130h)의 측면보다 안쪽에 예시적인 실시예에서, 스페이서(160)는 제2 반도체 칩(130h)의 중앙에 인접하도록 배치될 수 있다.
도 6은 예시적인 실시예들에 따른 반도체 패키지의 개략적인 단면도이다.
도 6을 참조하면, 반도체 패키지(100D)는 패키지 기판(110), 칩 구조물(CS), 패키지 기판(110)과 칩 구조물(CS) 사이에 배치되는 접속 부재(123), 언더필 수지(124), 접착층(122, 132), 본딩 와이어(150), 스페이서(160), 봉합재(170), 및 마킹 패턴(MP)을 포함할 수 있다.
복수의 반도체 칩들(120, 130) 중 최하부에 배치되는 제1 반도체 칩(120)과 패키지 기판(110)은 이격되어 배치될 수 있다. 예시적인 실시예에서, 제1 반도체 칩(120)은 활성면(도 6의 "120"의 하면) 및 활성면과 대향하는 비활성면(도 6의 "120"의 상면)을 포함하고, 제1 반도체 칩(120)의 상기 활성면은 상기 패키지 기판(110)을 향하여 배치될 수 있다. 제1 칩 패드(125)는 제1 반도체 칩(120)의 하면에 배치될 수 있다. 제1 칩 패드(125)는 패키지 기판(110)의 제2 연결 패드(115)와 전기적으로 연결될 수 있다. 예를 들어, 제1 반도체 칩(120)은 제1 칩 패드(125) 상에 배치되는 접속 부재(123)를 통해서 패키지 기판(110) 상에 플립-칩 본딩(Flip-chip bonding) 방식으로 실장될 수 있다.
접속 부재(123)는 솔더볼(Solder ball), 또는 구리 필라(Copper pillar)를 포함할 수 있다. 한편, 제1 반도체 칩(120)의 상기 활성면과 패키지 기판(110)의 상면 사이에는 접속 부재들(123)을 감싸는 에폭시 수지 등을 포함하는 언더필 수지(Underfill resin, 124)가 형성될 수 있다.
도 7은 예시적인 실시예들에 따른 반도체 패키지의 개략적인 단면도이다.
도 7을 참조하면, 반도체 패키지(100E)는 패키지 기판(110), 패키지 기판(110) 하부에 배치되는 연결 단자(111), 칩 구조물(CS), 복수의 반도체 칩들(130) 사이에 배치되는 도전성 범프(131), 언더 필 수지(134), 관통 전극(138), 스페이서(160), 봉합재(170), 및 마킹 패턴(MP)을 포함할 수 있다.
복수의 반도체 칩들(130)은 패키지 기판(110) 상에 수직한 방향에서 차례로 적층되어 칩 구조물(CS)을 이룰 수 있다. 복수의 반도체 칩들(130)의 측면들은 실질적으로 동일한 평면을 이룰 수 있다. 복수의 반도체 칩들(130) 중 적어도 하나는 메모리(Memory) 칩을 포함할 수 있다. 예를 들어, 적어도 하나의 제2 반도체 칩(130)은 디램(DRAM), 에스램(SRAM), 플래시(flash), 피램(PRAM), 알이램(ReRAM), 에프이램(FeRAM), 엠램(MRAM) HBM(High bandwidth memory), HMC(Hybrid memory cubic) 등과 같은 메모리 칩을 포함할 수 있다.
도전성 범프(131)는 패키지 기판(110)과 최하부 반도체 칩(130a) 사이 및 상하로 인접한 반도체 칩들(130) 사이에 배치될 수 있다. 도전성 범프(131)는, 예를 들어, 솔더볼(Solder ball), 또는 구리 필라(Copper pillar)를 포함할 수 있다.
언더필 수지(134)는 도전성 범프(131)를 감싸도록 형성될 수 있다. 언더필 수지(134)는 패키지 기판(110)과 최하부 반도체 칩(130a) 사이 및 상하로 인접한 반도체 칩들(130) 사이에 배치될 수 있다.
복수 개의 관통 전극들(138) 각각은 복수의 반도체 칩들(130) 각각을 관통할 수 있다. 관통 전극들(138)은 도전성 범프(131)와 접촉할 수 있다. 복수의 반도체 칩들(130)은 관통 전극들(138) 및 도전성 범프(131)에 의하여 패키지 기판(110)과 전기적으로 연결될 수 있다.
예시적인 실시예에서, 스페이서(160)의 측면은 복수의 반도체 칩들(130)의 측면들과 실질적으로 동일한 평면을 이룰 수 있다. 예시적인 실시예에서, 스페이서(160)의 평면적은 하부에 배치되는 복수의 반도체 칩들(130)과 실질적으로 동일한 평면적을 가질 수 있으나, 이에 한정하지 않으며, 스페이서(160)의 크기 및 배치는 다양하게 변경될 수 있다.
도 8은 예시적인 실시예들에 따른 반도체 패키지의 개략적인 단면도이다.
도 8을 참조하면, 반도체 패키지(100F)는 패키지 기판(110), 패키지 기판(110) 하부에 배치되는 연결 단자(111), 칩 구조물(CS), 접착층(132), 본딩 와이어(150), 스페이서(160), 봉합재(170), 및 마킹 패턴(MP)을 포함할 수 있다.
복수의 반도체 칩들(130)은 패키지 기판(110) 상에 수직한 방향에서 차례로 적층되어 칩 구조물(CS)을 이룰 수 있다. 복수의 반도체 칩들(130)의 측면들은 실질적으로 동일한 평면을 이룰 수 있다. 복수의 반도체 칩들(130) 중 적어도 하나는 메모리(Memory) 칩을 포함할 수 있다. 예를 들어, 적어도 하나의 반도체 칩(130)은 디램(DRAM), 에스램(SRAM), 플래시(flash), 피램(PRAM), 알이램(ReRAM), 에프이램(FeRAM), 엠램(MRAM) HBM(High bandwidth memory), HMC(Hybrid memory cubic) 등과 같은 메모리 칩을 포함할 수 있다.
예시적인 실시예에서, 스페이서(160)의 평면적은 하부에 배치되는 복수의 반도체 칩들(130)보다 작은 평면적을 가질 수 있으나, 이에 한정하지 않으며, 스페이서(160)의 크기 및 배치는 다양하게 변경될 수 있다.
반도체 칩들(130) 중 반도체 칩(130a)은 접착층(132)에 의해 패키지 기판(110) 상에 부착될 수 있다. 상하로 인접한 반도체 칩들(130)은 접착층(132)에 의해 부착될 수 있다. 접착층(132)은 비전도성 접착 필름일 수 있다. 예시적인 실시예에서, 접착층(132)은 우수한 열전도성을 갖는 폴리머 물질을 포함할 수 있다.
도 9는 예시적인 실시예들에 따른 반도체 패키지의 마킹 공정을 나타내는 단면도이다.
도 9를 참조하면, 레이저를 조사하여 반도체 패키지 봉합재 상에 개구부를 형성하여 마킹 패턴을 형성하는 마킹 공정을 도시한다.
도 9(a)에 도시된 것과 같이, 레이저 빔(200)에 의하여 레이저(201)가 봉합재(170) 상에 조사될 수 있다. 레이저(201)는 예를 들어, 적외선 레이저일 수 있다.
도 9(b)에 도시된 것과 같이, 봉합재(170)는 조사된 레이저(201)의 에너지를 내부로 흡수하고, 열을 전달할 수 있다.
봉합재(170)는 예를 들어, 레진(171) 및 필러(173)로 이루어질 수 있다. 예시적인 실시예에서, 레진(171)은 에폭시 수지 등을 포함할 수 있다. 예시적인 실시예에서, 필러(173)는 카본블랙(Carbon Black) 등을 포함할 수 있다. 도 9(c)에 도시된 것과 같이, 카본블랙을 포함한 필러(173)는 흡수된 에너지에 의하여 블리칭(bleaching)될 수 있다. 레진(171)은 흡수된 에너지에 의하여 용융 및 기화될 수 있다.
도 9(d)에 도시된 것과 같이, 레이저가 조사된 영역의 봉합재(170)가 제거되고, 스페이서(160)의 상면이 노출될 수 있다. 스페이서(160)가 도 1의 칩 구조물(CS) 상부에 배치되지 않는 경우, 마킹 공정에 의하여 제거되는 봉합재의 높이에 해당하는 마킹 깊이(Marking Depth)는 필러(173)의 크기로 인해 감소시키는 것에 어려움이 있을 수 있다. 본 발명에서는, 스페이서(160)가 도입되므로, 스페이서(160)의 표면이 노출되도록 봉합재(170)를 제거하여, 상기 마킹 깊이와 도 1의 봉합재(170)의 상부 부분(170u)의 두께가 실질적으로 동일할 수 있다. 이에 따라, 상기 스페이서(170)의 상면을 노출시켜 마킹 패턴(MP)을 형성하므로, 마킹 깊이는 감소하며, 봉합재(170)의 상부 두께를 두껍게 형성하지 않을 수 있다.
본 발명의 실시예에서, 봉합재(170) 및 스페이서(160)는 색이 구분되는 서로 다른 물질로 형성되며, 스페이서(160)의 노출되는 상면은 마킹 패턴(MP)을 형성할 수 있다. 마킹 패턴(MP)은 봉합재(170)와의 물질 차이에 의해 구분되므로, 봉합재(170)의 상부 두께를 두껍게 형성하지 않을 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
패키지 기판: 110
제1 반도체 칩: 120
제2 반도체 칩: 130
칩 구조물: CS
지지 부재: 140
본딩 와이어: 150
스페이서: 160
봉합재: 170
봉합재의 상부 부분: 170u
마킹 패턴: MP

Claims (10)

  1. 패키지 기판;
    상기 패키지 기판 상에 적층된 복수의 반도체 칩들;
    상기 복수의 반도체 칩들 중 최상부 반도체 칩 상에 배치되는 스페이서;
    상기 패키지 기판 상에 배치되며, 상기 복수의 반도체 칩들 및 상기 스페이서의 적어도 일부를 덮는 봉합재; 및
    상기 스페이서의 상부에 위치하는 상기 봉합재의 상부 부분을 관통하며 상기 스페이서를 노출시키는 적어도 하나의 개구부에 의해 정의되는 마킹 패턴을 포함하는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 스페이서는 상기 봉합재와 다른 색을 갖는 물질을 포함하는 반도체 패키지.
  3. 제1 항에 있어서,
    상기 스페이서는 단결정 실리콘, 다결정 실리콘, 비정질 실리콘, 단결정 갈륨 비소, 다결정 갈륨 비소, 및 비정질 갈륨 비소 중 적어도 하나를 포함하는 반도체 패키지.
  4. 제1 항에 있어서,
    상기 스페이서의 두께는 20㎛ 내지 100㎛ 범위인 반도체 패키지.
  5. 제1 항에 있어서,
    상기 스페이서의 두께는 상기 최상부 반도체 칩의 두께의 80% 내지 120% 범위인 반도체 패키지.
  6. 제1 항에 있어서,
    상기 봉합재의 상기 상부 부분의 두께는 20㎛ 내지 70㎛ 범위인 반도체 패키지.
  7. 제1 항에 있어서,
    상기 봉합재의 상기 상부 부분의 두께는 상기 스페이서의 두께의 50% 내지 150% 범위인 반도체 패키지.
  8. 제1 항에 있어서,
    상기 최상부 반도체 칩으로부터 상기 봉합재의 최상단까지의 거리는 40㎛ 내지 150㎛ 범위인 반도체 패키지.
  9. 제1 항에 있어서,
    상기 봉합재는 에폭시 수지 화합물(Epoxy Molding Compound; EMC)을 포함하는 반도체 패키지.
  10. 패키지 기판;
    상기 패키지 기판 상에 배치되고, 적층된 복수의 메모리 칩들을 포함하는 칩 구조물;
    상기 칩 구조물 상에 배치되고, 상기 칩 구조물과 마주보는 제1 면 및 상기 제1 면과 대향하는 제2 면을 포함하고, 실리콘 층을 포함하는 스페이서;
    상기 스페이서의 상기 제1 면과 상기 복수의 메모리 칩들 중 최상부 메모리 칩의 상부면 사이의 상부 접착층;
    상기 패키지 기판 상에 배치되며, 상기 칩 구조물 및 상기 스페이서를 봉합하고, 레진 및 필러를 포함하는 봉합재; 및
    상기 스페이서 상부에 위치하는 상기 봉합재의 상부 부분을 관통하며 상기 스페이서의 상기 제2 면을 노출시키는 적어도 하나의 개구부에 의해 정의되는 마킹 패턴을 포함하는 반도체 패키지.

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Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6322903B1 (en) 1999-12-06 2001-11-27 Tru-Si Technologies, Inc. Package of integrated circuits and vertical integration
KR100515101B1 (ko) 2003-01-21 2005-09-14 앰코 테크놀로지 코리아 주식회사 반도체패키지의 제조 방법 및 그 반도체패키지
TW200707676A (en) 2005-08-09 2007-02-16 Chipmos Technologies Inc Thin IC package for improving heat dissipation from chip backside
KR20100037875A (ko) 2008-10-02 2010-04-12 삼성전자주식회사 반도체 패키지 및 그 제조 방법
US20140175657A1 (en) 2012-12-21 2014-06-26 Mihir A. Oka Methods to improve laser mark contrast on die backside film in embedded die packages
WO2014129351A1 (ja) 2013-02-21 2014-08-28 ピーエスフォー ルクスコ エスエイアールエル 半導体装置とその製造方法
US9589900B2 (en) 2014-02-27 2017-03-07 Taiwan Semiconductor Manufacturing Company, Ltd. Metal pad for laser marking
KR20160001169A (ko) 2014-06-26 2016-01-06 삼성전자주식회사 마킹층을 포함하는 반도체 패키지
EP3834227A4 (en) 2018-10-30 2022-03-30 Yangtze Memory Technologies Co., Ltd. IC PACKAGE
KR20220000107A (ko) * 2020-06-25 2022-01-03 에스케이하이닉스 주식회사 보강층을 가진 반도체 패키지

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