KR20070081007A - 코팅층을 갖는 반도체 칩 패키지와 그 제조 방법 - Google Patents

코팅층을 갖는 반도체 칩 패키지와 그 제조 방법 Download PDF

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Abstract

본 발명은 반도체 칩의 하면(back side)이 외부로 노출되는 종래 반도체 칩 패키지의 물리적인 접촉 및 충격에 따른 칩 손상의 문제와 제품 정보 마크의 식별이 용이하지 않다는 문제점을 개선하기 위하여, 반도체 칩이 상면이 기판에 부착되되 반도체 칩의 하면이 외부로 노출되는 반도체 칩 패키지로서, 반도체 칩의 하면이 코팅층으로 덮여진 반도체 칩 패키지를 제공한다. 그리고 수지 밀봉 단계 후 마킹 전에 코팅층 형성 단계를 포함하는 반도체 칩 패키지 제조 방법을 제공한다. 이에 따르면, 코팅층에 의해 표면 경도가 강화되고 외부와 완전하게 격리됨으로써, 외부의 물리적인 충격이나 접촉으로부터 반도체 칩의 손상이 방지된다. 또한 제품 정보 마크의 깊이가 코팅층에 의해 확보되므로 제품 정보 마크의 식별이 용이하다.
반도체 칩 패키지, 칩 스케일 패키지, 코팅, 밀봉(encapsulation), 마킹(marking)

Description

코팅층을 갖는 반도체 칩 패키지와 그 제조 방법{Semiconductor Chip Package Having Coating Layer and Manufacturing Method Thereof}
도 1은 종래 기술에 따른 반도체 칩 패키지의 일 예를 나타낸 단면도,
도 2와 도 3은 도 1의 칩 스케일 패키지의 외부 표면에 실시되는 마킹 형태를 보여주는 부분 단면도,
도 4는 본 발명의 제1 실시예에 따른 반도체 칩 패키지의 단면도이다.
도 5는 도 4의 "A"부분에 대한 확대 단면도이다.
도 6은 본 발명에 따른 반도체 칩 패키지의 제조 방법을 나타낸 블록도이다.
도 7은 본 발명의 제2 실시예에 따른 반도체 칩 패키지의 단면도이다.
* 도면의 주요 부분에 대한 부호의 설명 *
10; 반도체 칩 패키지 11; 반도체 칩
12; 본딩패드 21; 기판
22; 기판 패드 23; 볼 랜드패드
31; 엘라스토머 33; 본딩 와이어
35; 제1 수지 밀봉부 36; 제2 수지 밀봉부
37; 코팅층 39; 솔더 볼
41; 제품 정보 마크
본 발명은 반도체 칩 패키지에 관한 것으로서, 보다 상세하게는 반도체 칩의 적어도 일면이 외부로 노출됨으로 인한 물리적 특성을 개선한 반도체 칩 패키지에 관한 것이다.
웨이퍼 조립 공정(wafer fabrication process)을 거쳐 집적회로가 형성된 반도체 칩은 패키지 조립 공정(assembly process)을 거쳐 반도체 칩 패키지로 제조된다. 최근 개발되어 제안되고 있는 반도체 칩 패키지의 하나가 칩 스케일 패키지(Chip Scale Package)이다. 칩 스케일 패키지는 전형적인 플라스틱 패키지에 비하여 많은 장점들을 가지고 있으며, 그 중 가장 큰 장점은 패키지의 크기가 작다는 것이다. 이와 같은 칩 스케일 패키지의 일 예를 이하에서 소개하기로 한다.
도 1은 종래 기술에 따른 종래 기술에 따른 반도체 칩 패키지의 일 예를 나타낸 단면도이다.
도 1에 예시된 반도체 칩 패키지(310)는 외부접속단자로서 솔더 볼(solder ball; 339)을 채택하는 볼 그리드 어레이(Ball Grid Array) 형태의 칩 스케일 패키지로서, 집적회로가 형성된 칩 상면의 중앙 부분에 본딩패드(312)가 형성된 센터패드(center pad)형의 반도체 칩(311)이 관통 구멍(325)이 형성된 기판(321)에 실장된 구조이다.
이와 같은 종래의 반도체 칩 패키지는 패키지 특성 상 반도체 칩의 하면 (back side)이 외부로 노출된다. 따라서 외부의 물리적인 충격과 접촉에 의해 칩 손상이 발생될 수 있다. 예를 들어, 외부의 물리적인 충격에 의해 크랙(crack)이나 깨짐 등이 발생된다. 또한 외부의 물리적인 접촉에 의해 긁힘(scratch)이 발생되기도 한다. 이와 같은 칩 손상은 반도체 칩 패키지의 동작 불량이나 외관 불량의 원인으로 작용한다. 또한 반도체 칩 전체가 밀봉되는 패키지에 비하여 정전기에 취약하다는 문제점도 있다.
한편 전술한 바와 같은 종래의 반도체 칩 패키지는 외부로 노출된 반도체 칩의 하면에는 제품 정보가 표시되는데, 칩 하면의 제품 정보 마크 형성에 제약이 따른다.
도 2와 도 3은 도 1의 칩 스케일 패키지의 칩 표면에 실시되는 마킹 형태를 보여주는 부분 단면도이다.
통상 제품 정보 마크를 형성하기 위한 마킹 방식에는 도 2에서와 같이 반도체 칩(311)의 표면을 열화시키는 방식과, 도 3에서와 같이 반도체 칩(311)의 표면으로부터 일정 깊이로 파여지게 열화시키는 방식이 잘 알려져 있다. 그러나 전자의 경우 반도체 칩(311)에 열적 피해는 적으나 제품 정보 마크(341a)의 인식이 어렵고 후자의 경우 제품 정보 마크(341b)의 인식은 용이하나 반도체 칩(311)에 가해지는 열적 스트레스가 많아 칩 두께에 제약이 따른다. 반도체 칩(311)의 열적 손상을 방지하기 위하여 깊이가 없는 표면 열화 방식의 레이저 마킹 방식을 적용하여 마킹이 이루어져야 한다는 제약이 따른다. 이에 따라 사용자 및 작업 상 마킹된 제품 정보 마크(341a)의 인식이 용이하지 않다.
따라서 본 발명의 목적은 반도체 칩의 표면이 외부로 노출이 되지 않도록 함으로써 전술한 종래의 문제점을 해결할 수 있는 반도체 칩 패키지를 제공하는 데에 있다.
이와 같은 목적을 달성하기 위하여 본 발명은 상면에 복수의 본딩패드들이 형성된 반도체 칩과, 그 반도체 칩의 상면에 부착되고 그 반도체 칩의 하면이 외부로 노출되는 반도체 칩 패키지로서, 반도체 칩의 하면이 코팅층으로 덮여진 반도체 칩 패키지를 제공한다.
본 발명에 따른 반도체 칩 패키지에 있어서, 코팅층은 반도체 칩의 측면을 덮는다. 또는 반도체 칩의 측면을 덮는 수지 밀봉부를 더 포함하며, 코팅층이 수지 밀봉부(encapsulation part) 표면을 덮는다.
본 발명의 반도체 칩 패키지에 있어서, 기판은 중앙부에 관통 구멍을 가지며 금속 배선이 하면에 형성되어 있고, 반도체 칩은 본딩패드들이 상면 중앙부에 형성되어 있으며, 본딩패드와 금속 배선이 본딩 와이어에 의해 전기적으로 상호 연결되어 있고, 본딩 와이어 및 그 접합 부분을 밀봉시키게 관통 구멍 부분에 수지 밀봉부가 형성되어 있으며, 기판의 하면에 부착되어 금속 배선과 전기적으로 연결되는 솔더 볼이 형성된 것일 수 있다.
본 발명의 반도체 칩 패키지에서 코팅층은 10~20㎛ 두께인 것이 바람직하다.
또한 전술한 목적을 달성하기 위하여 본 발명은, 반도체 기판에 집적회로를 형성하는 웨이퍼 가공 단계, 웨이퍼의 하면에 웨이퍼 캐리어 테이프를 부착하는 테이프 마운트(tape mount) 단계, 웨이퍼에서 개별 반도체 칩을 분리하는 웨이퍼 소잉(sawing) 단계, 웨이퍼에서 반도체 칩을 개별 패키지 영역이 어레이 배열된 기판에 부착시키는 다이 어태치(die attach) 단계, 반도체 칩과 기판을 전기적으로 연결하는 와이어 본딩(wire bonding) 단계, 반도체 칩과 본딩 와이어의 접합 부분 등을 성형 수지로 덮는 밀봉(encapsulation) 단계, 반도체 칩의 표면과 밀봉부 표면을 코팅 처리하여 코팅층을 형성하는 코팅 단계, 반도체 칩의 하면 부분에 제품 정보 마크를 형성하는 마킹(marking) 단계, 기판에 외부접속단자로서 솔더 볼을 부착하는 볼 어태치(ball attach) 단계, 및 개별 반도체 칩 패키지 단위로 절단하고 분리하는 패키지 개별화(singulation) 단계를 포함하는 반도체 칩 패키지 제조 방법을 제공한다.
이하 첨부 도면을 참조하여 본 발명에 따른 반도체 칩 패키지의 실시예를 보다 상세하게 설명하고자 한다.
제1 실시예
도 4는 본 발명의 제1 실시예에 따른 반도체 칩 패키지의 단면도이다.
도 4를 참조하면, 본 실시예의 반도체 칩 패키지(10)는 볼 그리드 어레이형 칩 스케일 패키지로서, 칩 중앙 부분에 본딩패드(12)들이 형성된 센터패드형 반도체 칩(11)이 관통 구멍(25)을 가지는 기판(21)에 실장된 구조로서, 제2 수지 밀봉부(36)와 반도체 칩(11)의 표면에 코팅층(37)이 형성된 것에 특징이 있다. 기판(21)의 하면에 부착된 솔더 볼(39)이 외부와의 전기적 연결을 위한 외부접속단자로 서 사용된다.
기판(21)은 중앙 부분에 형성된 관통 구멍(25)을 갖는다. 기판 하면에는 기판 패드(22)와 그에 금속 배선(도시안됨)으로 연결된 볼 랜드패드(23)가 형성되어 있다. 반도체 칩(11)은 본딩패드(12)가 관통 구멍(25)에 노출되도록 칩 상면이 부착되어 있다. 여기서, 기판은 유연성을 갖는 필름 기판이나 일반적인 인쇄회로기판일 수 있다. 반도체 칩(11)의 부착에는 엘라스토머(elastomer; 31)가 사용될 수 있다.
반도체 칩(11)의 본딩패드(22)와 기판(21)의 기판 패드(22)는 관통 구멍(25)을 경유하는 본딩 와이어(33)에 의해 전기적으로 연결된다. 본딩 와이어(33)와 그 접합 부분 및 반도체 칩(11)은 관통 구멍(25)을 채우게 형성되는 제1 수지 밀봉부(35)에 의해 보호된다. 반도체 칩(11)의 측면과 기판(21)의 가장자리는 제2 수지 밀봉부(36)로 덮여져 보호된다. 제1 밀봉부(35)와 제2 밀봉부(36)는 에폭시 몰딩 컴파운드(EMC; Epoxy Molding Compound)와 같은 성형 수지로 형성된다.
제2 수지 밀봉부(36)와 반도체 칩(11)은 코팅층(37)으로 덮여져 표면 경도가 강화된다. 외부의 물리적인 접촉이나 충격이 반도체 칩(11) 또는 제2 수지 밀봉부(36)로 직접 전달되는 것을 차단한다. 또한 외부 전자파로부터 반도체 칩(11)을 격리시킨다. 특히 칩 모서리 부분에 외력이 집중되는 것을 차단한다. 코팅층(37)은 전기절연성의 재질로 형성된다. 코팅층(37)의 두께는 10~20㎛가 적당하다. 코팅층(37)으로서는 투명, 불투명, 무광택, 광택 등 필요에 따라 다양한 외관적 특성을 가질 수 있다. 코팅층(37)은 제품 요구 특성에 맞게 다양한 특성과 재질로 형성될 수 있다.
도 5는 도 4의 "B"부분에 대한 확대 단면도이다.
반도체 칩(11)의 하면 부분에는 도 5에 도시된 바와 같이 제품 정보 마크(41)가 형성된다. 제품 정보 마크(41)는 레이저 마킹에 의해 형성되며 코팅층(37)을 관통하여 코팅층 표면으로부터 소정 깊이를 갖는다. 제품 정보 마크(41)는 코팅층 표면으로부터 소정 깊이로 형성되기 때문에 인식이 용이하게 이루어질 수 있다. 코팅층(37)에 의해 레이저 마킹 과정에서 반도체 칩(11)에 가해지는 열적 스트레스가 크지 않게 된다.
도 6은 본 발명에 따른 반도체 칩 패키지의 제조 방법을 나타낸 블록도이다.
본 실시예의 반도체 칩 패키지(10)는 도 6에서와 같이, 반도체 기판에 집적회로를 형성하는 웨이퍼 가공 단계(S1), 웨이퍼의 하면에 웨이퍼 캐리어 테이프를 부착하는 테이프 마운트 단계(S2), 웨이퍼에서 개별 반도체 칩을 분리하는 웨이퍼 소잉 단계(S3), 웨이퍼에서 반도체 칩을 개별 패키지 영역이 어레이 배열된 기판에 부착시키는 다이 어태치 단계(S4), 반도체 칩과 기판을 전기적으로 연결하는 와이어 본딩 단계(S5), 반도체 칩과 본딩 와이어의 접합 부분 등을 성형 수지로 덮는 밀봉 단계(S6), 반도체 칩의 표면과 밀봉부 표면을 코팅 처리하여 코팅층을 형성하는 코팅 단계(S7), 반도체 칩의 하면 부분에 제품 정보 마크를 형성하는 마킹 단계(S8), 기판에 외부접속단자로서 솔더 볼을 부착하는 볼 어태치 단계(S9), 개별 반도체 칩 패키지 단위로 절단 및 분리하는 패키지 개별화 단계(S10)에 의해 제조된다.
여기서, 코팅 단계(S7)는 밀봉 단계(S6) 후 패키지 개별화 단계(S10) 전이면 어느 단계에서 실시되는 상관이 없다. 원부자재 및 불필요한 공정 변경으로 인한 손실 발생을 최소화하기 위하여 밀봉 후 매트릭스 상태에서 코팅 단계를 추가하여 형성할 수 있다.
제2 실시예
도 7은 본 발명의 제2 실시예에 따른 반도체 칩 패키지의 단면도이다.
도 7을 참조하면, 본 실시예의 반도체 칩 패키지(110)는 전술한 제1 실시예와 달리 반도체 칩(111)의 측면 부분에 수지 밀봉부가 형성되어 있지 않은 구조이다. 코팅층(137)이 반도체 칩(111)의 상면(111a)을 제외한 하면(111c)과 측면(111b)을 모두 덮는다. 반도체 칩(111)이 코팅층(117)에 의해 외부와 차단되어 물리적 충격이나 접촉이 방지되고 대전이 차단된다.
한편 본 발명에 따른 반도체 칩 패키지와 그 제조 방법은 전술한 실시예에 한정되는 것은 아니다. 본 발명의 기술적 중심 사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 이는 본 발명이 속하는 기술분야에 종사하는 자라면 쉽게 알 수 있을 것이다.
이상과 같은 본 발명에 따른 반도체 칩 패키지는, 반도체 칩 또는 그와 밀봉부가 코팅층에 의해 표면 경도가 강화되고 외부와 완전하게 격리된다. 외부의 물리적인 충격이나 접촉으로부터 반도체 칩의 손상이 방지된다. 또한 제품 정보 마크의 깊이가 코팅층에 의해 확보되므로 제품 정보 마크가 쉽게 식별이 가능하며, 제품 정보 마크 형성 과정에서 열이 반도체 칩으로 전달되는 것을 감소시켜 열적 스트레스로 인한 칩 손상을 방지할 수 있다.

Claims (6)

  1. 상면에 복수의 본딩패드들이 형성된 반도체 칩과, 상기 반도체 칩의 상면에 부착되고 상기 반도체 칩의 하면이 외부로 노출되는 반도체 칩 패키지에 있어서,
    상기 반도체 칩의 하면이 코팅층으로 덮여진 것을 특징으로 하는 반도체 칩 패키지.
  2. 제1 항에 있어서,
    상기 코팅층은 상기 반도체 칩의 측면을 덮는 것을 특징으로 하는 반도체 칩 패키지.
  3. 제1 항에 있어서,
    상기 반도체 칩의 측면을 덮는 수지 밀봉부를 더 포함하며, 상기 코팅층이 수지 밀봉부(encapsulation part) 표면을 덮는 것을 특징으로 하는 반도체 칩 패키지.
  4. 제1 항에 있어서,
    상기 기판은 중앙부에 관통 구멍을 가지며 금속 배선이 하면에 형성되어 있고, 상기 반도체 칩은 상기 본딩패드들이 상면 중앙부에 형성되어 있고, 상기 본딩패드와 상기 금속 배선이 본딩 와이어에 의해 전기적으로 상호 연결되어 있으며, 상기 본딩 와이어 및 그 접합 부분을 밀봉시키게 상기 관통 구멍 부분에 수지 밀봉부가 형성되어 있고, 상기 기판의 하면에 부착되어 상기 금속 배선과 전기적으로 연결되는 솔더 볼이 형성된 것을 특징으로 하는 반도체 칩 패키지.
  5. 제1 항에 있어서,
    상기 코팅층은 10~20㎛ 두께인 것을 특징으로 하는 반도체 칩 패키지.
  6. 반도체 기판에 집적회로를 형성하는 웨이퍼 가공 단계, 웨이퍼의 하면에 웨이퍼 캐리어 테이프를 부착하는 테이프 마운트 단계, 웨이퍼에서 개별 반도체 칩을 분리하는 웨이퍼 소잉 단계, 웨이퍼에서 반도체 칩을 개별 패키지 영역이 어레이 배열된 기판에 부착시키는 다이 어태치 단계, 반도체 칩과 기판을 전기적으로 연결하는 와이어 본딩 단계, 반도체 칩과 본딩 와이어의 접합 부분 등을 성형 수지로 덮는 밀봉 단계, 반도체 칩의 표면과 밀봉부 표면을 코팅 처리하여 코팅층을 형성하는 코팅 단계, 반도체 칩의 하면 부분에 제품 정보 마크를 형성하는 마킹 단계, 기판에 외부접속단자로서 솔더 볼을 부착하는 볼 어태치 단계, 및 개별 반도체 칩 패키지 단위로 절단하고 분리하는 패키지 개별화(singulation) 단계를 포함하는 것을 특징으로 하는 반도체 칩 패키지 제조 방법.
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* Cited by examiner, † Cited by third party
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KR100942635B1 (ko) * 2008-01-30 2010-02-17 (주)한빛레이저 마킹 인식율 향상 및 제품 특성 변화를 방지하기 위한도포제 코팅 레이저 마킹 방법
US20150380359A1 (en) * 2014-06-26 2015-12-31 Samsung Electronics Co., Ltd. Semiconductor package including marking layer
CN111508908A (zh) * 2012-09-20 2020-08-07 斯莱戈科技公司 极薄封装

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100942635B1 (ko) * 2008-01-30 2010-02-17 (주)한빛레이저 마킹 인식율 향상 및 제품 특성 변화를 방지하기 위한도포제 코팅 레이저 마킹 방법
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