KR20140042462A - 반도체 패키지 장치 - Google Patents

반도체 패키지 장치 Download PDF

Info

Publication number
KR20140042462A
KR20140042462A KR1020120109258A KR20120109258A KR20140042462A KR 20140042462 A KR20140042462 A KR 20140042462A KR 1020120109258 A KR1020120109258 A KR 1020120109258A KR 20120109258 A KR20120109258 A KR 20120109258A KR 20140042462 A KR20140042462 A KR 20140042462A
Authority
KR
South Korea
Prior art keywords
substrate
semiconductor package
solder
height
opening
Prior art date
Application number
KR1020120109258A
Other languages
English (en)
Other versions
KR102050476B1 (ko
Inventor
유혜정
변학균
나경태
한승헌
박태성
임충빈
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020120109258A priority Critical patent/KR102050476B1/ko
Priority to US13/943,037 priority patent/US9245863B2/en
Publication of KR20140042462A publication Critical patent/KR20140042462A/ko
Application granted granted Critical
Publication of KR102050476B1 publication Critical patent/KR102050476B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/145—Organic substrates, e.g. plastic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Abstract

본 발명은 반도체 패키지 장치에 관한 것으로서, 본 발명의 반도체 패키지 장치는, 제 1 기판; 상기 제 1 기판에 설치되는 솔더레지스트층; 및 상기 솔더레지스트층을 덮어 보호하는 제 1 봉지재;를 포함하는 제 1 반도체 패키지; 및 상기 제 1 기판에 설치되고, 제 1 높이를 갖는 제 1 솔더볼 및 상기 제 1 높이와 다른 제 2 높이를 갖는 제 2 솔더볼을 포함하는 솔더볼들;을 포함하고, 상기 제 1 봉지재는, 상기 솔더볼들이 노출되도록 천공된 천공구를 갖는 것일 수 있다.

Description

반도체 패키지 장치{Semiconductor package apparatus}
본 발명은 반도체 패키지 장치에 관한 것으로서, 보다 상세하게는 반도체 패키지나 기판의 적층시 열변형 현상 등에 의해 발생되는 솔더볼의 접합불량(Non-wet) 현상이나 쇼트(Short) 불량 현상을 방지할 수 있게 하는 반도체 패키지 장치에 관한 것이다.
일반적으로 반도체 패키지 장치는, 리드프레임이나 인쇄회로기판 등의 부재 표면에 적어도 하나 이상의 반도체 칩을 다이 본딩(Die Bonding)하고, 리드프레임의 리드나 인쇄회로기판의 단자들을 상기 반도체 칩들과 전기적으로 연결시키기 위하여 와이어 본딩(Wire Bonding)이나 플립칩 본딩한 후, 상기 반도체 칩을 절연성 봉지재로 덮어 밀봉하는 공정들을 통해 완성된다.
또한, 이러한 반도체 패키지 장치의 크기를 줄이는 기술로서, 패키지 위에 패키지가 적층되는 패키지 온 패키지(Package On Package; POP) 기술, 다양한 기능을 원 칩(One chip)화 하는 시스템 온 칩(System On Chip; SOC) 기술, 복수개의 기능을 담당하는 반도체 칩들(예를 들어서, 메모리 칩과 콘트롤 칩)을 하나의 패키지로 집적하는 시스템 인 패키지(System in Package) 기술 등이 알려져 있다.
본 발명의 사상은, 솔더레지스트의 개구 직경을 제어하여 솔더볼의 높이를 부분적으로 다르게 형성함으로써 기판의 변형에 의해 발생되는 솔더볼의 접합불량(Non-wet) 현상이나 쇼트(Short) 불량 현상 등 솔더볼의 각종 조이닝(Joining) 불량을 사전에 예방할 수 있게 하는 반도체 패키지 장치를 제공함에 있다.
상기 과제를 해결하기 위한 본 발명의 사상에 따른 반도체 패키지 장치는, 제 1 기판; 상기 제 1 기판에 설치되는 솔더레지스트층; 및 상기 솔더레지스트층을 덮어 보호하는 제 1 봉지재;를 포함하는 제 1 반도체 패키지; 및 상기 제 1 기판에 설치되고, 제 1 높이를 갖는 제 1 솔더볼 및 상기 제 1 높이와 다른 제 2 높이를 갖는 제 2 솔더볼을 포함하는 솔더볼들;을 포함하고, 상기 제 1 봉지재는, 상기 솔더볼들이 노출되도록 천공된 천공구를 갖는 것일 수 있다.
또한, 본 발명의 사상에 따른 반도체 패키지 장치는, 상기 제 1 기판에 설치되고, 제 1 직경을 갖는 제 1 개구 및 상기 제 1 직경과 다른 제 2 직경을 갖는 제 2 개구가 형성되는 제 1 기판의 솔더레지스트층;을 더 포함할 수 있다.
또한, 본 발명의 사상에 따른 반도체 패키지 장치는, 상기 천공구는 레이저 드릴링된 천공구이고, 상기 제 1 반도체 패키지에 적층되는 제 2 반도체 패키지;를 더 포함할 수 있다.
또한, 본 발명의 사상에 따르면, 상기 제 1 기판과 상기 제 2 반도체 패키지 사이의 이격 거리가 기판의 가운데 부분은 가까워지고, 테두리 부분은 멀어지는 경향으로 상기 제 1 기판 또는 제 2 반도체 패키지의 변형이 예상되는 경우, 상기 제 1 기판의 솔더볼들은, 상대적으로 작은 직경의 상기 제 1 개구에 형성되어 상대적으로 높은 높이를 갖는 제 1 솔더볼이 기판의 테두리 부분에 가깝게 설치되고, 상대적으로 큰 직경의 상기 제 2 개구에 형성되어 상대적으로 낮은 높이를 갖는 제 2 솔더볼이 기판의 가운데 부분에 가깝게 설치될 수 있다.
또한, 본 발명의 사상에 따르면, 상기 제 1 기판과 상기 제 2 반도체 패키지 사이의 이격 거리가 기판의 가운데 부분이 멀어지고, 테두리 부분이 가까워지는 경향으로 상기 제 1 기판 또는 제 2 반도체 패키지의 변형이 예상되는 경우, 상기 제 1 기판의 솔더볼들은, 상대적으로 작은 직경의 상기 제 1 개구에 형성되어 상대적으로 높은 높이를 갖는 제 1 솔더볼이 기판의 가운데 부분에 가깝게 설치되고, 상대적으로 큰 직경의 상기 제 2 개구에 형성되어 상대적으로 낮은 높이를 갖는 제 2 솔더볼이 기판의 테두리 부분에 가깝게 설치될 수 있다.
또한, 본 발명의 사상에 따르면, 상기 제 2 반도체 패키지는, 제 2 기판; 상기 제 2 기판에 설치되고, 서로 동일한 직경을 갖는 개구들이 형성되는 제 2 기판의 솔더레지스트층; 및 리플로우 공정시 상기 제 1 기판의 솔더볼들과 대응되도록 상기 제 2 기판에 설치되고, 상기 개구들에 형성되어 서로 동일한 높이를 갖는 제 2 기판의 솔더볼들;을 포함할 수 있다.
또한, 본 발명의 사상에 따른 반도체 패키지 장치는, 상기 제 1 기판에 적층되는 제 1 반도체 칩;을 더 포함하고, 상기 제 1 기판의 솔더볼들은, 상기 제 1 반도체 칩의 전후좌우 방향을 둘러싸도록 사각링 형태의 영역에 배치될 수 있다.
또한, 본 발명의 사상에 따르면, 상기 제 1 솔더볼은 상기 사각링 형태의 영역의 각진 모서리부분에 배치되고, 상기 제 2 솔더볼은 상기 사각링 형태의 영역의 중간 일자부분에 배치될 수 있다.
또한, 본 발명의 사상에 따르면, 상기 제 1 기판의 솔더레지스트층은, 상기 제 1 직경 및 제 2 직경과 다른 제 3 직경을 갖는 제 3 개구가 형성되고, 상기 제 1 기판의 솔더볼들은, 제 3 개구에 설치되어 상기 제 1 높이 및 제 2 높이와 다른 제 3 높이를 갖는 제 3 솔더볼을 더 포함할 수 있다.
또한, 본 발명의 사상에 따른 반도체 패키지 장치는, 상기 제 1 기판에 설치되고, 제 1 경사각을 갖는 제 1 경사 개구 및 상기 제 1 경사각과 다른 제 2 경사각을 갖는 제 2 경사 개구가 형성되는 제 1 기판의 솔더레지스트층;을 더 포함할 수 있다.
또한, 본 발명의 사상에 따른 반도체 패키지 장치는, 상기 제 1 기판에 설치되고, 제 1 개구가 형성되고 제 1 두께를 갖는 제 1 솔더레지스트층 및 제 2 개구가 형성되고 상기 제 1 두께와 다른 제 2 두께를 갖는 제 2 솔더레지스트층을 포함하는 제 1 기판의 솔더레지스트층;을 더 포함할 수 있다.
한편, 상기 과제를 해결하기 위한 본 발명의 사상에 따른 반도체 패키지 장치는, 제 1 반도체 패키지; 상기 제 1 반도체 패키지에 적층되는 제 2 반도체 패키지; 및 상기 제 1 반도체 패키지와 상기 제 2 반도체 패키지가 전기적으로 서로 연결되도록 상기 제 1 반도체 패키지와 상기 제 2 반도체 패키지 사이에 설치되고, 제 1 높이를 갖는 제 1 신호전달부재 및 상기 제 1 높이와 다른 제 2 높이를 갖는 제 2 신호전달부재를 포함하는 신호전달부재들;을 포함할 수 있다.
또한, 본 발명의 사상에 따르면, 상기 제 1 신호전달부재 및 상기 제 2 신호전달부재는, 상기 제 1 반도체 패키지의 제 1 기판의 상방에 형성되는 제 1 기판의 솔더볼이 상기 제 2 반도체 패키지의 제 2 기판의 하방에 형성되는 제 2 기판의 솔더볼과 각각 리플로우 접합되어 기둥 형태로 형성되는 솔더 기둥일 수 있다.
또한, 본 발명의 사상에 따르면, 상기 제 1 신호전달부재는, 제 1 높이를 갖는 제 1 범프; 및 상기 제 1 범프에 설치되는 제 1 솔더부;를 포함하고, 상기 제 2 신호전달부재는, 상기 제 1 높이와 다른 제 2 높이를 갖는 제 2 범프; 및 상기 제 2 범프에 설치되는 제 2 솔더부;를 포함할 수 있다.
또한, 본 발명의 사상에 따르면, 제 1 범프 및 제 2 범프는 상기 제 1 반도체 패키지의 제 1 기판의 패드에 형성될 수 있다.
본 발명의 사상에 따른 반도체 패키지 장치는, 별도의 공정을 추가하지 않고도 기존의 공정을 이용하여 솔더볼의 조이닝 불량을 방지함으로써 반도체 패키지 장치의 수율 및 생산성을 크게 향상시키고, 후속 공정으로 불량이 전파되는 것을 사전에 차단 및 예방할 수 있는 효과를 갖는 것이다.
도 1은 본 발명 사상의 일부 실시예들에 따른 반도체 패키지 장치를 나타내는 단면도이다.
도 2는 본 발명 사상의 일부 실시예들에 따른 반도체 패키지 장치를 나타내는 단면도이다.
도 3은 본 발명 사상의 일부 실시예들에 따른 반도체 패키지 장치를 나타내는 단면도이다.
도 4는 도 2의 다른 실시예에 따른 반도체 패키지 장치를 나타내는 단면도이다.
도 5는 도 3의 다른 실시예에 따른 반도체 패키지 장치를 나타내는 단면도이다.
도 6은 도 4의 제 1 반도체 패키지를 나타내는 평면도이다.
도 7은 본 발명 사상의 일부 실시예들에 따른 반도체 패키지 장치를 나타내는 단면도이다.
도 8은 도 7의 제 1 반도체 패키지에 제 2 반도체 패키지가 적층되는 상태를 나타내는 부품 분해 사시도이다.
도 9는 본 발명 사상의 일부 실시예들에 따른 반도체 패키지 장치를 나타내는 단면도이다.
도 10은 본 발명 사상의 일부 실시예들에 따른 반도체 패키지 장치를 나타내는 단면도이다.
도 11은 본 발명 사상의 일부 실시예들에 따른 반도체 패키지 장치를 나타내는 단면도이다.
도 12는 본 발명 사상의 일부 실시예들에 따른 반도체 패키지 장치를 나타내는 단면도이다.
도 13은 도 11의 리플로우 공정 이전 상태를 나타내는 확대 단면도이다.
도 14는 도 13의 리플로우 공정 이후 상태를 나타내는 확대 단면도이다.
도 15는 본 발명 사상의 일부 실시예들에 따른 반도체 패키지 장치를 나타내는 단면도이다.
도 16은 본 발명 사상의 일부 실시예들에 따른 반도체 패키지 장치를 나타내는 단면도이다.
도 17은 도 15의 리플로우 공정 이전 상태를 나타내는 확대 단면도이다.
도 18은 도 17의 리플로우 공정 이후 상태를 나타내는 확대 단면도이다.
도 19는 본 발명 사상의 일부 실시예들에 따른 반도체 패키지 장치를 포함하는 메모리 카드를 개략적으로 보여주는 블록 구성도이다.
도 20은 본 발명 사상의 일부 실시예들에 따른 반도체 패키지 장치를 포함하는 전자시스템을 개략적으로 보여주는 블록 구성도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 여러 실시예들을 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려 이들 실시예들은 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이다.
명세서 전체에 걸쳐서, 막, 영역 또는 기판 등과 같은 하나의 구성요소가 다른 구성요소 "상에", "연결되어", "적층되어" 또는 "커플링되어" 위치한다고 언급할 때는, 상기 하나의 구성요소가 직접적으로 다른 구성요소 "상에", "연결되어", "적층되어" 또는 "커플링되어" 접촉하거나, 그 사이에 개재되는 또 다른 구성요소들이 존재할 수 있다고 해석될 수 있다. 반면에, 하나의 구성요소가 다른 구성요소 "직접적으로 상에", "직접 연결되어", 또는 "직접 커플링되어" 위치한다고 언급할 때는, 그 사이에 개재되는 다른 구성요소들이 존재하지 않는다고 해석된다. 동일한 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 제 1, 제 2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제 1 부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제 2 부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
또한, "상의" 또는 "위의" 및 "하의" 또는 "아래의"와 같은 상대적인 용어들은 도면들에서 도해되는 것처럼 다른 요소들에 대한 어떤 요소들의 관계를 기술하기 위해 여기에서 사용될 수 있다. 상대적 용어들은 도면들에서 묘사되는 방향에 추가하여 소자의 다른 방향들을 포함하는 것을 의도한다고 이해될 수 있다. 예를 들어, 도면들에서 소자가 뒤집어 진다면(turned over), 다른 요소들의 상부의 면 상에 존재하는 것으로 묘사되는 요소들은 상기 다른 요소들의 하부의 면 상에 방향을 가지게 된다. 그러므로, 예로써 든 "상의"라는 용어는, 도면의 특정한 방향에 의존하여 "하의" 및 "상의" 방향 모두를 포함할 수 있다. 소자가 다른 방향으로 향한다면(다른 방향에 대하여 90도 회전), 본 명세서에 사용되는 상대적인 설명들은 이에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
이하, 본 발명의 실시예들은 본 발명의 이상적인 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명 사상의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다.
도 1은 본 발명 사상의 일부 실시예들에 따른 반도체 패키지 장치(1000)를 나타내는 단면도이다.
먼저, 도 1에 도시된 바와 같이, 본 발명의 일부 실시예들에 따른 반도체 패키지 장치(1000)는, 크게 제 1 기판(101)과, 복수개의 솔더볼들(110)(Solder balls) 및 솔더레지스트층(102)(Solder resist layer)을 포함할 수 있다. 여기서, 도 1은 후술될 도 6의 I-I선 단면에서 제 1 기판(101)을 개념적으로 나타내는 단면도일 수 있다.
또한, 상기 제 1 기판(101)은, 기본적으로 에폭시 수지나 베이클라이트 수지나 종이 에폭시나 유리 에폭시 등 각종 수지 계열의 절연층을 포함할 수 있다. 또한, 상기 제 1 기판(101)은 금(Au), 은(Ag), 백금(Pt), 알루미늄(Al), 구리(Cu) 등으로 이루어지는 회로층이 표면에 형성될 수 있다. 또한, 상기 제 1 기판(101)은 반도체 칩이 적층될 수 있는 인쇄회로기판(PCB; Printed Circuit Board)일 수 있다. 또한, 이러한 상기 제 1 기판(101)은 복수층의 절연층과 복수층의 회로층이 다층으로 적층되는 다층 인쇄회로기판일 수 있다. 그러나, 이러한 상기 제 1 기판(101)은 상기 재질이나 방법에 한정되는 것은 아니다.
또한, 상기 솔더볼들(110)은, 상기 제 1 기판(101)에 설치되는 것으로서, 제 1 솔더볼(111) 및 제 2 솔더볼(112)을 포함할 수 있다.
여기서, 상기 제 1 솔더볼(111)은, 상기 제 1 기판(101)을 기준으로 제 1 높이(H1)를 갖는 것이고, 상기 제 2 솔더볼(112)은, 상기 제 1 높이(H1)와 다른 제 2 높이(H2)를 갖는 것이다.
이러한, 상기 솔더볼들(110)은, 납(Pb), 주석(Sn), 납(Pb)과 주석(Sn)의 합금, 은(Ag), 구리(Cu), 알루미늄(Al) 등으로 형성될 수 있고, 납땜 장치에 의해 형성될 수 있다. 또한, 상기 솔더볼들(110)은 그 재질이 반드시 납(Pb)과 주석(Sn)의 합금인 솔더(Solder)인 것에 한정되지 않고, 반드시 볼 형태로 한정되는 것도 아니다. 예컨대, 상기 제 1 솔더볼(111) 및 제 2 솔더볼(112)의 재질은, 솔더(Solder) 이외에도 납(Pb), 주석(Sn), 은(Ag), 구리(Cu), 알루미늄(Al) 등이 적용될 수 있고, 볼 형태 이외에도 원기둥 형태나, 다각 기둥, 다면체, 다곡면체, 복합곡면체 등 다양하게 적용될 수 있다. 그러나, 이러한 상기 제 1 솔더볼(111) 및 제 2 솔더볼(112)은 상기 재질이나 방법에 안정되는 것은 아니다.
또한, 도 1에 도시된 바와 같이, 상기 제 1 기판(101)의 솔더레지스트층(102)은, 상기 제 1 기판(101)에 설치되는 것으로서, 제 1 직경(D1)을 갖는 제 1 개구(102-1) 및 상기 제 1 직경(D1)과 다른 제 2 직경(D2)을 갖는 제 2 개구(102-2)가 형성될 수 있다. 여기서, 상기 제 1 개구(102-1) 및 제 2 개구(102-2)는 원형으로 형성될 수 있고, 이외에도 타원형, 삼각형, 사각형, 다각형 등으로 다양하게 형성될 수 있다.
즉, 솔더볼들(110)을 형성하는 납땜장치에서 상기 제 1 기판(101)에 공급되는 솔더볼들의 용적량(volume)이 모두 일정한 경우, 상기 제 1 솔더볼(111)은, 상대적으로 작은 직경(D1)의 상기 제 1 개구(102-1)에 형성되어 솔더가 위로 솟아 올라서 상대적으로 높은 높이(H1)를 가질 수 있고, 상기 제 2 솔더볼(112)은, 상대적으로 큰 직경(D2)의 상기 제 2 개구(102-2)에 형성되어 솔더가 옆으로 퍼져서 상대적으로 낮은 높이(H2)를 가질 수 있다.
한편, 이러한, 상기 솔더레지스트층(102)은, 금(Au), 은(Ag), 백금(Pt), 알루미늄(Al), 구리(Cu) 등으로 이루어지는 회로층이나 제 1 기판(101)의 표면을 덮어 보호하기 위한 층일 수 있다. 예컨대, 상기 솔더레지스트층(102)은 아크릴산 등의 불포화 카르복실산 또는 에폭시기 및 이들과 불포화 이중 결합을 갖는 수지 화합물, 광감성 광중합체, 착색료, 경화도막재 등을 포함할 수 있다. 또한, 상기 솔더레지스트층(102)은 상기 제 1 기판(101)의 표면에 도포된 상태에서 건조되거나, 산성 또는 알칼리 수용액에 의해 현상되거나 자외선, 적외선 가시광선 또는 레이저 광선에 의해 에칭되어 패턴이 형성될 수 있는 것이다. 또한, 상기 착색료는 수지를 착색하는 것으로서, 광흡수를 막아 경화현상을 방지함으로써 안정화에 도움을 주는 동시에 특정 파장의 빛에만 반응하도록 하여 원하는 부위에 레이저 광선을 조사함으로써 선별 에칭을 가능하게 할 수도 있다. 또한, 본 발명 사상의 상기 솔더레지스트층(102)은, 아크릴산 등의 불포화 카르복실산 또는 에폭시기 및 이들과 불포화 이중 결합을 갖는 수지 화합물, 광감성 광중합체, 착색료, 경화도막재 등의 재질 이외에도, 에폭시 수지, 경화제, 유기/무기 충전재 등을 포함하는 각종 합성 수지류 재질로 제작되어 몰드(mold: 금형) 내부에서 사출 성형될 수 있다. 이러한, 상기 몰딩 가능한 솔더레지스트층(102)은, 레진과 같은 폴리머로 형성될 수 있는 것으로 예컨대, EMC(Epoxy Molding Compound)로 형성되는 등 기존의 봉지재나 언더필 부재의 재질을 포함할 수 있다. 그러나, 이러한 상기 솔더레지스트층(102)은 상기 재질이나 방법에 한정되는 것은 아니다.
도 2는 본 발명 사상의 일부 실시예들에 따른 반도체 패키지 장치(1100)를 나타내는 단면도이고, 도 3은 본 발명 사상의 일부 실시예들에 따른 반도체 패키지 장치(1200)를 나타내는 단면도이고, 도 4는 도 2의 다른 실시예에 따른 반도체 패키지 장치(1300)를 나타내는 단면도이고, 도 5는 도 3의 다른 실시예에 따른 반도체 패키지 장치(1400)를 나타내는 단면도이다.
여기서, 도 2 내지 도 5에 도시된 바와 같이, 본 발명 사상의 일부 실시예들에 따른 반도체 패키지 장치(1100)(1200)(1300)(1400)는, 상기 제 1 기판(101)을 포함하는 제 1 반도체 패키지(100) 및 상기 제 1 반도체 패키지(100)에 적층되는 제 2 반도체 패키지(200)을 더 포함할 수 있다.
도 2 및 도 4에 도시된 바와 같이, 상기 제 1 기판(101)과 상기 제 2 반도체 패키지(200) 사이의 이격된 거리가 상기 제 1 기판(101)의 가운데 부분의 이격 거리(S1)는 가까워지고, 상기 제 1 기판(101)의 테두리 부분의 이격 거리(S2)는 멀어지는 경향으로 상기 제 1 기판(101) 또는 제 2 반도체 패키지(200)의 변형이 예상되는 경우, 상기 제 1 기판(101)의 솔더볼들(110)은, 상대적으로 작은 직경(D1)의 상기 제 1 개구(102-1)에 형성되어 상대적으로 높은 높이(H1)를 갖는 제 1 솔더볼(111)이 상기 제 1 기판(101)의 테두리 부분에 가깝게 설치되고, 상대적으로 큰 직경(D2)의 상기 제 2 개구(102-2)에 형성되어 상대적으로 낮은 높이(H2)를 갖는 제 2 솔더볼(112)이 상기 제 1 기판(101)의 가운데 부분에 가깝게 설치될 수 있다.
따라서, 본 발명의 일부 실시예들에 따른 반도체 패키지 장치(1100)(1300)는, 상기 기판(101)의 테두리 부분에 상대적으로 높은 높이(H1)의 제 1 솔더볼(111)이 배치되어 상기 제 1 기판(101)의 테두리 부분에서 발생하던 종래의 솔더볼 접합불량(Non-wet) 현상을 방지할 수 있고, 솔더볼의 용적량은 변함이 없기 때문에, 접합불량 현상을 방지하기 위해서 솔더볼 용적량을 과도하게 늘린 종래와 달리, 상기 기판(101)의 테두리 부분에서 이웃하는 솔더볼들이 서로 붙어서 발생되던 쇼트 불량 현상을 원천적으로 방지할 수 있다.
또한, 도 3 및 도 5에 도시된 바와 같이, 상기 제 1 기판(101)과 상기 제 2 반도체 패키지(200) 사이의 이격 거리가 상기 제 1 기판(101)의 가운데 부분의 이격 거리(S2)는 멀어지고, 상기 제 1 기판(101)의 테두리 부분의 이격 거리(S1)는 가까워지는 경향으로 상기 제 1 기판(101) 또는 제 2 반도체 패키지(200)의 변형이 예상되는 경우, 상기 제 1 기판의 솔더볼들(110)은, 상대적으로 작은 직경(D1)의 상기 제 1 개구(102-1)에 형성되어 상대적으로 높은 높이(H1)를 갖는 제 1 솔더볼(111)이 상기 제 1 기판(101)의 가운데 부분에 가깝게 설치되고, 상대적으로 큰 직경(D2)의 상기 제 2 개구(102-2)에 형성되어 상대적으로 낮은 높이(H2)를 갖는 제 2 솔더볼(112)이 상기 제 1 기판(101)의 테두리 부분에 가깝게 설치될 수 있다.
따라서, 본 발명의 일부 실시예들에 따른 반도체 패키지 장치(1200)(1400)는, 상기 기판(101)의 가운데 부분에 상대적으로 높은 높이(H1)의 제 1 솔더볼(111)이 배치되어 상기 제 1 기판(101)의 가운데 부분에서 발생하던 종래의 솔더볼 접합불량(Non-wet) 현상을 방지할 수 있고, 솔더볼의 용적량은 변함이 없기 때문에, 접합불량 현상을 방지하기 위해서 솔더볼 용적량을 과도하게 늘린 종래와 달리, 상기 기판(101)의 가운데 부분에서 이웃하는 솔더볼들이 서로 붙어서 발생되던 쇼트 불량 현상을 원천적으로 방지할 수 있다.
한편, 도 4 및 도 5에 도시된 바와 같이, 본 발명의 일부 실시예들에 따른 반도체 패키지 장치들(1300)(1400)은, 제 1 반도체 패키지(100) 위에 제 2 반도체 패키지(200)가 적층되는 POP(Package On Package) 타입일 수 있다.
즉, 상기 제 1 반도체 패키지(100)는, 상기 제 1 기판(101)과, 상기 제 1 기판(101)의 일면에 설치되는 제 1 반도체 칩(104)과, 상기 제 1 반도체 칩(104) 및 상기 제 1 기판(101)의 솔더레지스트층(102)을 보호하는 제 1 봉지재(103) 및 상기 제 1 기판(101)에 타면에 설치되는 외부 연결 솔더(105)를 포함할 수 있다.
여기서, 도 4 및 도 5에 도시된 바와 같이, 상기 제 1 봉지재(103)는, 상기 제 1 반도체 칩(104)과 상기 솔더레지스트층(102)를 덮어 보호하는 것으로서, 상기 솔더볼들(110)이 노출되도록 레이저 드릴링(Laser Drilling)된 천공구(103a)를 갖는다. 또한, 상기 제 1 봉지재(103)는, 에폭시 수지, 경화제, 유기/무기 충전재 등을 포함하는 각종 합성 수지류 재질로 제작되어 몰드(mold: 금형) 내부에서 사출 성형될 수 있는 것이다. 이러한, 상기 제 1 봉지재(103)는 레진과 같은 폴리머로 형성될 수 있는 것으로 예컨대, EMC(Epoxy Molding Compound)로 형성될 수 있다. 그러나, 상기 제 1 봉지재(103)가 상기 재질이나 방법에 한정되는 것은 아니다.
또한, 상기 외부 연결 솔더(105)는, 상기 제 1 반도체 패키지(100) 및 제 2 반도체 패키지(200)를 외부의 장치들과 전기적으로 연결시키는 것으로서, 납(Pb), 주석(Sn), 납(Pb)과 주석(Sn)의 합금, 은(Ag), 구리(Cu), 알루미늄(Al) 등으로 형성될 수 있고, 납땜 장치에 의해 형성될 수 있다.
또한, 상기 외부 연결 솔더(105)는, 그 재질이 반드시 납(Pb)과 주석(Sn)의 합금인 솔더(Solder)인 것에 한정되지 않고, 솔더(Solder) 이외에도 납(Pb), 주석(Sn), 은(Ag), 구리(Cu), 알루미늄(Al) 등이 적용될 수 있고, 솔더볼 형태나 원기둥 형태나 범프 형태나, 다각 기둥, 다면체, 다곡면체, 복합곡면체 등 다양하게 적용될 수 있다. 그러나, 이러한 상기 외부 연결 솔더(105)는 상기 재질이나 방법에 안정되는 것은 아니다.
또한, 상기 제 2 반도체 패키지(200)는, 제 2 기판(201)과, 상기 제 2 기판(201)에 설치되는 제 2 반도체 칩(205)과, 상기 제 2 기판(201)에 설치되고, 서로 동일한 직경(D)을 갖는 개구(203)들이 형성되는 제 2 기판(201)의 솔더레지스트층(202)과, 리플로우 공정시 상기 제 1 기판(101)의 솔더볼들(110)과 대응되도록 상기 제 2 기판(201)에 설치되고, 상기 개구들(203)에 형성되어 서로 동일한 높이(H)를 갖는 제 2 기판(202)의 솔더볼들(204)과, 상기 제 2 기판(201)과 상기 제 2 반도체 칩(205)을 전기적으로 서로 연결하는 와이어(206) 및 상기 제 2 반도체 칩(205)을 둘러싸서 보호하는 제 2 봉지재(207)를 포함할 수 있다.
여기서, 상기 개구(203)은 반드시 동일한 직경(D)을 갖지 않고, 상기 제 1 기판(201)의 상기 제 1 개구(102-1) 및 제 2 개구(102-2)와 같이, 서로 다른 직경을 가질 수 있고, 상기 솔더볼들(204) 역시, 상기 제 1 기판(201)의 솔더볼들(110)과 같이, 서로 다른 높이를 가질 수 있다.
또한, 상기 제 2 기판(201)은, 기본적으로 에폭시 수지나 베이클라이트 수지나 종이 에폭시나 유리 에폭시 등 각종 수지 계열의 절연층을 포함하는 것으로서, 금(Au), 은(Ag), 백금(Pt), 알루미늄(Al), 구리(Cu) 등으로 이루어지는 회로층이 표면에 형성되거나, 반도체 칩이 적층될 수 있는 인쇄회로기판(PCB; Printed Circuit Board)일 수 있다. 또한, 이러한 상기 제 2 기판(201)은 복수층의 절연층과 복수층의 회로층이 다층으로 적층되는 다층 인쇄회로기판일 수 있다. 그러나, 이러한 상기 제 2 기판(201)은 상기 재질이나 방법에 한정되는 것은 아니다.
또한, 상기 제 2 기판(201)의 솔더레지스트층(202)은, 금(Au), 은(Ag), 백금(Pt), 알루미늄(Al), 구리(Cu) 등으로 이루어지는 회로층이나 제 2 기판(201)의 표면을 덮어 보호하기 위한 것으로서, 예컨대, 아크릴산 등의 불포화 카르복실산 또는 에폭시기 및 이들과 불포화 이중 결합을 갖는 수지 화합물, 광감성 광중합체, 착색료, 경화도막재 등을 포함하여 이루어질 수 있고, 상기 제 2 기판(201)의 표면에 도포된 상태에서 건조되거나, 산성 또는 알칼리 수용액에 의해 현상되거나 자외선, 적외선 가시광선 또는 레이저 광선에 의해 에칭되어 패턴이 형성될 수 있는 것이다. 또한, 상기 착색료는 수지를 착색하는 것으로서, 광흡수를 막아 경화현상을 방지함으로써 안정화에 도움을 주는 동시에 특정 파장의 빛에만 반응하도록 하여 원하는 부위에 레이저 광선을 조사함으로써 선별 에칭을 가능하게 할 수도 있다. 또한, 본 발명 사상의 상기 솔더레지스트층(202)은, 아크릴산 등의 불포화 카르복실산 또는 에폭시기 및 이들과 불포화 이중 결합을 갖는 수지 화합물, 광감성 광중합체, 착색료, 경화도막재 등의 재질 이외에도, 에폭시 수지, 경화제, 유기/무기 충전재 등을 포함하는 각종 합성 수지류 재질로 제작되어 몰드(mold: 금형) 내부에서 사출 성형될 수 있다. 이러한, 상기 몰딩 가능한 솔더레지스트층(202)은, 레진과 같은 폴리머로 형성될 수 있는 것으로 예컨대, EMC(Epoxy Molding Compound)로 형성되는 등 기존의 봉지재나 언더필 부재의 재질을 포함할 수 있다. 그러나, 이러한 상기 솔더레지스트층(202)은 상기 재질이나 방법에 한정되는 것은 아니다.
또한, 상기 솔더볼들(204)은, 납(Pb), 주석(Sn), 납(Pb)과 주석(Sn)의 합금, 은(Ag), 구리(Cu), 알루미늄(Al) 등으로 형성될 수 있고, 납땜 장치에 의해 형성될 수 있는 것으로서, 그 재질이 반드시 납(Pb)과 주석(Sn)의 합금인 솔더(Solder)인 것에 한정되지 않고, 반드시 볼 형태로 한정되는 것도 아니다. 예컨대, 상기 솔더볼들(204)의 재질은, 솔더(Solder) 이외에도 납(Pb), 주석(Sn), 은(Ag), 구리(Cu), 알루미늄(Al) 등이 적용될 수 있고, 볼 형태 이외에도 원기둥 형태나, 다각 기둥, 다면체, 다곡면체, 복합곡면체 등 다양하게 적용될 수 있다. 그러나, 이러한 상기 솔더볼들(204)은 상기 재질이나 방법에 안정되는 것은 아니다. 예를 들어서, 상기 솔더볼들(204)을 대신하여 금(Au), 은(Ag), 백금(Pt), 알루미늄(Al), 구리(Cu), 솔더(Solder) 등으로 형성되고, 펄스 도금이나 직류 도금 방법 등을 통해 형성되는 각종 범프가 가능하다.
또한, 상기 와이어(206)는, 반도체 본딩용 와이어로서, 금(Au), 은(Ag), 백금(Pt), 알루미늄(Al), 구리(Cu), 파라듐(Pd), 니켈(Ni), 코발트(Co), 크롬(Cr), 티타늄(Ti) 등으로 형성될 수 있고, 와이어 본딩 장치에 의해 형성될 수 있다. 그러나, 상기 와이어(206)는, 상기 재질이나 방법에 한정되는 것은 아니다.
또한, 상기 제 2 봉지재(207)는, 상기 제 2 반도체 칩(205)과 상기 와이어(206)를 덮어 보호하는 것으로서, 에폭시 수지, 경화제, 유기/무기 충전재 등을 포함하는 각종 합성 수지류 재질로 제작되어 몰드(mold: 금형) 내부에서 사출 성형될 수 있는 것이다. 이러한, 상기 제 2 봉지재(207)는 레진과 같은 폴리머로 형성될 수 있는 것으로 예컨대, EMC(Epoxy Molding Compound)로 형성될 수 있다. 그러나, 상기 제 2 봉지재(207)가 상기 재질이나 방법에 한정되는 것은 아니다.
도 6은 도 4의 본 발명의 일부 실시예들에 따른 반도체 패키지 장치(1300)의 제 1 반도체 패키지(100)를 나타내는 평면도이다.
도 6에 도시된 바와 같이, 상기 제 1 기판(101)의 솔더볼들(110)은, 상기 제 1 반도체 칩(104)의 전후좌우 방향을 둘러싸도록 사각링 형태의 영역(도 6에서 점선으로 표시되는 영역, E1, M1, E2, M2, E3, M3, E4, M4)에 배치될 수 있다.
여기서, 도 2 및 도 4에 도시된 바와 같이, 상기 제 1 기판(101)과 상기 제 2 반도체 패키지(200) 사이의 이격 거리가 상기 제 1 기판(101)의 가운데 부분의 이격 거리(S1)는 가까워지고, 상기 제 1 기판(101)의 테두리 부분의 이격 거리(S2)는 멀어지는 경향으로 상기 제 1 기판(101) 또는 제 2 반도체 패키지(200)의 변형이 예상되는 경우, 상기 제 1 솔더볼(111)은 상기 사각링 형태의 영역의 각진 모서리부분(E1)(E2)(E3)(E4)에 배치되고, 상기 제 2 솔더볼(112)은 상기 사각링 형태의 영역의 중간 일자부분(M1)(M2)(M3)(M4)에 배치될 수 있다.
한편, 도시하지 않았지만, 도 3 및 도 5에 도시된 바와 같이, 상기 제 1 기판(101)과 상기 제 2 반도체 패키지(200) 사이의 이격 거리가 상기 제 1 기판(101)의 가운데 부분의 이격 거리(S2)는 멀어지고, 상기 제 1 기판(101)의 테두리 부분의 이격 거리(S1)는 가까워지는 경향으로 상기 제 1 기판(101) 또는 제 2 반도체 패키지(200)의 변형이 예상되는 경우, 상기 제 2 솔더볼(112)은 상기 사각링 형태의 영역의 각진 모서리부분(E1)(E2)(E3)(E4)에 배치되고, 상기 제 1 솔더볼(111)은 상기 사각링 형태의 영역의 중간 일자부분(M1)(M2)(M3)(M4)에 배치되는 것도 가능하다.
도 7은 본 발명 사상의 일부 실시예들에 따른 반도체 패키지 장치(1500)를 나타내는 단면도이고, 도 8은 도 7의 제 1 반도체 패키지(100)에 제 2 반도체 패키지(200)가 적층되는 상태를 나타내는 부품 분해 사시도이다.
도 7 및 도 8에 도시된 바와 같이, 상기 제 1 기판(101)의 솔더레지스트층(102)은, 상기 제 1 직경(D1) 및 제 2 직경(D2)과 다른 제 3 직경(D3)을 갖는 제 3 개구(102-3)가 형성되고, 본 발명의 일부 실시예들에 따른 반도체 패키지 장치(1500)는, 제 3 개구(102-3)에 설치되어 상기 제 1 높이(H1) 및 제 2 높이(H2)와 다른 제 3 높이(H3)를 갖는 제 3 솔더볼(113)을 더 포함할 수 있다.
예를 들어서, 도 7에 도시된 바와 같이, 상대적으로 가장 작은 직경(D1)의 상기 제 1 개구(102-1)에 형성되어 상대적으로 가장 높은 높이(H1)를 갖는 제 1 솔더볼(111)은, 상기 제 1 기판(101)의 테두리 부분에 가깝게 설치되고, 상대적으로 가장 큰 직경(D3)의 상기 제 3 개구(102-3)에 형성되어 상대적으로 가장 낮은 높이(H3)를 갖는 제 3 솔더볼(113)이 상기 제 1 기판(101)의 가운데 부분에 가깝게 설치되며, 상대적으로 중간 직경(D2)의 상기 제 2 개구(102-2)에 형성되어 상대적으로 중간 높이(H2)를 갖는 제 2 솔더볼(112)이 상기 제 1 솔더볼(111)과 제 3 솔더볼(113) 사이에 설치될 수 있다.
도 9는 본 발명 사상의 일부 실시예들에 따른 반도체 패키지 장치(1600)를 나타내는 단면도이다.
도 9에 도시된 바와 같이, 본 발명 사상의 일부 실시예들 따른 반도체 패키지 장치(1600)는, 상기 제 1 기판(101)에 설치되고, 제 1 경사각(K1)을 갖는 제 1 경사 개구(106-1) 및 상기 제 1 경사각(K1)과 다른 제 2 경사각(K2)을 갖는 제 2 경사 개구(106-2)가 형성되는 제 1 기판(101)의 솔더레지스트층(106)을 더 포함할 수 있다.
예를 들어서, 도 9에 도시된 바와 같이, 상기 제 1 경사 개구(106-1)의 제 1 경사각(K1)이 상기 제 2 경사 개구(106-2)의 제 2 경사각(K2) 보다 큰 경우, 용융 상태의 솔더볼의 표면 장력(응집) 현상에 의해서, 상기 제 1 경사 개구(106-1)에 형성되는 제 1 솔더볼(111)의 높이(H1)는 상기 제 2 경사 개구(106-2)에 형성되는 제 2 솔더볼(112)의 높이(H1) 보다 높을 수 있다.
여기서, 이러한 상기 제 1 경사 개구(106-1) 및 제 2 경사 개구(106-2)는 상기 솔더레지스트층(106)에 형성되는 것으로서, 상기 솔더레지스트층(106)의 재질에 따라 산성 또는 알칼리 수용액에 의해 상기 제 1 경사각(K1) 및 제 2 경사각(K2)이 서로 다르도록 차별적으로 에칭되거나 자외선, 적외선 가시광선 또는 레이저 광선에 의해 차별적으로 에칭될 수 있다.
도 10은 본 발명 사상의 일부 실시예들에 따른 반도체 패키지 장치(1700)를 나타내는 단면도이다.
도 10에 도시된 바와 같이, 본 발명 사상의 일부 실시예들에 따른 반도체 패키지 장치(1700)는, 상기 제 1 기판(101)에 설치되고, 제 1 개구(107-1)가 형성되고 제 1 두께(T1)를 갖는 제 1 솔더레지스트층(107) 및 제 2 개구(108-1)가 형성되고 상기 제 1 두께(T1)와 다른 제 2 두께(T2)를 갖는 제 2 솔더레지스트층(108)을 포함하는 제 1 기판(101)의 솔더레지스트층(107)(108)을 더 포함할 수 있다.
예를 들어서, 도 10에 도시된 바와 같이, 상대적으로 두꺼운 제 1 두께(T1)을 갖는 상기 제 1 솔더레지스트층(107)의 제 1 개구(107-1)에 형성되는 제 1 솔더볼(111)의 높이(H1)는, 상대적으로 얇은 제 2 두께(T2)를 갖는 제 2 솔더레지스트층(108)의 제 2 개구(108-1)에 형성되는 제 2 솔더볼(112)의 높이(H1) 보다 높을 수 있다.
여기서, 이러한 상기 제 1 솔더레지스트층(107)의 제 1 두께(T1)는, 예컨대 종래의 대략 20 μm 내지 70 μm 보다 두꺼운 대략 40 μm 내지 100 μm으로 충분히 두껍게 형성될 수 있다. 이렇게, 두꺼운 상기 제 1 솔더레지스트층(107)을 형성하는 방법은, 상기 제 1 솔더레지스트층(107)의 도포시 솔더레지스트 용액의 점성을 증대시키거나 도포 압력이나 분사량을 조절하거나 도포 횟수를 증대시키는 등 다양하게 형성할 수 있다. 예컨대, 상기 솔더레지스트 용액을 상기 제 1 기판(101)에 1회 도포하여 상기 제 2 솔더레지스트층(108)을 형성했다면, 상기 솔더레지스트 용액을 상기 제 1 기판(101)에 2회 도포하여 상기 제 1 솔더레지스트층(107)을 형성할 수 있다.
도 11은 본 발명 사상의 일부 실시예들에 따른 반도체 패키지 장치(1800)를 나타내는 단면도이다.
도 11에 도시된 바와 같이, 본 발명 사상의 일부 실시예들에 따른 반도체 패키지 장치(1800)은, 크게 제 1 반도체 패키지(100)와, 제 2 반도체 패키지(200) 및 신호전달부재들(300)을 포함할 수 있다.
여기서, 상기 제 2 반도체 패키지(200)는, 도 4에서 이미 설명된 바와 같이, 상기 제 1 반도체 패키지(100)에 적층될 수 있다.
또한, 상기 신호전달부재들(300)는, 상기 제 1 반도체 패키지(100)와 상기 제 2 반도체 패키지(200)가 전기적으로 서로 연결되도록 상기 제 1 반도체 패키지(100)와 상기 제 2 반도체 패키지(200) 사이에 설치되고, 제 1 높이(H11)를 갖는 제 1 신호전달부재(301) 및 상기 제 1 높이(H11)와 다른 제 2 높이(H12)를 갖는 제 2 신호전달부재(302)를 포함할 수 있다.
또한, 도 13은 도 11의 반도체 패키지 장치(1800)의 리플로우(reflow) 공정 이전 상태를 나타내는 확대 단면도이고, 도 14는 도 13의 리플로우 공정 이후 상태를 나타내는 확대 단면도이다.
즉, 도 11의 상기 제 1 신호전달부재(301)는, 상기 제 1 반도체 패키지(100)의 제 1 기판(101)의 상방에 형성되는 제 1 기판(101)의 도 13의 제 1 솔더볼(111)이 상기 제 2 반도체 패키지(200)의 제 2 기판(201)의 하방에 형성되는 제 2 기판(201)의 도 13의 솔더볼(204)과 각각 리플로우 접합되어 도 14의 솔더 기둥 형태인 제 1 신호전달부재(301)로 형성될 수 있다. 여기서, 도 11의 상기 제 2 신호전달부재(302) 역시 도 13 및 도 14에서 설명된 리플로우 접합 공정에 의해 형성될 수 있다.
이러한, 상기 제 1 신호전달부재(301)은, 납(Pb), 주석(Sn), 납(Pb)과 주석(Sn)의 합금, 은(Ag), 구리(Cu), 알루미늄(Al) 등으로 형성될 수 있고, 리플로우 공정을 통해서 형성될 수 있는 것으로서, 그 재질이 반드시 납(Pb)과 주석(Sn)의 합금인 솔더(Solder)인 것에 한정되지 않고, 반드시 기둥 형태로 한정되는 것도 아니다. 예컨대, 상기 제 1 신호전달부재(301)의 재질은, 솔더(Solder) 이외에도 납(Pb), 주석(Sn), 은(Ag), 구리(Cu), 알루미늄(Al) 등이 적용될 수 있고, 기둥 형태 이외에도 볼 형태나, 다각 기둥, 다면체, 다곡면체, 복합곡면체 등 다양하게 적용될 수 있다. 그러나, 이러한 상기 제 1 신호전달부재(301)는 상기 재질이나 방법에 안정되는 것은 아니다.
도 12는 본 발명 사상의 일부 실시예들에 따른 반도체 패키지 장치(1900)를 나타내는 단면도이다.
도 12에 도시된 바와 같이, 본 발명 사상의 일부 실시예들에 따른 반도체 패키지 장치(1900)은, 크게 제 1 반도체 패키지(100)와, 제 2 반도체 패키지(200) 및 신호전달부재들(400)을 포함할 수 있다.
여기서, 상기 제 2 반도체 패키지(200)는, 도 4에서 이미 설명된 바와 같이, 상기 제 1 반도체 패키지(100)에 적층될 수 있다.
또한, 상기 신호전달부재들(400)는, 상기 제 1 반도체 패키지(100)와 상기 제 2 반도체 패키지(200)가 전기적으로 서로 연결되도록 상기 제 1 반도체 패키지(100)와 상기 제 2 반도체 패키지(200) 사이에 설치되고, 제 1 높이(H21)를 갖는 제 1 신호전달부재(401) 및 상기 제 1 높이(H21)와 다른 제 2 높이(H22)를 갖는 제 2 신호전달부재(402)를 포함할 수 있다. 여기서, 도 12의 상기 제 1 신호전달부재(401) 및 제 2 신호전달부재(402) 역시, 도 13 및 도 14에서 설명된 리플로우 접합 공정에 의해 형성될 수 있다.
도 15는 본 발명 사상의 일부 실시예들에 따른 반도체 패키지 장치(2000)를 나타내는 단면도이다.
도 15에 도시된 바와 같이, 본 발명 사상의 일부 실시예들에 따른 반도체 패키지 장치(2000)는, 상기 제 1 신호전달부재(501)가, 상대적으로 높은 제 1 높이(H31)를 갖는 제 1 범프(501-1) 및 상기 제 1 범프(501-1)에 설치되는 제 1 솔더부(501-2)를 포함할 수 있다.
또한, 상기 제 2 신호전달부재(502)가, 상대적으로 상기 제 1 높이(H31) 보다 낮은 제 2 높이(H32)를 갖는 제 2 범프(502-1) 및 상기 제 2 범프(502-1)에 설치되는 제 2 솔더부(502-2)를 포함할 수 있다.
도 17은 도 15의 반도체 패키지 장치(2000)의 리플로우 공정 이전 상태를 나타내는 확대 단면도이고, 도 18은 도 17의 리플로우 공정 이후 상태를 나타내는 확대 단면도이다.
즉, 도 15의 상기 제 1 신호전달부재(501)는, 상기 제 1 반도체 패키지(100)의 제 1 기판(101)의 상방에 형성되는 제 1 기판(101)의 도 17의 상기 제 1 범프(501-1)의 상방에 설치되는 상기 1 솔더볼(511)이 상기 제 2 반도체 패키지(200)의 제 2 기판(201)의 하방에 형성되는 제 2 기판(201)의 도 17의 솔더볼(504)과 각각 리플로우 접합되어 도 18의 솔더 기둥 형태인 제 1 신호전달부재(501)로 형성될 수 있다. 여기서, 도 15의 상기 제 2 신호전달부재(502) 역시 도 17 및 도 18에서 설명된 리플로우 접합 공정에 의해 형성될 수 있다.
또한, 도 18의 솔더 기둥 형태의 제 1 신호전달부재(501)의 높이는 상기 제 1 범프(501-1)의 높이(H31)가 높을수록 높을 수 있다.
이러한, 상기 제 1 범프(501-1) 및 제 2 범프(501-2)는, 상기 제 1 반도체 패키지(100)의 제 1 기판(101)의 패드(P)에 형성될 수 있고, 상기 제 1 기판(101)의 상면에 형성되는 회로층과 동일한 구리(Cu) 재질일 수 있다. 이외에도 상기 제 1 범프(501-1) 및 제 2 범프(501-2)는, 구리 이외에도 납(Pb), 주석(Sn), 은(Ag), 알루미늄(Al) 등이 적용될 수 있고, 기둥 형태 이외에도 볼 형태나, 다각 기둥, 다면체, 다곡면체, 복합곡면체 등 다양하게 적용될 수 있다. 그러나, 이러한 상기 제 1 범프(501-1)나 제 2 범프(501-2)는 상기 재질이나 방법에 안정되는 것은 아니다.
도 16은 본 발명 사상의 일부 실시예들에 따른 반도체 패키지 장치(2100)를 나타내는 단면도이다.
도 16에 도시된 바와 같이, 본 발명 사상의 일부 실시예들에 따른 반도체 패키지 장치(2100)는, 상기 제 1 신호전달부재(601)가, 상대적으로 높은 제 1 높이(H31)를 갖는 제 1 범프(601-1) 및 상기 제 1 범프(601-1)에 설치되는 제 1 솔더부(601-2)를 포함할 수 있다.
또한, 상기 제 2 신호전달부재(602)가, 상대적으로 상기 제 1 높이(H31) 보다 낮은 제 2 높이(H32)를 갖는 제 2 범프(602-1) 및 상기 제 2 범프(602-1)에 설치되는 제 2 솔더부(602-2)를 포함할 수 있다.
여기서, 도 16의 제 1 신호전달부재(601) 및 제 2 신호전달부재(602) 역시, 도 17 및 도 18에서 설명된 리플로우 접합 공정에 의해 형성될 수 있다.
도 19는 본 발명 사상의 일부 실시예들에 따른 반도체 패키지 장치를 포함하는 메모리 카드(7000)를 개략적으로 보여주는 블록 구성도이다.
도 19에 도시된 바와 같이, 메모리 카드(7000) 내에서 제어기(7100)와 메모리(7200)는 전기적인 신호를 교환하도록 배치될 수 있다. 예를 들어, 제어기(7100)에서 명령을 내리면, 메모리(7200)는 데이터를 전송할 수 있다. 제어기(7100) 및/또는 메모리(7200)는 본 발명의 실시예들 중 어느 하나에 따른 반도체 패키지 장치를 포함할 수 있다. 메모리(7200)는 메모리 어레이(미도시) 또는 메모리 어레이 뱅크(미도시)를 포함할 수 있다.
이러한 카드(7000)는 다양한 종류의 카드, 예를 들어 메모리 스틱 카드(memory stick card), 스마트 미디어 카드(smart media card; SM), 씨큐어 디지털 카드(secure digital; SD), 미니 씨큐어 디지털 카드(mini secure digital card; mini SD), 또는 멀티 미디어 카드(multi media card; MMC)와 같은 메모리 장치에 이용될 수 있다.
도 20은 본 발명 사상의 일부 실시예들에 따른 반도체 패키지 장치를 포함하는 전자시스템(8000)을 개략적으로 보여주는 블럭 구성도이다.
도 20에 도시된 바와 같이, 전자시스템(8000)은 제어기(8100), 입/출력 장치(8200), 메모리(8300) 및 인터페이스(8400)를 포함할 수 있다. 상기 전자시스템(8000)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 상기 모바일 시스템은 PDA, 휴대용 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 폰(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player) 또는 메모리 카드(memory card)일 수 있다.
여기서, 상기 제어기(8100)는 프로그램을 실행하고, 전자시스템(8000)을 제어하는 역할을 할 수 있다. 상기 제어기(8100)는, 예를 들어 마이크로프로세서(microprocessor), 디지털 신호 처리기(digital signal processor), 마이크로콘트롤러(microcontroller) 또는 이와 유사한 장치일 수 있다. 또한, 상기 입/출력 장치(8200)는 전자시스템(8000)의 데이터를 입력 또는 출력하는데 이용될 수 있다.
또한, 상기 전자시스템(8000)은 입/출력 장치(8200)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 상기 입/출력 장치(8200)는, 예를 들어 키패드(keypad), 키보드(keyboard) 또는 표시장치(display)일 수 있다. 상기 메모리(8300)는 제어기(8100)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 및/또는 제어기(8100)에서 처리된 데이터를 저장할 수 있다. 제어기(8100) 및 메모리(8300)는 본 발명의 실시예들 중 어느 하나에 따른 반도체 패키지 장치를 포함할 수 있다. 또한, 상기 인터페이스(8400)는 상기 시스템(8000)과 외부의 다른 장치 사이의 데이터 전송통로일 수 있다. 상기 제어기(8100), 입/출력 장치(8200), 메모리(8300) 및 인터페이스(8400)는 버스(8500)를 통하여 서로 통신할 수 있다.
예를 들어, 이러한 전자시스템(8000)은 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 휴대용 멀티미디어 재생기(portable multimedia player, PMP), 고상 디스크(solid state disk; SSD) 또는 가전 제품(household appliances)에 이용될 수 있다.
본 발명은 상술한 실시예에 한정되지 않으며, 본 발명의 사상을 해치지 않는 범위 내에서 당업자에 의한 변형이 가능함은 물론이다.
따라서, 본 발명에서 권리를 청구하는 범위는 상세한 설명의 범위 내로 정해지는 것이 아니라 후술되는 청구범위와 이의 기술적 사상에 의해 한정될 것이다.
1000, 1100, 1200, 1300, 1400, 1500, 1600, 1700, 1800, 1900, 2000, 2100: 반도체 패키지 장치
100: 제 1 반도체 패키지 101: 제 1 기판
102, 106: 제 1 기판의 솔더레지스트층
103: 제 1 봉지재 104: 제 1 반도체 칩
105: 외부 연결 솔더 D1: 제 1 직경
D2: 제 2 직경 D3: 제 3 직경
102-1, 107-1: 제 1 개구 102-2, 107-2: 제 2 개구
102-3: 제 3 개구 H1, H11, H21, H31: 제 1 높이
H2, H12, H22, H32: 제 2 높이 H3: 제 3 높이
110: 솔더볼들 103a: 천공구
111: 제 1 솔더볼 112: 제 2 솔더볼
113: 제 3 솔더볼 200: 제 2 반도체 패키지
S1, S2: 이격 거리 201: 제 2 기판
202: 제 2 기판의 솔더레지스트층 203: 개구
204: 제 2 기판의 솔더볼 205: 제 2 반도체 칩
D: 직경 H: 높이
206: 와이어
E1, E2, E3, E4: 각진 모서리부분 M1, M2, M3, M4: 중간 일자부분
K1: 제 1 경사각 K2: 제 2 경사각
106-1: 제 1 경사 개구 106-2: 제 2 경사 개구
107: 제 1 솔더레지스트층 108: 제 2 솔더레지스트층
300, 400, 500, 600: 신호전달부재들
301, 401, 501: 제 1 신호전달부재
302, 402, 502: 제 2 신호전달부재
501-1: 제 1 범프 501-2: 제 1 솔더부
502-1: 제 2 범프 502-2: 제 2 솔더부
P: 패드

Claims (15)

  1. 제 1 기판; 상기 제 1 기판에 설치되는 솔더레지스트층; 및 상기 솔더레지스트층을 덮어 보호하는 제 1 봉지재;를 포함하는 제 1 반도체 패키지; 및
    상기 제 1 기판에 설치되고, 제 1 높이를 갖는 제 1 솔더볼 및 상기 제 1 높이와 다른 제 2 높이를 갖는 제 2 솔더볼을 포함하는 솔더볼들;
    을 포함하고,
    상기 제 1 봉지재는, 상기 솔더볼들이 노출되도록 천공된 천공구를 갖는 것인 반도체 패키지 장치.
  2. 제 1 항에 있어서,
    상기 제 1 기판에 설치되고, 제 1 직경을 갖는 제 1 개구 및 상기 제 1 직경과 다른 제 2 직경을 갖는 제 2 개구가 형성되는 제 1 기판의 솔더레지스트층;
    을 더 포함하는 반도체 패키지 장치.
  3. 제 2 항에 있어서,
    상기 제 1 기판의 솔더레지스트층은,
    상기 제 1 직경 및 제 2 직경과 다른 제 3 직경을 갖는 제 3 개구가 형성되고,
    상기 제 1 기판의 솔더볼들은,
    제 3 개구에 설치되어 상기 제 1 높이 및 제 2 높이와 다른 제 3 높이를 갖는 제 3 솔더볼을 더 포함하는 것인 반도체 패키지 장치.
  4. 제 1 항에 있어서,
    상기 천공구는 레이저 드릴링된 천공구이고,
    상기 제 1 반도체 패키지에 적층되는 제 2 반도체 패키지;
    을 더 포함하는 반도체 패키지 장치.
  5. 제 4 항에 있어서,
    상기 제 1 기판과 상기 제 2 반도체 패키지 사이의 이격 거리가 기판의 가운데 부분은 가까워지고, 테두리 부분은 멀어지는 경향으로 상기 제 1 기판 또는 제 2 반도체 패키지의 변형이 예상되는 경우, 상기 제 1 기판의 솔더볼들은,
    상대적으로 작은 직경의 제 1 개구에 형성되어 상대적으로 높은 높이를 갖는 제 1 솔더볼이 기판의 테두리 부분에 가깝게 설치되고,
    상대적으로 큰 직경의 제 2 개구에 형성되어 상대적으로 낮은 높이를 갖는 제 2 솔더볼이 기판의 가운데 부분에 가깝게 설치되는 것인 반도체 패키지 장치.
  6. 제 4 항에 있어서,
    상기 제 1 기판과 상기 제 2 반도체 패키지 사이의 이격 거리가 기판의 가운데 부분이 멀어지고, 테두리 부분이 가까워지는 경향으로 상기 제 1 기판 또는 제 2 반도체 패키지의 변형이 예상되는 경우, 상기 제 1 기판의 솔더볼들은,
    상대적으로 작은 직경의 제 1 개구에 형성되어 상대적으로 높은 높이를 갖는 제 1 솔더볼이 기판의 가운데 부분에 가깝게 설치되고,
    상대적으로 큰 직경의 제 2 개구에 형성되어 상대적으로 낮은 높이를 갖는 제 2 솔더볼이 기판의 테두리 부분에 가깝게 설치되는 것인 반도체 패키지 장치.
  7. 제 4 항에 있어서,
    상기 제 2 반도체 패키지는,
    제 2 기판;
    상기 제 2 기판에 설치되고, 서로 동일한 직경을 갖는 개구들이 형성되는 제 2 기판의 솔더레지스트층; 및
    리플로우 공정시 상기 제 1 기판의 솔더볼들과 대응되도록 상기 제 2 기판에 설치되고, 상기 개구들에 형성되어 서로 동일한 높이를 갖는 제 2 기판의 솔더볼들;
    을 포함하는 반도체 패키지 장치.
  8. 제 1 항에 있어서,
    상기 제 1 기판에 적층되는 제 1 반도체 칩;을 더 포함하고,
    상기 제 1 기판의 솔더볼들은, 상기 제 1 반도체 칩의 전후좌우 방향을 둘러싸도록 사각링 형태의 영역에 배치되는 것인 반도체 패키지 장치.
  9. 제 8 항에 있어서,
    상기 제 1 솔더볼은 상기 사각링 형태의 영역의 각진 모서리부분에 배치되고, 상기 제 2 솔더볼은 상기 사각링 형태의 영역의 중간 일자부분에 배치되는 것10인 반도체 패키지 장치.
  10. 제 1 항에 있어서,
    상기 제 1 기판에 설치되고, 제 1 경사각을 갖는 제 1 경사 개구 및 상기 제 1 경사각과 다른 제 2 경사각을 갖는 제 2 경사 개구가 형성되는 제 1 기판의 솔더레지스트층;
    을 더 포함하는 반도체 패키지 장치.
  11. 제 1 항에 있어서,
    상기 제 1 기판에 설치되고, 제 1 개구가 형성되고 제 1 두께를 갖는 제 1 솔더레지스트층 및 제 2 개구가 형성되고 상기 제 1 두께와 다른 제 2 두께를 갖는 제 2 솔더레지스트층을 포함하는 제 1 기판의 솔더레지스트층;
    을 더 포함하는 반도체 패키지 장치.
  12. 제 1 반도체 패키지;
    상기 제 1 반도체 패키지에 적층되는 제 2 반도체 패키지; 및
    상기 제 1 반도체 패키지와 상기 제 2 반도체 패키지가 전기적으로 서로 연결되도록 상기 제 1 반도체 패키지와 상기 제 2 반도체 패키지 사이에 설치되고, 제 1 높이를 갖는 제 1 신호전달부재 및 상기 제 1 높이와 다른 제 2 높이를 갖는 제 2 신호전달부재를 포함하는 신호전달부재들;
    을 포함하는 반도체 패키지 장치.
  13. 제 12 항에 있어서,
    상기 제 1 신호전달부재 및 상기 제 2 신호전달부재는,
    상기 제 1 반도체 패키지의 제 1 기판의 상방에 형성되는 제 1 기판의 솔더볼이 상기 제 2 반도체 패키지의 제 2 기판의 하방에 형성되는 제 2 기판의 솔더볼과 각각 리플로우 접합되어 기둥 형태로 형성되는 솔더 기둥인 반도체 패키지 장치.
  14. 제 12 항에 있어서,
    상기 제 1 신호전달부재는,
    제 1 높이를 갖는 제 1 범프; 및
    상기 제 1 범프에 설치되는 제 1 솔더부;를 포함하고,
    상기 제 2 신호전달부재는,
    상기 제 1 높이와 다른 제 2 높이를 갖는 제 2 범프; 및
    상기 제 2 범프에 설치되는 제 2 솔더부;를 포함하는 반도체 패키지 장치.
  15. 제 14 항에 있어서,
    상기 제 1 범프 및 제 2 범프는 상기 제 1 반도체 패키지의 제 1 기판의 패드에 형성되는 것인 반도체 패키지 장치.
KR1020120109258A 2012-09-28 2012-09-28 반도체 패키지 장치 KR102050476B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020120109258A KR102050476B1 (ko) 2012-09-28 2012-09-28 반도체 패키지 장치
US13/943,037 US9245863B2 (en) 2012-09-28 2013-07-16 Semiconductor packaging apparatus formed from semiconductor package including first and second solder balls having different heights

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120109258A KR102050476B1 (ko) 2012-09-28 2012-09-28 반도체 패키지 장치

Publications (2)

Publication Number Publication Date
KR20140042462A true KR20140042462A (ko) 2014-04-07
KR102050476B1 KR102050476B1 (ko) 2019-11-29

Family

ID=50384407

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120109258A KR102050476B1 (ko) 2012-09-28 2012-09-28 반도체 패키지 장치

Country Status (2)

Country Link
US (1) US9245863B2 (ko)
KR (1) KR102050476B1 (ko)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6143104B2 (ja) * 2012-12-05 2017-06-07 株式会社村田製作所 バンプ付き電子部品及びバンプ付き電子部品の製造方法
TWI546911B (zh) * 2012-12-17 2016-08-21 巨擘科技股份有限公司 封裝結構及封裝方法
TWI581386B (zh) * 2014-06-16 2017-05-01 恆勁科技股份有限公司 封裝裝置及其製作方法
US9679862B2 (en) * 2014-11-28 2017-06-13 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device having conductive bumps of varying heights
KR20170034597A (ko) * 2015-09-21 2017-03-29 에스케이하이닉스 주식회사 복수의 칩들이 내장된 반도체 패키지
US9842818B2 (en) * 2016-03-28 2017-12-12 Intel Corporation Variable ball height on ball grid array packages by solder paste transfer
US10304799B2 (en) 2016-12-28 2019-05-28 Intel Corporation Land grid array package extension
DE112018006757T5 (de) * 2018-01-03 2020-10-01 Intel Corporation Gestapelte Halbleiter-Die-Architektur mit mehreren Disaggregationsschichten
CN108878302B (zh) * 2018-07-06 2020-04-28 江苏长电科技股份有限公司 球栅阵列的封装结构及其封装方法
JP7134137B2 (ja) * 2019-05-31 2022-09-09 三菱電機株式会社 半導体装置
US11823983B2 (en) * 2021-03-23 2023-11-21 Qualcomm Incorporated Package with a substrate comprising pad-on-pad interconnects

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7259451B2 (en) * 2003-08-29 2007-08-21 Micron Technology, Inc. Invertible microfeature device packages
US7894200B2 (en) * 2006-01-13 2011-02-22 Cmk Corporation Printed wiring board with built-in semiconductor element, and process for producing the same
US20120083073A1 (en) * 2010-09-30 2012-04-05 Renesas Electronics Corporation Method of manufacturing semiconductor device

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH066009A (ja) 1992-06-16 1994-01-14 Nec Corp 集積回路の実装構造
JP3310499B2 (ja) 1995-08-01 2002-08-05 富士通株式会社 半導体装置
JPH09102497A (ja) 1995-10-03 1997-04-15 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP2004140222A (ja) 2002-10-18 2004-05-13 Canon Inc 周辺部のバンプ高さを高くした実装基板
KR101131138B1 (ko) 2006-01-04 2012-04-03 삼성전자주식회사 다양한 크기의 볼 패드를 갖는 배선기판과, 그를 갖는반도체 패키지 및 그를 이용한 적층 패키지
TW200847304A (en) 2007-05-18 2008-12-01 Siliconware Precision Industries Co Ltd Stackable package structure and fabrication method thereof
JP2009054741A (ja) 2007-08-27 2009-03-12 Powertech Technology Inc 半導体パッケージ
US20100072600A1 (en) 2008-09-22 2010-03-25 Texas Instrument Incorporated Fine-pitch oblong solder connections for stacking multi-chip packages
JP2010098129A (ja) 2008-10-16 2010-04-30 Nec Electronics Corp 半導体装置およびその製造方法
KR20110139983A (ko) 2010-06-24 2011-12-30 삼성전자주식회사 반도체 패키지
KR101852601B1 (ko) * 2011-05-31 2018-04-27 삼성전자주식회사 반도체 패키지 장치

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7259451B2 (en) * 2003-08-29 2007-08-21 Micron Technology, Inc. Invertible microfeature device packages
US7894200B2 (en) * 2006-01-13 2011-02-22 Cmk Corporation Printed wiring board with built-in semiconductor element, and process for producing the same
US20120083073A1 (en) * 2010-09-30 2012-04-05 Renesas Electronics Corporation Method of manufacturing semiconductor device

Also Published As

Publication number Publication date
US9245863B2 (en) 2016-01-26
KR102050476B1 (ko) 2019-11-29
US20140091463A1 (en) 2014-04-03

Similar Documents

Publication Publication Date Title
KR102050476B1 (ko) 반도체 패키지 장치
US9570423B2 (en) Semiconductor package and method of manufacturing the semiconductor package
KR102245770B1 (ko) 반도체 패키지 장치
CN106531636B (zh) 制造半导体芯片封装件的方法和制造半导体封装件的方法
US8569894B2 (en) Semiconductor package with single sided substrate design and manufacturing methods thereof
KR20130005465A (ko) 반도체 스택 패키지 장치
US9646922B2 (en) Methods and apparatus for thinner package on package structures
US9674940B2 (en) Electronic device and semiconductor package with thermally conductive via
KR101768960B1 (ko) 칩 적층 반도체 패키지
KR20120133651A (ko) 반도체 패키지 장치
TWI599009B (zh) 半導體晶片封裝元件，半導體模組，半導體封裝元件之製造方法及半導體模組之製造方法
US6521483B1 (en) Semiconductor device, method of manufacture thereof, circuit board, and electronic device
KR20150053484A (ko) 반도체 패키지 및 그 제조 방법
KR20120130904A (ko) 반도체 패키지
US20100289132A1 (en) Substrate having embedded single patterned metal layer, and package applied with the same, and methods of manufacturing of the substrate and package
JP2012089847A (ja) 半導体パッケージ及びその製造方法
US9373574B2 (en) Semiconductor packages and methods of forming the same
KR20140009732A (ko) 반도체 패키지 및 그의 제조 방법
KR102190390B1 (ko) 반도체 패키지 및 이의 제조 방법
CN103151274A (zh) 半导体元件及其制造方法
US20130161784A1 (en) Semiconductor package
KR101486423B1 (ko) 반도체 패키지
US20200035649A1 (en) Semiconductor package
US20120199968A1 (en) Semiconductor package
CN202940236U (zh) 封装基板构造

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant