KR20150053484A - 반도체 패키지 및 그 제조 방법 - Google Patents

반도체 패키지 및 그 제조 방법 Download PDF

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Abstract

본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법은 하부 패키지 기판을 준비하는 것, 상기 하부 패키지 기판 상에 하부 반도체 칩을 적층하는 것, 상기 하부 패키지 기판 상에 하부 몰딩막을 형성하는 것, 상기 하부 몰딩막에 레이저 드릴링 공정을 실시하여 도전 연결 관통홀 및 소자 관통홀을 형성하는 것, 하부면에 수동 소자가 부착된 상부 패키지 기판을 준비하는 것, 및 상기 하부 패키지 기판 상에 상기 상부 패키지 기판을 적층하되, 상기 수동 소자는 상기 소자 관통홀 내에 제공되는 것을 포함한다.

Description

반도체 패키지 및 그 제조 방법{A semiconductor package and method of fabricating the same}
본 발명은 반도체 패키지 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 수동소자가 구비된 반도체 패키지 및 그 제조 방법에 관한 것이다.
반도체 산업에 있어서 반도체 소자 및 이를 이용한 전자 제품의 고용량, 박형화, 소형화에 대한 수요가 많아져 이에 관련된 다양한 패키지 기술이 속속 등장하고 있다. 최근에 개발된 반도체 패키지는 하나의 반도체 칩으로 구성된 일반적인 패키지보다 적은 면적에 다양한 기능을 가진 반도체 칩들을 집적시킬 수 있다.
복수 개의 반도체 칩을 적층하며 고밀도 칩 적층을 구현할 수 있는 것으로서 패키지 위에 패키지를 적층시키는 이른바 패키지 온 패키지(Package On Package; POP) 기술이 제안되었다. 패키지 온 패키지 타입의 반도체 패키지는 전자 휴대기기의 소형화, 모바일 제품의 기능 다양화를 만족하기 위해 사용될 수 있다.
또한, 반도체 패키지에 PI 특성을 개선하기 위해 수동 소자의 실장이 고려되고 있다.
본 발명이 해결하고자 하는 과제는 수동소자가 구비된 반도체 패키지의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 수동소자가 구비된 반도체 패키지를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법은 하부 패키지 기판을 준비하는 것, 상기 하부 패키지 기판 상에 하부 반도체 칩을 적층하는 것, 상기 하부 패키지 기판 상에 하부 몰딩막을 형성하는 것, 상기 하부 몰딩막에 레이저 드릴링 공정을 실시하여 도전 연결 관통홀 및 소자 관통홀을 형성하는 것, 하부면에 수동 소자가 부착된 상부 패키지 기판을 준비하는 것, 및 상기 하부 패키지 기판 상에 상기 상부 패키지 기판을 적층하되, 상기 수동 소자는 상기 소자 관통홀 내에 제공되는 것을 포함한다.
상기 소자 관통홀은 상기 하부 반도체 칩과 상기 도전 연결 관통홀 사이에 형성될 수 있다.
상기 소자 관통홀은 복수 개로, 상기 하부 반도체 칩의 양측에 배치되게 형성될 수 있다.
상기 소자 관통홀은 상기 하부 반도체 칩의 일측에 배치되게 형성될 수 있다.
본 발명의 실시예에 따른 반도체 패키지는 하부 패키지 기판, 상기 하부 패키지 기판 상에 적층된 하부 반도체 칩, 및 상기 하부 패키지 기판 상의 상기 하부 반도체 칩을 덮고, 소자 관통홀을 갖는 하부 몰딩막을 포함하는 하부 패키지, 및 상기 하부 패키지 상에 적층되고, 상부 패키지 기판, 상기 상부 패키지 기판 상에 적층된 상부 반도체 칩, 및 상기 상부 패키지 기판의 하부면에 부착된 수동 소자를 포함하는 상부 패키지를 포함하되, 상기 수동 소자는 상기 소자 관통홀에 삽입된다.
상기 하부 몰딩막은 상기 하부 패키지 기판과 상기 상부 패키지 기판을 전기적으로 연결하는 도전 연결부가 삽입된 도전 연결 관통홀을 더 포함하되, 상기 소자 관통홀은 상기 하부 반도체 칩과 상기 도전 연결 관통홀 사이에 배치될 수 있다.
상기 소자 관통홀은 복수 개로, 상기 하부 반도체 칩의 양 측에 배치될 수 있다.
상기 소자 관통홀은 상기 하부 반도체 칩의 일측에 배치되되, 상기 하부 반도체 칩의 일측과 상기 하부 반도체 칩의 일측과 인접하는 상기 도전 연결부 사이의 거리는 상기 하부 반도체 칩의 타측과 상기 상부 반도체 칩의 타측과 인접하는 상기 도전 연결부 사이의 거리보다 클 수 있다.
상기 소자 관통홀의 바닥면은 상기 하부 패키지 기판의 상부면보다 위에 위치할 수 있다.
상기 상부 패키지 기판의 하부면에 제공된 제 1 소자 배선 및 제 2 소자 배선을 더 포함하되, 상기 수동 소자의 일면에 상기 제 1 소자 배선 및 상기 제 2 소자 배선과 전기적으로 접촉될 수 있다.
본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법은 도전 연결 관통홀들을 형성하는 레이저 드릴링 공정 시, 소자 관통홀들을 형성하는 것을 포함한다. 따라서, 하부 패키지 상에 상부 패키지가 적층될 때, 상부 패키지 기판의 하부면에 부착된 수동 소자가 상기 소자 관통홀들에 제공되어 반도체 패키지의 높이를 최소화할 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 패키지를 나타낸 평면도이다.
도 2는 본 발명의 실시예 1에 따른 반도체 패키지를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ' 선으로 자른 단면도이다.
도 3은 본 발명의 실시예 2에 따른 반도체 패키지를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ' 선으로 자른 단면도이다.
도 4는 본 발명의 실시예 3에 따른 반도체 패키지를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ' 선으로 자른 단면도이다.
도 5는 본 발명의 실시예 4에 따른 반도체 패키지를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ' 선으로 자른 단면도이다.
도 6은 본 발명의 실시예 5에 따른 반도체 패키지를 나타낸 평면도이다.
도 7은 본 발명의 실시예 5에 따른 반도체 패키지를 나타낸 것으로, 도 6의 Ⅱ-Ⅱ' 선으로 자른 단면도이다.
도 8a 내지 도 8e는 본 발명의 실시예 1에 따른 반도체 패키지의 제조 방법을 나타낸 단면도들이다.
도 9는 본 발명의 실시예들에 따른 반도체 패키지들을 포함하는 전자 장치의 예를 보여주는 블럭도이다.
도 10은 본 발명의 실시예들에 따른 반도체 패키지들을 포함하는 메모리 시스템의 예를 보여주는 블럭도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1은 본 발명의 실시예들에 따른 반도체 패키지를 나타낸 평면도이다. 도 2는 본 발명의 실시예 1에 따른 반도체 패키지를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ' 선으로 자른 단면도이다. 도 3은 본 발명의 실시예 2에 따른 반도체 패키지를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ' 선으로 자른 단면도이다. 도 4는 본 발명의 실시예 3에 따른 반도체 패키지를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ' 선으로 자른 단면도이다. 도 5는 본 발명의 실시예 4에 따른 반도체 패키지를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ' 선으로 자른 단면도이다.
도 1 및 도 2를 참조하면, 반도체 패키지는 하부 패키지(100)와 상기 하부 패키지(100) 상에 적층된 상부 패키지(200)를 포함한다.
상기 하부 패키지(100)는 하부 패키지 기판(101), 상기 하부 패키지 기판(101) 상에 배치된 하부 반도체 칩(115), 상기 하부 패키지 기판(101)과 상기 하부 반도체 칩(115)을 전기적으로 연결하는 칩 범프들(113) 및 상기 하부 패키지 기판(101) 상에 상기 하부 반도체 칩(115)을 덮는 하부 몰딩막(117)을 포함할 수 있다.
상기 하부 패키지 기판(101)은 다층으로 구성된 인쇄회로기판(Printed Circle Board; PCB)일 수 있다. 상기 하부 패키지 기판(101)은 복수 층의 절연막들(101a)을 포함할 수 있다. 상기 절연막들(101a) 사이에 내부 배선들(미도시)이 배치될 수 있다. 상기 하부 패키지 기판(101)의 가장자리 상부면에 하부 연결 패드들(103)이 배치될 수 있다. 상기 하부 패키지 기판(101)의 중심부 상부면에 칩 패드들(105)이 배치될 수 있다. 그리고, 상기 하부 패키지 기판(101)의 하부면에 볼 랜드들(107)이 배치될 수 있다. 상기 볼 랜드들(107) 각각에 외부 단자들(111)이 부착될 수 있다. 상기 외부 단자들(111)은 상기 반도체 패키지를 외부 장치와 전기적으로 연결할 수 있다.
상기 칩 패드들(105) 상에 상기 하부 반도체 칩(115)이 배치될 수 있다. 상기 하부 반도체 칩(115)은 상기 하부 반도체 칩(115) 하부면에 상기 칩 범프들(113)이 부착되어 있다. 상기 칩 범프들(113)은 상기 칩 패드들(105)과 접촉하여 상기 하부 반도체 칩(115)과 상기 하부 패키지 기판(101)이 전기적으로 연결될 수 있다. 상기 하부 반도체 칩(115)은 예를 들어, 마이크로 프로세서 같은 로직 소자 또는 메모리 소자일 수 있다. 이와 달리, 상기 하부 반도체 칩(115)의 일부는 메모리 소자이고 다른 일부는 로직 소자일 수 있다. 상기 하부 몰딩막(117)은 상기 칩 범프들(113) 사이를 완전히 채울 수 있다.
상기 하부 몰딩막(117)은 도전 연결 관통홀들(121) 및 소자 관통홀들(123)을 포함할 수 있다. 상세하게, 상기 도전 연결 관통홀들(121)은 상기 하부 연결 패드들(103)을 노출시킬 수 있다. 상기 도전 연결 관통홀들(121)은 상기 하부 패키지 기판(101)의 가장자리를 따라 형성될 수 있다. 상기 소자 관통홀들(123)은 상기 하부 반도체 칩(115)과 상기 하부 반도체 칩(115)과 인접한 상기 도전 연결 관통홀(121) 사이에 배치될 수 있다. 상기 소자 관통홀들(123)은 상기 하부 반도체 칩(115)의 양 측에 배치될 수 있다. 상기 소자 관통홀들(123)의 바닥면은 상기 하부 패키지 기판(101)의 상부면보다 위에 위치할 수 있다.
본 발명의 제 2 실시예에 따르면, 도 3을 참조하면, 상기 소자 관통홀들(123)은 상기 하부 패키지 기판(101)의 상부면을 노출시킬 수 있다.
상기 상부 패키지(200)는 상부 패키지 기판(201), 상기 상부 패키지 기판(201) 상부면에 배치된 제 1 상부 반도체 칩(211) 및 제 2 상부 반도체 칩(213), 상기 상부 패키지 기판(201)과 상기 제 1 및 제 2 상부 반도체 칩들(211, 213)을 연결하는 본딩 와이어들(217), 상기 상부 패키지 기판(201) 상의 상기 제 1 및 제 2 상부 반도체 칩들(211, 213)을 덮는 상부 몰딩막(219) 및 상기 상부 패키지 기판(201)의 하부면에 부착된 수동 소자들(223)을 포함할 수 있다.
상기 상부 패키지 기판(201)은 인쇄회로기판(PCB)일 수 있다. 상기 상부 패키지 기판(201)은 상기 하부 패키지 기판(101)과 같이 복수 층의 절연막들(201a)과 상기 절연막들(201a) 사이에 배치된 내부 배선들(201b)을 포함할 수 있다. 상기 상부 패키지 기판(201)의 상부면에 상기 본딩 와이어들(217)과 접속되는 와이어 패드들(203)이 배치될 수 있다. 상기 상부 패키지 기판(201) 하부면에 상부 연결 패드들(205)이 배치될 수 있다. 상기 상부 연결 패드들(205)은 상기 도전 연결 관통홀들(121)을 통해 상기 하부 연결 패드들(103)과 마주볼 수 있다.
상기 제 1 및 제 2 상부 반도체 칩들(211, 213)은 접착막들(209)에 의해 상기 상부 패키지 기판(201) 상에 적층될 수 있다. 상기 제 1 및 제 2 상부 반도체 칩들(211, 213)은 예를 들어, 마이크로 프로세서 같은 로직 소자 또는 메모리 소자일 수 있다. 이와 달리, 상기 제 1 및 제 2 상부 반도체 칩들(211, 213)의 일부는 메모리 소자이고 다른 일부는 로직 소자일 수 있다. 상기 상부 패키지 기판(201) 상에 적층된 상부 반도체 칩의 수는 한정하지 않으며, 하나 또는 두개 이상일 수 있다. 상기 제 1 및 제 2 상부 반도체 칩들(211, 213) 상에 본딩 패드들(215)이 배치될 수 있다. 상기 본딩 패드들(215)은 상기 본딩 와이어들(217)을 통해 상기 와이어 패드들(203)과 연결될 수 있다. 따라서, 상기 제 1 및 제 2 상부 반도체 칩들(211, 213)은 상기 상부 패키지 기판(201)과 전기적으로 연결될 수 있다.
상기 도전 연결 관통홀들(121) 내에 상기 하부 패키지(100)와 상기 상부 패키지(200)를 전기적으로 연결시키는 도전 연결부들(227)이 배치될 수 있다. 상세하게, 상기 도전 연결부들(227)의 일측면은 상기 상부 연결 패드들(205)과 접촉될 수 있고, 상기 도전 연결부들(227)의 타측면은 상기 하부 연결 패드들(103)과 접촉될 수 있다. 상기 도전 연결부들(227)은 상기 도전 연결 관통홀들(121)의 일부분을 채울 수 있다. 따라서, 상기 도전 연결 관통홀들(121)의 측벽과 상기 도전 연결부들(227)은 이격될 수 있다.
본 발명의 제 3 실시예에 따르면, 도 4를 참조하면, 상기 도전 연결부들(227)은 상기 도전 연결 관통홀들(121)을 완전히 채울 수 있다. 따라서, 상기 도전 연결 관통홀들(121)의 측벽과 상기 도전 연결부들(227)이 접촉될 수 있다.
상기 수동 소자들(223)은 상기 수동 소자 관통홀들(123) 내에 제공될 수 있다. 상기 수동 소자들(223)의 표면은 봉지재(미도시)로 덮여있다. 상기 수동 소자들(223)은 칩 커패시터, 칩 저항(chip resistor), 인덕터(inductor)일 수 있다. 상기 칩 커패시터는 디커플링 커패시터(decoupling capacitor)일 수 있다. 상기 수동소자는 능동소자인 반도체 칩의 신소 처리 속도를 높이거나, 필터링 기능을 수행할 수 있다. 상기 수동 소자들(223)은 상기 상부 패키지 기판(201)의 상기 절연막(201a)에 배치된 제 1 소자 배선(225a) 및 상기 제 2 소자 배선(225b)과 전기적으로 연결될 수 있다. 상기 제 1 소자 배선(225a)은 전원 배선일 수 있고, 상기 제 2 소자 배선(225b)은 접지 배선일 수 있다.
다른 한편, 제 4 실시예에 따르면, 도 5를 참조하면, 상기 제 1 소자 배선(225a)이 상기 하부 패키지 기판(101)의 상기 절연막(101a)에 배치될 수 있고, 상기 제 2 소자 배선(225b)이 상기 상부 패키지 기판(201)의 상기 절연막(201a)에 배치될 수 있다. 상기 제 1 소자 배선(225a) 및 상기 제 2 소자 배선(225b)은 서로 마주보며 배치되고, 상기 소자 관통홀들(123)에 의해 노출될 수 있다. 상기 수동 소자들(223)은 상기 소자 관통홀들(123)에 제공되고, 상기 수동 소자들(223)의 일측면에 상기 제 1 소자 배선(225a)과 접촉될 수 있고, 상기 제 2 소자 배선(225b)의 타측면에 상기 제 2 소자 배선(225b)과 접촉될 수 있다.
도 6은 본 발명의 실시예 5에 따른 반도체 패키지를 나타낸 평면도이다. 도 7은 본 발명의 실시예 5에 따른 반도체 패키지를 나타낸 것으로, 도 6의 Ⅱ-Ⅱ' 선으로 자른 단면도이다. 설명의 간결함을 위해, 도 6 및 도 7에 도시된 제 5 실시예에서, 제 1 실시예와 실질적으로 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 해당 구성 요소에 대한 설명은 생략하기로 한다.
도 6 및 도 7을 참조하면, 복수 개의 상기 소자 관통홀들(123)은 상기 하부 반도체 칩(115)의 일측과 상기 하부 반도체 칩(115)의 일측과 인접하게 배치된 상기 도전 연결 관통홀(121) 사이에 배치될 수 있다. 다시 말해, 상기 소자 관통홀들(123)에 제공되는 상기 복수 개의 수동 소자들(223)은 상기 하부 반도체 칩(115)의 일측과 상기 하부 반도체 칩(115)의 일측과 인접하게 배치된 상기 도전 연결 관통홀(121)에 제공된 상기 도전 연결부(227) 사이에 배치될 수 있다. 상기 하부 반도체 칩(115)의 일측과 상기 하부 반도체 칩(115)의 일측과 가장 인접하게 배치된 상기 도전 연결부(227) 사이의 거리는 상기 하부 반도체 칩(115)의 타측과 상기 하부 반도체 칩(115)의 타측과 가장 인접하게 배치된 상기 도전 연결부(227) 사이의 거리보다 더 클 수 있다. 따라서, 상기 하부 반도체 칩(115)은 상기 하부 패키지 기판(101)의 중심부에서 한쪽으로 치우쳐져 배치될 수 있다. 상기 하부 반도체 칩(115)의 타측과 상기 하부 반도체 칩(115)의 타측과 가장 인접한 상기 도전 연결부 사이의 폭은 약 100nm 이상일 수 있다.
도 8a 내지 도 8e는 본 발명의 실시예1에 따른 반도체 패키지의 제조 방법을 나타낸 단면도들이다.
도 8a를 참조하면, 하부 패키지 기판(101)을 준비한다. 상기 하부 패키지 기판(101)은 인쇄회로기판(Printed Circle Board; PCB)일 수 있다. 상기 하부 패키지 기판(101)은 복수 층의 절연막들(101a)과 상기 절연막들(101a) 사이에 배치된 내부 배선들(미도시)을 포함할 수 있다. 상기 하부 패키지 기판(101)의 가장자리 상부면에 하부 연결 패드들(103)이 배치될 수 있다. 상기 하부 패키지 기판(101)의 중심부 상부면에 칩 패드들(105)이 배치될 수 있다. 그리고, 상기 하부 패키지 기판(101)의 하부면에 볼 랜드들(107)이 배치될 수 있다.
상기 하부 연결 패드들(103) 상에 하부 도전 연결부들(109)을 형성할 수 있다. 상기 하부 도전 연결부들(109)은 스크린 프린트 기술, 잉크젯 기술 또는 솔더링 기술 등을 이용하여 형성될 수 있다. 도면에는 도시하지 않았지만, 상기 하부 도전 연결부들(109)이 형성될 때, 상기 칩 패드들(105) 상에 칩 범프들(113; 도 8b 참조)이 동시에 형성될 수 있다. 이러한 경우, 상기 칩 범프들(113)과 상기 하부 도전 연결부들(109)은 동일한 크기를 가질 수 있다.
상기 볼 랜드들(107) 상에 외부 단자들(111)이 형성될 수 있다. 상기 외부 단자들(111)은 솔더링 공정을 통해 형성될 수 있다.
도 8b를 참조하면, 상기 칩 패드들(105) 상에 하부 반도체 칩(115)을 실장한다. 상세하게, 상기 하부 반도체 칩(115)의 하부면에 상기 칩 범프들(113)이 형성되고, 상기 칩 범프들(113)은 상기 칩 패드들(105) 상에 부착되어, 상기 하부 반도체 칩(115)이 플립 칩 본딩 방식으로 실장될 수 있다. 이에 따라, 상기 하부 반도체 칩(115)은 상기 칩 범프들(113)을 통하여 상기 하부 패키지 기판(101)과 전기적으로 연결될 수 있다. 상기 하부 반도체 칩(115)은 예를 들어, 마이크로 프로세서 같은 로직 소자 또는 메모리 소자일 수 있다. 이와 달리, 상기 하부 반도체 칩(115)은 메모리 소자와 로직 소자를 포함할 수 있다.
상기 하부 패키지 기판(101) 상에 하부 몰딩막(117)을 형성한다. 상기 하부 몰딩막(117)은 상기 칩 범프들(113) 사이를 채우며, 상기 하부 도전 연결부들(109) 및 상기 하부 반도체 칩(115)의 상부면을 덮도록 형성될 수 있다. 상기 하부 몰딩막(117)은 EMC(Epoxy Molding Compound), 에폭시 계열의 수지 또는 폴리 이미드를 포함할 수 있다.
도 8c를 참조하면, 상기 하부 몰딩막(117) 상면에 그라이딩(griding) 공정이 수행될 수 있다. 이에 따라, 상기 그라이딩 공정 시, 상기 하부 반도체 칩(115)의 상부면이 노출될 수 있다.
도 8d를 참조하면, 상기 하부 몰딩막(117)에 레이저 드릴링 공정(Laser Drilling Process)을 수행하여 도전 연결 관통홀들(121) 및 소자 관통홀들(123)을 형성한다. 상기 도전 연결 관통홀들(121)은 상기 하부 패키지 기판(101)의 상부면 및 상기 하부 도전 연결부들(109)이 완전히 노출되도록 형성될 수 있다. 상기 도전 연결 관통홀들(121) 및 상기 소자 관통홀들(123)은 동시에 형성될 수 있고, 따로 형성될 수 있다. 상기 소자 관통홀들(123)의 깊이는 후속 공정에서 상기 소자 관통홀들(123)에 제공되는 수동 소자들(223; 도 8e 참조)의 높이에 따라 다르게 형성될 수 있다.
일 실시예에 따르면, 상기 소자 관통홀들(123)은 상기 하부 패키지 기판(101)의 상부면이 노출되지 않게 형성될 수 있다. 이에 따라, 상기 소자 관통홀들(123)의 바닥면은 상기 하부 패키지 기판(101)의 상부면보다 위에 위치할 수 있다.
다른 실시예들에 따르면, 도 3 및 도 5를 참조하면, 상기 소자 관통홀들(123)은 상기 하부 패키지 기판(101)의 상부면이 노출되도록 형성될 수 있다. 이에 따라, 상기 도전 연결 관통홀들(121)과 상기 소자 관통홀들(123)은 동일한 높이를 갖도록 형성될 수 있다. 아울러, 상기 소자 관통홀들(123)에 의해 상기 하부 패키지 기판(101)의 상부면의 일부분이 노출될 수 있다.
공정의 불균일에 의하여 하나의 반도체 패키지 내에 상기 소자 관통홀들(123)이 상기 하부 반도체 칩(115)의 상부면을 노출되거나 또는 노출되지 않게 형성될 수 있다.
상기 소자 관통홀들(123)은 상기 하부 반도체 칩(115)과 상기 하부 반도체 칩(115)과 인접하게 형성된 상기 하부 도전 연결부들(109) 사이에 형성될 수 있다. 상기 소자 관통홀들(123)은 상기 하부 반도체 칩(115)의 양 측에 배치되게 형성될 수 있다. 이와 달리, 도 7를 참조하면, 상기 하부 반도체 칩(115)의 일 측에 복수 개의 상기 소자 관통홀들(123)이 형성될 수 있다.
상기 도전 연결 관통홀들(121)을 형성하는 상기 레이저 드릴링 공정 시, 상기 소자 관통홀들(123)을 형성하여 후속 공정에서 상부 패키지 기판(201; 도 8e 참조)의 하부면에 부착된 수동 소자들(223; 도 8e 참조)을 상기 소자 관통홀들(123)에 제공할 수 있다. 따라서, 반도체 패키지의 높이를 최소화할 수 있다.
도 8e 및 도 2를 참조하면, 상기 하부 패키지(100) 상에 상부 패키지(200)를 적층한다. 상기 상부 패키지(200)는 상부 패키지 기판(201), 상기 상부 패키지 기판(201) 상에 배치된 제 1 상부 반도체 칩(211) 및 제 2 상부 반도체 칩(213), 상기 상부 패키지 기판(201) 상에 상기 제 1 및 제 2 상부 반도체 칩들(211, 213)을 덮는 상부 몰딩막(219), 상기 상부 패키지 기판(201) 하부면에 부착된 상부 도전 연결부들(221), 및 수동 소자들(223)을 포함할 수 있다.
상기 상부 도전 연결부들(221)은 상기 도전 연결 관통홀들(121)에 제공되고, 상기 수동 소자들(223)은 상기 소자 관통홀들(123)에 제공된다. 상기 하부 패키지(100) 상에 상기 상부 패키지(200)가 적층될 때, 상기 하부 반도체 칩(115)의 상부면과 상기 하부 패키지 기판(101)의 하부면 사이는 이격 공간을 가질 수 있다.
상기 하부 도전 연결부들(109)과 상기 상부 도전 연결부들(221)을 전기적으로 결합시킨다. 상세하게, 상기 도전 연결 관통홀들(121)에 상부 도전 연결부들(221)을 상기 하부 도전 연결부들(109)과 마주보게 부착시키고, 상기 하부 및 상부 도전 연결부들(109, 221)에 리플로우 공정을 진행하여 용융시킬 수 있다. 따라서, 상기 도전 연결 관통홀들(121)에 도전 연결부들(227)이 형성될 수 있다. 따라서, 상기 하부 패키지(100) 및 상기 하부 패키지(100) 상에 적층된 상부 패키지(200)를 포함하는 반도체 패키지가 형성될 수 있다.
도 9는 본 발명의 실시예들에 따른 반도체 패키지들을 포함하는 전자 장치의 예를 보여주는 블럭도이다. 도 10은 본 발명의 실시예들에 따른 반도체 패키지들을 포함하는 메모리 시스템의 예를 보여주는 블럭도이다.
도 9를 참조하면, 전자 시스템(1000)은 제어기(1100), 입출력 장치(1200) 및 기억 장치(1300)를 포함할 수 있다. 상기 제어기(1100), 입출력 장치(1200) 및 기억 장치(1300)는 버스(1500, bus)를 통하여 결합될 수 있다. 상기 버스(1500)는 데이터들이 이동하는 통로라 할 수 있다. 예컨대, 상기 제어기(1100)는 적어도 하나의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러, 그리고 이들과 동일한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 상기 제어기(1100) 및 기억 장치(1300)는 본 발명의 실시예들에 따른 반도체 패키지들을 포함할 수 있다. 상기 입출력 장치(1200)는 키패드, 키보드 및 표시 장치(display device) 등에서 선택된 적어도 하나를 포함할 수 있다. 상기 기억 장치(1300)는 데이터를 저장하는 장치이다. 상기 기억 장치(1300)는 데이터 및/또는 상기 제어기(1100)에 의해 실행되는 명령어 등을 저장할 수 있다. 상기 기억 장치(1300)는 휘발성 기억 소자 및/또는 비휘발성 기억 소자를 포함할 수 있다. 또는, 상기 기억 장치(1300)는 플래시 메모리로 형성될 수 있다. 예를 들면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 기술이 적용된 플래시 메모리가 장착될 수 있다. 이러한 플래시 메모리는 반도체 디스크 장치(SSD)로 구성될 수 있다. 이 경우 전자 시스템(1000)은 대용량의 데이터를 상기 플래시 메모리 시스템에 안정적으로 저장할 수 있다. 상기 전자 시스템(1000)은 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하기 위한 인터페이스(1400)를 더 포함할 수 있다. 상기 인터페이스(1400)는 유무선 형태일 수 있다. 예컨대, 상기 인터페이스(1400)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 그리고, 도시되지 않았지만, 상기 전자 시스템(1000)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor:CIS), 그리고 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
상기 전자 시스템(1000)은 모바일 시스템, 개인용 컴퓨터, 산업용 컴퓨터 또는 다양한 기능을 수행하는 로직 시스템 등으로 구현될 수 있다. 예컨대, 상기 모바일 시스템은 개인 휴대용 정보 단말기(PDA; Personal Digital Assistant), 휴대용 컴퓨터, 웹 타블렛(web tablet), 모바일폰(mobile phone), 무선폰(wireless phone), 랩톱(laptop) 컴퓨터, 메모리 카드, 디지털 뮤직 시스템(digital music system) 그리고 정보 전송/수신 시스템 중 어느 하나일 수 있다. 상기 전자 시스템(1000)이 무선 통신을 수행할 수 있는 장비인 경우에, 상기 전자 시스템(1000)은 CDMA, GSM, NADC, E-TDMA, WCDAM, CDMA1000과 같은 3세대 통신 시스템 같은 통신 인터페이스 프로토콜에서 사용될 수 있다.
도 10을 참조하면, 메모리 카드(1600)는 비휘발성 기억 소자(1610) 및 메모리 제어기(1620)를 포함할 수 있다. 상기 비휘발성 기억 장치(1610) 및 상기 메모리 제어기(1620)는 데이터를 저장하거나 저장된 데이터를 판독할 수 있다. 상기 비휘발성 기억 장치(1610)는 본 발명의 실시예들에 따른 반도체 패키지(1100)를 포함할 수 있다. 상기 메모리 제어기(1620)는 호스트(1630)의 판독/쓰기 요청에 응답하여 저장된 데이터를 독출하거나, 데이터를 저장하도록 상기 비휘발성 기억 장치(1610)를 제어할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 하부 패키지
101: 하부 패키지 기판
115: 하부 반도체 칩
121: 도전 연결 관통홀들
123: 소자 관통홀들
200: 상부 패키지
201: 상부 패키지 기판
211: 제1 상부 반도체 칩
213: 제 2 상부 반도체 칩
223: 수동 소자들
227: 도전 연결부들

Claims (10)

  1. 하부 패키지 기판을 준비하는 것;
    상기 하부 패키지 기판 상에 하부 반도체 칩을 적층하는 것;
    상기 하부 패키지 기판 상에 하부 몰딩막을 형성하는 것;
    상기 하부 몰딩막에 레이저 드릴링 공정을 실시하여 도전 연결 관통홀 및 소자 관통홀을 형성하는 것; 및
    하부면에 수동 소자가 부착된 상부 패키지 기판을 준비하는 것; 및
    상기 하부 패키지 기판 상에 상기 상부 패키지 기판을 적층하되, 상기 수동 소자는 상기 소자 관통홀 내에 제공되는 것을 포함하는 반도체 패키지의 제조 방법.
  2. 제 1 항에 있어서,
    상기 소자 관통홀은 상기 하부 반도체 칩과 상기 도전 연결 관통홀 사이에 형성되는 반도체 패키지의 제조 방법.
  3. 제 2 항에 있어서,
    상기 소자 관통홀은 복수 개로, 상기 하부 반도체 칩의 양측에 배치되게 형성되는 반도체 패키지의 제조 방법.
  4. 제 2 항에 있어서,
    상기 소자 관통홀은 상기 하부 반도체 칩의 일측에 배치되게 형성되는 반도체 패키지의 제조 방법.
  5. 하부 패키지 기판, 상기 하부 패키지 기판 상에 적층된 하부 반도체 칩, 및 상기 하부 패키지 기판 상의 상기 하부 반도체 칩을 덮고, 소자 관통홀을 갖는 하부 몰딩막을 포함하는 하부 패키지;
    상기 하부 패키지 상에 적층되고, 상부 패키지 기판, 상기 상부 패키지 기판 상에 적층된 상부 반도체 칩, 및 상기 상부 패키지 기판의 하부면에 부착된 수동 소자를 포함하는 상부 패키지를 포함하되,
    상기 수동 소자는 상기 소자 관통홀에 삽입되는 반도체 패키지.
  6. 제 5 항에 있어서,
    상기 하부 몰딩막은 상기 하부 패키지 기판과 상기 상부 패키지 기판을 전기적으로 연결하는 도전 연결부가 삽입된 도전 연결 관통홀을 더 포함하되,
    상기 소자 관통홀은 상기 하부 반도체 칩과 상기 도전 연결 관통홀 사이에 배치되는 반도체 패키지.
  7. 제 6 항에 있어서,
    상기 소자 관통홀은 복수 개로, 상기 하부 반도체 칩의 양 측에 배치되는 반도체 패키지.
  8. 제 6 항에 있어서,
    상기 소자 관통홀은 상기 하부 반도체 칩의 일측에 배치되되,
    상기 하부 반도체 칩의 일측과 상기 하부 반도체 칩의 일측과 인접하는 상기 도전 연결부 사이의 거리는 상기 하부 반도체 칩의 타측과 상기 상부 반도체 칩의 타측과 인접하는 상기 도전 연결부 사이의 거리보다 큰 반도체 패키지.
  9. 제 5 항에 있어서,
    상기 소자 관통홀의 바닥면은 상기 하부 패키지 기판의 상부면보다 위에 위치하는 반도체 패키지.
  10. 제 9 항에 있어서,
    상기 상부 패키지 기판의 하부면에 제공된 제 1 소자 배선 및 제 2 소자 배선을 더 포함하되,
    상기 수동 소자의 일면에 상기 제 1 소자 배선 및 상기 제 2 소자 배선과 전기적으로 접촉되는 반도체 패키지.
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