KR101685501B1 - 패키지 온 패키지 - Google Patents

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KR101685501B1
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조병연
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Abstract

패키지 온 패키지 구조가 제공된다. 본 발명의 일 실시예에 따른 패키지 온 패키지는, 제1 패키지 상부에 제2 패키지가 적층되는 패키지 온 패키지 구조로서, 상기 제2 패키지는, 제2 반도체 칩; 상기 제2 반도체 칩이 부착되는 상면과 상면 반대편에 위치하면서 상기 제1 패키지와 마주보는 하면을 갖고, 상기 제1 패키지의 제1 기판보다 평면 면적이 더 큰 제2 기판; 및 상기 제2 기판의 하면 중에서 상기 제1 패키지와 마주보는 영역을 제외한 나머지 영역에 부착되는 디커플링 캐패시터를 포함한다.

Description

패키지 온 패키지{Package On Package}
본 발명은 반도체 패키지에 관한 것으로, 보다 상세하게는 하나 이상의 반도체 패키지가 수직으로 적층되어 만들어지는 패키지 온 패키지(POP: Package On Package)에 관한 것이다.
반도체 패키지는 다기능화, 고용량화 및 소형화 요구를 만족시키는 방향으로 개발되고 있다. 이를 위하여 여러 개의 반도체 패키지를 하나의 반도체 패키지 안으로 통합하여 반도체 패키지의 크기를 획기적으로 감소시키면서도 고용량화 및 다기능 수행이 가능한 SIP(System In Package)가 제안되었다.
SIP는 크게 두 가지 측면에서 진행되고 있다. 하나는 한 개의 반도체 패키지 내부에 여러 개의 반도체 칩을 적층하는 방식으로 형성되는 MCP(Multi-Chip Package)이고, 다른 하나는 개별적으로 조립되고 전기적 검사가 완료된 반도체 패키지들을 수직 방향으로 적층하는 방식으로 형성되는 POP이다.
한편, 반도체 칩에서는 외부 전원으로부터 공급되는 소정 전압이 사용된다. 최근 반도체 칩의 고속 동작이 요구되면서 이와 같이 반도체 칩으로 공급되는 전압이 흔들리거나 강하하는 현상이 발생하고 있어, 이를 방지하고자 디커플링 캐패시터를 사용하는 기술이 제안되었다. 디커플링 캐패시터는 반도체 칩의 내부에 구비되거나, 반도체 패키지에 구비되거나, 또는, 반도체 패키지가 접속되는 마더 보드에 구비될 수 있으나, 디커플링 캐패시터의 사용 목적에 따르면 반도체 칩에 근접한 것이 바람직하므로 보통 반도체 칩의 내부에 구비된다.
그런데, 디커플링 캐패시터의 용량이 작아지면 전압이 흔들리거나 강하하는 현상을 효과적으로 방지할 수 없으므로, 디커플링 캐패시터의 용량은 일정 크기 이상으로 유지되어야 한다. 디커플링 캐패시터의 용량을 크게 하려면 디커플링 캐패시터의 사이즈 또한 커져야 하므로, 디커플링 캐패시터의 용량이 일정 크기 이상으로 유지되기 위해서는 디커플링 캐패시터의 사이즈도 일정 크기 이상으로 유지되어야 한다. 따라서, 반도체 칩의 내부에 디커플링 캐패시터가 구비되는 경우에는 반도체 칩의 크기가 커지기 때문에, 디커플링 캐패시터의 사이즈를 증가시키는 것에 제한이 있다.
대안적으로 디커플링 캐패시터가 반도체 패키지에 구비되는 경우를 고려할 수 있다. 그러나, 전술한 패키지 온 패키지 구조에서는 디커플링 캐패시터의 사이즈가 커지는 경우 패키지의 적층이 불가능해지는 문제가 있기 때문에, 여전히 디커플링 캐패시터의 사이즈를 증가시키는 것에 제한이 있다.
본 발명이 이루고자 하는 기술적 과제는, 반도체 패키지에 구비되는 디커플링 캐패시터의 사이즈를 충분히 증가시킬 수 있는 패키지 온 패키지 구조를 제공하는 것이다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 패키지 온 패키지는, 제1 패키지 상부에 제2 패키지가 적층되는 패키지 온 패키지 구조로서, 상기 제2 패키지는, 제2 반도체 칩; 상기 제2 반도체 칩이 부착되는 상면과 상면 반대편에 위치하면서 상기 제1 패키지와 마주보는 하면을 갖고, 상기 제1 패키지의 제1 기판보다 평면 면적이 더 큰 제2 기판; 및 상기 제2 기판의 하면 중에서 상기 제1 패키지와 마주보는 영역을 제외한 나머지 영역에 부착되는 디커플링 캐패시터를 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 제1 실시예에 따른 하부 패키지를 나타내는 단면도이다.
도 2는 본 발명의 제1 실시예에 따른 상부 패키지를 나타내는 단면도이다.
도 3은 도 1의 하부 패키지와 도 2의 상부 패키지가 적층된 패키지 온 패키지 구조를 나타내는 단면도이다.
도 4는 도 2의 상부 패키지의 하면을 도시한 평면도이다.
도 5는 본 발명의 제2 실시예에 따른 패키지 온 패키지 구조를 나타내는 단면도이다.
도 6은 본 발명의 제3 실시예에 따른 패키지 온 패키지 구조를 나타내는 단면도이다.
도 7은 본 발명의 제4 실시예에 따른 패키지 온 패키지 구조를 나타내는 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하, 도 1 내지 도 4를 참조하여 본 발명의 제1 실시예에 따른 패키지 온 패키지 구조를 설명하기로 한다. 도 1은 본 발명의 제1 실시예에 따른 하부 패키지를 나타내는 단면도이고, 도 2는 본 발명의 제1 실시예에 따른 상부 패키지를 나타내는 단면도이고, 도 3은 도 1의 하부 패키지와 도 2의 상부 패키지가 적층된 패키지 온 패키지 구조를 나타내는 단면도이고, 도 4는 도 2의 상부 패키지의 하면을 도시한 평면도이다.
도 1을 참조하면, 본 발명의 제1 실시예에 따른 하부 패키지(100)는 기판(110), 반도체 칩(120), 봉지제(130) 및 범프(140)를 포함한다.
기판(110)은 서로 반대편에 배치되는 상면(112)과 하면(114)을 가지며, 예를 들어, 인쇄회로기판일 수 있다. 기판(110)의 상면(112)에는 반도체 칩(120)이 부착되는 중앙 영역과, 이 중앙 영역의 바깥에 배치되어 후술하는 상부 패키지(200)와의 연결 영역으로 사용되는 주변 영역이 정의된다.
이러한 기판(110)의 상면(112) 및 하면(114)에는 복수개의 연결 패드(118)가 배치된다. 특히, 기판(110)의 상면(112)에 정의된 주변 영역에 배치된 복수개의 연결 패드(118)는 하부 패키지(100)와 후술하는 상부 패키지(200)를 상호 연결시키기 위한 것으로서, 상부 패키지(200)의 범프(240)와 각각 대응되도록 배치된다(도 3 참조).
반도체 칩(120)은 소정 접착 수단(미도시됨) 예컨대, 액상의 에폭시나 접착 테이프에 의하여 기판(110)의 상면(112)의 중앙 영역에 부착되고, 와이어(124)는 와이어 본딩 방법에 의하여 기판(110)의 상면(112)에 배치된 패드(미도시됨)와 반도체 칩(120)을 전기적으로 연결하도록 형성된다. 본 실시예에서는 하나의 반도체 칩(120)이 하부 패키지(100)에 포함되는 경우를 도시하였으나, 본 발명이 이에 한정되는 것은 아니며, 하부 패키지(100)는 반도체 칩(120)과 수직으로 적층되는 하나 이상의 반도체 칩(미도시됨)을 더 포함할 수도 있다.
봉지제(encapsulant material)(130)는 기판(110)의 상면(112) 상에 반도체 칩(120)과 와이어(124)를 덮도록 형성되어 반도체 칩(120)과 와이어(124)를 밀봉한다. 구체적으로는, 봉지제(130)는 반도체 칩(120)과 와이어(124)를 덮으면서, 기판(110)의 상면(112)에 정의된 중앙 영역의 전체 또는 일부 상에 형성되고 기판(110)의 상면(112)에 정의된 주변 영역 상에는 형성되지 않아 기판(110) 상면(112)의 주변영역에 배치된 연결 패드(118)가 노출되게 한다. 봉지제(130)는 에폭시 몰드 컴파운드(EMC: Epoxy Mold Compound)와 같은 열경화성 수지로 이루어질 수 있다.
복수개의 범프(140)는 기판(110)의 하면(114) 특히, 기판(110)의 하면(114)에 배치된 복수개의 연결 패드(118)에 각각 부착되고, 반도체 칩(120)에 전기적으로 연결된다. 이러한 범프(140)은 하부 패키지(100)의 아래에 배치되는 마더 보드(미도시됨)나 또는 다른 반도체 패키지(미도시됨)에 전기적으로 연결될 수 있다. 본 실시예의 범프(140) 외에도 여러가지 도전체들이 이 범프(140)을 대신하여 동일한 목적으로 사용될 수 있다.
도 2를 참조하면, 본 발명의 제1 실시예에 따른 상부 패키지(200)는 하부 패키지(100)의 구조와 유사하게 기판(210), 반도체 칩(222,226), 봉지제(230), 범프(240)를 포함하되, 특히 디커플링 캐패시터(250)를 더 포함한다.
기판(210)은 하부 패키지(100)의 기판(110)에 비하여 평면 면적이 더 큰 값을 갖는다. 이 기판(210)은 서로 반대편에 배치되는 상면(212)과 하면(214)을 가지며, 예를 들어, 인쇄회로기판일 수 있다. 기판(210)의 하면(214)에는 하부 패키지(100)의 기판(110) 상면(112)에 정의된 중앙 영역 및 주변 영역과 각각 대응하는 중앙 영역 및 주변 영역이 정의된다. 그에 따라, 기판(210)의 하면(214)에 정의된 중앙 영역 아래에는 하부 패키지(100)의 반도체 칩(120)이 위치하게 되며, 기판(210)의 하면(214)에 정의된 주변 영역은 하부 패키지(100)와의 연결 영역으로 사용된다. 여기서, 기판(210)은 하부 패키지(100)의 기판(110)에 비하여 평면 면적이 더 큰 값을 가지므로, 기판(210)의 하면(214)에는 중앙 영역 및 주변 영역 외에 나머지 영역이 존재하게 된다. 이 나머지 영역은 주변 영역의 바깥에 배치되므로 이하, 최외각 영역이라 한다. 즉, 기판(210)의 하면에는 중앙 영역, 주변 영역 및 최외각 영역이 정의된다. 기판(210)의 하면에 정의된 최외각 영역에는 디커플링 캐패시터(250)가 배치되며, 이에 대하여는 이하에서 더욱 상세히 설명하기로 한다.
이러한 기판(210)의 하면(214)에 정의된 주변 영역에는 복수개의 연결 패드(218)가 배치된다. 연결 패드(218)는 하부 패키지(100)와의 연결을 위하여 하부 패키지(100)의 기판(110) 상면(112)에 배치된 연결 패드(118)와 각각 대응되도록 배치된다.
또한, 기판(210)의 하면(214)에 정의된 최외각 영역에는 디커플링 캐패시터(250)와 직접 연결되는 전극 패드(219)가 배치된다. 전극 패드(219)에 대하여는 이하에서 더욱 상세히 설명하기로 한다.
기판(210)의 상면(212) 상에는 수직으로 적층된 하부 반도체 칩(222) 및 상부 반도체 칩(226)이 배치된다. 구체적으로, 하부 반도체 칩(222)은 소정 접착 수단에 의하여 기판(210)의 상면(212)에 부착되고, 와이어(224)에 의하여 기판(210)의 상면(212)에 배치된 패드(미도시됨)와 전기적으로 연결된다. 상부 반도체 칩(226)은 소정 접착 수단에 의하여 하부 반도체 칩(222)의 상면에 부착되고, 와이어(228)에 의하여 기판(210)의 상면(212)에 배치된 패드(미도시됨)와 전기적으로 연결된다. 본 실시예에서는 두개의 반도체 칩(222, 226)이 상부 패키지(200)에 포함되는 경우를 도시하였으나, 본 발명이 이에 한정되는 것은 아니며, 상부 패키지(200)는 하나의 반도체 칩 또는 수직으로 적층되는 세개 이상의 반도체 칩을 포함할 수도 있다.
여기서, 상부 패키지(200)의 기판(210)은 하부 패키지(100)의 기판(110)에 비하여 평면 면적이 더 크기 때문에, 상부 패키지(200)의 두께를 하부 패키지(100)의 두께보다 증가시킬 수도 있다. 그에 따라, 상부 패키지(200)에 포함되는 반도체 칩의 적층 개수는 하부 패키지(100)에 포함되는 반도체 칩의 적층 개수보다 많을 수 있다.
봉지제(230)는 기판(210)의 상면(212) 상에 반도체 칩(222, 226)과 와이어(224, 228)를 덮도록 형성되어 반도체 칩(222, 226)과 와이어(224, 228)를 밀봉한다. 본 실시예에서는 봉지제(230)가 기판(210)의 상면(212) 전체 상부에 형성된 경우를 도시하고 있으나, 본 발명이 이에 한정되는 것은 아니며, 봉지제(230)가 반도체 칩(222, 226)과 와이어(224, 228)를 덮으면서 기판(210)의 상면(212) 일부 상부에 형성될 수도 있다.
복수개의 범프(240)는 기판(210)의 하면(214)의 주변 영역에 배치된 복수개의 연결 패드(218)에 각각 부착되고, 반도체 칩(222, 226)에 전기적으로 연결된다. 본 실시예의 범프(240) 외에도 여러가지 도전체들이 이 범프(240)을 대신하여 동일한 목적으로 사용될 수 있다.
디커플링 캐패시터(250)는 기판(210)의 하면(214)의 최외각 영역에 배치된 전극 패드(219)와 직접 연결된다. 구체적으로는, 디커플링 캐패시터(250)는 제1 및 제2 전극(252a, 252b)과 그 사이에 개재되는 절연체(254)로 이루어진다. 전극 패드(219)는 서로 다른 전압이 인가되는 제1 전극 패드(219a) 및 제2 전극 패드(219b)를 포함하며, 디커플링 캐패시터(250)의 제1 및 제2 전극(252a, 252b)은 이러한 제1 및 제2 전극 패드(219a, 219b)에 각각 연결될 수 있다.
도 3을 참조하면, 도 1의 하부 패키지(100) 상에 도 2의 상부 패키지(200)가 적층된 패키지 온 패키지 구조가 형성된다.
전술한 바와 같이, 하부 패키지(100)의 기판(110)의 상면(112)에 배치된 복수개의 연결 패드(118)와, 상부 패키지(200)의 기판(210)의 하면(214)에 배치된 복수개의 연결 패드(218) 및 이 연결 패드(218)에 각각 부착되는 복수개의 범프(240)는 서로 대응되도록 배치되어 있으므로, 상부 패키지(200)의 복수개의 범프(240)가 각각 대응되는 하부 패키지(100)의 연결 패드(118)에 직접 연결됨으로써, 본 도면의 패키지 온 패키지 구조가 형성될 수 있다.
여기서, 상부 패키지(200)의 기판(210)의 하면(214)에 정의된 중앙 영역 및 주변 영역의 아래에는 하부 패키지(100)가 존재하는 반면, 상부 패키지(200)의 기판(210) 하면(214)에 정의된 최외각 영역의 아래에는 하부 패키지(100)가 존재하지 않으므로 공간이 제공된다. 이는 전술한 바와 같이, 상부 패키지(200)의 기판(210)이 하부 패키지(100)의 기판(110)에 비하여 더 큰 평면 면적을 갖기 때문이다. 따라서, 기판(210)의 하면(214)의 최외각 영역에 배치되는 디커플링 캐패시터(250)의 사이즈, 특히 두께(도면부호 t 참조)를 충분히 증가시킬 수 있어 디커플링 캐패시터(250)의 용량을 증가시킬 수 있다.
이러한 디커플링 캐패시터(250)는 상부 패키지(200)의 기판(210) 내의 배선 패턴(미도시됨) 예컨대, 인쇄 회로 패턴을 통하여 상부 패키지(200)의 반도체 칩(222, 226)에 전기적으로 연결될 수 있다. 또는, 디커플링 캐패시터(250)는 상부 패키지(200)의 기판(210) 내의 배선 패턴(미도시됨), 연결 패드(218), 범프(240), 하부 패키지(100)의 상면(112)의 연결 패드(118), 및 기판(110) 내의 배선 패턴(미도시됨)을 통하여 하부 패키지(100)의 반도체 칩(120)에 전기적으로 연결될 수도 있다.
도 4를 참조하면, 본 실시예에서는 상부 패키지(200)의 기판(210) 하면(214)의 최외각 영역에 4개의 디커플링 캐패시터(250)가 배치됨을 알 수 있다. 특히, 기판(210)이 사각형 형상을 갖는 경우, 기판(210)의 네 변에 4개의 디커플링 캐패시터(250)가 각각 하나씩 배치되는 것이 도시되어 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 기판(210)의 형상, 디커플링 캐패시터(250)의 개수 및 위치는 다양하게 변형될 수 있다.
이하, 도 5를 참조하여 본 발명의 제2 실시예에 따른 패키지 온 패키지 구조를 설명하기로 한다. 도 5는 본 발명의 제2 실시예에 따른 패키지 온 패키지 구조를 나타내는 단면도로서, 하부 패키지의 구성을 제외하고는 본 발명의 제1 실시예에 따른 패키지 온 패키지 구조와 실질적으로 동일하다. 따라서, 본 실시예의 설명에서 제1 실시예에서 설명한 것과 동일한 부분에 대하여는 그 설명을 생략하기로 한다. 아래의 도면에서 도 1 내지 도 4와 동일한 도면 부호는 동일한 구성요소를 나타내는 것이다.
도 5를 참조하면, 본 발명의 제2 실시예에 따른 하부 패키지(300) 상에 전술한 상부 패키지(200)가 적층된 패키지 온 패키지 구조가 형성되어 있다.
본 실시예의 하부 패키지(300)는 상면(112)과 하면(114)을 갖는 기판(110)과, 기판(110)의 상면(112) 및 하면(114)에 배치되는 복수개의 연결 패드(118)와, 기판(110) 하면(114)의 연결 패드(118)에 각각 부착되는 범프(140)를 포함함은 제1 실시예에서 설명한 것과 동일하다. 이에 더하여, 하부 패키지(300)는 반도체 칩(320)과 봉지제(330)를 포함한다.
여기서, 반도체 칩(320)에는 복수개의 칩 범프(322)가 형성되어 있다. 이들 칩 범프(322)는 예를 들어, 반도체 칩(320)의 I/O 패드(미도시됨)에 형성될 수 있다. 칩 범프(322)가 형성된 반도체 칩(320)은 기판(110) 상면(112)에 부착되어, 기판(110)과 전기적으로 연결된다.
봉지제(330)는 반도체 칩(320)과 기판(110) 사이의 공간을 매립하도록 형성되어, 칩 범프(320)를 보호하고 반도체 칩(320)과 기판(110) 사이의 접착력을 증가시킨다.
이하, 도 6을 참조하여 본 발명의 제3 실시예에 따른 패키지 온 패키지 구조를 설명하기로 한다. 도 6은 본 발명의 제3 실시예에 따른 패키지 온 패키지 구조를 나타내는 단면도이다. 본 실시예의 설명에서 제1 실시예에서 설명한 것과 동일한 부분에 대하여는 그 설명을 생략하기로 한다. 아래의 도면에서 도 1 내지 도 4와 동일한 도면 부호는 동일한 구성요소를 나타내는 것이다.
도 6을 참조하면, 본 발명의 제3 실시예에 따른 하부 패키지(400)는 상면(112)과 하면(114)을 갖는 기판(110)과, 기판(110)의 상면(112) 및 하면(114)에 배치되는 복수개의 연결 패드(118)와, 상기 기판(110)의 상면(112)에 부착되고 와이어(124)에 의하여 기판(110)과 전기적으로 연결되는 반도체 칩(120)과, 기판(110) 하면(114)의 연결 패드(118)에 각각 부착되는 범프(140)를 포함함은 제1 실시예에서 설명한 것과 동일하다. 이에 더하여 하부 패키지(400)는 봉지제(430)와 봉지제(430)를 관통하는 전기적 연결부재(450)를 더 포함한다.
봉지제(430)는 기판(110)의 상면(112) 상에 반도체 칩(120)과 와이어(124)를 덮도록 형성되어 반도체 칩(120)과 와이어(124)를 밀봉한다. 구체적으로는, 봉지제(430)는 반도체 칩(120)과 와이어(124)를 덮으면서, 전기적 연결 부재(450)가 형성된 영역을 제외하고는 기판(110)의 상면(112)의 전체 영역 상에 형성된다.
전기적 연결 부재(450)는 봉지제(430) 내부에서 봉지제(430)를 관통하도록 배치된다. 그에 따라 전기적 연결 부재(450)의 하단이 기판(110)의 상면(112)의 연결 패드(118)에 각각 접속하도록 배치되며, 상단이 후술하는 상부 패키지(200)의 하면(214)에 배치된 연결 패드(218)에 각각 접속할 수 있도록 배치된다. 이러한 전기적 연결 부재(450)는 다양한 도전 물질로 이루어질 수 있다.
상기 봉지제(430)와 이를 관통하는 전기적 연결 부재(450)는, 기판(110) 상면(112)을 덮는 봉지제(430)를 형성하고 이 봉지제(430)에 연결 패드(118)를 노출시키는 콘택홀(미도시됨)을 형성한 후 콘택홀 내에 도전 물질을 매립하는 방식으로 형성될 수 있다. 또는, 상기 봉지제(430)와 이를 관통하는 전기적 연결 부재(450)는, 연결 패드(118) 상에 전기적 연결 부재(450)를 형성하고, 기판(110)의 전체 구조 상부에 봉지제(430)를 형성한 후, 전기적 연결 부재(450)의 상단이 노출되도록 평탄화 공정 등을 수행하는 방식으로 형성될 수 있다.
본 발명의 제3 실시예에 따른 상부 패키지(500)는, 범프(240)를 구비하고 있지 않는 것을 제외하고는 제1 실시예에서 설명한 상부 패키지(200)와 실질적으로 동일하다. 상부 패키지(500)는 범프(240)에 의하지 않고 연결 패드(218)가 하부 패키지(400)의 전기적 연결 부재(450) 상단에 직접 접속되며, 그에 따라 하부 패키지(400) 상부에 상부 패키지(500)가 적층될 수 있다.
이하, 도 7을 참조하여 본 발명의 제4 실시예에 따른 패키지 온 패키지 구조를 설명하기로 한다. 도 7은 본 발명의 제4 실시예에 따른 패키지 온 패키지 구조를 나타내는 단면도이다. 본 실시예의 설명에서 제1 내지 제3 실시예에서 설명한 것과 동일한 부분에 대하여는 그 설명을 생략하기로 한다. 아래의 도면에서 도 1 내지 도 6과 동일한 도면 부호는 동일한 구성요소를 나타내는 것이다.
도 7을 참조하면, 본 발명의 제4 실시예에 따른 하부 패키지(600) 상에 전술한 상부 패키지(500)가 적층된 패키지 온 패키지 구조가 형성되어 있다.
본 실시예의 하부 패키지(600)는 상면(112)과 하면(114)을 갖는 기판(110)과, 기판(110)의 상면(112) 및 하면(114)에 배치되는 복수개의 연결 패드(118)와, 기판(110) 하면(114)의 연결 패드(118)에 각각 부착되는 범프(140)를 포함함은 제1 실시예에서 설명한 것과 동일하다.
이에 더하여, 복수개의 칩 범프(322)가 형성된 반도체 칩(320)은 기판(110) 상면(112)에 부착되어, 기판(110)과 전기적으로 연결됨은 제2 실시예에서 설명한 것과 유사하다.
봉지제(430)는 기판(110)의 상면(112) 상에 반도체 칩(320)을 덮으면서 반도체 칩(320)과 기판(110) 사이의 공간을 매립하도록 형성된다. 구체적으로는, 봉지제(430)는 반도체 칩(320)을 덮으면서, 전기적 연결 부재(450)가 형성된 영역을 제외하고는 기판(110)의 상면(112)의 전체 영역 상에 형성됨은 제3 실시예에서 설명한 것과 유사하다.
전기적 연결 부재(450)는 봉지제(430) 내부에서 봉지제(430)를 관통하여 하단이 기판(110)의 상면(112)의 연결 패드(118)에 각각 접속하도록 배치되며, 상단이 후술하는 상부 패키지(200)의 하면(214)에 배치된 연결 패드(218)에 각각 접속할 수 있도록 배치된다. 이러한 전기적 연결 부재(450)는 다양한 도전 물질로 이루어질 수 있다.
전술한 제1 실시예 내지 제4 실시예의 구조에 의하면, 상부 패키지의 기판이 하부 패키지의 기판에 비하여 평면 면적이 더 크기 때문에, 상부 패키지의 하면에 디커플링 캐패시터가 형성되는 경우 디커플링 캐패시터의 사이즈 특히, 두께를 충분히 증가시킬 수 있다. 그에 따라, 디커플링 캐패시터의 용량을 증가시킬 수 있는 장점이 있어, 패키지 온 패키지 구조에 포함되는 반도체 칩으로 공급되는 전압이 흔들리거나 강하하는 현상을 방지할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 하부 반도체 패키지 110: 기판
120: 반도체 칩 130: 봉지제
140: 범프 200: 상부 반도체 패키지
210: 기판 222, 226: 반도체 칩
230: 봉지제 240: 범프
250: 디커플링 캐패시터

Claims (10)

  1. 제1 패키지 상부에 제2 패키지가 적층되는 패키지 온 패키지 구조로서,
    상기 제2 패키지는,
    제2 반도체 칩;
    상기 제2 반도체 칩이 부착되는 상면과 상면 반대편에 위치하면서 상기 제1 패키지와 마주보는 하면을 갖고, 상기 제1 패키지의 제1 기판보다 평면 면적이 더 큰 제2 기판;
    상기 제2 기판의 하면 중에서 상기 제1 패키지와 마주보는 영역을 제외한 나머지 영역에 부착되는 디커플링 캐패시터; 및
    상기 제2 기판의 하면의 상기 나머지 영역에 배치되어 상기 디커플링 캐패시터와 직접 연결되는 전극 패드를 포함하는, 패키지 온 패키지.
  2. 삭제
  3. 제1 항에 있어서,
    상기 디커플링 캐패시터는, 서로 마주보는 제1 및 제2 전극과, 상기 제1 및 제2 전극 사이에 개재되는 절연체를 포함하고,
    상기 전극 패드는, 상기 제1 전극과 연결되는 제1 전극 패드 및 상기 제2 전극과 연결되는 제2 전극 패드를 포함하는 패키지 온 패키지.
  4. 제1 항에 있어서,
    상기 디커플링 캐패시터는, 상기 제2 반도체 칩에 전기적으로 연결되는 패키지 온 패키지.
  5. 제1 항에 있어서,
    상기 제1 패키지는,
    제1 반도체 칩; 및
    상기 제1 반도체 칩이 부착되는 상면과 상면 반대편에 위치하는 하면을 갖는 상기 제1 기판을 포함하는, 패키지 온 패키지.
  6. 제5 항에 있어서,
    상기 디커플링 캐패시터는, 상기 제2 반도체 칩 또는 상기 제1 반도체 칩에 전기적으로 연결되는 패키지 온 패키지.
  7. 제5 항에 있어서,
    상기 제1 반도체 칩 또는 상기 제2 반도체 칩은, 하나의 반도체 칩 또는 수직으로 적층된 두개 이상의 반도체 칩을 포함하고,
    상기 제2 반도체 칩에 포함되는 반도체 칩의 개수는 상기 제1 반도체 칩에 포함되는 반도체 칩의 개수보다 많은 패키지 온 패키지.
  8. 제1 항에 있어서,
    상기 제2 반도체 칩은, 소정 접착 수단에 의하여 상기 제2 기판의 상면에 부착되고 와이어 본딩에 의하여 상기 제2 기판과 전기적으로 연결되는 패키지 온 패키지.
  9. 제1 항에 있어서,
    상기 제2 반도체 칩은, 자신에게 형성된 복수개의 칩 범프를 포함하고 상기 칩 범프에 의하여 상기 제2 기판과 전기적으로 연결되는 패키지 온 패키지.
  10. 제5 항에 있어서,
    상기 제1 기판은, 상기 제1 반도체 칩이 배치되는 영역 바깥의 상기 제1 기판 상면에 배치되는 제1 연결 패드를 포함하고,
    상기 제2 기판은, 상기 제1 연결 패드와 각각 대응하면서 상기 제2 기판의 하면에 배치되는 제2 연결 패드를 포함하고,
    상기 제1 연결 패드와 상기 제2 연결 패드 사이에는 상기 제1 및 제2 연결 패드를 전기적으로 연결시키는 도전체가 배치되는 패키지 온 패키지.
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