KR20210030774A - Pop 형태의 반도체 패키지 - Google Patents

Pop 형태의 반도체 패키지 Download PDF

Info

Publication number
KR20210030774A
KR20210030774A KR1020190112368A KR20190112368A KR20210030774A KR 20210030774 A KR20210030774 A KR 20210030774A KR 1020190112368 A KR1020190112368 A KR 1020190112368A KR 20190112368 A KR20190112368 A KR 20190112368A KR 20210030774 A KR20210030774 A KR 20210030774A
Authority
KR
South Korea
Prior art keywords
package
semiconductor
semiconductor chip
alignment mark
substrate
Prior art date
Application number
KR1020190112368A
Other languages
English (en)
Inventor
이민호
유재욱
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020190112368A priority Critical patent/KR20210030774A/ko
Priority to US16/874,722 priority patent/US11610871B2/en
Priority to TW109130674A priority patent/TW202129893A/zh
Priority to CN202010942244.7A priority patent/CN112563254A/zh
Publication of KR20210030774A publication Critical patent/KR20210030774A/ko
Priority to US18/185,526 priority patent/US20230223387A1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/072—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C99/00—Subject matter not provided for in other groups of this subclass
    • B81C99/0055—Manufacturing logistics
    • B81C99/007—Marking
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67242—Apparatus for monitoring, sorting or marking
    • H01L21/67282—Marking devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/68—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for positioning, orientation or alignment
    • H01L21/681—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for positioning, orientation or alignment using optical controlling means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/12—Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/041—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L31/00
    • H01L25/043—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/074—Stacked arrangements of non-apertured devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/075—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00
    • H01L25/0756—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/162—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits the devices being mounted on two or more different substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/5442—Marks applied to semiconductor devices or parts comprising non digital, non alphanumeric information, e.g. symbols
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54426—Marks applied to semiconductor devices or parts for alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54433—Marks applied to semiconductor devices or parts containing identification or tracking information
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54473—Marks applied to semiconductor devices or parts for use after dicing
    • H01L2223/54486—Located on package parts, e.g. encapsulation, leads, package substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02123—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body inside the bonding area
    • H01L2224/0213—Alignment aids
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/0217—Alignment aids
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02233—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body not in direct contact with the bonding area
    • H01L2224/0224—Alignment aids
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H01L2224/251—Disposition
    • H01L2224/2518—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
    • H01L2224/757—Means for aligning
    • H01L2224/75753—Means for optical alignment, e.g. sensors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1035—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1041—Special adaptations for top connections of the lowermost container, e.g. redistribution layer, integral interposer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/107—Indirect electrical connections, e.g. via an interposer, a flexible substrate, using TAB
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Ceramic Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

본 발명의 POP(Package on Package) 형태의 반도체 패키지는 하부 반도체 칩이 매립된 하부 패키지 기판, 및 상기 하부 패키지 기판 및 상기 하부 반도체 칩 상에 위치한 상부 재배선 구조체를 포함함과 아울러 제1 크기를 갖는 하부 패키지; 상기 하부 패키지의 상기 상부 재배선 구조체 상에 탑재되어 상기 하부 패키지와 전기적으로 연결된 상부 패키지 기판, 상기 상부 패키지 기판에 위치한 상부 반도체 칩을 포함하고, 상기 제1 크기보다 작은 제2 크기를 갖는 상부 패키지; 및 상기 하부 패키지 상의 상기 상부 패키지의 외각 경계부의 아래 및 근방에 위치하고 상기 상부 패키지를 인식할 수 있는 얼라인 마크를 포함한다.

Description

POP 형태의 반도체 패키지{Package on package(POP) type semiconductor package}
본 발명의 기술적 사상은 반도체 패키지에 관한 것으로, 보다 상세하게는 POP(Package on Package) 형태의 반도체 패키지에 관한 것이다.
전자 산업의 비약적인 발전 및 사용자의 요구에 따라 전자기기는 더욱 더 소형화 및 경량화 되고 있으며 이에 따라 전자기기의 핵심 부품인 반도체 칩의 고집적화가 요구되고 있다. 또한, 모바일용 제품들이 발전함에 따라서 소형화 및 다기능화를 함께 요구되고 있다. 이에 따라, 하나의 하부 패키지 위에 다른 기능을 갖는 상부 패키지를 적층하는 POP(Package on Package) 형태의 반도체 패키지가 제안되었다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 하부 패키지와 상부 패키지간의 미스 얼라인(mis-align)을 검출할 수 있는 POP(Package on Package) 형태의 반도체 패키지를 제공하는 데 있다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상의 POP(Package on Package) 형태의 반도체 패키지는 하부 반도체 칩이 매립된 하부 패키지 기판, 및 상기 하부 패키지 기판 및 상기 하부 반도체 칩 상에 위치한 상부 재배선 구조체를 포함함과 아울러 제1 크기를 갖는 하부 패키지; 상기 하부 패키지의 상기 상부 재배선 구조체 상에 탑재되어 상기 하부 패키지와 전기적으로 연결된 상부 패키지 기판, 상기 상부 패키지 기판에 위치한 상부 반도체 칩을 포함하고, 상기 제1 크기보다 작은 제2 크기를 갖는 상부 패키지; 및 상기 하부 패키지 상의 상기 상부 패키지의 외각 경계부의 아래 및 근방에 위치하고 상기 상부 패키지를 인식할 수 있는 얼라인 마크를 포함한다.
본 발명의 기술적 사상의 POP(Package on Package) 형태의 반도체 패키지는 하부 반도체 칩이 매립된 하부 패키지 기판, 및 상기 하부 패키지 기판 및 상기 하부 반도체 칩 상에 위치하고 상부 재배선 절연층 및 상부 재배선층을 갖는 상부 재배선 구조체를 포함함과 아울러 제1 크기를 갖는 하부 패키지; 상기 하부 패키지의 상기 상부 재배선 구조체 상에 탑재되어 상기 하부 패키지와 전기적으로 연결된 상부 패키지 기판, 상기 상부 패키지 기판에 위치한 상부 반도체 칩을 포함하고, 상기 제1 크기보다 작은 제2 크기를 갖는 상부 패키지; 및 상기 상부 재배선 구조체의 내부의 상기 상부 패키지의 외각 경계부의 아래 및 근방에 위치하고, 상기 상부 재배선층과 동일 레벨에 위치하고 상기 상부 패키지를 인식할 수 있는 얼라인 마크를 포함한다.
또한, 본 발명의 기술적 사상의 POP(Package on Package) 형태의 반도체 패키지는 하부 반도체 칩이 매립된 하부 패키지 기판, 및 상기 하부 패키지 기판 및 상기 하부 반도체 칩 상에 위치한 상부 재배선 구조체를 포함함과 아울러 제1 크기를 갖는 하부 패키지; 상기 하부 패키지의 상기 상부 재배선 구조체 상에 탑재되어 상기 하부 패키지와 전기적으로 연결된 상부 패키지 기판, 상기 상부 패키지 기판에 위치한 상부 반도체 칩을 포함하고, 상기 제1 크기보다 작은 제2 크기를 갖는 상부 패키지; 상기 상부 재배선 구조체 상에는 형성된 커버층; 및 상기 상부 재배선 구조체 상의 상기 상부 패키지의 외각 경계부의 아래 및 근방에 상기 커버층과 동일 레벨에 위치하고 상기 상부 패키지를 인식할 수 있는 얼라인 마크를 포함한다.
본 발명의 POP(Package on Package) 형태의 반도체 패키지는 하부 패키지의 상부 부분에 위치하고 상기 상부 패키지를 정밀하게 인식할 수 있는 얼라인 마크(align mark)를 포함한다.
이에 따라, 본 발명의 POP 형태의 반도체 패키지는 상기 얼라인 마크를 이용하여 상부 패키지를 인식함으로써 하부 패키지와 상부 패키지간의 미스 얼라인을 검출할 수 있다. 이에 따라, 본 발명의 POP 형태의 반도체 패키지는 하부 패키지 상에 정밀하게 얼라인된 상부 패키지를 얻을 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 POP(Package on Package) 형태의 반도체 패키지의 개략적인 평면도이다.
도 2는 도 1의 상부 패키지를 제외한 하부 패키지의 A 부분의 확대도이다.
도 3은 도 1의 III-III에 따른 POP 형태의 반도체 패키지의 요부 단면도이다.
도 4는 본 발명의 기술적 사상의 일 실시예에 따른 POP 형태의 반도체 패키지의 개략적인 단면도이다.
도 5는 본 발명의 기술적 사상의 일 실시예에 따른 POP 형태의 반도체 패키지의 개략적인 단면도이다.
도 6 내지 도 9는 본 발명의 기술적 사상의 일 실시예에 따른 POP 형태의 반도체 패키지의 개략적인 평면도들이다.
도 10은 본 발명의 기술적 사상의 일 실시예에 따른 POP 형태의 반도체 패키지의 개략적인 평면도이다.
도 11은 도 10의 상부 패키지를 제외한 하부 패키지의 B 부분의 확대도이다.
도 12 및 도 13은 본 발명의 기술적 사상의 일 실시예에 따른 POP 형태의 반도체 패키지의 개략적인 평면도이다.
도 14 내지 도 18은 본 발명의 기술적 사상의 일 실시예에 따른 POP 형태의 반도체 패키지의 제조 방법을 개략적으로 설명하기 위한 단면도들이다.
도 19는 본 발명의 기술적 사상의 일 실시예에 따른 POP 형태의 반도체 패키지의 구성을 나타낸 블록도이다.
도 20은 본 발명의 기술적 사상의 일 실시예에 따른 POP 형태의 반도체 패키지의 구성을 개략적으로 나타낸 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 기술적 사상의 실시예들에 대해 상세히 설명한다. 도면 상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 POP(package on package) 형태의 반도체 패키지의 개략적인 평면도이고, 도 2는 도 1의 상부 패키지를 제외한 하부 패키지의 A 부분의 확대도이다.
구체적으로, 도 1 및 도 2의 반도체 패키지(200)는 하부 패키지 기판(도 3의 205)의 일면(도 3의 205b)과 평행한 X-Y 평면을 나타낸 것이다. 도 1 및 도 2에서 편의상 구성요소들이 오버랩된 것도 포함하여 도시한다. 도 1 및 도 2에 도시한 반도체 패키지(200)는 모든 구성 요소들을 설명하기 것이 아니며, 본 발명의 주요 개념을 설명하기 위하여 일부는 생략되어 도시한 것이다. 도 2는 하부 패키지(200B)의 상부 평면도일 수 있다. 도 2에서, 참조번호 204는 상부 패키지(200T)가 탑재되는 경계 라인일 수 있다.
반도체 패키지(200)는 하부 패키지(200B) 및 하부 패키지(200B) 상에 위치하는 상부 패키지(200T)를 포함한다. 하부 패키지(200B)는 제1 크기(W1)를 가질 수 있다. 제1 크기(W1)는 길이나 폭을 의미할 수 있다. 상부 패키지(200T)는 제1 크기(W1)보다 작은 제2 크기(W2)를 가질 수 있다. 제2 크기(W2)는 길이나 폭을 의미할 수 있다. 제1 크기(W1)는 후술하는 하부 패키지 기판이나 하부 재배선 구조체의 크기일 수 있다.
도 1 및 도 2에 도시한 바와 같이 하부 패키지(200B)의 상부에는 상부 재배선 절연층(203b) 및 상부 재배선층(203a)을 포함하는 상부 재배선 구조체(203a, 203b)가 형성될 수 있다. 다시 말해, 하부 패키지(200B)는 상부 재배선 구조체(203a, 203b)를 포함할 수 있다.
이에 따라, 하부 패키지(200B)는 후에 설명하는 바와 같이 하부 반도체 칩의 외부로 위치한 상부 재배선 구조체(203a, 203b)를 포함하는 팬 아웃(Fan Out) 패키지일 수 있다. 더하여, 하부 패키지(200B)는 웨이퍼 레벨(wafer level)이나 패널 레벨(panel level)로 제조된 패널 레벨 패키지 또는 웨이퍼 레벨 패키지일 수 있다. 이를 통칭하여, 하부 패키지(200B)는 FOPLP(Fan Out Panel Level Package) 또는 FOWLP(Fan Out Wafer Level Package) 형태인 패키지일 수 있다.
상부 재배선층(203a)은 금속층으로 구성될 수 있다. 도 2에서 편의상 상부 재배선 절연층(203b)이 하부 패키지(200B)의 일부분에만 형성되어 있는 것으로 도시하였으나, 필요에 따라서 하부 패키지(200B)의 전면에 형성될 수 있다. 상부 재배선 절연층(203b)은 투명한 유기층일 수 있다. 상부 재배선 절연층(203b)은 PID(photo imageable dielectric)층으로 형성될 수 있다.
하부 패키지(200B)의 상부에는 메쉬 패턴(130(MP, mesh pattern), 또는 그물 패턴)이 형성될 수 있다. 메쉬 패턴(130, MP)은 도 2에 도시한 바와 같이 사각형 형태의 복수개의 절연 패턴들(130a) 및 복수개의 절연 패턴들(130a) 사이에 위치하는 금속층(130b)을 포함할 수 있다. 메쉬 패턴(130, MP)은 하부 패키지(200B)의 상부의 금속층(130b)의 열팽창을 조절하여 금속층(130b)이 들뜨거나 틀어지는 현상을 억제할 수 있다.
메쉬 패턴(130, MP)은 하부 패키지(200B)의 상부 영역에 복수개 설치될 수 있다. 메쉬 패턴(130, MP)은 상부 패키지(200T)가 탑재되는 부분 또는 탑재되지 않는 부분에 형성될 수 있다. 메쉬 패턴(130, MP)을 구성하는 금속층(130b)과 상부 재배선층(203a)은 동일 물질로 형성될 수 있다. 하부 패키지(200B)의 상부에는 상부 패키지(200T)와 접속할 수 있는 상부 재배선 패드부(294b)가 위치할 수 있다. 상부 재배선 패드부(294b)는 후술하는 바와 같이 상부 재배선층(203a)과 동일 레벨에 위치할 수 있다.
하부 패키지(200B)의 상부에서 상부 패키지(200T)의 외각 경계부의 아래 및 근방에 얼라인 마크(150, align mark)가 형성되어 있다. 도 1에서는 얼라인 마크(150)가 하부 패키지(200B) 상에서 상부 패키지(200T)의 모서리 부분들 하부에 형성된 것으로 도시하지만, 하부 패키지(200B) 상에서 하부 패키지(200B)와 상부 패키지(200T)의 경계 부분에 형성되어도 무방하다.
얼라인 마크(150)는 하부 패키지(200B)의 상부에서 상부 패키지(200T)와 오버랩(overlap) 되지 않는 부분을 포함할 수 있다. 얼라인 마크(150)는 상부 패키지(200T)를 적층(또는 탑재)할 때 또는 상부 패키지(200T)를 적층한 후에, 상부 패키지(200T)를 비전 카메라(Vision camera)로 인식하기 위하여 형성될 수 있다.
얼라인 마크(150)는 하부 패키지(200B) 상에 상부 패키지(200T)가 탑재되어 있을 때 비전 카메라에 인식될 수 있는 고체 패턴(solid pattern)으로 구성될 수 있다. 고체 패턴은 일정 면적을 갖는 패턴의 내부가 비어 있지 않는 것을 의미할 수 있다. 얼라인 마크(150)는 상부 패키지(200T)를 하부 패키지(200B) 상에 정밀하게 얼라인하기 위한 얼라인 패턴이라 칭할 수도 있다. 얼라인 마크(150)는 비전 카메라에 의해 인식될 수 있는 인식 패턴일 수 있다.
얼라인 마크(150)는 상부 패키지(200T)에 의해 노출된 하부 패키지(200B)의 상부에 위치할 수 있다. 얼라인 마크(150)는 상부 패키지(200T)의 모서리 부분의 아래에 위치할 수 있다. 상부 패키지(200T)가 사각형 형태일 때, 얼라인 마크(150)는 상부 패키지(200T)의 사각형의 모서리 부분들중 적어도 마주보는 2개의 모서리 부분들의 아래에 위치할 수 있다.
도 1에서 얼라인 마크(150)는 상부 패키지(200T)의 사각형의 모서리 부분들중 모두의 하부에 위치할 수 있다. 얼라인 마크(150)는 다양한 형태로 구성될 수 있으나, 본 실시예에서는 사각형으로 구성될 수 있다.
이와 같이 POP형 반도체 패키지(200)는 하부 패키지(200B)의 상부 부분에 상부 패키지(200T)에 의해 오버랩되지 않게 형성된 얼라인 마크(150)를 포함할 수 있다. 얼라인 마크(150)를 이용하여 상부 패키지(200T)의 경계 부분을 비전 카메라로 정밀하게 측정 또는 인식할 수 있다.
따라서, 본 발명의 POP 형태의 반도체 패키지(200)는 상부 패키지(200T)를 인식할 수 있는 얼라인 마크(150)를 이용하여 상부 패키지(200T)를 촬영함으로써 하부 패키지(200B)와 상부 패키지(200T)간의 미스 얼라인을 검출할 수 있다. 이에 따라, 본 발명의 POP 형태의 반도체 패키지(200)는 하부 패키지(200B) 상에 정밀하게 얼라인된 상부 패키지(200T)를 얻을 수 있다.
도 3은 도 1의 III-III에 따른 POP 형태의 반도체 패키지의 요부 단면도이다.
구체적으로, 도 3에 도시한 반도체 패키지(200)는 모든 구성 요소들을 설명하기 것이 아니며, 본 발명의 주요 개념을 설명하기 위하여 일부는 생략되어 도시한 것이다. 도 3은 하부 패키지 기판(205)의 일면(205b)에 평행한 X-Y 평면에 수직한 Z 방향에 따른 단면도일 수 있다.
반도체 패키지(200)는 하부 패키지(200B) 및 상부 패키지(200T)를 포함할 수 있다. 반도체 패키지(200)는 상부 패키지(200T)가 하부 패키지(200B) 상에 부착된 POP 형태의 패키지일 수 있다. 상부 패키지(200T)는 상부 반도체 칩(231)의 활성면(상부 반도체 칩(231)의 하면)이 하부 패키지(200B)를 향하도록, 하부 패키지(200B) 상에 부착될 수 있다.
하부 패키지(200B)는 FOPLP(Fan Out Panel Level Package) 또는 FOWLP(Fan Out Wafer Level Package) 형태인 패키지일 수 있다. 하부 패키지(200B)는 하부 반도체 칩(210)의 외부로 하부 재배선 구조체(201) 및 상부 재배선 구조체(203)를 포함하는 팬 아웃(Fan Out) 패키지일 수 있다. 하부 패키지(200B)는 하부 패키지 기판(205)을 포함하는 패널 레벨(panel level) 패키지 또는 웨이퍼 레벨(wafer level) 패키지일 수 있다.
하부 패키지(200B)는 하부 패키지 기판(205) 및 하부 패키지 기판(205) 내에 매립된 하부 반도체 칩(210)을 포함할 수 있다. 하부 패키지 기판(205)은 인쇄 회로 기판일 수 있다. 하부 패키지 기판(205)은 반도체 기판일 수도 있다. 여기서는 하부 패키지 기판(205)이 인쇄 회로 기판인 것을 예도 들어 설명한다.
하부 반도체 칩(210)이나 하부 패키지 기판(205)을 이루는 반도체 기판은 예를 들면, 실리콘(Si, silicon)을 포함할 수 있다. 하부 반도체 칩(210)을 이루는 반도체 기판은 저머늄(Ge, germanium)과 같은 반도체 원소, 또는 SiC(silicon carbide), GaAs(gallium arsenide), InAs (indium arsenide), 및 InP (indium phosphide)와 같은 화합물 반도체를 포함할 수 있다.
하부 반도체 칩(210)을 이루는 반도체 기판은 SOI(silicon on insulator) 구조를 가질 수 있다. 예를 들면, 하부 반도체 칩(210)을 이루는 반도체 기판은 BOX 층(buried oxide layer)을 포함할 수 있다. 하부 반도체 칩(210)을 이루는 반도체 기판은 도전 영역, 예를 들면 불순물이 도핑된 웰(well)을 포함할 수 있다. 하부 반도체 칩(210)을 이루는 반도체 기판은 STI(shallow trench isolation) 구조와 같은 다양한 소자분리 구조를 가질 수 있다.
하부 반도체 칩(210)은 활성면(210a)과 활성면(210a)에 반대되는 비활성면(210b)을 가질 수 있다. 하부 반도체 칩(210)은 활성면(210a)에 다양한 종류의 복수의 개별 소자(individual devices, 미도시)가 형성될 수 있다. 복수의 개별 소자는 다양한 미세 전자 소자(microelectronics devices), 예를 들면 CMOS 트랜지스터(complementary metal-insulator-semiconductor transistor) 등과 같은 MOSFET(metal-oxide-semiconductor field effect transistor), 시스템 LSI(large scale integration), CIS(CMOS imaging sensor) 등과 같은 이미지 센서, MEMS(micro-electro-mechanical system), 능동 소자, 수동 소자 등을 포함할 수 있다.
하부 반도체 칩(210)은 활성면(210a) 상에 배치되는 칩 패드(211)를 포함할 수 있다. 칩 패드(211)는 하부 반도체 칩(210)이 포함하는 개별 소자와 전기적으로 연결될 수 있다. 하부 반도체 칩(210)은 CPU(Central Processor Unit), MPU(Micro Processor Unit), GPU(Graphic Processor Unit) 또는 AP(Application Processor)를 포함할 수 있다. 하부 반도체 칩(210)은 후술할 상부 반도체 칩(231)을 제어하기 위한 컨트롤러 칩일 수 있다.
하부 패키지 기판(205)은 복수개의 배선층들(238)이 적층된 다층 인쇄 회로 기판일 수 있다. 복수개의 배선층들(238)은 서로 전기적으로 연결될 수 있다. 하부 패키지 기판(205)은 하부 패키지 기판 바디(205bd)로 이루어질 수 있다. 하부 패키지 기판 바디(205bd)는 페놀 수지, 에폭시 수지, 폴리이미드중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다.
예를 들면, 하부 패키지 기판 바디(205bd)는 FR4(Frame Retardant 4), 사관능성 에폭시(Tetrafunctional epoxy), 폴리페닐렌 에테르(Polyphenylene ether), 에폭시/폴리페닐렌 옥사이드(Epoxy/polyphenylene oxide), BT(Bismaleimide triazine), 써마운트(Thermount), 시아네이트 에스터(Cyanate ester), 폴리이미드(Polyimide) 및 액정 고분자(Liquid crystal polymer) 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다.
하부 패키지 기판(205)의 제1 면(205a) 및 제2 면(205b)의 근방에 각각 제1 연결 패드(207a) 및 제2 연결 패드(207b)가 배치될 수 있다. 하부 패키지 기판(205) 내에는 제1 연결 패드(207a) 및 제2 연결 패드(207b)를 연결하는 배선층(238)과 하부 패키지 기판 바디(205bd)를 관통하는 도전 비아(240)가 형성될 수 있다. 일부 실시예에서, 하부 패키지 기판 바디(205bd)의 양면에는 제1 연결 패드(207a) 및 제2 연결 패드(207b)와 도전 비아(240)를 연결하는 배선 패턴(또는 배선층)이 더 배치될 수 있다.
제1 연결 패드(207a), 제2 연결 패드(207b) 및 배선층(238)은 금속층으로 이루어질 수 있다. 제1 연결 패드(207a), 제2 연결 패드(207b) 및 배선층(238)은 예를 들면, ED(electrolytically deposited) 구리 호일(copper foil), RA(rolled-annealed) 구리 호일, 스테인리스 스틸 호일(stainless steel foil), 알루미늄 호일(aluminum foil), 최극박 구리 호일(ultra-thin copper foils), 스퍼터된 구리(sputtered copper), 구리 합금(copper alloys) 등으로 이루어질 수 있다. 도전 비아(240)는 예를 들면, 구리, 니켈, 스테인레스 스틸 또는 베릴륨구리(beryllium copper)로 이루어질 수 있다.
하부 패키지 기판(205)은 하부 패키지 기판 바디(205bd)를 관통하는 캐비티(205H)를 가질 수 있다. 하부 반도체 칩(210)은 하부 패키지 기판(205)의 캐비티(205H) 내에 배치될 수 있다. 캐비티(205H)의 수평 단면적은 하부 반도체 칩(210)의 수평 단면적보다 클 수 있다. 캐비티(205H)의 깊이, 즉 하부 패키지 기판(205)의 두께는 하부 반도체 칩(210)의 두께보다 같거나 클 수 있다.
하부 반도체 칩(210)은 하부 패키지 기판(205)의 캐비티(205H)의 내측면과 이격되도록 캐비티(205H) 내에 배치될 수 있다. 이에 따라, 캐비티(205H) 내에서 하부 반도체 칩(210)을 감싸면서 하부 반도체 칩(210) 및 하부 패키지 기판(205) 상에 하부 몰딩층(213)이 형성될 수 있다. 하부 패키지 기판(205)의 제2 면(205b) 상에 하부 몰딩층(213)이 형성될 수 있다. 제2 연결 패드(207b)는 하부 몰딩층(213)에 의해 덮여질 수 있다.
하부 반도체 칩(210)의 칩 패드(211)와 하부 패키지 기판(205)의 제1 연결 패드(207a)는 실질적으로 동일 레벨을 가질 수 있다. 하부 반도체 칩(210)의 활성면(210a) 및 하부 패키지 기판(205)의 제1 면(205a) 상에는 하부 재배선 구조체(201)가 배치될 수 있다. 하부 재배선 구조체(201)는 복수개의 층들로 이루어질 수 있다.
하부 재배선 구조체(201)는 하부 재배선층(201a) 및 하부 재배선 절연층(201b)을 포함할 수 있다. 하부 재배선층(201a)은 복수개의 재배선 패턴들이나 배선층들이 적층된 다층 구조일 수 있다. 하부 재배선 절연층(201b)은 복수개의 절연층들이 적층된 다층 구조일 수 있다. 하부 재배선층(201a)은 금속층, 예컨대 구리, 니켈, 스테인레스 스틸 또는 베릴륨구리(beryllium copper)와 같은 물질로 이루어질 수 있다.
하부 재배선 구조체(201)의 아래 부분에는 제1 커버층(293, cover layer)이 형성될 수 있다. 제1 커버층(293)은 하부 재배선 구조체(201)를 보호하기 위하여 형성될 수 있다. 제1 커버층(293)은 하부 재배선층(201a)과 연결된 하부 재배선 패드부(294a)의 일부분을 노출시킬 수 있다.
제1 커버층(293)에 의하여 노출되는 하부 재배선 패드부(294a) 부분에 제1 외부 연결 패드(291a)가 형성될 수 있다. 제1 커버층(293) 형성에 따라 제1 외부 연결 패드(291a)를 미세하게 형성할 수 있다. 제1 커버층(293)은 예를 들면, 필러가 함유된 탄화수소 고리화합물로 이루어질 수 있다. 필러는 예를 들면, SiO2 필러일 수 있다. 제1 커버층(293)은 예를 들면, ABF(Ajinomoto Build-up Film)로 형성할 수 있다. 제1 커버층(293)은 하부 재배선 패드부(294a) 및 제1 외부 연결 패드(291a)의 두께보다 두꺼울 수 있다.
제1 외부 연결 패드(291a)에는 외부 연결 단자(290)가 부착될 수 있다. 외부 연결 단자(290)는 예를 들면, 솔더볼 또는 범프일 수 있다. 외부 연결 단자(290)는 반도체 패키지(200)와 외부 장치 사이를 전기적으로 연결할 수 있다.
하부 패키지 기판(205) 및 하부 반도체 칩(210) 상에 상부 재배선 구조체(203)가 위치할 수 있다. 상부 재배선 구조체(203)는 복수개의 층들로 이루어질 수 있다. 상부 재배선 구조체(203)는 상부 재배선층(203a)과 상부 재배선 절연층(203b)을 포함할 수 있다. 상부 재배선층(203a)은 수평적으로 서로 연결된 배선 패턴일 수 있다. 상부 재배선층(203a)은 하부 몰딩층(213)을 관통하여 제2 연결 패드(207b)와 연결될 수 있다.
상부 재배선층(203a)은 금속층, 예컨대 구리, 니켈, 스테인레스 스틸 또는 베릴륨 구리(beryllium copper)와 같은 물질로 이루어질 수 있다. 상부 재배선 절연층(203b)은 투명한 유기층일 수 있다. 상부 재배선 절연층(203b)은 PID(Photo Imageable dielectric)층일 있다. 상부 재배선 절연층(203b)은 에폭시(epoxy) 또는 폴리이미드(polyimide)를 포함할 수 있다. 상부 재배선 절연층(203b)은 재배선 물질을 코팅한 후 경화(cure)하여 형성할 수 있다.
상부 재배선 구조체(203)를 구성하는 상부 재배선 절연층(203b) 내에는 얼라인 마크(150)가 위치할 수 있다. 얼라인 마크(150)는 상부 재배선층(203a)과 동일 레벨에 위치할 수 있다. 얼라인 마크(150)는 상부 패키지(200T)의 외각 경계부 아래 및 근방에 위치할 수 있다. 얼라인 마크(150)는 상부 패키지(200T)를 적층할 때 또는 적층한 후에, 상부 패키지(200T)의 외곽을 비전 카메라로 정확하게 인식하기 위하여 형성될 수 있다.
얼라인 마크(150)는 상부 재배선층(203a)과 동일 물질로 형성될 수 있다. 얼라인 마크(150)는 상부 재배선층(203a)과 동일한 제조 공정으로 제조될 수 있다. 얼라인 마크(150)는 상부 패키지(200T)에 의해 노출된 하부 패키지(200B의 상부 및 상부 패키지(200T)의 모서리 부분 아래에 위치할 수 있다.
이에 따라, 하부 패키지(200B) 상에 상부 패키지(200T)가 탑재되어 있을 때, 얼라인 마크(150)는 비전 카메라(Vision camera)에 의해 상부 패키지(200T)의 외곽을 인식할 수 있는 인식 패턴일 수 있다. 얼라인 마크(150)에 대하여는 앞서 도 1 및 도 2에서 설명하였으므로 자세한 설명은 생략한다.
반도체 패키지(200)는 얼라인 마크(150)를 이용하여 상부 패키지(200T)의 외곽을 비전 카메라로 촬영하여 정밀하게 인식할 수 있다. 이에 따라, 반도체 패키지(200)는 하부 패키지(200B) 및 상부 패키지(200T)간의 미스 얼라인을 검출할 수 있다. 결과적으로, 본 발명의 POP 형태의 반도체 패키지(200)는 하부 패키지(200B) 상에 정밀하게 얼라인된 상부 패키지(200T)를 얻을 수 있다.
본 발명의 반도체 패키지(200)에서, 하부 패키지(200B) 상에 상부 패키지(200T)가 정확하게 얼라인되어 있을 경우, 상부 재배선 구조체(203)의 상부 재배선 패드부(294b) 상에는 패키지 연결 단자(292)가 바로 연결될 수 있다. 상부 재배선 패드부(294b)는 상부 재배선층(203a)의 일부분에 형성될 수 있다.
패키지 연결 단자(292)는 예를 들면, 솔더볼 또는 범프일 수 있다. 패키지 연결 단자(292)는 하부 패키지(200B)와 상부 패키지(200T) 사이를 전기적으로 연결할 수 있다. 상부 패키지(200T)는 패키지 연결 단자(292)를 사이에 두고, 하부 패키지(200B) 상에 부착될 수 있다.
상부 패키지(200T)는 상부 패키지 기판(251) 상에 부착된 상부 반도체 칩(231)을 포함할 수 있다. 상부 패키지 기판(251)과 상부 반도체 칩(231)은 본딩 와이어나 범프를 통하여 전기적으로 연결될 수 있다. 도 3에서는, 상부 반도체 칩(231)은 범프(미도시)를 이용하여 상부 패키지 기판(251)과 연결될 수 있다.
상부 반도체 칩(231)은 예를 들면, 메모리 반도체 칩일 수 있다. 메모리 반도체 칩은 예를 들면, DRAM(Dynamic Random Access Memory) 또는 SRAM(Static Random Access Memory)과 같은 휘발성 메모리 반도체 칩이거나, PRAM(Phase-change Random Access Memory), MRAM(Magnetoresistive Random Access Memory), FeRAM(Ferroelectric Random Access Memory) 또는 RRAM(Resistive Random Access Memory)과 같은 비휘발성 메모리 반도체 칩일 수 있다.
상부 반도체 칩(231)은 하나의 반도체 칩일 수 있으나, 이에 한정되지 않는다. 예를 들면, 상부 반도체 칩(231)은 복수의 메모리 반도체 칩들일 수 있다. 일부 실시예에서, 상부 패키지(200T)는 상부 반도체 칩(231)을 제어하기 위한 컨트롤러 칩을 더 포함할 수 있다.
상부 패키지(200T)는 상부 반도체 칩(231)의 적어도 일부를 감싸는 상부 몰딩층(255)을 포함할 수 있다. 상부 몰딩층(255)은 예를 들면, EMC(Epoxy Molding Compound)로 이루어질 수 있다. 상부 몰딩층(255)은 상부 반도체 칩(231)의 비활성면(상부 반도체 칩(231)의 상면)을 덮는 것으로 도시되었으나, 이에 한정되지 않는다.
앞서 설명한 바와 같이 반도체 패키지(200)는 하부 패키지(200B) 상에 패키지 연결 단자(292)를 통하여 전기적으로 연결되는 상부 패키지(200T)가 부착된 POP 형태일 수 있다.
더하여, 본 발명의 POP 형태의 반도체 패키지(200)는 상부 패키지(200T)를 인식할 수 있는 얼라인 마크(150)를 이용하여 상부 패키지(200T)를 비전 카메라로 촬영함으로써 하부 패키지(200B) 및 상부 패키지(200T)간의 미스 얼라인을 검출할 수 있다. 이에 따라, POP 형태의 반도체 패키지(200)는 하부 패키지(200B) 상에 정밀하게 얼라인된 상부 패키지(200T)를 얻을 수 있다.
도 4는 본 발명의 기술적 사상의 일 실시예에 따른 POP 형태의 반도체 패키지의 개략적인 단면도이다.
구체적으로, 도 4의 반도체 패키지(300)는 도 1 내지 도 3의 반도체 패키지(200)와 비교할 때 상부 재배선 구조체(203) 상에 제2 커버층(190)이 더 형성되어 있고, 제2 커버층(190)과 동일 레벨로 얼라인 마크(150a)가 형성된 것을 제외하고는 거의 동일할 수 있다.
도 4에서, 도 1 내지 도 3과 동일한 내용은 간단히 설명하거나 생략하여 도시한다. 도 4에 도시한 반도체 패키지(300)는 모든 구성 요소들을 설명하기 것이 아니며, 본 발명의 주요 개념을 설명하기 위하여 일부는 생략되어 도시한 것이다.
반도체 패키지(300)는 상부 패키지(200T')가 하부 패키지(200B') 상에 부착된 POP 형태의 패키지일 수 있다. 하부 패키지(200B')는 FOPLP(Fan Out Panel Level Package) 또는 FOWLP(Fan Out Wafer Level Package) 형태인 패키지일 수 있다.
하부 패키지(200B')는 하부 패키지 기판(205) 내에 매립된 하부 반도체 칩(210)을 포함할 수 있다. 하부 패키지 기판(205)은 인쇄 회로 기판일 수 있다. 하부 패키지 기판(205)은 반도체 기판일 수도 있다. 여기서는 하부 패키지 기판(205)이 인쇄 회로 기판인 것을 예도 들어 설명한다.
하부 반도체 칩(210)은 활성면(210a)과 활성면(210a)에 반대되는 비활성면(210b)을 가질 수 있다. 하부 반도체 칩(210)은 활성면(210a) 상에 배치되는 칩 패드(211)를 포함할 수 있다. 칩 패드(211)는 하부 반도체 칩(210)이 포함하는 개별 소자와 전기적으로 연결될 수 있다.
하부 패키지 기판(205)은 하부 패키지 기판 바디(205bd)로 이루어질 수 있다. 하부 패키지 기판 바디(205bd)는 페놀 수지, 에폭시 수지, 폴리이미드중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다.
하부 패키지 기판(205) 내에는 하부 패키지 기판 바디(205bd)를 관통하는 도전 비아(240)가 형성될 수 있다. 도전 비아(240)는 금속층, 예를 들면, 구리, 니켈, 스테인레스 스틸 또는 베릴륨 구리(beryllium copper)로 이루어질 수 있다.
하부 패키지 기판(205)은 하부 패키지 기판 바디(205bd)를 관통하는 캐비티(205H)를 가질 수 있다. 하부 반도체 칩(210)은 하부 패키지 기판(205)의 캐비티(205H) 내부에 배치될 수 있다. 도 3과 다르게 하부 반도체 칩(210)은 캐비티(205H)의 내측면에 접하도록 내에 배치될 수 있다.
하부 반도체 칩(210)의 활성면(210a) 및 하부 패키지 기판(205)의 제1 면(205a) 상에는 하부 재배선 구조체(201)가 배치될 수 있다. 하부 재배선 구조체(201)는 하부 재배선층(201a) 및 하부 재배선 절연층(201b)을 포함할 수 있다. 하부 재배선층(201a)은 재배선 패턴들을 포함할 수 있다.
하부 재배선 구조체(201)의 아래 부분에는 도 3과 다르게 제1 커버층이 형성되지 않고 바로 제1 외부 연결 패드(291a)가 형성될 수 있다. 제1 외부 연결 패드(291a)는 하부 재배선층(201a)과 연결될 수 있다. 제1 외부 연결 패드(291a)에는 외부 연결 단자(290)가 부착될 수 있다.
하부 패키지 기판(205) 및 하부 반도체 칩(210) 상에 상부 재배선 구조체(203)가 위치할 수 있다. 상부 재배선 구조체(203)는 상부 재배선층(203a)과 상부 재배선 절연층(203b)을 포함한다. 상부 재배선층(203a)은 재배선 패턴들을 포함할 수 있다.
상부 재배선 구조체(203) 상에는 제2 커버층(190) 및 제2 외부 연결 패드(291b)가 형성될 수 있다. 제2 외부 연결 패드(291b)는 상부 재배선층(203a)과 전기적으로 연결될 수 있다. 제2 커버층(190)을 형성할 경우, 보다 정밀하게 제2 외부 연결 패드(291b)를 형성할 수 있다.
일부 실시예에서, 제2 커버층(190)은 상부 재배선 절연층(203b)과 동일한 물질로 형성할 수 있다. 예컨대, 제2 커버층(190)은 투명한 유기층일 수 있다. 제2 커버층(190)은 PID(Photo Imageable dielectric)층일 수 있다.
상부 재배선 구조체(203) 상에 제2 커버층(190)과 동일 레벨로 얼라인 마크(150a)가 형성될 수 있다. 얼라인 마크(150a)는 상부 재배선 구조체(203) 상의 상부 패키지(200T)의 외각 경계부의 아래 및 근방에 제2 커버층(190)과 동일 레벨에 위치할 수 있다.
얼라인 마크(150a)는 도 1 내지 도 4의 얼라인 마크(150)와 동일 기능을 수행할 수 있다. 즉, 얼라인 마크(150)는 하부 패키지 상에 상부 패키지(200T')를 적층하거나 적층한 후에, 상부 패키지(200T')의 외곽을 인식하기 위하여 형성될 수 있다. 얼라인 마크(150a)는 상부 재배선층(203a)과 동일 물질, 예컨대 금속층으로 형성될 수 있다.
얼라인 마크(150a)는 상부 패키지(200T')에 의해 노출된 하부 패키지(200B')의 상부 및 상부 패키지(200T')의 모서리 부분 아래에 위치할 수 있다. 얼라인 마크(150a)에 대하여는 앞서 도 1 내지 4에서 설명하였으므로 자세한 설명은 생략한다.
반도체 패키지(300)는 상부 패키지(200T')를 인식할 수 있는 얼라인 마크(150a)를 이용하여 상부 패키지(200T')을 촬영함으로써 하부 패키지(200B) 및 상부 패키지(200T') 간의 미스 얼라인을 검출할 수 있다. 하부 패키지(200B) 및 상부 패키지(200T') 간의 미스 얼라인이 발생하지 않을 경우, 상부 재배선 구조체(203)의 제2 외부 연결 패드(291b) 상에는 패키지 연결 단자(292)가 바로 연결될 수 있다.
패키지 연결 단자(292) 상에는 상부 패키지(200T')가 탑재될 수 있다. 상부 패키지(200T')는 패키지 연결 단자(292)를 사이에 두고, 하부 패키지(200B') 상에 부착될 수 있다. 상부 패키지(200T)는 상부 패키지 기판(251) 상에 부착된 상부 반도체 칩(231)을 포함할 수 있다.
상부 반도체 칩(231)은 제1 상부 반도체 칩(231a) 및 제2 상부 반도체 칩(231b)을 포함할 수 있다. 제1 상부 반도체 칩(231a) 및 제2 상부 반도체 칩(231b)은 본딩 와이어(233)에 의해 상부 패키지 기판(215)과 연결될 수 있다. 상부 반도체 칩(231)은 메모리 칩이나 컨트롤러 칩을 포함할 수 있다.
상부 패키지(200T')는 상부 반도체 칩(231)의 적어도 일부를 감싸는 상부 몰딩층(255)을 포함할 수 있다. 상부 몰딩층(255)은 예를 들면, EMC(Epoxy Molding Compound)로 이루어질 수 있다. 상부 몰딩층(255)은 상부 반도체 칩(231)의 비활성면(상부 반도체 칩(231)의 상면)을 덮는 것으로 도시되었으나, 이에 한정되지 않는다.
앞서 설명한 바와 같이 반도체 패키지(300)는 하부 패키지(200B') 상에 패키지 연결 단자(292)를 통하여 전기적으로 연결되는 상부 패키지(200T)가 부착된 POP 형태일 수 있다. 더하여, 본 발명의 POP 형태의 반도체 패키지(300)는 얼라인 마크(150a)를 이용하여 하부 패키지(200B') 및 상부 패키지(200T')간의 미스 얼라인을 검출할 수 있다.
도 5는 본 발명의 기술적 사상의 일 실시예에 따른 POP 형태의 반도체 패키지의 개략적인 단면도이다.
구체적으로, 도 5의 반도체 패키지(400)는 도 4의 반도체 패키지(300)과 비교할 때, 하부 패키지 기판(205) 내에 복수개의 하부 반도체 칩(210-1, 210-2)이 매립된 것을 제외하고는 거의 동일할 수 있다. 도 5에서, 도 1 내지 도 3, 및 도 4와 동일한 내용은 간단히 설명하거나 생략하여 도시한다.
반도체 패키지(400)는 상부 패키지(200T')가 하부 패키지(200B'') 상에 부착된 POP 형태의 패키지일 수 있다. 하부 패키지(200B'')는 하부 패키지 기판(205) 내에 서로 떨어져 매립된 제1 하부 반도체 칩(210-1) 및 제2 하부 반도체 칩(210-2)을 포함할 수 있다. 하부 패키지 기판(205)은 인쇄 회로 기판일 수 있다.
제1 하부 반도체 칩(210-1) 및 제2 하부 반도체 칩(210-2)은 하부 패키지 기판(205)의 제1 영역(A1) 및 제2 영역(A2)에 위치할 수 있다. 제1 하부 반도체 칩(210-1)은 활성면(210a-1)과 활성면(210a-1)에 반대되는 비활성면(210b-1)을 가질 수 있다. 제1 하부 반도체 칩(210-1)은 활성면(210a-1) 상에 배치되는 칩 패드(211-1)를 포함할 수 있다.
제2 하부 반도체 칩(210-2)은 활성면(210a-2)과 활성면(210a-2)에 반대되는 비활성면(210b-2)을 가질 수 있다. 제2 하부 반도체 칩(210-2)은 활성면(210a-2) 상에 배치되는 칩 패드(211-2)를 포함할 수 있다.
하부 패키지 기판(205) 내에는 하부 패키지 기판 바디(205bd)를 관통하는 도전 비아(240)가 형성될 수 있다. 도전 비아(240)는 제1 하부 반도체 칩(210-1) 및 제2 하부 반도체 칩(210-2) 사이에 형성될 수 있다. 하부 패키지 기판(205)은 하부 패키지 기판 바디(205bd)를 관통하는 제1 캐비티(205H1) 및 제2 캐비티(205H2)를 가질 수 있다. 제1 하부 반도체 칩(210-1)은 하부 패키지 기판(205)의 제1 캐비티(205H1) 내부에 배치될 수 있다. 제2 하부 반도체 칩(210-2)은 하부 패키지 기판(205)의 제2 캐비티(205H2) 내부에 배치될 수 있다.
제1 하부 반도체 칩(210-1) 및 제2 하부 반도체 칩(210-2)은 각각 제1 캐비티(205H1) 및 제2 캐비티(205H2)의 내측면에 접하도록 내에 배치될 수 있다. 제1 하부 반도체 칩(210-1) 및 제2 하부 반도체 칩(210-2)의 활성면(210a-1, 210a-2) 및 하부 패키지 기판(205)의 제1 면(205a) 상에는 하부 재배선 구조체(201)가 배치될 수 있다.
하부 재배선 구조체(201)는 하부 재배선층(201a) 및 하부 재배선 절연층(201b)을 포함할 수 있다. 하부 재배선 구조체(201)의 아래 부분에는 제1 외부 연결 패드(291a) 및 외부 연결 단자(290)가 부착될 수 있다.
하부 패키지 기판(205) 및 하부 반도체 칩(210-1, 210-2) 상에 상부 재배선 구조체(203)가 위치할 수 있다. 상부 재배선 구조체(203)는 상부 재배선층(203a)과 상부 재배선 절연층(203b)를 포함한다. 상부 재배선 구조체(203) 상에는 제2 커버층(190) 및 제2 외부 연결 패드(291b)가 형성될 수 있다. 상부 재배선 구조체(203) 상에 제2 커버층(190)과 동일 레벨로 얼라인 마크(150a)가 형성될 수 있다.
얼라인 마크(150a)는 상부 재배선 구조체(203) 상의 상부 패키지(200T)의 외각 경계부의 아래 및 근방에 제2 커버층(190)과 동일 레벨에 위치할 수 있다. 얼라인 마크(150a)는 도 1 내지 도 4의 얼라인 마크(150)와 동일 기능을 수행할 수 있다. 얼라인 마크(150a)에 대하여는 앞서 도 1 내지 4에서 설명하였으므로 자세한 설명은 생략한다. 상부 재배선 구조체(203)의 제2 외부 연결 패드(291b) 상에는 패키지 연결 단자(292)가 바로 연결될 수 있다. 패키지 연결 단자(292) 상에는 상부 패키지(200T')가 탑재될 수 있다.
앞서 설명한 바와 같이 본 발명의 반도체 패키지(400)는 제1 하부 반도체 칩(210-1) 및 제2 하부 반도체 칩(210-2)을 포함할 수 있다. 제1 하부 반도체 칩(210-1)은 CPU(Central Processor Unit), MPU(Micro Processor Unit), GPU(Graphic Processor Unit) 또는 AP(Application Processor)를 포함할 수 있다.
제2 하부 반도체 칩(210-2)은 전원 관리 칩일 수 있다. 일부 실시예에서, 제1 하부 반도체 칩(210-1) 및 제2 하부 반도체 칩(210-2)중 어느 하나는 상부 반도체 칩(231)을 제어하기 위한 컨트롤러 칩일 수 있다. 이와 같이 하부 패키지 기판(205) 내에 복수개의 하부 반도체 칩을 포함할 경우, 반도체 패키지(400)는 하나의 패키지 내에서 다양한 기능을 수행할 수 있다.
더하여, 본 발명의 반도체 패키지(400)는 얼라인 마크(150a)를 이용하여 하부 패키지(200B) 및 상부 패키지(200T')간의 미스 얼라인을 검출할 수 있다. 이에 따라, 반도체 패키지(400)는 하부 패키지(200B) 상부에 정밀하게 얼라인된 상부 패키지(200T')를 얻을 수 있다.
도 6 내지 도 9는 본 발명의 기술적 사상의 일 실시예에 따른 POP 형태의 반도체 패키지의 개략적인 평면도들이다.
구체적으로, 도 6 내지 도 9의 반도체 패키지(200-1, 200-2, 200-3, 200-4)는 도 1 내지 도 3의 반도체 패키지(200)와 비교할 때, 얼라인 마크(150-1, 150-2, 150-3, 150-4)의 배치 형태가 다른 것을 제외하고는 거의 동일할 수 있다.
도 6 내지 도 9의 얼라인 마크(150-1, 150-2, 150-3, 150-4)의 배치 형태는 도 4 및 도 5의 얼라인 마크(150a)의 배치 형태에도 적용할 수 있다. 도 6 내지 도 9 에서, 도 1 내지 도 3과 동일한 내용은 간단히 설명하거나 생략하여 도시한다.
반도체 패키지(200-1, 200-2, 200-3, 200-4)는 하부 패키지(200B) 및 하부 패키지(200B) 상에 위치하는 상부 패키지(200T)를 포함한다. 반도체 패키지(200-1, 200-2, 200-3, 200-4)는 메쉬 패턴(130) 및 상부 재배선층(203a)을 포함한다.
반도체 패키지(200-1, 200-2, 200-3, 200-4)는 하부 패키지(200B)의 상부에서 상부 패키지(200T)의 외각 경계부의 아래 및 근방에 얼라인 마크(150-1, 150-2, 150-3, 150-4)가 위치한다. 얼라인 마크(150-1, 150-2, 150-3, 150-4)는 사각형 형태로 형성될 수 있다.
일부 실시예에서, 도 6에 도시한 반도체 패키지(200-1)에서, 얼라인 마크(150-1)는 하부 패키지(200B)의 상부에서 상부 패키지(200T)의 모서리들중 좌측 아래쪽 및 우측 위쪽에 서로 대향하여 2개 배치될 수 있다.
일부 실시예에서, 도 7에 도시한 반도체 패키지(200-2)에서, 얼라인 마크(150-2)는 하부 패키지(200B)의 상부에서 상부 패키지(200T)의 모서리들중 좌측 위쪽, 좌측 아래쪽 및 우측 위쪽에 3개 배치될 수 있다.
일부 실시예에서, 도 8에 도시한 반도체 패키지(200-3)에서, 얼라인 마크(150-3)는 하부 패키지(200B)의 상부에서 상부 패키지(200T)의 모서리들중 좌측 위쪽, 우측 아래쪽 및 우측 위쪽에 3개 배치될 수 있다.
일부 실시예에서, 도 9에 도시한 반도체 패키지(200-5)에서, 얼라인 마크(150-4)는 하부 패키지(200B)의 상부에서 상부 패키지(200T)의 모서리들중 좌측 위쪽 및 우측 아래쪽에 2개 배치될 수 있다.
이상과 같이 반도체 패키지(200-1, 200-2, 200-3, 200-4)는 상부 패키지(200T)가 사각형 형태일 때, 얼라인 마크(150-1, 150-2, 150-3, 150-4)는 상부 패키지(200T)의 사각형의 모서리 부분들중 적어도 마주보는 2개의 모서리 부분들의 아래에 위치할 수 있다.
도 10은 본 발명의 기술적 사상의 일 실시예에 따른 POP 형태의 반도체 패키지의 개략적인 평면도이고, 도 11은 도 10의 상부 패키지를 제외한 하부 패키지의 B 부분의 확대도이다.
구체적으로, 도 10 및 도 11의 반도체 패키지(200-5)는 도 1 내지 도 3의 반도체 패키지(200)와 비교할 때, 얼라인 마크(150-5)의 모양이 다른 것을 제외하고는 거의 동일할 수 있다.
도 10 및 도 11의 얼라인 마크(150-5)의 모양은 도 4 및 도 5의 얼라인 마크(150a)의 모양에도 적용할 수 있다. 도 10 및 도 11에서, 도 1 내지 도 3과 동일한 내용은 간단히 설명하거나 생략하여 도시한다.
반도체 패키지(200-5)는 하부 패키지(200B), 및 하부 패키지(200B) 상에 위치하는 상부 패키지(200T)를 포함한다. 반도체 패키지(200-5)는 메쉬 패턴(130) 및 상부 재배선층(203a)을 포함할 수 있다.
반도체 패키지(200-5)는 하부 패키지(200B)의 상부에서 상부 패키지(200T)의 외각 경계부의 아래 및 근방에 얼라인 마크(150-5)가 위치한다. 얼라인 마크(150-5)는 꺽쇄형으로 형성될 수 있다.
얼라인 마크(150-5)는 하부 패키지(200B) 상에서 상부 패키지(200T)에 의해 가려지는 부분의 모양은 어떠한 형태라도 무방하다. 다시 말해, 하부 패키지(200B) 상에 상부 패키지(200T)가 탑재되어 있을 경우, 얼라인 마크(150-5)가 노출되어 있을 경우에는 얼라인 마크(150-5)의 모양은 다양하게 할 수 있다.
이렇게 될 경우, 반도체 패키지(200-5)는 얼라인 마크(150a)를 이용하여 하부 패키지(200B) 및 상부 패키지(200T)간의 미스 얼라인을 검출할 수 있다. 이에 따라, 반도체 패키지(200-5)는 하부 패키지(200B) 상부에 정밀하게 얼라인된 상부 패키지(200T)를 얻을 수 있다.
도 12 및 도 13은 본 발명의 기술적 사상의 일 실시예에 따른 POP 형태의 반도체 패키지의 개략적인 평면도이다.
구체적으로, 도 12 및 도 13의 반도체 패키지(200-6, 200-7)는 도 1 내지 도 3의 반도체 패키지(200)와 비교할 때, 얼라인 마크(150-6, 150-7)의 모양이 다른 것을 제외하고는 거의 동일할 수 있다.
도 12 및 도 13의 얼라인 마크(150-6, 150-7)의 모양은 도 4 및 도 5의 얼라인 마크(150a)의 모양에도 적용할 수 있다. 도 12 및 도 13에서, 도 1 내지 도 3과 동일한 내용은 간단히 설명하거나 생략하여 도시한다.
반도체 패키지(200-6, 200-7)는 하부 패키지(200B), 및 하부 패키지(200B) 상에 위치하는 상부 패키지(200T)를 포함한다. 반도체 패키지(200-6, 200-7)는 메쉬 패턴(130) 및 상부 재배선층(203a)을 포함할 수 있다.
반도체 패키지(200-6, 200-7)는 하부 패키지(200B)의 상부에서 상부 패키지(200T)의 외각 경계부의 아래 및 근방에 얼라인 마크(150-5)가 위치한다.
도 12의 얼라인 마크(150-6)는 원형일 수 있다. 일부 실시예에서, 얼라인 마크(150-6)는 하부 패키지(200B)의 상부에서 상부 패키지(200T)의 모서리들에 모두 형성되어 있을 수 있다.
도 13의 얼라인 마크(150-7)는 삼각형일 수 있다. 일부 실시예에서, 얼라인 마크(150-7)는 하부 패키지(200B)의 상부에서 상부 패키지(200T)의 모서리들에 모두 형성되어 있을 수 있다.
하부 패키지(200B) 상에서 상부 패키지(200T)에 의해 가려지는 부분의 모양은 어떠한 형태라도 무방하다. 다시 말해, 하부 패키지(200B) 상에 상부 패키지(200T)가 탑재되어 있을 경우, 얼라인 마크(150-5)가 노출되어 있을 경우에는 얼라인 마크(150-5)의 모양은 다양하게 할 수 있다.
이렇게 될 경우, 반도체 패키지(200-5)는 얼라인 마크(150a)를 이용하여 하부 패키지(200B) 및 상부 패키지(200T)간의 미스 얼라인을 검출할 수 있다. 더하여, 반도체 패키지(200-5)는 얼라인 마크(150a)를 이용하여 하부 패키지(200B) 상부에 정밀하게 얼라인된 상부 패키지(200T)를 얻을 수 있다.
도 14 내지 도 18은 본 발명의 기술적 사상의 일 실시예에 따른 POP 형태의 반도체 패키지의 제조 방법을 개략적으로 설명하기 위한 단면도들이다.
구체적으로, 도 14 내지 도 18은 편의상 도 4의 반도체 패키지(300)의 제조 방법을 설명한다. 도 14 내지 도 18의 제조 방법은 도 1 내지 도 3의 제조 방법에도 적용할 수 있다.
도 14를 참조하면, 하부 반도체 칩(210)이 수납될 캐비티(205H)를 갖는 하부 패키지 기판(205)이 제공될 수 있다. 캐비티(205H) 내에 하부 반도체 칩(210)이 배치할 수 있다. 하부 반도체 칩(210)은 활성면(210a)과 활성면(210a)에 반대되는 비활성면(210b)을 가질 수 있다. 활성면(210a)에는 칩 패드(211)가 형성될 수 있다.
하부 패키지 기판(205)의 일면에는 하부 반도체 칩(210)을 고정하기 위한 고정 부재(295)가 제공될 수 있다. 고정 부재(295)는 필름 형태이거나, 지지 플레이트 형태일 수 있다.
하부 패키지 기판(205)은 하부 패키지 기판 바디(205bd)로 구성될 수 있다. 하부 패키지 기판 바디(205bd) 내에는 도전 비아(240)가 배치될 수 있다. 도전 비아(240)는 하부 반도체 칩(210)을 배치하기 전에 형성할 수도 있고, 하부 반도체 칩(210)을 배치한 후에 형성할 수도 있다.
도 15를 참조하면, 고정 부재(295)를 제거한 후, 노출된 하부 패키지 기판(205)의 제1 면 및 하부 반도체 칩(210))의 표면에 대하여 하부 재배선 구조체(201)를 형성한다. 여기서는 하부 재배선 구조체(201)를 먼저 형성하는 것으로 예시하였지만, 추후 설명될 상부 재배선 구조체(203)가 먼저 형성될 수도 있다.
하부 재배선 구조체(201)를 형성하기 위하여 하부 재배선 절연층(201b)을 형성할 수 있다. 이어서, 재배선 절연층(201b)을 몰드 역할을 할 수 있도록 패터닝한다. 계속하여, 패터닝된 재배선 절연층(201b) 내에 씨드 금속층을 형성하고, 전해 도금, 무전해 도금, 또는 침지 도금(immersion plating)과 같은 도금 방법을 통해 하부 재배선층(201a)을 형성할 수 있다.
이와 같은 과정은 1회 수행될 수도 있고, 필요에 따라 복수회 수행될 수도 있다. 이와 같이 하부 재배선 구조체(201)를 형성하는 방법은 통상의 기술자에게 잘 알려져 있으므로 여기서는 상세한 설명을 생략한다.
도 16을 참조하면, 하부 패키지 기판(205)의 반대면인 제2 면(205b)에 대해서도 도 15에서와 동일한 방법으로 상부 재배선 구조체(203)를 형성할 수 있다. 상부 재배선 구조체(203)는 상부 재배선층(203a)과 상부 재배선 절연층(203b)을 포함한다. 상부 재배선 구조체(203)의 형성 방법은 도 16에 설명하였으므로 여기서는 중복되는 설명을 생략한다.
상부 재배선 구조체(203) 상에 제2 커버층(190)을 형성한다. 제2 커버층(190)은 투명한 유기층일 수 있다. 제2 커버층(190)은 PID(Photo Imageable dielectric)층일 수 있다. 제2 커버층(190)을 패터닝하여 상부 재배선층(203a)을 노출하는 복수개의 콘택홀들을 형성한 후, 콘택홀들 내에 얼라인 마크(150) 및 제2 외부 연결 패드(291b)를 형성한다.
제2 외부 연결 패드(291b)는 상부 재배선층(203a)과 전기적으로 연결되는 부분에 형성될 수 있다. 얼라인 마크(150)는 후에 탑재될 상부 패키지의 경계 부분에 형성될 수 있다. 얼라인 마크(150)는 상부 재배선층(203a)과 전기적으로 연결되지 않아도 무방하다.
도 17 및 도 18을 참조하면, 도 17에 도시한 바와 같이 하부 패키지(200B') 위에 상부 패키지(200T')를 제공한다. 상부 패키지(200T)는 상부 반도체 칩(231)이 본딩 와이어(233)에 의하여 상부 패키지 기판(251) 상에 실장된 것으로서, 도 4의 상부 패키지(200T')와 실질적으로 동일하기 때문에 여기서는 상세한 설명을 생략한다.
이어서, 도 18에 도시한 바와 같이 하부 패키지(200B') 위에 상부 패키지(200T')를 탑재한다. 상부 패키지(200T')의 탑재한 후, 비전 카메라(299)을 이용하여 하부 패키지(200B')의 얼라인 마크(150)를 촬영함으로써 하부 패키지(200B')와 상부 패키지(200T')간의 미스 얼라인을 검출한다.
이어서, 하부 패키지(200B')와 상부 패키지(200T')간의 미스 얼라인이 발생하지 않을 경우, 상부 패키지(200T')와 하부 패키지(200B')를 가열하면서 서로 압착시킴으로써 도 4에 도시된 바와 같은 POP 형태의 반도체 패키지(300)를 얻을 수 있다.
도 19는 본 발명의 기술적 사상의 일 실시예에 따른 POP 형태의 반도체 패키지의 구성을 나타낸 블록도이다.
구체적으로, 반도체 패키지(1000)는 본 발명의 POP 형태의 반도체 패키지(200, 300, 400)에 해당할 수 있다. 반도체 패키지(1000)는 컨트롤러 칩(1020), 제1 메모리 칩(1041, 또는 제1 메모리 소자), 제2 메모리 칩(1045), 및 메모리 컨트롤러(1043)를 포함할 수 있다.
반도체 패키지(1000)는 컨트롤러 칩(1020), 제1 메모리 칩(1041), 제2 메모리 칩(1045), 및 메모리 컨트롤러(1043)에 각각 동작 전압의 전류를 공급하는 전원 관리 장치(power management integrated circuit, PMIC, 또는 전원 관리 칩, 1022)를 더 포함할 수 있다. 상기 각 구성 요소들에 인가되는 각 동작 전압은 동일하게 또는 서로 다르게 설계될 수 있다.
컨트롤러 칩(1020) 및 전원 관리 칩, 1022)을 포함하는 하부 패키지(1030)는 앞서 설명한 본 발명의 하부 패키지(200B, 200B', 200B'') 일 수 있다. 제1 메모리 칩(1041), 제2 메모리 칩(1045), 및 메모리 컨트롤러(1043)를 포함하는 상부 패키지(1040)는 앞서 설명한 본 발명의 상부 패키지(200T, 200T')일 수 있다.
반도체 패키지(1000)는 개인용 컴퓨터(personal computor, PC) 또는 모바일 장치 내에 포함되도록 구현될 수 있다. 모바일 장치는 랩탑 컴퓨터, 이동 전화기, 스마트폰, 태블릿(tablet) PC, PDA(personal digital assistant), EDA(enterprise digital assistant), 디지털 스틸 카메라 (digital still camera), 디지털 비디오 카메라(digital video camera), PMP (portable multimedia player), PND(personal navigation device 또는 portable navigation device), 휴대용 게임 콘솔(handheld game console), 모바일 인터넷 장치(mobile internet device(MID)), 웨어러블 컴퓨터, 사물 인터넷(internet of things(IoT)) 장치, 만물 인터넷(internet of everything(IoE)) 장치, 또는 드론(drone)으로 구현될 수 있다.
컨트롤러 칩(1020)은 제1 메모리 칩(1041), 제2 메모리 칩(1045), 및 메모리 컨트롤러(1043) 각각의 동작을 제어할 수 있다. 예컨대, 컨트롤러 칩(1020)은 집적 회로 (IC), 시스템 온 칩(system on chip(SoC)), 애플리케이션 프로세서(application processor(AP)), 모바일 AP, 칩셋(chip set), 또는 칩들의 집합으로 구현될 수 있다. 예컨대, 컨트롤러(20)는 중앙 처리 유닛(central processing unit, CPU), 그래픽 처리 유닛 (graphics processing unit, GPU), 및/또는 모뎀(modem)을 포함할 수 있다. 일부 실시예들에 있어서, 컨트롤러 칩(1020)은 모뎀의 기능과 AP의 기능을 수행할 수 있다.
메모리 컨트롤러(1043)는 컨트롤러 칩(1020)의 제어에 따라, 제2 메모리 칩(1045)을 제어할 수 있다. 제1 메모리 칩(1041)은 휘발성 메모리 장치로 구현될 수 있다. 휘발성 메모리 장치는 RAM(random access memory), DRAM(dynamic RAM), 또는 SRAM (static RAM)으로 구현될 수 있으나 이에 한정되는 것은 아니다. 제2 메모리 칩(1045)은 스토리지 메모리 장치로 구현될 수 있다. 스토리지 메모리 장치는 불휘발성 메모리 장치로 구현될 수 있다.
스토리지 메모리 장치는 플래시-기반 메모리 장치로 구현될 수 있으나 이에 한정되는 것은 아니다. 제2 메모리 칩(1045)은 NAND-타입 플래시 메모리 장치로 구현될 수 있다. NAND-타입 플래시 메모리 장치는 2차원 메모리 셀 어레이 또는 3차원 메모리 셀 어레이를 포함할 수 있다. 2차원 메모리 셀 어레이 또는 3차원 메모리 셀 어레이는 복수의 메모리 셀들을 포함할 수 있고, 상기 복수의 메모리 셀들 각각은 1-비트의 정보 또는 2-비트 이상의 정보를 저장할 수 있다.
제2 메모리 칩(1045)이 플래시-기반 메모리 장치로 구현될 때, 메모리 컨트롤러(1043)는 멀티미디어 카드 인터페이스(multimedia card(MMC)) 인터페이스, 임베디드 MMC(embedded MMC(eMMC)) 인터페이스, 또는 유니버셜 플래시 스토리지 (universal flash storage(UFS)) 인터페이스를 사용(또는 지원)할 수 있으나 이에 한정되는 것은 아니다.
도 20은 본 발명의 기술적 사상의 일 실시예에 따른 POP 형태의 반도체 패키지의 구성을 개략적으로 나타낸 블록도이다.
구체적으로, 반도체 패키지(1100)는 마이크로 처리 유닛(1110), 메모리(1120), 인터페이스(1130), 그래픽 처리 유닛(1140), 기능 블록들(1150) 및 이를 연결하는 버스(1160)를 포함할 수 있다. 반도체 패키지(1100)는 마이크로 처리 유닛(1110) 및 그래픽 처리 유닛(1140)을 모두 포함할 수도 있으나, 그 중 하나만을 포함할 수도 있다.
마이크로 처리 유닛(1110)은 코어(core) 및 L2 캐시(cache)를 포함할 수 있다. 예를 들어, 마이크로 처리 유닛(1110)은 멀티-코어를 포함할 수 있다. 멀티-코어의 각 코어는 성능이 서로 동일하거나 상이할 수 있다. 또한 멀티-코어의 각 코어는 동시에 활성화되거나 서로 활성화되는 시점을 달리할 수 있다. 메모리(1120)는 마이크로 처리 유닛(1110)의 제어에 의해 기능 블록들(1150)에서 처리한 결과 등 저장할 수 있다. 예를 들어, 마이크로 처리 유닛(1110)은 의 L2 캐시에 저장된 내용이 플러시(flush)됨에 따라 메모리(1120)에 저장될 수 있다. 인터페이스(1130)는 외부의 장치들과의 인터페이스를 수행할 수 있다. 예를 들어, 인터페이스(1130)는 카메라, LCD 및 스피커 등과의 인터페이스를 수행할 수 있다.
그래픽 처리 유닛(1140)은 그래픽 기능들을 수행할 수 있다. 예를 들면, 그래픽 처리 유닛(1140)은 비디오 코덱을 수행하거나, 3D 그래픽을 처리할 수 있다. 기능 블록들(1150)은 다양한 기능들을 수행할 수 있다. 예를 들어, 반도체 패키지(1100)가 모바일 장치에 사용되는 AP인 경우, 기능 블록들(1150) 중 일부는 통신 기능을 수행할 수 있다.
반도체 패키지(1100)는 앞서 본 발명에서 예시한 반도체 패키지(200, 300, 400)일 수 있다. 마이크로 처리 유닛(1110) 및/또는 그래픽 처리 유닛(1140)은 앞서 예시한 하부 패키지(200B, 200B', 200B'')일 수 있다. 메모리(1120)는 앞서 예시한 상부 패키지(200T, 200T')일 수 있다. 인터페이스(1130) 및 기능 블록들(1150)은 앞서 예시한 하부 패키지(200B, 200B', 200B'')의 일부분에 해당될 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
200, 300, 400: 반도체 패키지, 200B, 200B', 200B: 하부 패키지, 200T: 상부 패키지, 150, 150a: 얼라인 마크

Claims (20)

  1. 하부 반도체 칩이 매립된 하부 패키지 기판, 및 상기 하부 패키지 기판 및 상기 하부 반도체 칩 상에 위치한 상부 재배선 구조체를 포함함과 아울러 제1 크기를 갖는 하부 패키지;
    상기 하부 패키지의 상기 상부 재배선 구조체 상에 탑재되어 상기 하부 패키지와 전기적으로 연결된 상부 패키지 기판, 상기 상부 패키지 기판에 위치한 상부 반도체 칩을 포함하고, 상기 제1 크기보다 작은 제2 크기를 갖는 상부 패키지; 및
    상기 하부 패키지 상의 상기 상부 패키지의 외각 경계부의 아래 및 근방에 위치하고 상기 상부 패키지를 인식할 수 있는 얼라인 마크를 포함하여 이루어지는 POP(Package on Package) 형태의 반도체 패키지.
  2. 제1항에 있어서, 상기 하부 패키지 기판은 하부 패키지 기판 바디를 관통하는 캐비티를 포함하고, 상기 하부 반도체 칩은 상기 하부 패키지 기판 내의 캐비티에 매립되어 있는 것을 특징으로 하는 POP(Package on Package) 형태의 반도체 패키지.
  3. 제1항에 있어서, 상기 하부 패키지 기판 및 상기 하부 반도체 칩의 하부에는 하부 재배선 구조체가 더 형성되어 있는 것을 특징으로 하는 POP(Package on Package) 형태의 반도체 패키지.
  4. 제1항에 있어서, 상기 상부 재배선 구조체는 상부 재배선층 및 상부 재배선 절연층을 포함하고, 상기 상부 재배선 절연층은 투명한 유기층인 것을 특징으로 하는 POP(Package on Package) 형태의 반도체 패키지.
  5. 제4항에 있어서, 상기 얼라인 마크는 상기 상부 재배선 절연층의 내부에 상기 상부 재배선층과 동일 레벨에 위치함과 아울러 동일 물질로 형성되는 것을 특징으로 하는 POP(Package on Package) 형태의 반도체 패키지.
  6. 제1항에 있어서, 상기 얼라인 마크는 상기 상부 패키지에 의해 노출된 상기 하부 패키지의 상부, 및 상기 상부 패키지의 모서리 부분 아래 및 근방에 위치하는 것을 특징으로 하는 POP(Package on Package) 형태의 반도체 패키지.
  7. 제1항에 있어서, 상기 상부 반도체 패키지가 사각형 형태일 때, 상기 얼라인 마크는 상기 상부 반도체 패키지의 사각형의 모서리 부분들중 적어도 마주보는 2개의 모서리 부분들의 아래 및 근방에 위치하는 것을 특징으로 하는 POP(Package on Package) 형태의 반도체 패키지.
  8. 제1항에 있어서, 상기 얼라인 마크는 삼각형, 사각형, 원형 또는 꺽쇄형으로 구성되는 것을 특징으로 하는 POP(Package on Package) 형태의 반도체 패키지.
  9. 제1항에 있어서, 상기 얼라인 마크는 비전 카메라에 인식될 수 있는 고체 패턴으로 구성되는 것을 특징으로 하는 POP(Package on Package) 형태의 반도체 패키지.
  10. 제1항에 있어서, 상기 하부 반도체 칩은 상기 하부 패키지 기판에 서로 떨어 매립된 제1 하부 반도체 칩 및 제2 하부 반도체 칩을 포함하는 것을 특징으로 하는 POP(Package on Package) 형태의 반도체 패키지.
  11. 제1항에 있어서, 상기 하부 패키지 기판 및 상기 하부 반도체 기판의 하부에는 하부 재배선 구조체가 더 형성되어 있고, 상기 제1 크기는 상기 하부 패키지 기판이나 하부 재배선 구조체의 크기인 것을 특징으로 하는 POP(Package on Package) 형태의 반도체 패키지.
  12. 하부 반도체 칩이 매립된 하부 패키지 기판, 및 상기 하부 패키지 기판 및 상기 하부 반도체 칩 상에 위치하고 상부 재배선 절연층 및 상부 재배선층을 갖는 상부 재배선 구조체를 포함함과 아울러 제1 크기를 갖는 하부 패키지;
    상기 하부 패키지의 상기 상부 재배선 구조체 상에 탑재되어 상기 하부 패키지와 전기적으로 연결된 상부 패키지 기판, 상기 상부 패키지 기판에 위치한 상부 반도체 칩을 포함하고, 상기 제1 크기보다 작은 제2 크기를 갖는 상부 패키지; 및
    상기 상부 재배선 구조체의 내부의 상기 상부 패키지의 외각 경계부의 아래 및 근방에 위치하고, 상기 상부 재배선층과 동일 레벨에 위치하는 상기 상부 패키지를 인식할 수 있는 얼라인 마크를 포함하여 이루어지는 것을 특징으로 하는 POP(Package on Package) 형태의 반도체 패키지.
  13. 제12항에 있어서, 상기 하부 패키지 기판은 하부 패키지 기판 바디를 관통하는 캐비티를 포함하고, 상기 하부 반도체 칩은 상기 하부 패키지 기판 내의 캐비티에 매립되어 있는 것을 특징으로 하는 POP(Package on Package) 형태의 반도체 패키지.
  14. 제13항에 있어서, 상기 캐비티 내에서 상기 하부 반도체 칩을 감싸면서 상기 하부 반도체 칩 및 하부 패키지 기판 상에는 하부 몰딩층이 더 형성되어 있는 것을 특징으로 하는 POP(Package on Package) 형태의 반도체 패키지.
  15. 제12항에 있어서, 상기 하부 패키지 기판 및 상기 하부 반도체 칩의 하부에는 하부 재배선 구조체가 더 형성되어 있고, 상기 제1 크기는 상기 하부 패키지 기판 또는 상기 하부 재배선 구조체의 크기인 것을 특징으로 하는 POP(Package on Package) 형태의 반도체 패키지.
  16. 제12항에 있어서, 상기 상부 재배선 절연층은 투명한 유기층으로 구성하고, 상기 얼라인 마크는 상기 상부 재배선 절연층의 내부에 상기 상부 재배선층과 동일 물질로 형성되는 것을 특징으로 하는 POP(Package on Package) 형태의 반도체 패키지.
  17. 제12항에 있어서, 상기 얼라인 마크는 상기 상부 패키지에 의해 노출된 상기 하부 패키지의 상부 및 상기 상부 패키지의 모서리 부분 아래 및 근방에 비전 카메라에 인식될 수 있는 고체 패턴으로 구성되고,
    상기 얼라인 마크는 상기 상부 반도체 패키지의 모서리 부분들중 적어도 마주보는 2개의 모서리 부분들의 아래 및 근방에 위치하는 것을 특징으로 하는 POP(Package on Package) 형태의 반도체 패키지.
  18. 하부 반도체 칩이 매립된 하부 패키지 기판, 및 상기 하부 패키지 기판 및 상기 하부 반도체 칩 상에 위치한 상부 재배선 구조체를 포함함과 아울러 제1 크기를 갖는 하부 패키지;
    상기 하부 패키지의 상기 상부 재배선 구조체 상에 탑재되어 상기 하부 패키지와 전기적으로 연결된 상부 패키지 기판, 상기 상부 패키지 기판에 위치한 상부 반도체 칩을 포함하고, 상기 제1 크기보다 작은 제2 크기를 갖는 상부 패키지;
    상기 상부 재배선 구조체 상에는 형성된 커버층; 및
    상기 상부 재배선 구조체 상의 상기 상부 패키지의 외각 경계부의 아래 및 근방에 상기 커버층과 동일 레벨에 위치하고 상기 상부 패키지를 인식할 수 있는 얼라인 마크를 포함하여 이루어지는 POP(Package on Package) 형태의 반도체 패키지.
  19. 제18항에 있어서, 상기 얼라인 마크는 비전 카메라에 인식될 수 있는 고체 패턴으로 구성되는 것을 특징으로 하는 POP(Package on Package) 형태의 반도체 패키지.
  20. 제18항에 있어서, 상기 얼라인 마크는 상기 상부 반도체 패키지의 모서리 부분들중 적어도 마주보는 2개의 모서리 부분들의 아래 및 근방에 위치하는 것을 특징으로 하는 POP(Package on Package) 형태의 반도체 패키지.
KR1020190112368A 2019-09-10 2019-09-10 Pop 형태의 반도체 패키지 KR20210030774A (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020190112368A KR20210030774A (ko) 2019-09-10 2019-09-10 Pop 형태의 반도체 패키지
US16/874,722 US11610871B2 (en) 2019-09-10 2020-05-15 Package-on-package (POP) type semiconductor packages
TW109130674A TW202129893A (zh) 2019-09-10 2020-09-08 堆疊封裝(pop)式半導體封裝
CN202010942244.7A CN112563254A (zh) 2019-09-10 2020-09-09 层叠封装型半导体封装
US18/185,526 US20230223387A1 (en) 2019-09-10 2023-03-17 Package-on-package (pop) type semiconductor packages

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190112368A KR20210030774A (ko) 2019-09-10 2019-09-10 Pop 형태의 반도체 패키지

Publications (1)

Publication Number Publication Date
KR20210030774A true KR20210030774A (ko) 2021-03-18

Family

ID=74850147

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190112368A KR20210030774A (ko) 2019-09-10 2019-09-10 Pop 형태의 반도체 패키지

Country Status (4)

Country Link
US (2) US11610871B2 (ko)
KR (1) KR20210030774A (ko)
CN (1) CN112563254A (ko)
TW (1) TW202129893A (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI732568B (zh) * 2020-05-28 2021-07-01 欣興電子股份有限公司 內埋元件的基板結構及其製造方法
US20220069489A1 (en) * 2020-08-28 2022-03-03 Unimicron Technology Corp. Circuit board structure and manufacturing method thereof
US11784174B2 (en) * 2021-02-04 2023-10-10 Advanced Semiconductor Engineering, Inc. Optical package structure and method for manufacturing the same
JP2022121116A (ja) * 2021-02-08 2022-08-19 ローム株式会社 半導体素子、当該半導体素子を備えた半導体装置、および、半導体素子の製造方法
KR20230140244A (ko) * 2022-03-29 2023-10-06 삼성전자주식회사 반도체 패키지

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5796868A (en) 1995-12-28 1998-08-18 Cognex Corporation Object edge point filtering system for machine vision
KR101685501B1 (ko) 2010-03-31 2016-12-12 삼성전자 주식회사 패키지 온 패키지
US8629568B2 (en) 2010-07-30 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device cover mark
US8901756B2 (en) 2012-12-21 2014-12-02 Spansion Llc Chip positioning in multi-chip package
JP6207190B2 (ja) * 2013-03-22 2017-10-04 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
KR102063794B1 (ko) 2013-06-19 2020-01-08 삼성전자 주식회사 적층형 반도체 패키지
US9666522B2 (en) * 2014-05-29 2017-05-30 Taiwan Semiconductor Manufacturing Company, Ltd. Alignment mark design for packages
KR102283322B1 (ko) 2014-11-14 2021-08-02 삼성전자주식회사 반도체 패키지 및 그 제조방법
US11417569B2 (en) 2017-09-18 2022-08-16 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure having integrated circuit component with conductive terminals of different dimensions
US11114407B2 (en) * 2018-06-15 2021-09-07 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated fan-out package and manufacturing method thereof

Also Published As

Publication number Publication date
US20230223387A1 (en) 2023-07-13
US20210074691A1 (en) 2021-03-11
US11610871B2 (en) 2023-03-21
TW202129893A (zh) 2021-08-01
CN112563254A (zh) 2021-03-26

Similar Documents

Publication Publication Date Title
KR20210030774A (ko) Pop 형태의 반도체 패키지
US9812422B2 (en) Embedded die-down package-on-package device
EP3772098A1 (en) Multi-die ultrafine pitch patch architecture and method of making
TWI692842B (zh) 半導體、封裝件、晶圓級封裝件以及其製造方法
US20210005542A1 (en) Nested interposer package for ic chips
US20200286847A1 (en) First layer interconnect first on carrier approach for emib patch
US20240128223A1 (en) Assembly of 2xd module using high density interconnect bridges
KR20210018039A (ko) 초박형 브리지 및 멀티-다이 초미세 피치 패치 아키텍처 및 제조 방법
KR20200036657A (ko) 반도체 패키지
US20220352076A1 (en) Electronic substrate having an embedded etch stop to control cavity depth in glass layers therein
US20240088052A1 (en) Patternable die attach materials and processes for patterning
US20230187424A1 (en) Fan-out semiconductor package
US20230052194A1 (en) Fan-out semiconductor package
US20220310518A1 (en) Embedded bridge architecture with thinned surface
US11622448B2 (en) Sandwich-molded cores for high-inductance architectures
US11574868B2 (en) Fan-out semiconductor packages
US20240203805A1 (en) Embedded memory for glass core packages
US20240234279A9 (en) Semiconductor package
US20240136266A1 (en) Semiconductor package
US20220375866A1 (en) Hybrid conductive vias for electronic substrates
US20220399307A1 (en) Electronic substrate core having an embedded laser stop to control depth of an ultra-deep cavity
US11646274B2 (en) Multi-package assemblies having foam structures for warpage control
KR20240037029A (ko) 반도체 패키지

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal