TWI732568B - 內埋元件的基板結構及其製造方法 - Google Patents

內埋元件的基板結構及其製造方法 Download PDF

Info

Publication number
TWI732568B
TWI732568B TW109117862A TW109117862A TWI732568B TW I732568 B TWI732568 B TW I732568B TW 109117862 A TW109117862 A TW 109117862A TW 109117862 A TW109117862 A TW 109117862A TW I732568 B TWI732568 B TW I732568B
Authority
TW
Taiwan
Prior art keywords
chip
carrier
circuit
layer
dielectric layer
Prior art date
Application number
TW109117862A
Other languages
English (en)
Other versions
TW202145385A (zh
Inventor
林建辰
Original Assignee
欣興電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 欣興電子股份有限公司 filed Critical 欣興電子股份有限公司
Priority to TW109117862A priority Critical patent/TWI732568B/zh
Priority to CN202010700332.6A priority patent/CN113745188A/zh
Priority to US16/944,179 priority patent/US11222838B2/en
Application granted granted Critical
Publication of TWI732568B publication Critical patent/TWI732568B/zh
Publication of TW202145385A publication Critical patent/TW202145385A/zh

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/12Mountings, e.g. non-detachable insulating substrates
    • H01L23/13Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49805Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the leads being also applied on the sidewalls or the bottom of the substrate, e.g. leadless packages for surface mounting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4846Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4846Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857Multilayer substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838Geometry or layout
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383Multilayer substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385Assembly of a plurality of insulating substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

本發明係關於一種內埋元件的基板結構及其製造方法,於一載板結構的頂部上形成一凹槽,並於凹槽內設置一預設有多數導線件的晶片結構,而後於載板結構的頂部及底部上分設一介電層,且使載板結構內的多數線路的相對二端部分別外露分設於載板結構的頂部及底部的介電層,接著分別於介電層上分設一線路增層結構,並且分別與外露於介電層的載板結構的線路的端部電連接。由於不需透過雷射鑽孔於載板結構的頂部的介電層上製作對應的雷射穿孔,故可改善因雷射鑽孔的精度及熱擴孔的限制,使相鄰導線件連接而短路或導線件空接的問題,藉此達到提升可靠性以及穩定性的目的。

Description

內埋元件的基板結構及其製造方法
本發明係關於一種基板結構及其製造方法,尤指一種內埋元件的基板結構及其製造方法。
由於社會型態的快速發展及改變,不僅使得民眾的生活方式伴隨改變之外,也促使應用在不同領域的電子產業例如物聯網(Internet of Things,IoT)、5G行動通訊(5th generation mobile networks,5th generation wireless systems,5G)、生物科技、人工智慧晶片(Artificial intelligence chip,AI晶片)等迅速成長。這些迅速成長的電子產業透過內部設置的許多部件的相互運作所帶來的效能提升,以創造出許多具有更多先進功能、更好使用品質的電子產品,以提升民眾生活品質、便利性或串聯相關服務網絡。
電子產品中的部件通常由一個或多個晶片組合而成,這些晶片內設置有一個或多個的電子元件或者一個或多個的處理器,然後將這些部件相互電連接並進行組裝以完成電子產品。對於部件的製作來說,是將晶片設置在一載板結構的一頂面上,於載板結構及晶片上設置一保護層,以包覆晶片及載板結構的頂面,再透過雷射鑽孔設備於保護層上鑽設出許多對應晶片的多數接點的雷射穿孔,並且在這些雷射穿孔中製作連接晶片的接點以及外露保護層的多數接腳,透過這些接腳與其它晶片的接腳或者部件上的線路電連接,以完成部件的製作。
在設計晶片時為了能夠讓晶片的效能提升,會在有限的尺寸下設置更多的電子元件或者處理器以使晶片的效能提升,伴隨設置許多電子元件或者處理器的情況下,晶片需要設置許多用於與其它晶片或者部件上的線路訊號連接的外露的接點。由於晶片的尺寸有限所以外露的接點在排列上非常緊密,受限雷射鑽孔設備的精度限制及熱擴孔的問題,使得雷射穿孔的孔徑及位置不穩定而易與相鄰雷射穿孔相互影響。如此一來,不僅在設置接腳的過程中可能發生相鄰接腳相互連接而發生短路的問題,亦可能造成接腳未確實與接點連接而發生空接的問題,而導致晶片故障造成使用可靠性降低。
其中,如中華民國專利公告第TWI545997號專利(以下簡稱文件1)所揭示的一種中介基板及其製法所揭示,於具有一線路層的一承載板上形成一絕緣層,接著於該絕緣層及該線路層上形成電連接的一線路增層結構,而後形成一外接柱於該線路增層結構上並電連接。但文件1並沒有揭示設置於載板結構上的晶片怎麼製作對應的接點而與其它晶片連接的內容。
又如中華民國專利公告第TWI418265號專利(以下簡稱文件2)所揭示的一種封裝結構,包括一承載板,其具有貫穿開口與覆於開口一側的金屬層,一半導體晶片收納於開口中且設於金屬層上,一釘頭凸塊設於半導體晶片上,一介電層覆蓋在承載板及半導體晶片上且包覆釘頭凸塊,一線路層設置在介電層上並電連接釘頭凸塊,一保護層設在介電層與線路層上,透過釘頭凸塊作為傳輸訊號的元件。但是文件2沒有揭示設置於載板結構上的晶片怎麼製作對應的接點而與其它晶片連接的內容。
有鑒於上述現有技術所存在的問題,本發明的主要目的係提供一種內埋元件的基板結構及其製造方法,透過將預先製作好導線件的晶片設置 於一載板結構上,以當覆蓋介電層後,僅需讓導線件露出介電層即可用於以其它的晶片連接。由於不需要額外透過雷射鑽孔於介電層上再製作用來設置導線件的雷射穿孔,故可改善因雷射鑽孔的精度及熱擴孔的限制,使相鄰導線件相互連接而短路或者導線件空接的問題,藉此達到提升可靠性以及穩定性的目的。
為了達成上述目的所採取的一主要技術手段,係令前述內埋元件的基板結構,其包括以下結構。
一載板結構,具有相對的一頂部及一底部以及多數第一線路及多數第二線路,該載板結構的頂部內凹形成一容槽,該等第一線路及該等第二線路設置在該載板結構內,該等第二線路分別具有相對的一第一端部及一第二端部,該等第二線路的第一端部外露於該載板結構的頂部,該等第二線路的第二端部外露於該載板結構的底部。
一第一介電層,設置於該載板結構的底部上,並且使該載板結構的第二線路的第二端部外露於該第一介電層。
一預設有多數導線件的晶片結構,設置在該容槽內。
一第二介電層,設置於該晶片結構及該載板結構的頂部上,並且使該晶片結構的導線件以及該等第二線路的第一端部外露於該第二介電層。
一第一線路增層結構,設置在該第二介電層上、該晶片結構的導線件上以及該等第二線路的第二端部上,且分別與該晶片結構上對應的導線件、該載板結構上對應的第二線路的第一端部電連接。
一第二線路增層結構,設置在該載板結構的底部,且分別與該載板結構上對應的第二線路的第二端部電連接。
在一實施例中,該晶片結構包括一架橋晶片以及一導線件結構。該架橋晶片具有相對的一頂部及一底部以及多數線路及多數接點,該等線 路設置在該架橋晶片內,該等接點間隔設置在該架橋晶片的頂部上。該導線件結構具有一固定層以及上述該等導線件,該固定層具有相對的一頂部及一底部,該等導線件分別具有相對的一第一端部及一第二端部,且分別外露於該固定層的頂部及底部,該導線件結構的底部設置在該架橋晶片的頂部上,且使該等導線件的第二端部分別與該架橋晶片上對應的接點電連接。
在一實施例中,更包括一黏著層,其設置在該容槽內且位於該晶片結構與該載板結構之間。
在一實施例中,更包括一電連接層,設置在該第一線路增層結構上,並且經由該第一線路增層結構分別與該等第二線路上對應的第一端部以及該晶片結構上對應的導線件電連接。
在一實施例中,更連接至少一晶片,該晶片具有多數接點,並設置在該載板結構的頂部上,該晶片的接點經由該電連接層分別與對應的第二線路以及該晶片結構上對應的導線件電連接。
根據上述結構可知,藉由將透過一半導體製程方法預先設置、製作導線件的晶片結構固設在載板結構的容槽內,並且於該載板結構的頂部上設置第二介電層以保護晶片結構,並使晶片結構的導線件外露於該第二介電層即可。由於不需透過雷射鑽孔於載板結構的頂部的介電層上製作對應的雷射穿孔,故可改善因雷射鑽孔的精度及熱擴孔的限制,使相鄰導線件連接而短路或導線件空接的問題,藉此達到提升可靠性以及穩定性的目的。
為了達成上述目的所採取的另一主要技術手段,係令前述內埋元件的基板結構的製造方法,包括以下步驟。
於一載板結構的一頂部內凹形成一容槽,且該載板結構內具有多數第一線路及多數第二線路,使該等第二線路的一第一端部外露於該載板結構的頂部,以及使該等第二線路的一第二端部外露於該載板結構的一底部。
於該載板結構的底部設置一第一介電層。
於該載板結構的容槽內設置一預設有多數導線件的晶片結構。
於該載板結構的頂部及該晶片結構上設置一第二介電層。
使該晶片結構的導線件及該載板結構的第二線路的第一端部外露於該第二介電層,並於該第二介電層上、該晶片結構的導線件上以及該載板結構的第二線路的第一端部上設置一第一線路增層結構,且與該晶片結構上對應的導線件、該載板結構上對應的第二線路的第一端部電連接。
使該載板結構的第二線路的第二端部外露於該第一介電層,並於該第一介電層、該載板結構的第二線路的第二端部上設置一第二線路增層結構,且與該載板結構上對應的第二線路的第二端部電連接。
在一實施例中,該晶片結構包括一架橋晶片以及一導線件結構,該架橋晶片具有相對的一頂部及一底部以及多數線路及多數接點,該等線路設置在該架橋晶片內,該等接點間隔設置在該架橋晶片的頂部上,該導線件結構具有一固定層以及上述該等導線件。形成該晶片結構的步驟包括:於一載件上設置該固定層,且形成貫穿該固定層的一頂部及一底部的多數穿孔;於該固定層的多數穿孔內設置該等導線件,且該等導線件的一第一端部分別接觸該載件,該等導線件的一第二端部分別外露於該固定層的底部;將該架橋晶片的頂部設置在該固定層的底部上,且使該等導線件的第二端部分別與該架橋晶片上對應的接點電連接;移除該載件;移除該固定層的頂部,露出該等導線件的第一端部。
在一實施例中,於該載板結構的容槽內設置該晶片結構之前,於該容槽內先設置一黏著層再將該晶片結構設置在該容槽內的黏著層上。
在一實施例中,進一步在該第一線路增層結構上設置一電連接層。
在一實施例中,進一步包括至少一晶片,該晶片具有多數接點,設置該晶片的步驟包括:將該晶片設置在該載板結構的頂部上,且使該晶片的接點經由該電連接層分別與該載板結構上對應的第二線路的第一端部以及該晶片結構上對應的導線件電連接。
根據上述方法可知,藉由將透過一半導體製程方法預先設置、製作導線件的晶片結構固設在載板結構的容槽內,並且於該載板結構的頂部上設置第二介電層以保護晶片結構,並使晶片結構的導線件外露於該第二介電層即可。由於不需透過雷射鑽孔於載板結構的頂部的介電層上製作對應的雷射穿孔,故可降低因雷射鑽孔的精度及熱擴孔的限制,使相鄰導線件連接而短路或導線件空接的問題,藉此達到提升可靠性以及穩定性的目的。
10:載板結構
11:頂部
12:底部
13:第一線路
14:第二線路
15:容槽
16:黏著層
141:第一端部
142:第二端部
20:晶片結構
21:導線件
211:第一端部
212:第二端部
22:架橋晶片
221:頂部
222:底部
223:線路
224:接點
23:導線件結構
231:固定層
2311:頂部
2312:底部
2313:穿孔
24:載件
25:光阻遮蔽層
26:導電連接層
261:電連接件
262:絕緣支撐層
31:第一介電層
311:孔洞
32:第二介電層
321:頂部
322:底部
323:孔洞
41:第一線路增層結構
42:第二線路增層結構
51:電連接層
52:晶片
521:接點
S61、S62、S63、S64、S65、S66:步驟
S71、S72、S73、S74、S75:步驟
圖1 係本發明的內埋元件的基板結構的示意圖。
圖2 係本發明的內埋元件的基板結構的製造方法的流程示意圖。
圖3 係本發明的一載板結構的示意圖。
圖4 係本發明於載板結構上設置一晶片結構以及一第一介電層的示意圖。
圖5 係本發明形成晶片結構的流程示意圖。
圖6 係本發明的晶片結構的第一製作流程示意圖。
圖7 係本發明的晶片結構的第二製作流程示意圖。
圖8 係本發明的晶片結構的第三製作流程示意圖。
圖9 係本發明的晶片結構的第四製作流程示意圖。
圖10 係本發明的晶片結構的第五製作流程示意圖。
圖11 係本發明的晶片結構的第六製作流程示意圖。
圖12 係本發明的晶片結構的第七製作流程示意圖。
圖13 係本發明的晶片結構的第八製作流程示意圖。
圖14 係本發明的晶片結構的第九製作流程示意圖。
圖15 係本發明於載板結構以及晶片結構上設置一第二介電層的示意圖。
圖16 係本發明於載板結構上設置一第一線路增層結構及一第二線路增層結構的示意圖。
關於本發明所示的圖式均為載板結構的局部剖面圖,圖式中所呈現的相關結構的數量、尺寸大小僅供參考說明,並非在於限制本發明的載板結構的具體結構。此外,本發明中所描述到的方向關係是依據圖式中所表示的方向進行說明並非是加以限制。
關於本發明內埋元件的基板結構的實施例,請參考圖1所示,包括一載板結構10、一預設有多數導線件21的晶片結構20、一第一介電層31、一第二介電層32、一第一線路增層結構41以及一第二線路增層結構42。該載板結構10具相對的一頂部11及一底部12,該晶片結構20、該第二介電層32以及該第一線路增層結構41設置在該載板結構10的頂部11上,該第一介電層31、該第二線路增層結構42設置在該載板結構10的底部12上。
為了說明本發明的內埋元件的基板結構的具體結構以及對應的製造方法,請一併參考圖2所示的內埋元件的基板結構的製造方法的流程圖。透過說明基板結構的製造方法一併說明相關結構的相對關係、設置方式以及連接關係。
關於該載板結構10的結構,請參考圖1至3所示,該載板結構10具有該頂部11及該底部12,該載板結構10還具有多數第一線路13以及多數第二 線路14,該等第二線路14分別具有相對的一第一端部141以及一第二端部142,該等第一線路13及該等第二線路14設置於該載板結構10內,且該載板結構10的第二線路14的第一端部141分別外露於該載板結構10的頂部11,該載板結構10的第二線路14的第二端部142分別外露於該載板結構10的底部12。其中為了令該載板結構10容納、設置該晶片結構20,係如步驟S61所示,於該載板結構10的頂部11上內凹形成一容槽15,其中該容槽15的位置係可為但不限於設置於該載板結構10的頂部11上的中間位置。在本實施例中,該載板結構10係可為預先製作有線路的一印刷電路板或一基板。
進一步的請參考圖1、2及4所示,如步驟S62所示,於該載板結構10的底部12上設置該第一介電層31,該第一介電層31係包覆該等第二線路14的第二端部142。於完成步驟S62後,係如步驟S63所示,於該載板結構10的容槽15內設置預設有多數導線件21的晶片結構20,以使該晶片結構20設置在該載板結構10的頂部11上。其中,為了加強該晶片結構20與該載板結構10的結合強度,進一步於步驟S63的該載板結構10的容槽15內設置預設有多數導線件21的晶片結構20之前,於該容槽15內先設置一黏著層16之後,再將該晶片結構20設置在該容槽15內的黏著層16上,以使該黏著層16在該晶片結構20與該載板結構10之間達到強化結合的效果。
在本實施例中,該第一介電層31係可為一介電材質氧化膜(如二氧化矽等)、一環氧樹脂等,並且透過一薄膜製作方法(例如濺鍍(sputter deposition/coating)、蒸鍍(Deposition)或塗佈(Coating))製作而成。
其中,為了說明如何形成預設有多數導線件21的晶片結構20的具體製作流程以及相關結構的連接關係,請參考圖1、5、6所示。該晶片結構20包括一架橋晶片22以及一導線件結構23。該架橋晶片22具有相對的一頂部221及一底部222以及多數線路223及多數接點224,該等線路223設置在該架橋 晶片22內,該等接點223間隔設置在該架橋晶片22的頂部221上,該導線件結構23具有一固定層231以及上述該等導線件21。
在本實施例中,請參考圖5至7所示,先提供一載件24,並且如步驟S71所示,於該載件24上形成該固定層231,並於該固定層231上形成間隔排列且貫穿該固定層231的一頂部2311及一底部2312的多數穿孔2313。其中,該固定層231的頂部2311係與該載件24接觸。該固定層231係可為一介電材質氧化膜(如二氧化矽等)、一環氧樹脂等,並且透過一薄膜製作方法(例如濺鍍(sputter deposition/coating)、蒸鍍(Deposition)或塗佈(Coating))製作而成。該等穿孔2313可透過蝕刻方法製作而成。
在本實施例中,請參考圖5、8、9所示,如步驟S72所示,先於該固定層231的底部2312上設置一光阻遮蔽層25,然後於該固定層231的穿孔2313內設置該等導線件21,且該等導線件21的一第一端部211接觸該載件24,該等導線件21的一第二端部212外露於該固定層231的底部2312。其中,該等導線件21係可透過一金屬鍍膜製作方法(例如濺鍍(sputter deposition/coating)、蒸鍍(Deposition)或電鍍)製作而成。其中該等導線件21的形狀以圖9的方向來說係呈T型,但以圖1的方向來說為倒T型,僅係為方向改變但不影響實際功用。當製作完成該等導線件21及該固定層231之後即完成該導線件結構23的製作,並且如圖10所示,將該光阻遮蔽層25移除。
請參考圖5、11及12所示,將該架橋晶片22與該導線件結構23相結合,其中如步驟S73所示,將該架橋晶片22的頂部221設置在該固定層231的底部2312上,使該等導線件21的第二端部212與該架橋晶片22上對應的接點224電連接。其中為了提升該架橋晶片22與該導線件結構23的結合強度並且提供足夠的支撐,進一步於該架橋晶片22與該導線件結構23之間設置一導電連接層26,該導電連接層26包括多數電連接件261及一絕緣支撐件262,該等電連接件 261分別與該等導線件23上對應的第二端部212以及該架橋晶片22上對應的接點224電連接,該絕緣支撐件262頂撐在該架橋晶片22與該導線件結構23之間。
進一步,如圖5、13所示,如步驟S74所示,移除該載件24,其中移除該載件24的方式可以是透過例如一掀離製程(lift off)方式如雷射、蝕刻方式等。請再參考圖5、14所示,於移除該載件24之後,如步驟S75所示,移除該固定層231的頂部2311,以露出該等導線件21的第一端部211,其中可透過乾蝕刻或者濕蝕刻的方式移除該固定層231的頂部2311。藉由上述步驟S71至S75所示的一半導體製程方法完成該晶片結構20的製作,以預先製作、設置有導線件21的該晶片結構20,可以有效提升本發明的基板結構製作效率、精準度以及可靠度。
根據上述對於該晶片結構20的製作說明後,在本實施例中,請參考圖2、15所示,於步驟S64中,係於該載板結構10的頂部11上以及該晶片結構20上設置該第二介電層32,以透過該第二介電層32包覆該載板結構10的第二線路14的第一端部141以及該晶片結構20,藉此達到保護的效果之外,還強化該晶片結構20與該載板結構10的結合強度。
在本實施例中,該第二介電層32係可為一介電材質氧化膜(如二氧化矽等)、一環氧樹脂等,並且透過一薄膜製作方法(例如濺鍍(sputter deposition/coating)、蒸鍍(Deposition)或塗佈(Coating))製作而成。
於設置該第二介電層32之後,為了讓該載板結構10的第二線路14的第一端部141、該晶片結構20的導線件21外露,以便於與其它外部的元件連接,請參考圖2、15、16所示。該第二介電層32具有相對的一頂部321及一底部322,並且請參考步驟S65所示,移除該第二介電層32的頂部321,並且於該第二介電層32的底部322上形成對應該載板結構10的第二線路14的第一端部141的多數孔洞323,使該晶片結構20的導線件21以及該載板結構10的第二線路14 的第一端部141外露於該第二介電層32。於該第二介電層32的底部322及孔洞323、該晶片結構20的導線件21以及該載板結構10的第二線路14的第一端部141上設置該第一線路增層結構41,且該第一線路增層結構41與該晶片結構20的導線件21、該載板結構10上對應的第二線路14的第一端部141電連接。在本實施例中,係透過乾蝕刻或濕蝕刻的方式先移除該第二介電層32的頂部321之後,再透過一雷射鑽孔的方式於該第二介電層32的底部322上形成對應該載板結構10的第二線路14的第一端部141的孔洞323。
於完成第一線路增層結構41的製作後,進一步的請參考圖2、16所示,如步驟S66所示,於該第一介電層31上形成多數對應該載板結構10的第二線路14的第二端部142的孔洞311,使該載板結構10的第二線路14的第二端部142經由該第一介電層31的孔洞311外露於該第一介電層31。然後於該第一介電層31、該載板結構10的第二線路14的第二端部142上設置該第二線路增層結構42,且該第二線路增層結構42與該載板結構10上對應的第二線路14的第二端部142電連接。該第二線路增層結構42經由該載板結構10的第二線路14與該第一線路增層結構41電連接。根據上述本發明的製作方法的步驟S61至S66以完成本發明的基板結構的製作。
在本實施例中,請參考圖1所示,進一步於該載板結構10與該晶片結構20上設有一電連接層51,該電連接層51係與該載板結構10上對應的第二線路14的第一端部141電連接以及與該晶片結構20上對應的導線件21電連接,以供後續與其它元件電連接。在本實施例中,該電連接層51係包括多數焊點。
當完成本發明的基板結構的製作之後,若要與外部的元件電連接時,請參看圖1所示,進一步包括至少一晶片52,於本實施例中係以二個晶片52進行說明但並非以此為限。該等晶片52分別具有多數接點521,其中一個晶片52中的部分接點521經由對應的電連接層51與該晶片結構20上對應的導線 件21電連接,其餘部分的接點521經由對應的電連接層51與該載板結構10上對應的第二線路14的第一端部141電連接。另外一個晶片中的部分接點521經由對應的電連接層51與該晶片結構20上對應的導線件21電連接,其餘部分的接點521經由對應的電連接層51與該載板結構10上對應的第二線路14的第一端部141電連接。
根據上述內容,藉由將透過一半導體製程方法預先設置、製作導線件21的晶片結構20固設在載板結構10的容槽15內,並且於該載板結構10的頂部11上設置第二介電層32以保護晶片結構20,並使晶片結構20的導線件21外露於該第二介電層32即可。由於不需透過雷射鑽孔於載板結構10的頂部11的第二介電層32上製作對應的雷射穿孔,故可改善因雷射鑽孔的精度及熱擴孔的限制,使相鄰導線件連接而短路或導線件空接的問題,藉此達到提升可靠性以及穩定性的目的。
10:載板結構
11:頂部
12:底部
13:第一線路
14:第二線路
15:容槽
16:黏著層
141:第一端部
142:第二端部
20:晶片結構
21:導線件
211:第一端部
212:第二端部
22:架橋晶片
221:頂部
222:底部
223:線路
224:接點
23:導線件結構
231:固定層
26:導電連接層
31:第一介電層
32:第二介電層
322:底部
41:第一線路增層結構
42:第二線路增層結構
51:電連接層
52:晶片
521:接點

Claims (8)

  1. 一種內埋元件的基板結構,其包括:一載板結構,具有相對的一頂部及一底部以及多數第一線路及多數第二線路,該載板結構的頂部內凹形成一容槽,該等第一線路及該等第二線路設置在該載板結構內,該等第二線路分別具有相對的一第一端部及一第二端部,該等第二線路的第一端部外露於該載板結構的頂部,該等第二線路的第二端部外露於該載板結構的底部;一第一介電層,設置於該載板結構的底部上,並且使該載板結構的第二線路的第二端部外露於該第一介電層;一預設有多數導線件的晶片結構,設置在該容槽內;一第二介電層,設置於該晶片結構及該載板結構的頂部上,並且使該晶片結構的導線件以及該等第二線路的第一端部外露於該第二介電層;一第一線路增層結構,設置在該第二介電層上、該晶片結構的導線件上以及該等第二線路的第二端部上,且分別與該晶片結構上對應的導線件、該載板結構上對應的第二線路的第一端部電連接;一第二線路增層結構,設置在該載板結構的底部,且分別與該載板結構上對應的第二線路的第二端部電連接;其中該晶片結構包括:一架橋晶片,具有相對的一頂部及一底部以及多數線路及多數接點,該等線路設置在該架橋晶片內,該等接點間隔設置在該架橋晶片的頂部上;一導線件結構,具有一固定層以及上述該等導線件,該固定層具有相對的一頂部及一底部,該等導線件分別具有相對的一第一端部及一第二端部,且分別外露於該固定層的頂部及底部,該導線件結構的底部設置在該架橋晶片的頂部上,且使該等導線件的第二端部分別與該架橋晶片上對應的接點電連接。
  2. 如請求項1所述之內埋元件的基板結構,其中更包括:一黏著層,設置在該容槽內且位於該晶片結構與該載板結構之間。
  3. 如請求項1所述之內埋元件的基板結構,其中更包括:一電連接層,設置在該第一線路增層結構上,並且經由該第一線路增層結構分別與該等第二線路上對應的第一端部以及該晶片結構上對應的導線件電連接。
  4. 如請求項3所述之內埋元件的基板結構,其中更連接至少一晶片,該晶片具有多數接點,並設置在該載板結構的頂部上,該晶片的接點經由該電連接層分別與對應的第二線路以及該晶片結構上對應的導線件電連接。
  5. 一種內埋元件的基板結構的製造方法,包括以下步驟:於一載板結構的一頂部內凹形成一容槽,且該載板結構內具有多數第一線路及多數第二線路,使該等第二線路的一第一端部外露於該載板結構的頂部,以及使該等第二線路的一第二端部外露於該載板結構的一底部;於該載板結構的底部設置一第一介電層;於該載板結構的容槽內設置一預設有多數導線件的晶片結構;於該載板結構的頂部及該晶片結構上設置一第二介電層;使該晶片結構的導線件及該載板結構的第二線路的第一端部外露於該第二介電層,並於該第二介電層上、該晶片結構的導線件上以及該載板結構的第二線路的第一端部上設置一第一線路增層結構,且與該晶片結構上對應的導線件、該載板結構上對應的第二線路的第一端部電連接;使該載板結構的第二線路的第二端部外露於該第一介電層,並於該第一介電層、該載板結構的第二線路的第二端部上設置一第二線路增層結構,且與該載板結構上對應的第二線路的第二端部電連接; 其中該晶片結構包括一架橋晶片以及一導線件結構,該架橋晶片具有相對的一頂部及一底部以及多數線路及多數接點,該等線路設置在該架橋晶片內,該等接點間隔設置在該架橋晶片的頂部上,該導線件結構具有一固定層以及上述該等導線件,形成該晶片結構的步驟包括:於一載件上設置該固定層,且形成貫穿該固定層的一頂部及一底部的多數穿孔;於該固定層的多數穿孔內設置該等導線件,且該等導線件的一第一端部分別接觸該載件,該等導線件的一第二端部分別外露於該固定層的底部;將該架橋晶片的頂部設置在該固定層的底部上,且使該等導線件的第二端部分別與該架橋晶片上對應的接點電連接;移除該載件;移除該固定層的頂部,露出該等導線件的第一端部。
  6. 如請求項5所述之內埋元件的基板結構的製造方法,其中於該載板結構的容槽內設置該晶片結構之前,於該容槽內先設置一黏著層再將該晶片結構設置在該容槽內的黏著層上。
  7. 如請求項5所述之內埋元件的基板結構的製造方法,其中進一步在該第一線路增層結構上設置一電連接層。
  8. 如請求項7所述之內埋元件的基板結構的製造方法,其中進一步包括至少一晶片,該晶片具有多數接點,設置該晶片的步驟包括:將該晶片設置在該載板結構的頂部上,且使該晶片的接點經由該電連接層分別與該載板結構上對應的第二線路的第一端部以及該晶片結構上對應的導線件電連接。
TW109117862A 2020-05-28 2020-05-28 內埋元件的基板結構及其製造方法 TWI732568B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
TW109117862A TWI732568B (zh) 2020-05-28 2020-05-28 內埋元件的基板結構及其製造方法
CN202010700332.6A CN113745188A (zh) 2020-05-28 2020-07-20 内埋组件的基板结构及其制造方法
US16/944,179 US11222838B2 (en) 2020-05-28 2020-07-31 Embedded component substrate structure having bridge chip and method for manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW109117862A TWI732568B (zh) 2020-05-28 2020-05-28 內埋元件的基板結構及其製造方法

Publications (2)

Publication Number Publication Date
TWI732568B true TWI732568B (zh) 2021-07-01
TW202145385A TW202145385A (zh) 2021-12-01

Family

ID=77911307

Family Applications (1)

Application Number Title Priority Date Filing Date
TW109117862A TWI732568B (zh) 2020-05-28 2020-05-28 內埋元件的基板結構及其製造方法

Country Status (3)

Country Link
US (1) US11222838B2 (zh)
CN (1) CN113745188A (zh)
TW (1) TWI732568B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11296053B2 (en) 2019-06-26 2022-04-05 Invensas Bonding Technologies, Inc. Direct bonded stack structures for increased reliability and improved yield in microelectronics
US11631647B2 (en) 2020-06-30 2023-04-18 Adeia Semiconductor Bonding Technologies Inc. Integrated device packages with integrated device die and dummy element
US11764177B2 (en) 2020-09-04 2023-09-19 Adeia Semiconductor Bonding Technologies Inc. Bonded structure with interconnect structure
US11728273B2 (en) * 2020-09-04 2023-08-15 Adeia Semiconductor Bonding Technologies Inc. Bonded structure with interconnect structure
US11664315B2 (en) * 2021-03-11 2023-05-30 Taiwan Semiconductor Manufacturing Company, Ltd. Structure with interconnection die and method of making same

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9324688B2 (en) * 2013-12-23 2016-04-26 SK Hynix Inc. Embedded packages having a connection joint group
TW201917831A (zh) * 2017-10-27 2019-05-01 南韓商三星電機股份有限公司 扇出型半導體封裝
TWI662676B (zh) * 2018-08-31 2019-06-11 欣興電子股份有限公司 具有內埋基板的線路載板及其製作方法與晶片封裝結構
TWI679740B (zh) * 2018-09-28 2019-12-11 大陸商光寶光電(常州)有限公司 搭載晶片用的導線架陣列及多晶片發光二極體封裝結構

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100388447C (zh) * 2004-12-20 2008-05-14 全懋精密科技股份有限公司 半导体构装的芯片埋入基板结构及制法
TWI418265B (zh) 2011-05-13 2013-12-01 Unimicron Technology Corp 封裝結構及其製法
KR102146131B1 (ko) * 2014-04-07 2020-08-21 에스케이하이닉스 주식회사 패키지 적층 소자
TWI545997B (zh) 2014-07-31 2016-08-11 恆勁科技股份有限公司 中介基板及其製法
US10037946B2 (en) * 2016-02-05 2018-07-31 Dyi-chung Hu Package structure having embedded bonding film and manufacturing method thereof
CN111052364A (zh) * 2017-09-29 2020-04-21 英特尔公司 具有嵌入式互连的半导体封装
US10483156B2 (en) * 2017-11-29 2019-11-19 International Business Machines Corporation Non-embedded silicon bridge chip for multi-chip module
CN110896066B (zh) * 2018-09-13 2022-08-30 欣兴电子股份有限公司 具有内埋基板的线路载板及其制作方法与芯片封装结构
KR20210030774A (ko) * 2019-09-10 2021-03-18 삼성전자주식회사 Pop 형태의 반도체 패키지
US11824040B2 (en) * 2019-09-27 2023-11-21 Taiwan Semiconductor Manufacturing Company, Ltd. Package component, electronic device and manufacturing method thereof
KR102573573B1 (ko) * 2019-10-25 2023-09-01 삼성전자주식회사 반도체 패키지
US11101191B2 (en) * 2019-11-22 2021-08-24 International Business Machines Corporation Laminated circuitry cooling for inter-chip bridges

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9324688B2 (en) * 2013-12-23 2016-04-26 SK Hynix Inc. Embedded packages having a connection joint group
TW201917831A (zh) * 2017-10-27 2019-05-01 南韓商三星電機股份有限公司 扇出型半導體封裝
TWI662676B (zh) * 2018-08-31 2019-06-11 欣興電子股份有限公司 具有內埋基板的線路載板及其製作方法與晶片封裝結構
TWI679740B (zh) * 2018-09-28 2019-12-11 大陸商光寶光電(常州)有限公司 搭載晶片用的導線架陣列及多晶片發光二極體封裝結構

Also Published As

Publication number Publication date
US20210375737A1 (en) 2021-12-02
CN113745188A (zh) 2021-12-03
US11222838B2 (en) 2022-01-11
TW202145385A (zh) 2021-12-01

Similar Documents

Publication Publication Date Title
TWI732568B (zh) 內埋元件的基板結構及其製造方法
US6476331B1 (en) Printed circuit board for semiconductor package and method for manufacturing the same
US6797616B2 (en) Circuit boards containing vias and methods for producing same
US5636104A (en) Printed circuit board having solder ball mounting groove pads and a ball grid array package using such a board
US8564116B2 (en) Semiconductor device with reinforcement plate and method of forming same
JPH06103704B2 (ja) 集積回路パッケージの製造方法、集積回路アセンブリおよびバイアの形成方法
JPH0936549A (ja) ベアチップ実装用プリント基板
US20100244230A1 (en) Semiconductor device, electronic device, and manufacturing method of semiconductor device
TW201407733A (zh) 具有內嵌半導體以及內建定位件之連線基板及其製造方法
JP5017872B2 (ja) 半導体装置及びその製造方法
US20160247696A1 (en) Interposer and method for producing the same
WO2009101904A1 (ja) 半導体装置及びその製造方法
JPH01261849A (ja) 半導体装置の製造方法
CN113496983A (zh) 半导体封装载板及其制法与半导体封装制程
JPH11204678A (ja) 半導体装置及びその製造方法
TWI607681B (zh) 線路基板的製作方法
TWI720898B (zh) 具有增加芯層走線面積的載板結構及其製作方法
KR102605701B1 (ko) 반도체 패키지 및 이의 제조 방법
US20230207435A1 (en) Multilevel package substrate with stair shaped substrate traces
CN111465167B (zh) 基板结构及其制作方法
JP2840293B2 (ja) Tab用テープ及びこれを用いた半導体装置
KR101360600B1 (ko) 수동소자의 솔더링 실장을 위한 구조를 가지는인쇄회로기판과 인쇄회로기판을 이용한 피씨비 카드 및그의 제조방법
JP2005183879A (ja) 高放熱型プラスチックパッケージ
CN115881546A (zh) 芯片互联的封装结构及其封装方法
KR20220133636A (ko) 반도체 패키지의 제조 방법