KR20210018039A - 초박형 브리지 및 멀티-다이 초미세 피치 패치 아키텍처 및 제조 방법 - Google Patents

초박형 브리지 및 멀티-다이 초미세 피치 패치 아키텍처 및 제조 방법 Download PDF

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KR20210018039A
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bridge
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tmvs
substrate
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산카 가네산
케빈 맥카시
레이 엠. 트리볼렛
데벤드라 말릭
라빈드라나스 브이. 마하잔
로버트 엘. 산크만
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    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
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    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05601—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/05611—Tin [Sn] as principal constituent
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    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
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    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08151—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/08221—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/08225—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
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    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H01L2224/21—Structure, shape, material or disposition of high density interconnect preforms of an individual HDI interconnect
    • H01L2224/214—Connecting portions
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80003—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/80006—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
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    • H01L2224/80801—Soldering or alloying
    • H01L2224/8081—Soldering or alloying involving forming an intermetallic compound at the bonding interface
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
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    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
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    • H01L2224/9212—Sequential connecting processes
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    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
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  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

실시예들은 반도체 패키지들 및 반도체 패키지들을 형성하는 방법들을 포함한다. 반도체 패키지는 HDP(high-density packaging) 기판 상의 하이브리드 층을 갖는 브리지, 상기 브리지 및 상기 HDP 기판 위의 복수의 다이, 및 상기 HDP 기판 상의 복수의 TMV(through mold via)를 포함한다. 상기 브리지는 상기 다이들과 상기 HDP 기판 사이에 결합된다. 상기 브리지는 상기 하이브리드 층으로 상기 다이들 중 2개의 다이에 직접 결합되고, 상기 브리지의 상기 하이브리드 층의 최상부 표면은 상기 다이들의 최하부 표면들 상에 직접 접하고, 상기 브리지의 최하부 표면은 상기 HDP 기판의 최상부 표면 상에 직접 접한다. 상기 TMV들은 상기 HDP 기판을 상기 다이들에 결합시키고, 상기 브리지의 두께와 실질적으로 동등한 두께를 갖는다. 상기 하이브리드 층은 도전성 패드들, 표면 마감, 및/또는 유전체를 포함한다.

Description

초박형 브리지 및 멀티-다이 초미세 피치 패치 아키텍처 및 제조 방법{ULTRATHIN BRIDGE AND MULTI-DIE ULTRAFINE PITCH PATCH ARCHITECTURE AND METHOD OF MAKING}
실시예들은 반도체 디바이스들의 패키징에 관한 것이다. 더 특정하게는, 실시예들은 초박형 브리지(ultrathin bridge) 및 멀티-다이 초미세 피치 패치(multi-die ultrafine pitch patch) 아키텍처들을 포함하는 패키지 기판들을 갖는 반도체 디바이스들에 관한 것이다.
지난 수십 년 동안, 집적 회로(IC)들에서의 피처들의 스케일링은 계속 성장하는 반도체 산업 배후의 추진력이 되어 왔다. 점점 더 작은 피처들로의 스케일링은 반도체 디바이스의 제한된 면적(real estate) 상에서의 기능 유닛들의 증가된 밀도를 가능하게 한다. 그러나, 각각의 디바이스의 성능을 최적화하면서 IC들에서의 피처들을 축소하는 추진은 문제가 없지 않다.
데이터 중심 사업들을 위해서는, 패키지 내의 다수의 칩들/다이들의 이종 통합이 필수적이다. 최저 전력에서 그리고 높은 대역폭 밀도에서 이들 칩을 상호접속시키면 패키지 기판들 상의 초미세 라인/공간/비아 패드들이 구동된다. 최근, 임베디드 브리지 다이 기술이 서버 제품들에서 이러한 필요를 해결한다. 그러나, 멀티-다이 인터커넥트들에 대한 요구가 계속 증가함에 따라, 이들 다수의 다이 및 멀티-다이 인터커넥트를 수용하기 위해 이질적인 브리지 다이들(예를 들어, 10개보다 많은 브리지 다이들)을 임베드하는 패키지 기판들이 요구된다. 더 중요하게는, 그러한 패키지 기판들에 대한 패키지 조립 공정들은 또한 이들 이질적인 브리지 다이 영역에 솔더로 다수의 다이를 부착하는 것, 및 높은 수율들 및 증가된 브리지 다이 범프 피치들을 갖는 원하는 결과들을 요구한다. 그러나, 그러한 공정들은 추가적인 조립 단계들 및 시간을 필요로 하고, 이들 패키지의 큰 영역들에 걸쳐 기판 평탄도의 정밀한 제어를 요구한다.
이는 솔더 기반 임베디드 브리지 다이 접속들에 대한 브리지 다이 범프 피치들을 제한한다. 브리지 다이 범프 피치들에 대한 이들 제한은 원하는 것보다 작은 범프 밀도를 포함하는 수 개의 주요 패키징 문제들을 야기하고, 이는 다이에서의 인터커넥트 물리적 면적들의 증가 및 그러한 증가된 실리콘 면적에 대한 비용들의 증가를 추가로 야기한다. 또한, 기존 기술들은 또한 이들 피치 스케일링 제한들 및 문제들을 해결하려는 시도로 실리콘 인터포저들을 사용하였다. 멀티-다이 아키텍처들에 대해, 실리콘 인터포저들은 레티클 크기의 2배(또는 그 이상)를 초과하는 크기들을 가질 수 있고, 이에 따라 레티클들의 스티칭이 요구되지만 비용이 과도해지고 복잡성이 추가된다.
본 명세서에 설명된 실시예들은 첨부 도면들의 도들에서 제한이 아닌 예로서 예시되고, 도면들에서 유사한 참조들은 유사한 특징들을 지시한다. 또한, 본 명세서에 설명된 발명 개념들로부터 모호하게 하지 않기 위해 일부 종래의 상세들은 생략되었다.
도 1은 일 실시예에 따른, 복수의 다이, HDP(high-density packaging) 기판, 하이브리드 층을 갖는 박형 브리지, 복수의 제1 및 제2 TMV(through mold via), 및 패키지 기판을 갖는 반도체 패키지의 단면도의 예시이다.
도 2a 내지 도 2l은 일부 실시예들에 따른, 복수의 다이, HDP 기판, 하이브리드 층을 갖는 박형 브리지, 복수의 제1 및 제2 TMV, 및 패키지 기판을 갖는 반도체 패키지를 형성하는 공정 흐름의 단면도들의 예시들이다.
도 3은 일 실시예에 따른, 복수의 다이, 복수의 HDP 기판, 하이브리드 층을 갖는 복수의 박형 브리지, 복수의 제1 및 제2 TMV, 및 패키지 기판을 갖는 반도체 패키지의 단면도의 예시이다.
도 4는 일 실시예에 따른, 복수의 다이, HDP 기판, 하이브리드 층을 갖는 박형 브리지, 복수의 제1 및 제2 TMV, 및 패키지 기판을 갖는 반도체 패키지를 이용하는 컴퓨터 시스템을 예시하는 개략 블록도의 예시이다.
패키지 기판들 및 초박형(또는 박형) 브리지 및 멀티-다이 초미세 피치 패치 아키텍처를 갖는 반도체 패키지들 및 그러한 반도체 패키지들을 형성하는 방법들이 본 명세서에 설명된다. 아래에 설명된 반도체 패키지 및 그러한 반도체 패키지들을 형성하는 방법들은, 일부 실시예들에 따른, 복수의 다이, HDP(high-density packaging) 기판, 박형 브리지, 복수의 제1 TMV(through mold via), 복수의 제2 TMV, 및 패키지 기판을 포함할 수 있다. 본 명세서에 설명된 반도체 패키지들의 이들 실시예는 솔더 볼들/접속들 없이 그리고 브리지들의 수를 최소화하기 위해 HDP 기판(예를 들어, HD(high-density)-유기 기판)과 박형 브리지(예를 들어, 박형 EMIB(embedded multi-die interconnect bridge))를 조합하고, HDP 기판과 하이브리드 유전체/도전성 본딩 층(예를 들어, 실리콘 이산화물/구리(SiO2/Cu) 본딩 층)을 갖는 다이들 사이에 박형 브리지를 직접 결합(또는 부착)하는 것을 가능하게 한다.
본 명세서에서 사용된, "브리지(bridge)"는 실리콘 인터커넥트 브리지 또는 그러한 인터커넥트 브리지(예를 들어, EMIB(embedded multi-die interconnecting bridge))를 형성하기에 적합한 임의의 다른 기판 재료로 이루어진 인터커넥트 브리지를 지칭할 수 있다. 따라서, 본 명세서에서 사용된, "박형 브리지(thin bridge)"(또는 "초박형 브리지")는 대략 10 um 내지 15 um의 두께 및/또는 대략 10 um 이하의 두께를 가질 수 있는 브리지를 지칭할 수 있다. 위에 설명된 바와 같이, 본 명세서에 설명된 박형 브리지는 다이에 결합될 솔더 볼들을 필요로 하지 않고, 대신에 그러한 박형 브리지는 하이브리드 층(또는 하이브리드 본딩 층)으로 다이들에 직접 결합(및/또는 통신적으로 결합)될 수 있다. 본 명세서에서 사용된, "하이브리드 층"(또는 하이브리드 본딩 층)은 복수의 도전성 패드(또는 Cu 패드들), 유전체 층(또는 SiO2 층), 및 표면 마감 층(또는 주석(Sn) 층)으로 구성된 박형 층(또는 초박형 층)을 지칭할 수 있고, 여기서 유전체 층은 도전성 패드들을 둘러쌀 수 있고, 도전성 패드들의 최상부 표면들은 도전성 패드들을 절연시키기 위해 사용되는 유전체 층의 최상부 표면과 실질적으로 동일 평면 상에 있고, 표면 마감 층은 도전성 패드들의 최상부 표면들 상에 직접 배치(또는 코팅)될 수 있다.
예를 들어, 솔더 없는 박형 브리지를 하이브리드 층으로 다이들에 직접 결합하기 위해, 박형 브리지는 박형 브리지의 박형 Cu 패드들 상에 직접 Sn을 배치할 수 있고, 여기서 초박형 브리지의 Sn은 다이들의 Cu 패드들과 직접 반응하여 (i) 박형 브리지와 다이들 사이에 Sn/Cu 금속간 화합물을 구현하고, (ii) 박형 브리지를 하이브리드 본딩 공정 등을 이용하여 다이들에 직접 로킹(또는 제자리 결합(bond in place))한다. 하이브리드 본딩 공정은, 일 실시예에 따르면, 초박형 브리지와 다이들 사이의 로킹을 구현하기 위해 온도 가열, 압력, 및 환원 분위기를 포함할 수 있다. 아래 설명된 바와 같이, 하이브리드 층은 원한다면 표면 마감 층을 생략할 수도 있다는 점에 유의한다.
본 명세서에 설명된 HDP 기판과 박형 브리지의 조합은 기존 기술들에 대해 위에 설명된 바와 같이 전형적으로 필요한 박형 브리지들의 총 수를 실질적으로 감소(또는 제거/경감)시킴으로써 반도체 패키지에 도움이 된다. 아래에 설명되는 반도체 패키지들의 실시예들은 다이들과 같은 입력/출력(I/O) 회로들에 대한 개선된 라우팅 및 전력 전달 기능들을 가능하게 한다. 본 명세서에 설명된 실시예들은 또한 반도체 패키지에 대한 개선된 뒤틀림 이점들을 제공한다. 예를 들어, 반도체 패키지는, 특히 캡슐화 층(또는 몰드 층) 처리 단계 후에, 열팽창 계수(CTE) 불일치 응력을 실질적으로 감소시키는 임시 유리 캐리어 상에 구현될 수 있다.
본 명세서에 설명된 실시예들은 솔더 기반 브리지 인터커넥트들을 제거함으로써 기존 패키징 솔루션들에 대한 개선들을 제공하고(즉, 본 명세서에 설명된 브리지들(또는 EMIB들)은 솔더 접속들 없이 다른 컴포넌트에 결합될 수 있다) 그에 의해 브리지 피치 스케일링의 개선, 다이들 상의 인터커넥트 물리 영역의 감소, 및 조립 비용의 감소들을 제공한다. 또한, 기존 패키징 솔루션에 대한 다른 개선은 고가의 실리콘 인터포저의 필요성을 제거하고 그에 의해 전체 패키지 비용을 감소시키는 것을 포함한다. 이들 반도체 패키지는 솔더 없는 브리지(또는 EMIB) 인터커넥트들, 브리지-유리 간 패치 하이브리드 본딩(예를 들어, SiO2/Cu 본딩), 실질적으로 감소된 라인/간격(L/S)(예를 들어, 2/2 미만의 L/S)을 갖는 HDP 기판 라우팅 층들, 초미세 리소그래피로 정의된(litho) 비아들, 및 제로-오정렬(zero-misaligned) 비아 아키텍처들을 구현하고 조합함으로써 패키징 솔루션들에 대한 개선들을 추가로 제공한다.
본 명세서에 설명된 기술들은 하나 이상의 전자 디바이스에서 구현될 수 있다. 본 명세서에 설명 기술들을 이용할 수 있는 전자 디바이스들의 비제한적인 예들은, MEMS(microelectromechanical systems) 기반 전기 시스템들, 자이로스코프들, ADAS(advanced driving assistance systems), 5G 통신 시스템들, 카메라들, 셀 폰들, 컴퓨터 단말들, 데스크톱 컴퓨터들, 전자 판독기들, 팩시밀리 머신들, 키오스크들, 넷북 컴퓨터들, 노트북 컴퓨터들, 인터넷 디바이스들, 지불 단말들, 개인 휴대 정보 단말(personal digital assistant)들, 미디어 플레이어들 및/또는 레코더들, 서버들(예를 들어, 블레이드 서버, 랙 마운트 서버, 이들의 조합들 등), 셋톱 박스들, 스마트폰들, 태블릿 개인용 컴퓨터들, 울트라 모바일 개인용 컴퓨터들, 유선 전화들, 유선 전화들, 이들의 조합들 등과 같은, 임의의 종류의 모바일 디바이스 및/또는 고정형 디바이스를 포함한다. 그러한 디바이스들은 휴대용 또는 고정형일 수 있다. 일부 실시예들에서, 본 명세서에 설명된 기술들은 데스크톱 컴퓨터, 랩톱 컴퓨터, 스마트폰, 태블릿 컴퓨터, 넷북 컴퓨터, 노트북 컴퓨터, 개인 휴대 정보 단말, 서버, 이들의 조합들 등에서 이용될 수 있다. 더 일반적으로, 본 명세서에 설명된 기술들은 패키지 기판들, 다이들, HDP 기판들, 하이브리드 층들을 갖는 박형 브리지들(또는 박형 EMIB들), 및 상이한 폭들을 갖는 TMV들을 갖는 반도체 패키지들을 포함하는 각종 전자 디바이스들 중 임의의 것에서 이용될 수 있다.
다음의 설명에서는, 본 기술분야의 통상의 기술자들이 그들의 연구의 요지를 본 기술분야의 다른 기술자들에게 전달하기 위해 통상적으로 이용하는 용어들을 사용하여 예시적인 구현들의 다양한 양태들이 설명될 것이다. 그러나, 본 기술분야의 통상의 기술자에게는 설명된 양태들 중 일부만으로 본 실시예들이 실시될 수 있다는 것이 명백할 것이다. 설명의 목적으로, 예시적인 구현들의 철저한 이해를 제공하기 위해 특정 숫자들, 재료들 및 구성들이 제시된다. 그러나, 본 기술분야의 통상의 기술자에게는 본 실시예들이 이 특정 상세들 없이 실시될 수 있다는 것이 명백할 것이다. 다른 경우들에서, 예시적인 구현들을 모호하게 하지 않기 위해 잘 알려진 특징들은 생략되거나 단순화된다.
다양한 동작들은 다수의 개별 동작으로서, 차례로, 본 실시예들을 이해하는 데 가장 도움이 되는 방식으로 설명될 것이지만, 설명의 순서는 이들 동작이 반드시 순서 의존적인 것을 암시하는 것으로 해석되어서는 안 된다. 특히, 이들 동작은 제시 순서로 수행될 필요는 없다.
본 명세서에서 사용된 "최상부", "최하부", "상부", "하부", "최하위", 및 "최상위"라는 용어들은 하나 이상의 요소에 대한 관계에서 사용될 때 절대적이기보다는 상대적인 물리적 구성을 전달하도록 의도된 것이다. 따라서, 디바이스에서 "최상위 요소" 또는 "최상부 요소"로서 설명된 요소는 디바이스가 반전될 때 디바이스에서 "최하위 요소" 또는 "최하부 요소"를 대신 형성할 수 있다. 유사하게, 디바이스에서 "최하위 요소" 또는 "최하부 요소"로서 설명된 요소는 디바이스가 반전될 때 디바이스에서 "최상위 요소" 또는 "최상부 요소"를 대신 형성할 수 있다.
이제 도 1을 참조하면, 일 실시예에 따른, 반도체 패키지(100)의 단면 예시가 도시되어 있다. 일 실시예에서, 반도체 패키지(100)는 복수의 다이(110-112), HDP 기판(130), 하이브리드 층(141-143)을 갖는 박형 브리지(140), 복수의 TMV(122a-b), 및 패키지 기판(102)을 포함할 수 있다. 일 실시예에 대해, 반도체 패키지(100)는 다이들(110-112), 박형 브리지(140), 및 HDP 기판(130)을 조합(또는 적층)할 수 있고, 여기서 박형 브리지(140)는 하이브리드 층(141-143)으로 HDP 기판(130)과 다이들(110-112) 사이에 직접 결합(또는 부착)될 수 있고, 하이브리드 층(141-143)은 복수의 도전성 패드(141)(또는 Cu 패드들), 유전체 층(142)(SiO2 층), 및 표면 마감 층(143)(Sn 층 또는 베어 Cu 표면 층)(즉, 하이브리드 유전체/도전성 본딩 층)으로 구성된다.
즉, 일부 실시예들에 따르면, 다이들(110-112)은 HDP 기판(130) 및 박형 브리지(140) 위에 배치될 수 있고, 박형 브리지(140)는 다이들(110-112) 아래에 그리고 그들 사이에 직접 배치될 수 있는 반면, HDP 기판(130)은 패키지 기판(102) 위에 배치될 수 있다. 도 1에는 하나의 HDP 기판(130), 하나의 박형 브리지(140), 및 3개의 다이(110-112)가 예시되어 있지만, 임의의 수의 HDP 기판(130), 박형 브리지(140), 및 다이(110-112)가 패키지 기판(102)과 조합/적층되고, 패키지 기판 상에/위에 배치되고, 패키지 기판에 결합될 수 있다는 것을 알아야 한다는 점에 유의한다.
일 실시예에 대해, 패키지 기판(102)은, 이에 제한되는 것은 아니지만, 패키지, 기판, 인쇄 회로 보드(PCB), 및/또는 마더보드를 포함할 수 있다. 일 실시예에 대해, 패키지 기판(102)은 PCB이다. 일 실시예에 대해, PCB는 양쪽 면에 박형 구리 호일이 라미네이트된 FR-4 유리 에폭시 베이스로 만들어진다. 특정 실시예들에 대해, 다층 PCB가 사용될 수 있고, 추가 층들을 만들기 위해 프리-프레그(pre-preg) 및 구리 포일이 사용된다. 예를 들어, 다층 PCB는 하나 이상의 유전체 층을 포함할 수 있고, 여기서 각각의 유전체 층은 감광성 유전체 층일 수 있다. 일 실시예에 대해, PCB(102)는, 구리(또는 금속) 트레이스들, 라인들, 패드들, 비아들, 비아 패드들, 홀들, 및/또는 평면들을 추가로 포함할 수 있는, 복수의 도전성 층을 포함할 수 있다.
도 1에 도시된 바와 같이, HDP 기판(130)은 패키지 기판(102) 위에 배치될 수 있고, 여기서 HDP 기판(130)은 복수의 솔더 볼(123)로 패키지 기판(102)에 도전성으로 결합될 수 있다. 일부 실시예들에서, HDP 기판(130)은 대략 2/2 um 이하의 L/S를 갖는 트레이스들, 리소그래피 비아들(litho vias), 제로-오정렬 비아들, 및/또는 대략 18 um 이하의 두께들을 갖는 비아 패드들로 구성된 복수의 재분배 층(RDL)을 포함할 수 있다. HDP 기판(130)은 다이들(110-112) 및/또는 박형 브리지(140)와의 통신을 위한 증가된(또는 높은) 입력/출력(I/O) 밀도 및 대역폭을 갖는 실리콘 기판일 수 있다. 일 실시예에서, HDP 기판(130)은 대략 10 um 내지 200 um의 두께를 가질 수 있다.
일 실시예에서, HDP 기판(130)은 복수의 제1 도전성 패드(118) 및 복수의 도전성 인터커넥트(131)를 가질 수 있다. 제1 도전성 패드들(118)은 HDP 기판(130)의 최하부 표면 상에 배치될 수 있다. 일 실시예에서, 제1 도전성 패드들(118)은 대략 80 um보다 큰 피치를 가질 수 있다. 제1 도전성 패드들(118)은 복수의 볼-그리드 어레이(BGA) 패드 등일 수 있다. HDP 기판(130)의 도전성 인터커넥트들(131)은 비아들, 트레이스들, 라인들, 패드들 등을 포함할 수 있다. 예를 들어, 도전성 인터커넥트들(131)은 제1 도전성 패드들(118)에 직접 결합될 수 있고, 여기서 솔더 볼들(123)은 HDP 기판(130)의 제1 도전성 패드들(118)을 패키지 기판(102)의 최상부 표면에 도전성으로 결합시킬 수 있다.
도전성 인터커넥트들(131)은 HDP 기판(130)의 최하부 표면으로부터 최상부 표면까지 수직으로 연장될 수 있다. 예를 들어, HDP 기판(130)의 도전성 인터커넥트들(131)의 최하부 표면들은 제1 도전성 패드들(118)에 직접 결합될 수 있고, 여기서 도전성 인터커넥트들(131)의 최하부 표면들은 HDP 기판(130)의 최하부 표면과 실질적으로 동일 평면 상에 있을 수 있다. 한편, 다른 예에서, HDP 기판(130)의 도전성 인터커넥트들(131)의 최상부 표면들은 복수의 TMV(122a-b)에 직접 결합될 수 있고, 여기서 도전성 인터커넥트들(131)의 최상부 표면들은 HDP 기판(130)의 최상부 표면과 실질적으로 동일 평면 상에 있을 수 있다.
일 실시예에 대해, 박형 브리지(140)는 HDP 기판(130) 위에/상에 직접 배치될 수 있고, 여기서 박형 브리지(140)의 최하부 표면은 HDP 기판(130)의 최상부 표면에 직접 결합될 수 있다. 일 실시예에서, 박형 브리지(140)는 도전성 패드들(141), 유전체 층(142), 및 표면 마감 층(143)으로 구성된 하이브리드 층(141-143)을 포함할 수 있다. 일 실시예에서, 도전성 패드들(141)은 복수의 Cu 패드 등일 수 있다. 일 실시예에 대해, 유전체 층(142)은 도전성 패드들(141)을 절연시키는 임의의 공지된 유전체들/절연 재료들 등 및/또는 SiO2 재료로 형성된 패시베이션 층일 수 있다. 또한, 일 실시예에서 위에 설명된 바와 같이, 표면 마감 층(143)은 주석 등과 같은 추가 솔더를 제공할 수 있는 하나 이상의 도전성 재료를 포함할 수 있다. 예를 들어, 도전성 패드들(141) 및 유전체 층(142)은 박형 브리지(140)의 최상부 표면 상에 직접 배치될 수 있고, 여기서 유전체 층(142)은 도전성 패드들(141)을 둘러싼다. 또한, 도전성 패드들(141)의 최상부 표면들은 유전체 층(142)의 최상부 표면과 실질적으로 동일 평면 상에 있을 수 있고, 여기서 표면 마감 층(143)은 도전성 패드들(141)의 최상부 표면들 상에 직접 배치될 수 있다.
일 실시예에 대해, 박형 브리지(140)는 대략 10 um 내지 15 um의 두께를 가질 수 있다. 다른 실시예에서, 박형 브리지(140)는 대략 10 um 이하의 두께를 가질 수 있다. 일 실시예에 대해, 브리지(140)의 도전성 패드들(141) 및 유전체 층(142)은 대략 5 um의 두께를 가질 수 있다. 다른 실시예에서, 브리지(140)의 도전성 패드들(141) 및 유전체 층(142)은 대략 10 um 이하의 두께를 가질 수 있다. 일 실시예에 대해, 브리지(140)의 표면 마감 층(143)은 대략 1 um 내지 2 um의 두께를 가질 수 있다. 다른 실시예에서, 브리지(140)의 표면 마감 층(143)은 대략 5 um 이하의 두께를 가질 수 있다. 일부 대안적인 실시예들에서, 표면 마감 층(143)은 도 2c에 도시된 바와 같이 생략될 수 있다는 점에 유의한다. 그에 따라, 일 실시예에서, 하이브리드 층(141-143)은 대략 5 um 내지 7 um의 두께를 가질 수 있다; 한편, 다른 실시예에서, 하이브리드 층(141-143)은 대략 7 um 이하의 두께를 가질 수 있다.
추가적으로, 도 1에 도시된 바와 같이, TMV들(122a-b)은 HDP 기판(130)의 도전성 인터커넥트들(131)의 최상부 표면들 상에/위에 직접 배치되고 그에 결합될 수 있다. 예를 들어, TMV들(122a-b)은 HDP 기판(130)의 도전성 인터커넥트들(131)의 최상부 표면들로부터 다이들(110-112)의 대략 최하부 표면들(또는 다이들(110-112)의 복수의 제2 도전성 패드(151a-b)의 최하부 표면들)까지 수직으로 연장될 수 있다. 일부 실시예들에서, TMV들(122a-b)은 HDP 기판(130)의 도전성 인터커넥트들(131) 상에 직접(또는 완벽하게) 정렬되지 않을 수 있다는 점에 유의한다.
일 실시예에서, TMV들(122a-b)은 Cu 등과 같은 도전성 재료로 형성될 수 있다. TMV들(122a-b)은 리소그래피 공정(또는 기타 등등)으로 형성될 수 있는데 그 이유는 TMV들(122a-b)이 무전해 성장되고, 몰드로 캡슐화되고, 후속하여 평탄화될 수 있기 때문이다. 추가적으로, TMV들(122a-b)은 복수의 제1 TMV(122a) 및 복수의 제2 TMV(122b)를 가질 수 있다. 일 실시예에서, 제1 TMV들(122a)은 제2 TMV들(122b)의 폭보다 더 큰 폭을 가질 수 있다. 더욱이, 일부 실시예들에서, 제1 TMV들(122a)은 테이퍼링된 측벽들을 가질 수 있는 반면, 제2 TMV들(122b)은 실질적으로 수직인 측벽들을 가질 수 있고/있거나 제1 TMV들(122a)의 테이퍼링된 측벽들의 각도보다 실질적으로 작은 약간 테이퍼링된 측벽들에 대한 각도를 가질 수 있다.
일부 실시예들에 대해, TMV들(122a-b)은 박형 브리지(140)를 둘러쌀 수 있다. 일 실시예에서, 박형 브리지(140)는 제1 다이(110), 제2 다이(111), 제3 다이(112), 및/또는 HDP 기판(130)을 통신적으로 결합시킬 수 있다. 도 1에 도시된 바와 같이, 박형 브리지(140)는 다이들(111-112)에 직접 결합될 수 있다. 그러나, 박형 브리지(140)는 2개 이상의 다이(110-112) 중 임의의 것에 결합될 수 있다는 점에 유의한다. 일 실시예에서, 박형 브리지(140)는 도전성 패드들(141) 및/또는 표면 마감 층(143)으로 제2 다이(111)를 제3 다이(112)에 통신적으로 결합시키기 위한 전기 라우팅(또는 인터커넥트 구조들(예를 들어, TSV(through silicon via)들)을 포함할 수 있다. 위에 설명된 바와 같이, 박형 브리지(140)는 다이들(111-112)에 직접 결합될 솔더 볼들을 필요로 하지 않고, 대신에 박형 브리지(140)는 도전성 패드들(141), 유전체 층(142), 및 표면 마감 층(143)으로 구성된 하이브리드 층으로 다이들(111-112)에 직접 결합될 수 있다. 일부 실시예들에서, 박형 브리지(140)는 EMIB라고 지칭될 수 있다. 추가적인 실시예들에 대해, 박형 브리지(140)는 박형 브리지(140)를 다이들(111-112) 및/또는 HDP 기판(130)에 결합시키기 위해 추가로 사용될 수 있는 복수의 TSV를 포함할 수 있다.
도 1에 도시된 바와 같이, 다이들(110-112)은 제1 다이(110), 제2 다이(111), 및 제3 다이(112)를 포함할 수 있다. 제1, 제2, 및 제3 다이들(110-112)은 HDP 기판(130) 위에 배치될 수 있다. 제2 및 제3 다이들(111-112)은 HDP 기판(130) 및 박형 브리지(140) 둘 다의 위에 배치될 수 있다. 일부 실시예들에서, 다이들(110-112)은 제2 도전성 패드들(151a-b) 및 유전체 층(155)을 포함할 수 있다. 제2 도전성 패드들(151a-b) 및 유전체 층(155) 둘 다는 다이들(110-112)의 최하부 표면들 상에 직접 배치될 수 있고, 여기서 유전체 층(155)은 제2 도전성 패드들(151a-b)을 둘러쌀 수 있다.
일 실시예에서, 제2 도전성 패드들(151a-b)은 복수의 Cu 패드 등일 수 있다. 일 실시예에 대해, 유전체 층(155)은 제2 도전성 패드들(151a-b)을 절연시키는 임의의 공지된 유전체들/절연 재료들 등 및/또는 SiO2 재료로 형성된 패시베이션 층일 수 있다. 일 실시예에 대해, 다이들(110-112)은 대략 200 um 이상의 두께를 가질 수 있다. 다른 실시예에서, 다이들(110-112)은 대략 200 um 이하의 두께를 가질 수 있다. 일 실시예에 대해, 다이들(110-112)의 도전성 패드들(151a-b) 및 유전체 층(155)은 대략 2 um의 두께를 가질 수 있다. 다른 실시예에서, 다이들(110-112)의 도전성 패드들(151a-b) 및 유전체 층(155)은 대략 5 um 이하의 두께를 가질 수 있다.
일 실시예에서, 제2 도전성 패드들(151a-b)은 복수의 제2 도전성 패드(151a) 및 복수의 제2 도전성 패드(151b)를 포함할 수 있다. 이들 실시예에서, 제2 도전성 패드들(151a)은 제2 도전성 패드들(151b)의 폭보다 더 큰 폭을 가질 수 있다. 예를 들어, 제1 TMV들(122a)은 다이들(110-112)의 제2 도전성 패드들(151a)을 HDP 기판(130)의 도전성 인터커넥트들(131)에 도전성 결합시킬 수 있다. 마찬가지로, 제2 TMV들(122b)은 제1 및 제2 다이들(110-111)의 제2 도전성 패드들(151b)을 HDP 기판(130)의 도전성 인터커넥트들(131)에 도전성 결합시킬 수 있는 반면, 제2 및 제3 다이들(111-112)의 제2 도전성 패드들(151b)은 박형 브리지(140)의 표면 마감 층(143) 및 도전성 패드들(141) 상에 직접 결합될 수 있다.
일 실시예에 대해, 다이들(110-112)은, 이에 제한되는 것은 아니지만, 반도체 다이, 전자 디바이스(예를 들어, 무선 디바이스), 집적 회로(IC), 중앙 처리 유닛(CPU), 마이크로프로세서, 플랫폼 컨트롤러 허브(PCH), 메모리(예를 들어, 고대역폭 메모리(HBM)), 및/또는 필드 프로그래머블 게이트 어레이(FPGA)를 포함할 수 있다. 다이들(110-112)은 실리콘과 같은 재료로 형성될 수 있고 HDP 기판(130) 및 박형 브리지(140)에 결합되어야 하는 회로를 가질 수 있다.
일 실시예에 대해, 제2 도전성 패드들(151a-b) 및 유전체 층(155)을 갖는 다이들(110-112), TMV들(122a-b), 및 도전성 패드들(141), 유전체 층(142), 및 표면 마감 층(143)을 갖는 박형 브리지(140), 및 제1 도전성 패드들(118)을 갖는 HDP 기판(130) 위에 캡슐화 층(180)이 배치될 수 있다. 그에 따라, TMV들(122a-b)은 캡슐화 층(180)으로 둘러싸일 수 있고, 캡슐화 층(180)을 통해 수직으로 연장되어 HDP 기판(130)을 다이들(110-111)에 도전성 결합시킬 수 있다. 일 실시예에서, 캡슐화 층(180)은 몰드 재료, 언더필 재료, 충진재 재료, 임의의 유사한 재료(들), 및/또는 이들의 임의의 조합과 같은 하나 이상의 캡슐화 재료를 포함할 수 있다. 일 실시예에 대해, 캡슐화 층(180)은 캡슐화 층(180)의 최상부 표면이 다이들(110-112)의 최상부 표면들과 실질적으로 동일 평면 상에 있도록 평탄화될 수 있고, 여기서 캡슐화 층(180)은 또한 다이들(110-112) 사이에 배치될 수 있다.
또한, 캡슐화 층(180)은 언더필 재료(154)(또는 언더필 층) 위에 배치될 수 있다. 일 실시예에서, 언더필 재료(154)는 패키지 기판(102) 위에 배치될 수 있고, 여기서 언더필 재료(154)는 패키지 기판(102)의 최상부 표면과 제1 도전성 패드들(118) 및 캡슐화 층(180)의 최하부 표면들 사이에 배치된다. 언더필 재료(154)는 캡슐화 층(180)과 패키지 기판(102) 사이에 배치되는 솔더 볼들(123)과 캡슐화 층(180)의 부분들을 둘러쌀 수 있다(또는 임베드할 수 있다).
추가적인 실시예들에서, 캡슐화 층(180) 및/또는 다이들(110-112)의 최상부 표면들 위에 열적 솔루션(또는 열적 디바이스)이 배치될 수 있고, 여기서 열적 솔루션은 히트 싱크, IHS(integrated heat spreader), 매니폴드, 콜드 플레이트 등을 포함할 수 있다.
반도체 패키지(100)는 원하는 패키징 설계에 기초하여 더 적은 수의 또는 추가적인 패키징 컴포넌트들을 포함할 수 있다는 점에 유의한다.
도 2a 내지 도 2l은 일 실시예에 따른, 반도체 패키지(200)를 형성하는 공정 흐름의 단면도들의 예시들이다. 일 실시예에서, 반도체 패키지(200)는, 일부 실시예들에 따른, 복수의 다이(210-212), HDP 기판(230), 하이브리드 층(241-243)을 갖는 박형 브리지(240), 복수의 TMV(222a-b), 및 패키지 기판(202)을 포함할 수 있다. 도 2a 내지 도 2l에 예시된 공정 흐름은 도 1에서 위에 설명된 반도체 패키지(100)와 실질적으로 유사한 반도체 패키지(200)를 형성한다. 마찬가지로, 반도체 패키지(200)의 컴포넌트들은 도 1에서 위에 설명된 반도체 패키지(100)의 컴포넌트들과 실질적으로 유사하다. 따라서, 위에 설명된 바와 같이, 패키지 기판(200)의 공정 흐름은 다이들(210-212), 박형 브리지(240), 및 HDP 기판(230)을 조합하기 위한 접근법들 중 하나를 예시하는데 그 이유는 박형 브리지(240)는 - 솔더 접속 없이 - TMV들(222a-b) 및 도전성 패드들(255a-b)을 이용하여 초미세 인터커넥트/라우팅 피치로 하이브리드 층(241-243)으로 HDP 기판(230)과 다이들(210-212) 사이에 직접 결합될 수 있기 때문이다.
이제 도 2a를 참조하면, 일 실시예에 따른, 반도체 패키지(200)의 단면 예시가 도시되어 있다. 일 실시예에서, 반도체 패키지(200)는 캐리어(201) 상에 배치된 접착제 층(261)(또는 접착제 막, 본딩 막 등)을 포함할 수 있다. 일 실시예에 대해, 캐리어(201)는 유리 캐리어(또는 임시 유리 패널 캐리어), 금속 캐리어, 및/또는 임의의 유사한 평평한 그리고 강성의 캐리어/기판일 수 있다.
추가적으로, 일 실시예에서, 접착제 층(261) 및 캐리어(201) 위에 복수의 다이(210-212)가 배치될 수 있고, 여기서 다이들(210-212)은 서로 인접하여 위치되고 접착제 층(261)으로 캐리어(201)에 결합될 수 있다. 예를 들어, 다이들(210-212)은 대략 50 um 이하의 다이간 간격(die-to-die spacing)으로 서로 인접하여 배치될 수 있다. 또한, 도 2a에 도시된 바와 같이, 다이들(210-212)을 캐리어(201)에 결합시키기 위해 다이들(210-212)의 최상부 표면들은 접착제 층(261) 상에 직접 배치될 수 있다. 다이들(210-212)은 도 1에서 위에 설명된 다이들(110-112)과 실질적으로 유사할 수 있다. 그에 따라, 다이들(210-212)은 복수의 제2 도전성 패드(251a-b) 및 유전체 층(255)을 가질 수 있고, 여기서 제2 도전성 패드들(251a)의 폭은 제2 도전성 패드들(251b)의 폭보다 더 클 수 있다.
또한, 도 2a에 도시된 바와 같이, 제2 도전성 패드들(251a-b)의 최상부 표면들은 유전체 층(255)의 최상부 표면 위로 돌출할 수 있다. 예를 들어, 제2 도전성 패드들(251a-b)은 유전체 층의 두께 위로 대략 2 um 내지 3 um의 두께로 과도금될 수 있다. 추가적으로, 일 실시예에서, 제2 도전성 패드들(251b)은 대략 5 um 이하의 피치를 가질 수 있고, 이는 브리지 인터페이스 및 HD 인터커넥트들(예를 들어, 도 2e의 TMV들(222b))에 대해 구현될 수 있다. 다른 실시예에서, 제2 도전성 패드들(251a)은 대략 25 um 이상의 피치를 가질 수 있고, 이는 비-브리지 인터페이스(non-bridge interface)에 대해 구현될 수 있다. 이들 과도금된 제2 도전성 패드들(251a-b)은 다이들(210-212) 사이의 두께 변동들을 경감시키는 데 도움이 되고, 여기서 다이들(210-212) 사이의 그러한 두께 변동들을 수용하기 위해 유전체 층(255)의 두께가 또한 조정(또는 선택)될 수 있다.
이제 도 2b를 참조하면, 일 실시예에 따른, 반도체 패키지(200)의 단면 예시가 도시되어 있다. 일 실시예에서, 과도금된 제2 도전성 패드들(251a-b)은 제2 도전성 패드들(251a-b)의 최상부 표면들이 유전체 층(255)의 최상부 표면과 실질적으로 동일 평면 상에 있도록 평탄화될 수 있다. 이 평탄화 공정은 또한 제2 도전성 패드들(251a-b)이 서로 실질적으로 동일한 두께들을 갖는 것을 가능하게 하고, 그에 의해 반도체 패키지(200)에 대한 임의의 두께 변동을 감소시킨다.
일 실시예에서, 평탄화는 화학적 기계적 평탄화(CMP) 공정 등을 이용하여 구현될 수 있다. 이 평탄화 공정은 정지 포인트로서의 역할을 하는 유전체 층(255)의 존재로 인해 높은 정확도를 가질 수 있다. 제2 도전성 패드들(251a-b)이 평탄화된 후에, 제2 도전성 패드들(251a-b)의 노출된 최상부 표면들은 유전체 층(255)의 최상부 표면과 실질적으로 동일 평면 상에 있을 수 있지만 약간의 오목부(depression)를 가질 수 있다. 예를 들어, 제2 도전성 패드들(251a-b)은 유전체 층(255)의 최상부 표면 아래로 대략 0.5 um 이하의 약간의 오목부(또는 언더-에치)를 생성하도록 선택적으로 에칭될 수 있고, 여기서 이 약간의 오목부는 브리지(예를 들어, 도 2d의 브리지(240))가 위에 설명되고 아래 도 2d에 도시된 바와 같이 제2 및 제3 다이들(211-212)과 함께 제자리에 로킹되어 머무는 데 도움이 된다.
이제 도 2c를 참조하면, 일 실시예에 따른, 반도체 패키지(200)의 단면 예시가 도시되어 있다. 일 실시예에서, 복수의 박형 브리지(240)가 제2 및 제3 다이들(211-212) 상에 직접 배치될 수 있다(아래 도 2d에 도시된 바와 같이). 박형 브리지(240)는 도 1에서 위에 설명된 박형 브리지(140)와 실질적으로 유사할 수 있다. 따라서, 일 실시예에서, 박형 브리지(240)는 하이브리드 층(241-243)을 포함할 수 있고(도 2c의 우측의 박형 브리지(240)로 도시된 바와 같이), 여기서 하이브리드 층(241-243)은 복수의 도전성 패드(241), 유전체 층(242), 및 표면 마감 층(243)으로 구성된다(예를 들어, 하이브리드 층(241-243)은 Cu/SiO2/Sn 등의 조합을 포함할 수 있다). 일 실시예에서, 도전성 패드들(241) 및 유전체 층(242)은 플라이-컷(fly-cut) 공정 등을 이용하여 박형 브리지(240) 위에 평탄화될 수 있다. 후속하여, 이들 실시예에서, 표면 마감 층(243)은 그 후 Sn 코팅 공정 등을 이용하여 도전성 패드들(241)의 노출된 최상부 표면들 위에 직접 배치될 수 있다(예를 들어, Sn 코팅 공정은 액침 Sn 도금, 전기 도금, 및/또는 기타 등등으로 구현될 수 있다). 또한, 도 2c에 도시된 바와 같이, 표면 마감 층(243)은 유전체 층(242)의 최상부 표면 위로 돌출할 수 있다는 점에 유의한다.
대안적인 실시예에서, 박형 브리지(240)는 하이브리드 층(241'-242')을 포함할 수 있고(도 2c의 좌측의 박형 브리지(240)로 도시된 바와 같이), 여기서 하이브리드 층(241'-242')은 복수의 도전성 패드(241') 및 유전체 층(242')으로 구성된다. 하이브리드 층(241'-242')은 하이브리드 층(241-243)과 실질적으로 유사할 수 있다 - 표면 마감 층(243)을 생략한 후에.
이제 도 2d를 참조하면, 일 실시예에 따른, 반도체 패키지(200)의 단면 예시가 도시되어 있다. 일 실시예에 대해, 하이브리드 층(241-243)을 갖는 박형 브리지(240)는 제2 및 제3 다이들(211-212) 위에 배치될 수 있다. 일 실시예에서, 박형 브리지(240)는 하이브리드 층(241-243)이 제2 및 제3 다이들(211-212)의 제2 도전성 패드들(251b) 상으로(즉, (약간의 오목부들을 갖는) 미세 피치 도전성(또는 Cu) 패드들 상으로) 아래로 향하여 정밀하게 위치될 수 있다. 이들 실시예에서, 박형 브리지(240)의 표면 마감 층(243) 및 도전성 패드들(241)은 복수의 Sn 코팅된 Cu 패드일 수 있다. 일 실시예에 대해, 박형 브리지(240)의 Sn 코팅된 Cu 패드들은 정밀한 픽-앤-플레이스 툴(또는 기타 등등)로 제2 및 제3 다이들(211-212)의 제2 도전성 패드들(251b) 상에 정밀하게 배치될 수 있다. 또한, 위에 설명된 바와 같이, Sn 코팅된 Cu 패드들이 대략 240℃내지 250℃에서 가열되어 박형 브리지(240)의 도전성 패드들(241)과 제2 및 제3 다이들(211-212)의 각각의 제2 도전성 패드들(251b) 사이에 Cu-Sn-Cu 금속간 결합을 생성함에 따라 박형 브리지(240)의 Sn 코팅된 Cu 패드들 상에 하이브리드 본딩 공정(또는 Cu/SiO2-Cu/SiO2 하이브리드 본딩 공정)이 구현될 수 있다. 따라서, 이들 실시예에서, Cu-Sn-Cu 금속간 결합은 박형 브리지(240)를 제2 및 제3 다이들(211-212) 상에 로킹(또는 견고하게 제자리에 유지)할 수 있다.
이제 도 2e를 참조하면, 일 실시예에 따른, 반도체 패키지(200)의 단면 예시가 도시되어 있다. 일 실시예에서, 다이들(210-212)의 각각의 제2 도전성 패드들(251a-b) 상에 직접 복수의 TMV(222a-b)를 배치(또는 도금/형성)하도록 리소그래피 패턴화 및 도금 공정(또는 기타 등등)이 구현될 수 있다. 리소그래피 공정은 아래에 설명되는 바와 같은 수 개의 단계들을 포함할 수 있다. 예를 들어, 다이들(210-212)의 제2 도전성 패드들(251a-b) 및 유전체 층(255)의 노출된 최상부 표면들 위에 시드 층이 배치될 수 있다. 일 실시예에서, 시드 층은 구리, 티타늄, 이들의 임의의 조합, 및/또는 기타 등등을 포함할 수 있다. 시드 층은 스퍼터링 공정 등을 이용하여 형성될 수 있다.
시드 층 배치 후에, 일 실시예에서, 시드 층 위에 레지스트 층이 배치될 수 있다. 일 실시예에서, 레지스트 층은 DFR(dry-film resist) 등일 수 있다. 일 실시예에서, 레지스트 층은 리소그래피 공정, 레이저 드릴링 공정 등을 이용하여 비아 개구들을 형성하기 위해 패터닝(또는 노광/현상)될 수 있다. 비아 개구들은 비-브리지 인터페이스(또는 부분/영역)에서 다이들(210-212)의 제2 도전성 패드들(251a-b)의 최상부 표면들을 노출시킬 수 있다.
일부 실시예들에서, 다이들(210-212)의 제2 도전성 패드들(251a-b)의 노출된 최상부 표면들 상에 각각 TMV들(222a-b)(또는 무전해 성장되고, 후속하여 몰드로 캡슐화되고, 평탄화될 수 있는 리소그래피 비아들)을 형성하기 위해 비아 개구들 내에 도전성 재료(예를 들어, Cu)가 배치(또는 도금)될 수 있다. TMV들(222a-b)은 도전성 필라들(conductive pillars)/인터커넥트들이라고 지칭될 수 있다. TMV들(222a-b)은 도 1에서 위에 설명된 TMV들(122a-b)과 실질적으로 유사할 수 있다. 일 실시예에서, TMV들(222)은 레지스트 층 내의 비아 개구들의 완전한 충진(filling)을 보장하기 위해 레지스트 층의 최상부 표면 위에 과도금될 수 있다. 일 실시예에 대해, TMV들(222a-b)은 제2 도전성 패드들(251a-b)로부터 레지스트 층의 최상부 표면/위까지 수직으로 연장될 수 있다. 일 실시예에서, TMV들(222a-b)은 전기 도금 공정 등을 이용하여 형성될 수 있다.
일 실시예에서, TMV들(222a-b)이 과도금될 때, 과도금된 TMV들(222a-b)은 TMV들(222a-b)의 최상부 표면들이 레지스트 층의 최상부 표면과 실질적으로 동일 평면 상에 있도록 평탄화될 수 있다. 이 평탄화 공정은 또한 TMV들(222a-b)이 서로 실질적으로 동일한 두께들을 갖는 것을 가능하게 하고, 그에 의해 반도체 패키지(200)에 대한 임의의 두께 변동을 감소시킨다. 예를 들어, TMV들(222a-b)이 평탄화된 후에, TMV들(222a-b)의 노출된 표면들은 브리지(240)의 노출된 표면과 실질적으로 동일 평면 상에 있을 수 있다. 일 실시예에서, 평탄화는 CMP 공정 등을 이용하여 구현될 수 있다. 이 평탄화 공정은 정지 포인트로서의 역할을 하는 레지스트 층의 존재로 인해 높은 정확도를 가질 수 있다. 마지막으로, 레지스트 층은 애싱(ashing), 습식 박리 등과 같은 임의의 적합한 공정을 이용하여 박리될 수 있다. 레지스트 층을 제거한 후에, 시드 층의 부분들이 노출될 수 있다. 그에 따라, 노출된 시드 층은 에칭 공정 등을 이용하여 에칭될 수 있다.
이제 도 2f를 참조하면, 일 실시예에 따른, 반도체 패키지(200)의 단면 예시가 도시되어 있다. 일 실시예에 대해, TMV들(222a-b), 유전체 층(242)을 갖는 박형 브리지(240), 도전성 패드들(251a-b) 및 유전체 층(255)을 갖는 다이들(210-212), 및 접착제 층(261) 위에 캡슐화 층(280)이 배치될 수 있다. 일 실시예에서, 캡슐화 층(280)은 TMV들(222a-b)의 최상부 표면들을 커버하도록 배치될 수 있다. 일 실시예에서, 캡슐화 층(280)은 몰드 층 및/또는 임의의 유사한 캡슐화 재료(들)일 수 있다. 일 실시예에 대해, 몰드 층(280)은 하나 이상의 충진재 재료를 갖는 에폭시(예를 들어, 연질 에폭시, 경질 에폭시, 불투명 에폭시 등)를 포함할 수 있다. 일 실시예에서, 캡슐화 층(280)은 압축 몰딩된 것, 라미네이트된 것, 또는 기타 등등일 수 있다.
캡슐화 층(280)은 도 1에서 위에 설명된 캡슐화 층(180)과 실질적으로 유사할 수 있다. 일 실시예에서, 캡슐화 층(280)은 TMV들(222a-b)의 최상부 표면들이 캡슐화 층(280) 및/또는 브리지(240)의 최상부 표면들과 실질적으로 동일 평면 상에 있도록 평탄화(또는 그라인딩)될 수 있다. 추가적으로, 캡슐화 층(280)은 TMV들(222a-b) 및/또는 브리지(240)의 최상부 표면들을 노출시키도록 평탄화/그라인딩된다. 일 실시예에서, 평탄화는 CMP 공정 등을 이용하여 구현될 수 있다.
이제 도 2g를 참조하면, 일 실시예에 따른, 반도체 패키지(200)의 단면 예시가 도시되어 있다. 일 실시예에서, HDP 기판(230)은 캡슐화 층(280), TMV들(222a-b), 및 브리지(240)의 최상부 표면들 위에 배치될 수 있다. 그에 따라, HDP 기판(230)의 브리지 인터페이스는 브리지(240)의 노출된 표면 상에 직접 배치될 수 있고, 그에 의해 하이브리드 층(241-243)을 갖는 브리지(240)가 다이들(211-212)과 HDP 기판(230) 사이에 샌드위치된다. HDP 기판(230)은 도 1에서 위에 설명된 HDP 기판(130)과 실질적으로 유사할 수 있다. 그에 따라, HDP 기판(230)은 복수의 도전성 인터커넥트(231) 및 복수의 제1 도전성 패드(218)를 포함할 수 있다. HDP 기판(230)의 도전성 인터커넥트들(231)은 TMV들(222a-b) 및 다이들(210-212)을 제1 도전성 패드들(218)에 도전성으로 결합시킬 수 있다.
일 실시예에서, 제1 도전성 패드들(218)은 위에 설명된 바와 같은 리소그래피 공정을 이용하여 HDP 기판(230)의 최상부 표면 상에 배치(또는 도금)될 수 있다. 도 2l에 도시된 바와 같이 반도체 패키지(200)가 뒤집힌 후, 제1 도전성 패드들(218)은 궁극적으로 HDP 기판(230) 아래에 위치되고, HDP 기판(230)의 최하부 표면에 결합되고, 도 1에서 위에 설명된 제1 도전성 패드들(118)과 유사하다는 점에 유의한다. 일 실시예에 대해, HDP 기판(230)은 대략 2/2 이하의 L/S를 갖는 도전성 트레이스들(또는 라인들), 리소그래피 비아들, 제로-오정렬 비아들, 및/또는 대략 18 um 이하의 비아 패드들을 갖는 하나 이상의 RDL 층을 포함할 수 있다. 일 실시예에서, HDP 기판(230)의 제1 도전성 패드들(218)은 대략 80 um 이상의 피치를 가질 수 있다.
이제 도 2h를 참조하면, 일 실시예에 따른, 반도체 패키지(200)의 단면 예시가 도시되어 있다. 일 실시예에서, HDP 기판(230), 브리지(240), 및 다이들(210-212)을 완전히 둘러싸도록(또는 에워싸도록/임베드하도록) 제1 도전성 패드들(218), HDP 기판(230), 및 기존 캡슐화 층(280) 위에 캡슐화 층(280)이 추가로 배치될 수 있다. 캡슐화 층(280)은 도 2f에서 위에 설명된 캡슐화 층(280)과 실질적으로 유사할 수 있다. 추가적으로, 일 실시예에서, 캡슐화 층(280)은 제1 도전성 패드들(218)의 최상부 표면들을 노출시키도록 평탄화될 수 있고, 여기서 제1 도전성 패드들(218)의 최상부 표면들은 캡슐화 층(280)의 최상부 표면과 실질적으로 동일 평면 상에 있을 수 있다. 위에 설명된 바와 같이, 캡슐화 층(280)은 CMP 공정 등을 이용하여 평탄화될 수 있다.
이제 도 2i를 참조하면, 일 실시예에 따른, 반도체 패키지(200)의 단면 예시가 도시되어 있다. 하나의 옵션 실시예에서, 복수의 솔더 볼(223)이 제1 도전성 패드들(218)의 노출된 표면들 상에 직접 배치되고 그들에 결합될 수 있다. 솔더 볼들(223)은 도 1에서 위에 설명된 솔더 볼들(123)과 실질적으로 유사할 수 있다.
이제 도 2j를 참조하면, 일 실시예에 따른, 반도체 패키지(200)의 단면 예시가 도시되어 있다. 일 실시예에서, 다이들(210-212)의 (최상부) 표면들을 노출시키기 위해 다이들(210-212) 및 캡슐화 층(280) 아래로부터 캐리어(201) 및 접착제 층(261)이 제거될 수 있다. 캐리어(201)와 접착제 층(261)을 제거한 후에, 다이들(210-212)의 (최상부) 표면은 캡슐화 층(280)의 (최상부) 표면과 실질적으로 동일 평면 상에 있을 수 있다.
이제 도 2k를 참조하면, 일 실시예에 따른, 반도체 패키지(200)의 단면 예시가 도시되어 있다. 일 실시예에서, 반도체 패키지(200)는 복수의 패치(패키지)를 싱귤레이트하여 도 1에서 위에 설명된 반도체 패키지(100)와 실질적으로 유사할 수 있는 개별 패치(또는 패키지)를 형성할 수 있다. 반도체 패키지(200)의 패치들의 싱귤레이션은 복수의 패치를 도 2k에서 예시된 패키지로 도시된 바와 같은 하나의 패치로 다이싱하는 것, 소잉하는 것, 레이저링하는 것 등에 의해 구현될 수 있다.
이제 도 2l을 참조하면, 일 실시예에 따른, 반도체 패키지(200)의 단면 예시가 도시되어 있다. 일 실시예에서, HDP 기판(230)의 제1 도전성 패드들(218)은 패키지 기판(202)의 최상부 표면 상에 배치되고 결합될 수 있다. 패키지 기판(202)은 도 1에서 위에 설명된 패키지 기판(102)과 실질적으로 유사할 수 있다. 추가적으로, 위에 설명된 바와 같이, 캡슐화 층(280) 및 패키지 기판(202) 위에 언더필 재료(254)가 배치될 수 있고, 여기서 언더필 재료(254)는 HDP 기판(230)과 패키지 기판(202) 사이에 배치될 수 있다. 언더필 재료(254)는 제1 솔더 볼들(223) 및 캡슐화 층(280)의 부분들을 둘러쌀 수 있다. 언더필 재료(254)는 도 1에서 위에 설명된 언더필 재료(154)와 실질적으로 유사할 수 있다.
도 2a 내지 도 2l의 반도체 패키지(200)는 원하는 패키징 설계에 기초하여 더 적은 수의 또는 추가적인 패키징 컴포넌트들을 포함할 수 있다는 점에 유의한다.
이제 도 3을 참조하면, 일 실시예에 따른, 반도체 패키지(300)의 단면 예시가 도시되어 있다. 반도체 패키지(300)는, 2개의 다이 세트(310-312)가 각각 2개의 HDP 기판(330) 및 2개의 박형 브리지(340) 위에 배치되어 그에 결합되고, 박형 브리지들(340) 중 하나 이상이 필요할 경우 복수의 TSV를 포함할 수 있고, 그에 의해 TSV들이 필요하다면, 박형 브리지들(340)의 TSV들이 다이들(310-312) 및/또는 기판(301)과 같은 I/O 회로들에 직접 전력을 공급하기 위해 HDP 기판(330)에 직접 결합(또는 솔더링)될 수 있다는 점을 제외하고는, 도 1 및 도 2a 내지 도 2l의 반도체 패키지들(100 및 200)과 실질적으로 유사할 수 있다.
도 1에서는 하나의 다이 세트(110-112)가 하나의 HDP 기판(130) 및 하나의 박형 브리지(140) 위에 배치되어 그에 결합되는 반면, 도 3에서는 2개의 다이 세트(310-312)가 초미세 피치들로 각각의 HDP 기판(330) 및 박형 브리지(340) 위에 배치되어 그에 통신적으로 결합되고, 그에 의해 추가적인 다이들과 같은 추가적인 원하는 IC들을 추가하여 반도체 패키지(300)의 전체 성능을 개선하는 한편, 초박형 하이브리드 층(341-343)을 갖는 하나의 박형 브리지(340)만을 이용하여 반도체 패키지(300)에 대한 실질적으로 감소된 전체 두께(또는 z-높이)를 유지한다.
또한, 도 1에서는 박형 브리지(140)가 어떠한 TSV도 없는 하이브리드 층(141-143)을 갖는 반면, 도 3에서는 박형 브리지(340)가 TSV들을 갖는 하이브리드 층(341-343)을 구현할 수 있고, 그에 의해 각각의 다이들(310-312) 및/또는 기판(301)에 직접 전력을 제공하여 반도체 패키지(300)의 전체 전력 성능을 개선한다. 각각의 패치에서, 2개의 다이(310-312), 하나의 HDP 기판(330), 및 하나의 박형 브리지(340)가 예시되어 있지만, 각각의 패치에서, 임의의 수의 다이(310-312), HDP 기판(330), 및 박형 브리지(340)가 기판(301) 상에/위에 배치(또는 위치)될 수 있다는 것을 알아야 한다. 반도체 패키지(300)는 2개의 패치(또는 패키지)로부터 도 2k 내지 도 2l에서 도시된/위에 설명된 바와 같은 개별 패치들(또는 패키지들)로 싱귤레이트될 수 있다는 점에 유의한다.
일 실시예에서, 기판(301)은 패키지 기판, 캐리어, 인터포저, 및/또는 기타 등등일 수 있다. 위에 설명된 바와 같이, 반도체 패키지(300)는 도 1에서 위에 설명된 반도체 패키지(100)와 실질적으로 유사할 수 있다는 점에 유의한다. 마찬가지로, 위에 설명된 반도체 패키지(300)의 컴포넌트들은 도 1에서 위에 설명된 반도체 패키지(100)의 컴포넌트들과 실질적으로 유사하다. 추가적으로, 기판(301), 다이들(310-312), TMV들(322a-b), 솔더 볼들(323), HDP 기판(330), 도전성 인터커넥트들(331), 박형 브리지(340), 하이브리드 층(341-343), 제1 및 제2 도전성 패드들(318 및 351a-b), 유전체 층(355), 및 캡슐화 층(380)은 도 1에서 위에 설명된 패키지 기판(101), 다이들(110-112), TMV들(122a-b), 솔더 볼들(123), HDP 기판(130), 도전성 인터커넥트들(131), 박형 브리지(140), 하이브리드 층(141-143), 제1 및 제2 도전성 패드들(118 및 151a-b), 유전체 층(155), 및 캡슐화 층(180)과 실질적으로 유사할 수 있다.
반도체 패키지(300)는 원하는 패키징 설계에 기초하여 더 적은 수의 또는 추가적인 패키징 컴포넌트들을 포함할 수 있다는 점에 유의한다.
도 4는 일 실시예에 따른, 복수의 다이, HDP 기판, 하이브리드 층을 갖는 박형 브리지, 복수의 TMV, 및 패키지 기판을 갖는 디바이스 패키지(410)(또는 반도체 패키지)를 이용하는 컴퓨터 시스템(400)을 예시하는 개략 블록도의 예시이다. 도 4는 컴퓨팅 디바이스(400)의 예를 예시한다. 컴퓨팅 디바이스(400)는 마더보드(402)를 하우징한다. 마더보드(402)는 이에 제한되는 것은 아니지만 프로세서(404), 디바이스 패키지(410)(또는 반도체 패키지), 및 적어도 하나의 통신 칩(406)을 포함하는 다수의 컴포넌트를 포함할 수 있다. 프로세서(404)는 마더보드(402)에 물리적으로 그리고 전기적으로 결합된다. 일부 실시예들에 대해, 적어도 하나의 통신 칩(406)도 마더보드(402)에 물리적으로 그리고 전기적으로 결합된다. 다른 실시예들에 대해, 적어도 하나의 통신 칩(406)은 프로세서(404)의 일부이다.
그 응용들에 따라, 컴퓨팅 디바이스(400)는 마더보드(402)에 물리적으로 그리고 전기적으로 결합될 수 있는 또는 그렇지 않을 수 있는 다른 컴포넌트들을 포함할 수 있다. 이들 다른 컴포넌트는, 이에 제한되는 것은 아니지만, 휘발성 메모리(예를 들어, DRAM), 비휘발성 메모리(예를 들어, ROM), 플래시 메모리, 그래픽 프로세서, 디지털 신호 프로세서, 암호 프로세서, 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 컨트롤러, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, 글로벌 포지셔닝 시스템(GPS) 디바이스, 나침반, 가속도계, 자이로스코프, 스피커, 카메라, 및 대용량 저장 디바이스(예컨대 하드 디스크 드라이브, 콤팩트 디스크(CD), 디지털 다기능 디스크(DVD) 등)을 포함한다.
적어도 하나의 통신 칩(406)은 컴퓨팅 디바이스(400)로의 그리고 그로부터의 데이터의 전송을 위한 무선 통신을 가능하게 한다. "무선(wireless)"이라는 용어 및 그 파생어들은, 비-고체 매체를 통한 변조된 전자기 방사(electromagnetic radiation)의 사용을 통해 데이터를 통신할 수 있는, 회로들, 디바이스들, 시스템들, 방법들, 기법들, 통신 채널들 등을 설명하기 위해 사용될 수 있다. 그 용어는 연관된 디바이스들이 어떠한 와이어도 포함하지 않는다는 것을 암시하지 않지만, 일부 실시예들에서는 그것들이 어떠한 와이어도 포함하지 않을 수도 있다. 적어도 하나의 통신 칩(406)은, 이에 제한되는 것은 아니지만, Wi-Fi(IEEE 802.11 패밀리), WiMAX(IEEE 802.112 패밀리), IEEE 802.20, 롱 텀 에볼루션(LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 이들의 파생물들뿐만 아니라, 3G, 4G, 5G 및 그 이상의 것으로 지정된 임의의 다른 무선 프로토콜들을 포함하는 다수의 무선 표준 또는 프로토콜 중 임의의 것을 구현할 수 있다. 컴퓨팅 디바이스(400)는 복수의 통신 칩(406)을 포함할 수 있다. 예를 들어, 제1 통신 칩(406)은 Wi-Fi 및 블루투스와 같은 더 짧은 거리의 무선 통신에 전용될 수 있고, 제2 통신 칩(406)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO, 및 다른 것들과 같은 더 먼 거리의 무선 통신에 전용될 수 있다.
컴퓨팅 디바이스(400)의 프로세서(404)는 프로세서(404) 내에 패키징된 집적 회로 다이를 포함한다. 디바이스 패키지(410)는, 이에 제한되는 것은 아니지만, 기판, 패키지 기판, 및/또는 PCB를 포함할 수 있는 반도체 패키지일 수 있다. 일 실시예에서, 디바이스 패키지(410)는 본 명세서에 설명된 도 1 내지 도 3의 반도체 패키지들과 실질적으로 유사할 수 있다. 디바이스 패키지(410)는 본 명세서에 설명된 바와 같은(예를 들어, 도 1 내지 도 3의 반도체 패키지들과 함께 예시되고 위에 설명된 바와 같은) 다이들, HDP 기판들, 하이브리드 층들을 갖는 박형 브리지들, 변화하는 폭들을 갖는 인터커넥트들(예를 들어, 도 1의 도전성 패드들(151a-b) 및 TMV들(122a-b)), 및 패키지 기판들 - 또는 본 명세서에 설명되는 도면들로부터의 임의의 다른 컴포넌트들을 포함할 수 있다.
본 명세서에 설명된 바와 같은 초미세 피치들 및 초박형 하이브리드 층들로 다이들과 HDP 기판들 사이에 로킹/결합/배치된 솔더 없는 초박형 브리지들을 필요로 할 수 있는 컴퓨팅 디바이스(400)의 디바이스 패키지(410) 및/또는 임의의 다른 컴포넌트(예를 들어, 본 명세서에 설명된 반도체 패키지들의 실시예들을 필요로 할 수 있는 컴퓨팅 디바이스(400)의 마더보드(402), 프로세서(404), 및/또는 임의의 다른 컴포넌트)로 재료들, 특징들, 및 컴포넌트들이 제한될 수 있으므로, 디바이스 패키지(410)는 단일 컴포넌트/디바이스, 컴포넌트들의 서브세트, 및/또는 전체 시스템일 수 있다는 점에 유의한다.
특정 실시예들에 대해, 집적 회로 다이는, 컴퓨팅 디바이스의 z-높이를 감소시키기 위해, 본 명세서에 설명된 바와 같은, 디바이스 패키지 및 무선 통신과 함께 사용하기 위한 열적으로 안정된 RFIC 및 안테나를 포함하는 패키지 기판 상의 하나 이상의 디바이스와 함께 패키징될 수 있다. "프로세서"라는 용어는 레지스터들 및/또는 메모리로부터의 전자 데이터를 처리하여 해당 전자 데이터를 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환하는 임의의 디바이스 또는 디바이스의 부분을 지칭할 수 있다.
적어도 하나의 통신 칩(406)은 또한 통신 칩(406) 내에 패키징된 집적 회로 다이를 포함한다. 일부 실시예들에 대해, 통신 칩(406)의 집적 회로 다이는, 본 명세서에 설명된 바와 같은, 하나 이상의 디바이스 패키지를 포함하는 패키지 기판 상의 하나 이상의 디바이스와 함께 패키징될 수 있다.
전술한 명세서에서, 실시예들은 그의 특정 예시적인 실시예들을 참조하여 설명되었다. 그러나, 이들 및 유사한 용어들 모두는 적절한 물리적 양들과 연관되고 이들 양에 적용되는 편리한 라벨들에 불과하다는 것을 염두에 두어야 한다. 더 넓은 사상 및 범위를 벗어나지 않고 다양한 수정들이 이루어질 수 있다는 것이 명백할 것이다. 따라서, 본 명세서 및 도면들은 제한적인 의미이기보다는 예시적인 의미로 간주되어야 한다.
다음의 예들은 추가 실시예들에 관한 것이다. 상이한 실시예들의 다양한 특징들은 각종 상이한 응용들에 적합하도록 포함된 일부 특징들 및 제외된 다른 특징들과 다양하게 조합될 수 있다.
다음의 예들은 추가 실시예들에 관한 것이다:
예 1은 반도체 패키지로서, 이는: HDP 기판 상의 브리지 - 상기 브리지는 하이브리드 층을 포함함 -; 상기 브리지 및 상기 HDP 기판 위의 복수의 다이 - 상기 브리지는 상기 복수의 다이와 상기 HDP 기판 사이에 결합되고, 상기 브리지는 상기 하이브리드 층으로 상기 복수의 다이 중 2개의 다이에 직접 결합되고, 상기 브리지의 상기 하이브리드 층의 최상부 표면이 상기 복수의 다이의 최하부 표면들 상에 직접 접하고, 상기 브리지의 최하부 표면이 상기 HDP 기판의 최상부 표면 상에 직접 접함 -; 및 상기 HDP 기판 상의 복수의 TMV를 포함하고, 상기 복수의 TMV는 상기 HDP 기판을 상기 복수의 다이에 결합시키고, 상기 복수의 TMV는 상기 브리지의 두께와 실질적으로 동등한 두께를 갖는다.
예 2에서, 예 1의 주제는 상기 브리지의 상기 하이브리드 층은 복수의 도전성 패드 및 유전체를 포함하고, 상기 유전체는 상기 복수의 도전성 패드를 둘러싸는 것을 옵션으로 포함할 수 있다.
예 3에서, 예 1-2의 주제는 상기 브리지의 하이브리드 층은 표면 마감을 추가로 포함하고, 상기 표면 마감은 상기 복수의 도전성 패드의 최상부 표면들 상에 직접 접하는 것을 옵션으로 포함할 수 있다.
예 4에서, 예 1-3의 주제는 상기 복수의 도전성 패드는 복수의 구리 패드이고, 상기 유전체는 실리콘 이산화물 재료를 포함하고, 상기 표면 마감은 주석 재료를 포함하는 것을 옵션으로 포함할 수 있다.
예 5에서, 예 1-4의 주제는 상기 브리지는 EMIB이고, 상기 EMIB는 상기 복수의 다이에 통신적으로 결합되는 것을 옵션으로 포함할 수 있다.
예 6에서, 예 1-5의 주제는 상기 HDP 기판은 복수의 도전성 인터커넥트를 포함하고, 상기 복수의 다이는 복수의 제2 도전성 패드 및 제1 유전체를 포함하고, 상기 복수의 제2 도전성 패드 및 상기 제1 유전체는 상기 복수의 다이의 최하부 표면들 상에 있고, 상기 제1 유전체는 상기 복수의 제2 도전성 패드를 둘러싸고, 상기 복수의 TMV는 상기 HDP 기판의 최상부 표면으로부터 상기 복수의 다이의 최하부 표면들까지 수직으로 연장되고, 상기 복수의 TMV는 상기 HDP 기판의 상기 복수의 도전성 인터커넥트를 상기 복수의 다이의 상기 복수의 제2 도전성 패드에 도전성으로 결합시키는 것을 옵션으로 포함할 수 있다.
예 7에서, 예 1-6의 주제는 상기 HDP 기판의 최하부 표면 상의 복수의 제1 도전성 패드; 패키지 기판 위의 상기 HDP 기판 - 상기 HDP 기판의 상기 복수의 제1 도전성 패드는 복수의 솔더 볼로 상기 패키지 기판에 도전성으로 결합됨 -; 상기 복수의 다이, 상기 복수의 제1 및 제2 도전성 패드, 상기 제1 유전체, 상기 복수의 TMV, 상기 브리지, 상기 하이브리드 층, 상기 HDP 기판 위에 있고 이들을 둘러싸는 캡슐화 층 - 상기 캡슐화 층은 상기 복수의 다이의 최상부 표면들과 실질적으로 동일 평면 상에 있는 최상부 표면을 갖고, 상기 캡슐화 층은 상기 복수의 제1 도전성 패드의 최하부 표면들과 실질적으로 동일 평면 상에 있는 최하부 표면을 가짐 -; 및 상기 캡슐화 층 및 상기 패키지 기판 위의 언더필 재료를 옵션으로 포함할 수 있고, 상기 언더필 재료는 상기 캡슐화 층의 최하부 표면과 상기 패키지 기판의 최상부 표면 사이에 있고, 상기 언더필 재료는 상기 캡슐화 층 및 상기 복수의 솔더 볼을 둘러싼다.
예 8에서, 예 1-7의 주제는 상기 복수의 TMV는 복수의 제1 TMV 및 복수의 제2 TMV를 포함하고, 상기 복수의 제1 TMV는 상기 복수의 제2 TMV의 폭보다 더 큰 폭을 갖고, 상기 복수의 제2 도전성 패드는 복수의 제3 도전성 패드 및 복수의 제4 도전성 패드를 포함하고, 상기 복수의 제3 도전성 패드는 상기 복수의 제4 도전성 패드의 폭보다 더 큰 폭을 갖고, 상기 복수의 제1 TMV는 상기 복수의 제3 도전성 패드에 직접 결합되고, 상기 복수의 제2 TMV는 상기 복수의 제4 도전성 패드에 직접 결합되는 것을 옵션으로 포함할 수 있다.
예 9에서, 예 1-8의 주제는 상기 브리지의 상기 하이브리드 층의 표면 마감은 상기 복수의 다이 중 상기 2개의 다이의 상기 복수의 제4 도전성 패드에 직접 결합되고, 상기 표면 마감은 상기 브리지의 상기 하이브리드 층의 상기 복수의 도전성 패드와 상기 복수의 다이 중 상기 2개의 다이의 상기 복수의 제4 도전성 패드 사이에 직접 있는 것을 옵션으로 포함할 수 있다.
예 10에서, 예 1-9의 주제는 상기 브리지는 박형 브리지이고, 상기 박형 브리지는 대략 15 um 이하의 두께를 갖고, 상기 박형 브리지는 솔더 재료 없이 상기 HDP 기판 및 상기 복수의 다이 중 상기 2개의 다이에 직접 결합되고, 상기 박형 브리지는 상기 HDP 기판과 상기 복수의 다이를 결합시키기 위한 복수의 TSV를 포함하는 것을 옵션으로 포함할 수 있다.
예 11은 반도체 패키지를 형성하는 방법으로서, 이는: 캐리어 위에 복수의 다이를 배치하는 단계 - 상기 복수의 다이는 접착제 층으로 상기 캐리어에 결합됨 -; 상기 복수의 다이 중 2개의 다이 위에 브리지를 배치하는 단계 - 상기 브리지는 하이브리드 층을 포함하고, 상기 브리지는 상기 하이브리드 층으로 상기 2개의 다이에 직접 결합됨 -; 상기 복수의 다이 위에 복수의 TMV를 배치하는 단계 - 상기 복수의 TMV는 상기 브리지를 둘러쌈 -; 상기 복수의 다이, 상기 브리지, 상기 하이브리드 층, 상기 복수의 TMV, 및 상기 접착제 층 위에 캡슐화 층을 배치하는 단계; 및 상기 캡슐화 층, 상기 복수의 TMV, 상기 브리지, 및 상기 복수의 다이 위에 HDP 기판을 배치하는 단계를 포함하고, 상기 복수의 TMV는 상기 HDP 기판을 상기 복수의 다이에 결합시키고, 상기 복수의 TMV는 상기 브리지의 두께와 실질적으로 동등한 두께를 갖고, 상기 브리지는 상기 복수의 다이와 상기 HDP 기판 사이에 결합되고, 상기 브리지의 상기 하이브리드 층의 최상부 표면은 상기 복수의 다이의 최하부 표면들 상에 직접 접하고, 상기 브리지의 최하부 표면은 상기 HDP 기판의 최상부 표면 상에 직접 접한다.
예 12에서, 예 11의 주제는 상기 브리지의 상기 하이브리드 층은 복수의 도전성 패드 및 유전체를 포함하고, 상기 유전체는 상기 복수의 도전성 패드를 둘러싸는 것을 옵션으로 포함할 수 있다.
예 13에서, 예 11-12의 주제는 상기 브리지의 하이브리드 층은 표면 마감을 추가로 포함하고, 상기 표면 마감은 상기 복수의 도전성 패드의 최상부 표면들 상에 직접 접하는 것을 옵션으로 포함할 수 있다.
예 14에서, 예 11-13의 주제는 상기 복수의 도전성 패드는 복수의 구리 패드이고, 상기 유전체는 실리콘 이산화물 재료를 포함하고, 상기 표면 마감은 주석 재료를 포함하는 것을 옵션으로 포함할 수 있다.
예 15에서, 예 11-14의 주제는 상기 브리지는 EMIB이고, 상기 EMIB는 상기 복수의 다이에 통신적으로 결합되는 것을 옵션으로 포함할 수 있다.
예 16에서, 예 11-15의 주제는 상기 HDP 기판은 복수의 도전성 인터커넥트를 포함하고, 상기 복수의 다이는 복수의 제2 도전성 패드 및 제1 유전체를 포함하고, 상기 복수의 제2 도전성 패드 및 상기 제1 유전체는 상기 복수의 다이의 최하부 표면들 상에 있고, 상기 제1 유전체는 상기 복수의 제2 도전성 패드를 둘러싸고, 상기 복수의 TMV는 상기 HDP 기판의 최상부 표면으로부터 상기 복수의 다이의 최하부 표면들까지 수직으로 연장되고, 상기 복수의 TMV는 상기 HDP 기판의 상기 복수의 도전성 인터커넥트를 상기 복수의 다이의 상기 복수의 제2 도전성 패드에 도전성으로 결합시키는 것을 옵션으로 포함할 수 있다.
예 17에서, 예 11-16의 주제는 상기 HDP 기판의 최하부 표면 상에 복수의 제1 도전성 패드를 배치하는 단계; 상기 복수의 제1 도전성 패드 및 상기 HDP 기판 위에 그리고 이들 주위에 상기 캡슐화 층을 배치하는 단계 - 상기 캡슐화 층은 상기 복수의 다이, 상기 복수의 제1 및 제2 도전성 패드, 상기 제1 유전체, 상기 복수의 TMV, 상기 브리지, 상기 하이브리드 층, 상기 HDP 기판을 둘러싸고, 상기 캡슐화 층은 상기 복수의 다이의 최상부 표면들과 실질적으로 동일 평면 상에 있는 최상부 표면을 갖고, 상기 캡슐화 층은 상기 복수의 제1 도전성 패드의 최하부 표면들과 실질적으로 동일 평면 상에 있는 최하부 표면을 가짐 -; 상기 캐리어를 제거하여 상기 캡슐화 층의 최상부 표면 및 상기 복수의 다이의 최상부 표면들을 노출시키는 단계; 패키지 기판 위에 상기 HDP 기판 및 상기 캡슐화 층의 최하부 표면들을 배치하는 단계 - 상기 HDP 기판의 상기 복수의 제1 도전성 패드는 복수의 솔더 볼로 상기 패키지 기판에 도전성으로 결합됨 -; 및 상기 캡슐화 층 및 상기 패키지 기판 위에 언더필 재료를 배치하는 단계를 옵션으로 포함할 수 있고, 상기 언더필 재료는 상기 캡슐화 층의 최하부 표면과 상기 패키지 기판의 최상부 표면 사이에 있고, 상기 언더필 재료는 상기 캡슐화 층 및 상기 복수의 솔더 볼을 둘러싼다.
예 18에서, 예 11-17의 주제는 상기 복수의 TMV는 복수의 제1 TMV 및 복수의 제2 TMV를 포함하고, 상기 복수의 제1 TMV는 상기 복수의 제2 TMV의 폭보다 더 큰 폭을 갖고, 상기 복수의 제2 도전성 패드는 복수의 제3 도전성 패드 및 복수의 제4 도전성 패드를 포함하고, 상기 복수의 제3 도전성 패드는 상기 복수의 제4 도전성 패드의 폭보다 더 큰 폭을 갖고, 상기 복수의 제1 TMV는 상기 복수의 제3 도전성 패드에 직접 결합되고, 상기 복수의 제2 TMV는 상기 복수의 제4 도전성 패드에 직접 결합되는 것을 옵션으로 포함할 수 있다.
예 19에서, 예 11-18의 주제는 상기 브리지의 상기 하이브리드 층의 표면 마감은 상기 복수의 다이 중 상기 2개의 다이의 상기 복수의 제4 도전성 패드에 직접 결합되고, 상기 표면 마감은 상기 브리지의 상기 하이브리드 층의 상기 복수의 도전성 패드와 상기 복수의 다이 중 상기 2개의 다이의 상기 복수의 제4 도전성 패드 사이에 직접 있는 것을 옵션으로 포함할 수 있다.
예 20에서, 예 11-19의 주제는 상기 브리지는 박형 브리지이고, 상기 박형 브리지는 대략 15 um 이하의 두께를 갖고, 상기 박형 브리지는 솔더 재료 없이 상기 HDP 기판 및 상기 복수의 다이 중 상기 2개의 다이에 직접 결합되고, 상기 박형 브리지는 상기 HDP 기판과 상기 복수의 다이를 결합시키기 위한 복수의 TSV를 포함하는 것을 옵션으로 포함할 수 있다.
예 21은 반도체 패키지로서, 이는: 패키지 기판 위의 HDP 기판; 상기 HDP 기판 상의 브리지 - 상기 브리지는 하이브리드 층을 포함하고, 상기 하이브리드 층은 복수의 도전성 패드, 표면 마감, 및 유전체를 포함함 -; 상기 브리지 및 상기 HDP 기판 위의 복수의 다이 - 상기 브리지는 상기 복수의 다이와 상기 HDP 기판 사이에 결합되고, 상기 브리지는 상기 하이브리드 층으로 상기 복수의 다이 중 2개의 다이에 직접 결합되고, 상기 브리지의 상기 하이브리드 층의 최상부 표면이 상기 복수의 다이의 최하부 표면들 상에 직접 접하고, 상기 브리지의 최하부 표면이 상기 HDP 기판의 최상부 표면 상에 직접 접함 -; 상기 HDP 기판 상의 복수의 TMV - 상기 복수의 TMV는 상기 HDP 기판을 상기 복수의 다이에 결합시키고, 상기 복수의 TMV는 상기 브리지의 두께와 실질적으로 동등한 두께를 가짐 -; 및 상기 복수의 다이, 상기 복수의 TMV, 상기 브리지, 상기 하이브리드 층, 및 상기 HDP 기판 위에 있고 이들을 둘러싸는 캡슐화 층을 포함하고, 상기 캡슐화 층은 상기 복수의 다이의 최상부 표면들 상에 직접 접하는 최상부 표면을 갖는다.
예 22에서, 예 21의 주제는 상기 유전체는 상기 복수의 도전성 패드를 둘러싸고, 상기 표면 마감은 상기 복수의 도전성 패드의 최상부 표면들 상에 직접 접하고, 상기 복수의 도전성 패드는 복수의 구리 패드이고, 상기 유전체는 실리콘 이산화물 재료를 포함하고, 상기 표면 마감은 주석 재료를 포함하고, 상기 브리지는 EMIB이고, 상기 EMIB는 상기 복수의 다이에 통신적으로 결합되는 것을 옵션으로 포함할 수 있다.
예 23에서, 예 21-22의 주제는 상기 HDP 기판은 복수의 도전성 인터커넥트를 포함하고, 상기 복수의 다이는 복수의 제2 도전성 패드 및 제1 유전체를 포함하고, 상기 복수의 제2 도전성 패드 및 상기 제1 유전체는 상기 복수의 다이의 최하부 표면들 상에 있고, 상기 제1 유전체는 상기 복수의 제2 도전성 패드를 둘러싸고, 상기 복수의 TMV는 상기 HDP 기판의 최상부 표면으로부터 상기 복수의 다이의 최하부 표면들까지 수직으로 연장되고, 상기 복수의 TMV는 상기 HDP 기판의 상기 복수의 도전성 인터커넥트를 상기 복수의 다이의 상기 복수의 제2 도전성 패드에 도전성으로 결합시키는 것을 옵션으로 포함할 수 있다.
예 24에서, 예 21-23의 주제는 상기 HDP 기판의 최하부 표면 상의 복수의 제1 도전성 패드 - 상기 HDP 기판의 상기 복수의 제1 도전성 패드는 복수의 솔더 볼로 상기 패키지 기판에 도전성으로 결합되고, 상기 캡슐화 층은 상기 복수의 다이, 상기 복수의 제1 및 제2 도전성 패드, 상기 제1 유전체, 상기 복수의 TMV, 상기 브리지, 상기 하이브리드 층, 상기 HDP 기판을 둘러싸고, 상기 캡슐화 층은 상기 복수의 제1 도전성 패드의 최하부 표면들과 실질적으로 동일 평면 상에 있는 최하부 표면을 가짐 -; 상기 캡슐화 층 및 상기 패키지 기판 위의 언더필 재료 - 상기 언더필 재료는 상기 캡슐화 층의 최하부 표면과 상기 패키지 기판의 최상부 표면 사이에 있고, 상기 언더필 재료는 상기 캡슐화 층 및 상기 복수의 솔더 볼을 둘러쌈 -; 및 상기 캡슐화 층의 최상부 표면 및 상기 복수의 다이의 최상부 표면들 위의 하나 이상의 열적 디바이스를 옵션으로 포함할 수 있다.
예 25에서, 예들 21-24의 주제는 상기 복수의 TMV는 복수의 제1 TMV 및 복수의 제2 TMV를 포함하고, 상기 복수의 제1 TMV는 상기 복수의 제2 TMV의 폭보다 더 큰 폭을 갖고, 상기 복수의 제2 도전성 패드는 복수의 제3 도전성 패드 및 복수의 제4 도전성 패드를 포함하고, 상기 복수의 제3 도전성 패드는 상기 복수의 제4 도전성 패드의 폭보다 더 큰 폭을 갖고, 상기 복수의 제1 TMV는 상기 복수의 제3 도전성 패드에 직접 결합되고, 상기 복수의 제2 TMV는 상기 복수의 제4 도전성 패드에 직접 결합되고, 상기 브리지의 상기 하이브리드 층의 표면 마감은 상기 복수의 다이 중 상기 2개의 다이의 상기 복수의 제4 도전성 패드에 직접 결합되고, 상기 표면 마감은 상기 브리지의 상기 하이브리드 층의 상기 복수의 도전성 패드와 상기 복수의 다이 중 상기 2개의 다이의 상기 복수의 제4 도전성 패드 사이에 직접 있고, 상기 브리지는 박형 브리지이고, 상기 박형 브리지는 대략 15 um 이하의 두께를 갖고, 상기 박형 브리지는 솔더 재료 없이 상기 HDP 기판 및 상기 복수의 다이 중 상기 2개의 다이에 직접 결합되고, 상기 박형 브리지는 상기 HDP 기판과 상기 복수의 다이를 결합시키기 위한 복수의 TSV를 포함하는 것을 옵션으로 포함할 수 있다.
전술한 명세서에서, 방법들 및 디바이스들은 그의 특정 예시적인 실시예들을 참조하여 설명되었다. 더 넓은 사상 및 범위를 벗어나지 않고 다양한 수정들이 이루어질 수 있다는 것이 명백할 것이다. 따라서, 본 명세서 및 도면들은 제한적인 의미이기보다는 예시적인 의미로 간주되어야 한다.

Claims (25)

  1. 반도체 패키지로서,
    HDP(high-density packaging) 기판 상의 브리지 - 상기 브리지는 하이브리드 층을 포함함 -;
    상기 브리지 및 상기 HDP 기판 위의 복수의 다이 - 상기 브리지는 상기 복수의 다이와 상기 HDP 기판 사이에 결합되고, 상기 브리지는 상기 하이브리드 층으로 상기 복수의 다이 중 2개의 다이에 직접 결합되고, 상기 브리지의 상기 하이브리드 층의 최상부 표면이 상기 복수의 다이의 최하부 표면들 상에 직접 접하고, 상기 브리지의 최하부 표면이 상기 HDP 기판의 최상부 표면 상에 직접 접함 -; 및
    상기 HDP 기판 상의 복수의 TMV(through mold via)를 포함하고, 상기 복수의 TMV는 상기 HDP 기판을 상기 복수의 다이에 결합시키고, 상기 복수의 TMV는 상기 브리지의 두께와 실질적으로 동등한 두께를 갖는, 반도체 패키지.
  2. 제1항에 있어서,
    상기 브리지의 상기 하이브리드 층은 복수의 도전성 패드 및 유전체를 포함하고, 상기 유전체는 상기 복수의 도전성 패드를 둘러싸는, 반도체 패키지.
  3. 제2항에 있어서,
    상기 브리지의 상기 하이브리드 층은 표면 마감을 추가로 포함하고, 상기 표면 마감은 상기 복수의 도전성 패드의 최상부 표면들 상에 직접 접하는, 반도체 패키지.
  4. 제3항에 있어서,
    상기 복수의 도전성 패드는 복수의 구리 패드이고, 상기 유전체는 실리콘 이산화물 재료를 포함하고, 상기 표면 마감은 주석 재료 또는 구리 재료를 포함하는, 반도체 패키지.
  5. 제1항에 있어서,
    상기 브리지는 EMIB(embedded multi-die interconnect bridge)이고, 상기 EMIB는 상기 복수의 다이에 통신적으로 결합되는, 반도체 패키지.
  6. 제4항에 있어서,
    상기 HDP 기판은 복수의 도전성 인터커넥트를 포함하고, 상기 복수의 다이는 복수의 제2 도전성 패드 및 제1 유전체를 포함하고, 상기 복수의 제2 도전성 패드 및 상기 제1 유전체는 상기 복수의 다이의 최하부 표면들 상에 있고, 상기 제1 유전체는 상기 복수의 제2 도전성 패드를 둘러싸고, 상기 복수의 TMV는 상기 HDP 기판의 최상부 표면으로부터 상기 복수의 다이의 최하부 표면들까지 수직으로 연장되고, 상기 복수의 TMV는 상기 HDP 기판의 상기 복수의 도전성 인터커넥트를 상기 복수의 다이의 상기 복수의 제2 도전성 패드에 도전성으로 결합시키는, 반도체 패키지.
  7. 제6항에 있어서,
    상기 HDP 기판의 최하부 표면 상의 복수의 제1 도전성 패드;
    패키지 기판 위의 상기 HDP 기판 - 상기 HDP 기판의 상기 복수의 제1 도전성 패드는 복수의 솔더 볼로 상기 패키지 기판에 도전성으로 결합됨 -;
    상기 복수의 다이, 상기 복수의 제1 및 제2 도전성 패드, 상기 제1 유전체, 상기 복수의 TMV, 상기 브리지, 상기 하이브리드 층, 상기 HDP 기판 위에 있고 이들을 둘러싸는 캡슐화 층 - 상기 캡슐화 층은 상기 복수의 다이의 최상부 표면들과 실질적으로 동일 평면 상에 있는 최상부 표면을 갖고, 상기 캡슐화 층은 상기 복수의 제1 도전성 패드의 최하부 표면들과 실질적으로 동일 평면 상에 있는 최하부 표면을 가짐 -; 및
    상기 캡슐화 층 및 상기 패키지 기판 위의 언더필 재료를 추가로 포함하고, 상기 언더필 재료는 상기 캡슐화 층의 최하부 표면과 상기 패키지 기판의 최상부 표면 사이에 있고, 상기 언더필 재료는 상기 캡슐화 층 및 상기 복수의 솔더 볼을 둘러싸는, 반도체 패키지.
  8. 제7항에 있어서,
    상기 복수의 TMV는 복수의 제1 TMV 및 복수의 제2 TMV를 포함하고, 상기 복수의 제1 TMV는 상기 복수의 제2 TMV의 폭보다 더 큰 폭을 갖고, 상기 복수의 제2 도전성 패드는 복수의 제3 도전성 패드 및 복수의 제4 도전성 패드를 포함하고, 상기 복수의 제3 도전성 패드는 상기 복수의 제4 도전성 패드의 폭보다 더 큰 폭을 갖고, 상기 복수의 제1 TMV는 상기 복수의 제3 도전성 패드에 직접 결합되고, 상기 복수의 제2 TMV는 상기 복수의 제4 도전성 패드에 직접 결합되는, 반도체 패키지.
  9. 제8항에 있어서,
    상기 브리지의 상기 하이브리드 층의 표면 마감은 상기 복수의 다이 중 상기 2개의 다이의 상기 복수의 제4 도전성 패드에 직접 결합되고, 상기 표면 마감은 상기 브리지의 상기 하이브리드 층의 상기 복수의 도전성 패드와 상기 복수의 다이 중 상기 2개의 다이의 상기 복수의 제4 도전성 패드 사이에 직접 있는, 반도체 패키지.
  10. 제9항에 있어서,
    상기 브리지는 박형 브리지이고, 상기 박형 브리지는 대략 15 um 이하의 두께를 갖고, 상기 박형 브리지는 솔더 재료 없이 상기 HDP 기판 및 상기 복수의 다이 중 상기 2개의 다이에 직접 결합되고, 상기 박형 브리지는 상기 HDP 기판과 상기 복수의 다이를 결합시키기 위한 복수의 TSV(through silicon via)를 포함하는, 반도체 패키지.
  11. 반도체 패키지를 형성하는 방법으로서,
    캐리어 위에 복수의 다이를 배치하는 단계 - 상기 복수의 다이는 접착제 층으로 상기 캐리어에 결합됨 -;
    상기 복수의 다이 중 2개의 다이 위에 브리지를 배치하는 단계 - 상기 브리지는 하이브리드 층을 포함하고, 상기 브리지는 상기 하이브리드 층으로 상기 2개의 다이에 직접 결합됨 -;
    상기 복수의 다이 위에 복수의 TMV를 배치하는 단계 - 상기 복수의 TMV는 상기 브리지를 둘러쌈 -;
    상기 복수의 다이, 상기 브리지, 상기 하이브리드 층, 상기 복수의 TMV, 및 상기 접착제 층 위에 캡슐화 층을 배치하는 단계; 및
    상기 캡슐화 층, 상기 복수의 TMV, 상기 브리지, 및 상기 복수의 다이 위에 HDP 기판을 배치하는 단계를 포함하고, 상기 복수의 TMV는 상기 HDP 기판을 상기 복수의 다이에 결합시키고, 상기 복수의 TMV는 상기 브리지의 두께와 실질적으로 동등한 두께를 갖고, 상기 브리지는 상기 복수의 다이와 상기 HDP 기판 사이에 결합되고, 상기 브리지의 상기 하이브리드 층의 최상부 표면은 상기 복수의 다이의 최하부 표면들 상에 직접 접하고, 상기 브리지의 최하부 표면은 상기 HDP 기판의 최상부 표면 상에 직접 접하는, 방법.
  12. 제11항에 있어서,
    상기 브리지의 상기 하이브리드 층은 복수의 도전성 패드 및 유전체를 포함하고, 상기 유전체는 상기 복수의 도전성 패드를 둘러싸는, 방법.
  13. 제12항에 있어서,
    상기 브리지의 상기 하이브리드 층은 표면 마감을 추가로 포함하고, 상기 표면 마감은 상기 복수의 도전성 패드의 최상부 표면들 상에 직접 접하는, 방법.
  14. 제13항에 있어서,
    상기 복수의 도전성 패드는 복수의 구리 패드이고, 상기 유전체는 실리콘 이산화물 재료를 포함하고, 상기 표면 마감은 주석 재료 또는 구리 재료를 포함하는, 방법.
  15. 제11항에 있어서,
    상기 브리지는 EMIB이고, 상기 EMIB는 상기 복수의 다이에 통신적으로 결합되는, 방법.
  16. 제14항에 있어서,
    상기 HDP 기판은 복수의 도전성 인터커넥트를 포함하고, 상기 복수의 다이는 복수의 제2 도전성 패드 및 제1 유전체를 포함하고, 상기 복수의 제2 도전성 패드 및 상기 제1 유전체는 상기 복수의 다이의 최하부 표면들 상에 있고, 상기 제1 유전체는 상기 복수의 제2 도전성 패드를 둘러싸고, 상기 복수의 TMV는 상기 HDP 기판의 최상부 표면으로부터 상기 복수의 다이의 최하부 표면들까지 수직으로 연장되고, 상기 복수의 TMV는 상기 HDP 기판의 상기 복수의 도전성 인터커넥트를 상기 복수의 다이의 상기 복수의 제2 도전성 패드에 도전성으로 결합시키는, 방법.
  17. 제16항에 있어서,
    상기 HDP 기판의 최하부 표면 상에 복수의 제1 도전성 패드를 배치하는 단계;
    상기 복수의 제1 도전성 패드 및 상기 HDP 기판 위에 그리고 이들 주위에 상기 캡슐화 층을 배치하는 단계 - 상기 캡슐화 층은 상기 복수의 다이, 상기 복수의 제1 및 제2 도전성 패드, 상기 제1 유전체, 상기 복수의 TMV, 상기 브리지, 상기 하이브리드 층, 상기 HDP 기판을 둘러싸고, 상기 캡슐화 층은 상기 복수의 다이의 최상부 표면들과 실질적으로 동일 평면 상에 있는 최상부 표면을 갖고, 상기 캡슐화 층은 상기 복수의 제1 도전성 패드의 최하부 표면들과 실질적으로 동일 평면 상에 있는 최하부 표면을 가짐 -;
    상기 캐리어를 제거하여 상기 캡슐화 층의 최상부 표면 및 상기 복수의 다이의 최상부 표면들을 노출시키는 단계;
    패키지 기판 위에 상기 HDP 기판 및 상기 캡슐화 층의 최하부 표면들을 배치하는 단계 - 상기 HDP 기판의 상기 복수의 제1 도전성 패드는 복수의 솔더 볼로 상기 패키지 기판에 도전성으로 결합됨 -; 및
    상기 캡슐화 층 및 상기 패키지 기판 위에 언더필 재료를 배치하는 단계를 추가로 포함하고, 상기 언더필 재료는 상기 캡슐화 층의 최하부 표면과 상기 패키지 기판의 최상부 표면 사이에 있고, 상기 언더필 재료는 상기 캡슐화 층 및 상기 복수의 솔더 볼을 둘러싸는, 방법.
  18. 제17항에 있어서,
    상기 복수의 TMV는 복수의 제1 TMV 및 복수의 제2 TMV를 포함하고, 상기 복수의 제1 TMV는 상기 복수의 제2 TMV의 폭보다 더 큰 폭을 갖고, 상기 복수의 제2 도전성 패드는 복수의 제3 도전성 패드 및 복수의 제4 도전성 패드를 포함하고, 상기 복수의 제3 도전성 패드는 상기 복수의 제4 도전성 패드의 폭보다 더 큰 폭을 갖고, 상기 복수의 제1 TMV는 상기 복수의 제3 도전성 패드에 직접 결합되고, 상기 복수의 제2 TMV는 상기 복수의 제4 도전성 패드에 직접 결합되는, 방법.
  19. 제18항에 있어서,
    상기 브리지의 상기 하이브리드 층의 표면 마감은 상기 복수의 다이 중 상기 2개의 다이의 상기 복수의 제4 도전성 패드에 직접 결합되고, 상기 표면 마감은 상기 브리지의 상기 하이브리드 층의 상기 복수의 도전성 패드와 상기 복수의 다이 중 상기 2개의 다이의 상기 복수의 제4 도전성 패드 사이에 직접 있는, 방법.
  20. 제19항에 있어서,
    상기 브리지는 박형 브리지이고, 상기 박형 브리지는 대략 15 um 이하의 두께를 갖고, 상기 박형 브리지는 솔더 재료 없이 상기 HDP 기판 및 상기 복수의 다이 중 상기 2개의 다이에 직접 결합되고, 상기 박형 브리지는 상기 HDP 기판과 상기 복수의 다이를 결합시키기 위한 복수의 TSV를 포함하는, 방법.
  21. 반도체 패키지로서,
    패키지 기판 위의 HDP 기판;
    상기 HDP 기판 상의 브리지 - 상기 브리지는 하이브리드 층을 포함하고, 상기 하이브리드 층은 복수의 도전성 패드, 표면 마감, 및 유전체를 포함함 -;
    상기 브리지 및 상기 HDP 기판 위의 복수의 다이 - 상기 브리지는 상기 복수의 다이와 상기 HDP 기판 사이에 결합되고, 상기 브리지는 상기 하이브리드 층으로 상기 복수의 다이 중 2개의 다이에 직접 결합되고, 상기 브리지의 상기 하이브리드 층의 최상부 표면이 상기 복수의 다이의 최하부 표면들 상에 직접 접하고, 상기 브리지의 최하부 표면이 상기 HDP 기판의 최상부 표면 상에 직접 접함 -;
    상기 HDP 기판 상의 복수의 TMV - 상기 복수의 TMV는 상기 HDP 기판을 상기 복수의 다이에 결합시키고, 상기 복수의 TMV는 상기 브리지의 두께와 실질적으로 동등한 두께를 가짐 -; 및
    상기 복수의 다이, 상기 복수의 TMV, 상기 브리지, 상기 하이브리드 층, 및 상기 HDP 기판 위에 있고 이들을 둘러싸는 캡슐화 층을 포함하고, 상기 캡슐화 층은 상기 복수의 다이의 최상부 표면들과 실질적으로 동일 평면 상에 있는 최상부 표면을 갖는, 반도체 패키지.
  22. 제21항에 있어서,
    상기 유전체는 상기 복수의 도전성 패드를 둘러싸고, 상기 표면 마감은 상기 복수의 도전성 패드의 최상부 표면들 상에 직접 접하고, 상기 복수의 도전성 패드는 복수의 구리 패드이고, 상기 유전체는 실리콘 이산화물 재료를 포함하고, 상기 표면 마감은 주석 재료 또는 구리 재료를 포함하고, 상기 브리지는 EMIB이고, 상기 EMIB는 상기 복수의 다이에 통신적으로 결합되는, 반도체 패키지.
  23. 제22항에 있어서,
    상기 HDP 기판은 복수의 도전성 인터커넥트를 포함하고, 상기 복수의 다이는 복수의 제2 도전성 패드 및 제1 유전체를 포함하고, 상기 복수의 제2 도전성 패드 및 상기 제1 유전체는 상기 복수의 다이의 최하부 표면들 상에 있고, 상기 제1 유전체는 상기 복수의 제2 도전성 패드를 둘러싸고, 상기 복수의 TMV는 상기 HDP 기판의 최상부 표면으로부터 상기 복수의 다이의 최하부 표면들까지 수직으로 연장되고, 상기 복수의 TMV는 상기 HDP 기판의 상기 복수의 도전성 인터커넥트를 상기 복수의 다이의 상기 복수의 제2 도전성 패드에 도전성으로 결합시키는, 반도체 패키지.
  24. 제23항에 있어서,
    상기 HDP 기판의 최하부 표면 상의 복수의 제1 도전성 패드 - 상기 HDP 기판의 상기 복수의 제1 도전성 패드는 복수의 솔더 볼로 상기 패키지 기판에 도전성으로 결합되고, 상기 캡슐화 층은 상기 복수의 다이, 상기 복수의 제1 및 제2 도전성 패드, 상기 제1 유전체, 상기 복수의 TMV, 상기 브리지, 상기 하이브리드 층, 상기 HDP 기판을 둘러싸고, 상기 캡슐화 층은 상기 복수의 제1 도전성 패드의 최하부 표면들과 실질적으로 동일 평면 상에 있는 최하부 표면을 가짐 -;
    상기 캡슐화 층 및 상기 패키지 기판 위의 언더필 재료 - 상기 언더필 재료는 상기 캡슐화 층의 최하부 표면과 상기 패키지 기판의 최상부 표면 사이에 있고, 상기 언더필 재료는 상기 캡슐화 층 및 상기 복수의 솔더 볼을 둘러쌈 -; 및
    상기 캡슐화 층의 최상부 표면 및 상기 복수의 다이의 최상부 표면들 위의 하나 이상의 열적 디바이스를 추가로 포함하는, 반도체 패키지.
  25. 제24항에 있어서,
    상기 복수의 TMV는 복수의 제1 TMV 및 복수의 제2 TMV를 포함하고, 상기 복수의 제1 TMV는 상기 복수의 제2 TMV의 폭보다 더 큰 폭을 갖고, 상기 복수의 제2 도전성 패드는 복수의 제3 도전성 패드 및 복수의 제4 도전성 패드를 포함하고, 상기 복수의 제3 도전성 패드는 상기 복수의 제4 도전성 패드의 폭보다 더 큰 폭을 갖고, 상기 복수의 제1 TMV는 상기 복수의 제3 도전성 패드에 직접 결합되고, 상기 복수의 제2 TMV는 상기 복수의 제4 도전성 패드에 직접 결합되고, 상기 브리지의 상기 하이브리드 층의 표면 마감은 상기 복수의 다이 중 상기 2개의 다이의 상기 복수의 제4 도전성 패드에 직접 결합되고, 상기 표면 마감은 상기 브리지의 상기 하이브리드 층의 상기 복수의 도전성 패드와 상기 복수의 다이 중 상기 2개의 다이의 상기 복수의 제4 도전성 패드 사이에 직접 있고, 상기 브리지는 박형 브리지이고, 상기 박형 브리지는 대략 15 um 이하의 두께를 갖고, 상기 박형 브리지는 솔더 재료 없이 상기 HDP 기판 및 상기 복수의 다이 중 상기 2개의 다이에 직접 결합되고, 상기 박형 브리지는 상기 HDP 기판과 상기 복수의 다이를 결합시키기 위한 복수의 TSV를 포함하는, 반도체 패키지.
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