JP2021027334A - 超薄型ブリッジ及びマルチダイ・ウルトラファイン・ピッチ・パッチ・アーキテクチャ及び製造方法 - Google Patents

超薄型ブリッジ及びマルチダイ・ウルトラファイン・ピッチ・パッチ・アーキテクチャ及び製造方法 Download PDF

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Ganesan Sanka
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Mccarthy Kevin
マッカーシー ケヴィン
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M Tribolet Leigh
エム． トリボレ リー
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Mallik Debendra
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    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
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    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
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    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05601—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/05611—Tin [Sn] as principal constituent
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    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
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    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08151—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/08221—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/08225—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
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    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H01L2224/21—Structure, shape, material or disposition of high density interconnect preforms of an individual HDI interconnect
    • H01L2224/214—Connecting portions
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80003—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/80006—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80801—Soldering or alloying
    • H01L2224/8081—Soldering or alloying involving forming an intermetallic compound at the bonding interface
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H—ELECTRICITY
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    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
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    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
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    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/053—Oxides composed of metals from groups of the periodic table
    • H01L2924/0544—14th Group
    • H01L2924/05442—SiO2
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    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18162—Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect
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    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
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Abstract

【課題】超薄型ブリッジ及びマルチダイ・ウルトラファイン・ピッチ・パッチ・アーキテクチャを含むパッケージ基板を有する半導体デバイスを提供する。【解決手段】半導体パッケージ１００は、高密度パッケージ（ＨＤＰ）基板１３０に、導電性パッド１４１、表面仕上げ層１４３及び／又は誘電体層１４２を含むハイブリッド層を有するブリッジ１４０と、ブリッジ及びＨＤＰ基板の上にある複数のダイ１１０〜１１２と、ＨＤＰ基板にある複数のスルー・モールド・ビア（ＴＭＶ）１２２ａ〜１２２ｂと、を含む。ブリッジは、ダイとＨＤＰ基板との間に結合される。ブリッジは、ダイのうちの２つのダイにハイブリッド層により直接的に結合され、ハイブリッド層のトップ表面は、ダイのボトム表面に直に接触し、ブリッジのボトム表面は、ＨＤＰ基板のトップ表面に直に接触する。ＴＭＶは、ＨＤＰ基板をダイに結合し、ブリッジの厚みに実質的に等しい厚みを有する。【選択図】図１

Description

実施形態は半導体デバイスをパッケージングすることに関連する。特に、実施形態は、超薄型ブリッジ及びマルチダイ・ウルトラファイン・ピッチ・パッチ・アーキテクチャを含むパッケージ基板を有する半導体デバイスに関する。
過去数十年間、集積回路（ＩＣ）の特徴のスケーリングは、成長を続ける半導体産業の原動力となっている。より小さくスケーリングすること、及びより小さな特徴は、半導体デバイスの限られた物的財産において、機能ユニットの高密度化を可能にする。しかしながら、各デバイスのパフォーマンスを最適化する一方、ＩＣ特徴のスケールダウンを駆り立てることは、問題がないわけではない。
データ中心の仕事には、複数のチップ／ダイのパッケージにおけるヘテロジニアス種集積が不可欠である。これらのチップを最低電力で高帯域幅密度で相互接続することは、パッケージ基板における超微細ライン／空間／ビア・パッドにする。近年、埋め込み型ブリッジ・ダイ技術は、サーバー製品におけるこのニーズに対処している。しかしながら、マルチダイ相互接続に対する需要が絶えず増加しているため、パッケージ基板は、これらの複数のダイ及びマルチダイ相互接続を収容するために、外的なブリッジ・ダイ（例えば、１０を超えるブリッジ・ダイ）を埋め込む必要がある。更に重要なことに、このようなパッケージ基板のためのパッケージ・アセンブリ・プロセスはまた、これらの外的なブリッジ・ダイ領域に複数のダイをはんだで取り付け、高い歩留まり及び増加したブリッジ・ダイ・バンプ・ピッチで所望の結果を得ることを必要とする。しかしながら、そのようなプロセスは、追加の組立工程及び時間を必要とし、これらのパッケージの広い面積にわたって基板の平坦性を正確に制御することを必要とする。
これは、はんだベースの埋め込みブリッジ・ダイ接続のためのブリッジ・ダイ・バンプ・ピッチを制限する。ブリッジ・ダイ・バンプ・ピッチに関するこれらの制限は、所望のバンプ密度未満であることを含む幾つもの主要なパッケージング問題をもたらし、その結果、ダイの中で相互接続物理領域が増加し、そのような増加したシリコン領域のためにコストが増加する。更に、既存の技術はまた、これらのピッチ・スケーリングの限界と問題を解決する試みとして、シリコン・インターポーザを使用している。マルチダイ・アーキテクチャの場合、シリコン・インターポーザは、レチクル・サイズの２倍（又はそれ以上）を超えるサイズを有することが可能であるが、レチクルの結合を必要とし、過剰なコスト及び複雑さが増す。
実施形態は添付の図面の図面において非限定的な例示として本願で説明され、図中同様の参照は同様の特徴を示す。更に、幾つかの従来技術の詳細は本明細書で説明される発明の概念から不明瞭にならないように省略されている。
複数のダイ、高密度パッケージ（ＨＤＰ）基板、ハイブリッド層を有する薄型ブリッジ、複数の第１及び第２スルー・モールド・ビア（ＴＭＶ）、及びパッケージ基板を有する一実施形態による半導体パッケージの断面図である。
複数のダイ、ＨＤＰ基板、ハイブリッド層を有する薄型ブリッジ、複数の第１及び第２ＴＭＶ、及びパッケージ基板を有する一部の実施形態による半導体パッケージを形成するためのプロセス・フローについての断面図である。 複数のダイ、ＨＤＰ基板、ハイブリッド層を有する薄型ブリッジ、複数の第１及び第２ＴＭＶ、及びパッケージ基板を有する一部の実施形態による半導体パッケージを形成するためのプロセス・フローについての断面図である。 複数のダイ、ＨＤＰ基板、ハイブリッド層を有する薄型ブリッジ、複数の第１及び第２ＴＭＶ、及びパッケージ基板を有する一部の実施形態による半導体パッケージを形成するためのプロセス・フローについての断面図である。 複数のダイ、ＨＤＰ基板、ハイブリッド層を有する薄型ブリッジ、複数の第１及び第２ＴＭＶ、及びパッケージ基板を有する一部の実施形態による半導体パッケージを形成するためのプロセス・フローについての断面図である。 複数のダイ、ＨＤＰ基板、ハイブリッド層を有する薄型ブリッジ、複数の第１及び第２ＴＭＶ、及びパッケージ基板を有する一部の実施形態による半導体パッケージを形成するためのプロセス・フローについての断面図である。 複数のダイ、ＨＤＰ基板、ハイブリッド層を有する薄型ブリッジ、複数の第１及び第２ＴＭＶ、及びパッケージ基板を有する一部の実施形態による半導体パッケージを形成するためのプロセス・フローについての断面図である。 複数のダイ、ＨＤＰ基板、ハイブリッド層を有する薄型ブリッジ、複数の第１及び第２ＴＭＶ、及びパッケージ基板を有する一部の実施形態による半導体パッケージを形成するためのプロセス・フローについての断面図である。 複数のダイ、ＨＤＰ基板、ハイブリッド層を有する薄型ブリッジ、複数の第１及び第２ＴＭＶ、及びパッケージ基板を有する一部の実施形態による半導体パッケージを形成するためのプロセス・フローについての断面図である。 複数のダイ、ＨＤＰ基板、ハイブリッド層を有する薄型ブリッジ、複数の第１及び第２ＴＭＶ、及びパッケージ基板を有する一部の実施形態による半導体パッケージを形成するためのプロセス・フローについての断面図である。 複数のダイ、ＨＤＰ基板、ハイブリッド層を有する薄型ブリッジ、複数の第１及び第２ＴＭＶ、及びパッケージ基板を有する一部の実施形態による半導体パッケージを形成するためのプロセス・フローについての断面図である。 複数のダイ、ＨＤＰ基板、ハイブリッド層を有する薄型ブリッジ、複数の第１及び第２ＴＭＶ、及びパッケージ基板を有する一部の実施形態による半導体パッケージを形成するためのプロセス・フローについての断面図である。 複数のダイ、ＨＤＰ基板、ハイブリッド層を有する薄型ブリッジ、複数の第１及び第２ＴＭＶ、及びパッケージ基板を有する一部の実施形態による半導体パッケージを形成するためのプロセス・フローについての断面図である。
複数のダイ、複数のＨＤＰ基板、ハイブリッド層を有する複数の薄型ブリッジ、複数の第１及び第２ＴＭＶ、及びパッケージ基板を有する一実施形態による半導体パッケージについての断面図である。
複数のダイ、ＨＤＰ基板、ハイブリッド層を有する薄型ブリッジ、複数の第１及び第２ＴＭＶ、及びパッケージ基板を有する一実施形態による半導体パッケージを利用するコンピュータ・システムを示す概略ブロック図である。
本願で説明されるものは、パッケージ基板、超薄型（又は薄型）ブリッジ、マルチダイ超微細ピッチ・パッチ・アーキテクチャを有する半導体パッケージ、並びにそのような半導体パッケージを形成する方法である。以下に記載される半導体パッケージ及びそのような半導体パッケージを形成する方法は、幾つかの実施形態によれば、複数のダイ、高密度パッケージ（ＨＤＰ）基板、薄型ブリッジ、複数の第１貫通モールド・ビア、複数の第２ＴＭＶ、及びパッケージ基板を含んでもよい。本明細書に記載される半導体パッケージのこれらの実施形態は、ＨＤＰ基板（例えば、高密度（ＨＤ）−有機基板）と薄型ブリッジ（例えば、薄い埋め込みマルチダイ相互接続ブリッジ（ＥＭＩＢ））とを、はんだボール／接続部なしに結合し、ブリッジの数を最小限に抑え、ＨＤＰ基板とダイとの間で薄型ブリッジを、ハイブリッド誘電体／導電性ボンディング層（例えば、二酸化ケイ素／銅（ＳｉＯ２／Ｃｕ）ボンディング層）により直接結合する（又は取り付る）ことを可能にする。
本明細書で使用される場合に、「ブリッジ」は、シリコン相互接続ブリッジ、又はそのような相互接続ブリッジを形成するのに適した何らかの他の基板材料で作られた相互接続ブリッジ（例えば、埋め込みマルチダイ相互接続ブリッジ（ＥＭＩＢ））を指す可能性がある。従って、本明細書で使用される場合に、「薄型ブリッジ」（又は「超薄型ブリッジ」）は、約１０ｕｍ−１５ｕｍの厚み及び／又は約１０ｕｍ未満の厚みを有する可能性があるブリッジを指す可能性がある。上述したように、本明細書で説明される薄型ブリッジは、ダイに結合されるために、はんだボールを必要とせず、むしろこの薄型ブリッジはハイブリッド層（又はハイブリッド・ボンディング層）によりダイに直接的に結合される（及び／又は通信可能に結合される）可能性がある。本明細書で使用される場合に、「ハイブリッド層」（ハイブリッド・ボンディング層）は、複数の導電性パッド（又はＣｕパッド）、誘電体層（又はＳｉＯ２層）、及び表面仕上げ層（又は錫（Ｓｎ）層）により構成される薄い層（又は超薄型層）を指す可能性があり、ここで、誘電体層は導電性パッドを包囲する可能性があり、導電性パッドのトップ表面は、導電性パッドを絶縁するために使用される誘電体層のトップ表面と実質的に同一平面にあり、表面仕上げ層は、導電性パッドのトップ表面に直接的に配置（又は塗布）されることが可能である。
例えば、ソルダーレス薄型ブリッジをハイブリッド層によりダイに直接的に結合するために、薄型ブリッジは、薄型ブリッジの薄いＣｕパッド上に直接的にＳｎを配置することが可能であり、この場合、超薄型ブリッジのＳｎは、ダイのＣｕパッドと直接的に反応し、（ｉ）薄型ブリッジとダイとの間にＳｎ／Ｃｕ金属間化合物を実現し、（ｉｉ）ハイブリッド・ボンディング・プロセスなどで薄型ブリッジをダイに直接的にロック（又は所定の位置に結合）する。ハイブリッド・ボンディング・プロセスは、一実施形態によれば、極薄ブリッジとダイとの間のロックを実現するための温度加熱、圧力、及び還元雰囲気を含んでもよい。以下に記載されるように、ハイブリッド層は、所望であれば、表面仕上げ層を省略してもよいことに留意されたい。
本明細書に記載されているＨＤＰ基板と薄型ブリッジの組み合わせは、既存の技術で上述したように一般的に必要とされる薄型ブリッジの総数をかなり低減（又は除去／軽減）することによって半導体パッケージを支援する。以下に説明する半導体パッケージの実施形態は、ダイなどの入／出力（Ｉ／Ｏ）回路に対する改善されたルーティング及び電力配分機能を可能にする。本明細書で説明される実施形態はまた、半導体パッケージに対して改良された反りの利点（ｉｍｐｒｏｖｅｄ ｗａｒｐａｇｅ ｂｅｎｅｆｉｔｓ）を提供する。例えば、半導体パッケージは、特に封止層（又はモールド層）処理ステップの後に、熱膨張係数（ＣＴＥ）の不整合ストレスを実質的に低減する一時的なガラス・キャリア上に実装されることが可能である。
本明細書で説明される実施形態は、はんだベースのブリッジ相互接続（即ち、本明細書で説明するブリッジ（又はＥＭＩＢ）は、はんだ接続なしで別のコンポーネントに結合されることが可能である）を排除することにより、既存のパッケージ・ソリューションに対する改善を提供し、それにより、改善されたブリッジ・ピッチ・スケーリング、ダイ上の相互接続物理領域の削減、及び組み立ての低コスト化を提供する。また、既存のパッケージング・ソリューションに対する別の改良は、高価なシリコン・インターポーザの必要性を排除し、それによって全体的なパッケージ・コストを低減することを含む。これらの半導体パッケージは、更に、ソルダーレス・ブリッジ（又はＥＭＩＢ）相互接続、ブリッジ−ガラス−パッチ・ハイブリッド・ボンディング（例えば、ＳｉＯ２／Ｃｕボンディング）、かなり削減されたライン／スペーシング（Ｌ／Ｓ）（例えば、２／２未満のＬ／Ｓ）を有するＨＤＰ基板ルーティング層、超微細リソグラフィーで規定された（リソ（ｌｉｔｈｏ））ビア、及びゼロ・ミスアライメント・ビア・アーキテクチャを実装及び組み合わせることによって、パッケージング・ソリューションに対する改善を更に提供する。
本明細書で説明される技術は、１つ以上の電子デバイスに実装されることができる。本明細書で説明される技術を利用することができる電子デバイスの非限定的な例は、マイクロ電気機械システム（ＭＥＭＳ）に基づく電機システム、ジャイロスコープ、アドバンスト・ドライブ・アシスタンス・システム（ＡＤＡＳ）、５Ｇ通信システム、カメラ、携帯電話、コンピュータ端末、デスクトップ・コンピュータ、電子リーダー、ファクシミリ・マシン、キオスク、ネットブック・コンピュータ、ノートブック・コンピュータ、インターネット・デバイス、決済端末、パーソナル・デジタル・アシスタント、メディア・プレーヤ及び／又はレコーダ、サーバー（例えば、ブレード・サーバー、ラック・マウント・サーバー、それらの組み合わせなど）、セットトップ・ボックス、スマート・フォン、タブレット・パーソナル・コンピュータ、ウルトラ・モバイル・パーソナル・コンピュータ、有線電話機、それらの組み合わせなど、あらゆる種類のモバイル・デバイス及び／又は固定デバイスを含む。このようなデバイスはポータブル又はステーショナリであってもよい。幾つかの実施形態において、本明細書で説明される技術は、デスクトップ・コンピュータ、ラップトップ・コンピュータ、スマート・フォン、タブレット・コンピュータ、ネットブック・コンピュータ、ノートブック・コンピュータ、パーソナル・デジタル・アシスタント、サーバー、それらの組み合わせ等において使用される可能性がある。より一般的には、本明細書で説明される技術は、パッケージ基板、ダイ、ＨＤＰ基板、ハイブリッド層を有する薄型ブリッジ（又は薄型ＥＭＩＢ）、及び異なる幅を有するＴＭＶを有する半導体パッケージを含む、種々の電子デバイスの何れにも使用される可能性がある。
以下の説明において、例示的な実施の種々の態様は、当業者が仕事内容を他の当業者に伝えるために一般的に使用される用語を用いて説明される。しかしながら、本実施形態は、説明された態様の一部のみを用いて実施されてもよいことは、当業者に明らかであろう。説明の目的で、具体的な実施例の完全な理解をもたらすために、具体的な数、材料、及び構成が述べられている。しかしながら、本実施形態が、特定の詳細なしに実施されてもよいことは、当業者に明らかであろう。その他、例示的な実装を不明瞭にしないように、周知の特徴は省略又は簡略化される。
種々の動作は、複数の別個の動作として、本実施形態を理解する上で最も有用な方法で記述されるが、記述の順序は、これらの動作が必然的に順序に依存することを意味すると解釈されるべきではない。様々な動作は複合的であるとして説明され、特に、これらの動作は登場の順序で実行される必要はない。
本明細書において使用される場合に、「トップ」、「ボトム」、「上」、「下」、「最下」、「最上」という用語は、１つ以上の要素との関係において使用される場合、絶対的な物理的構成ではなく、相対的なものを伝えるように意図されている。従って、装置の中で「最上の要素」又は「トップ・エレメント」として説明される要素は、装置が反転されると、逆に、装置の中で「最下の要素」又は「ボトム・エレメント」を形成する可能性がある。同様に、装置の中で「最下の要素」又は「ボトム・エレメント」と説明される要素は、装置が反転されると、逆に、装置内の「最上の要素」又は「トップ・エレメント」を形成する可能性がある。
次に図１を参照すると、一実施形態による半導体パッケージ１００の断面図が示されている。一実施形態では、半導体パッケージ１００は、複数のダイ１１０〜１１２、ＨＤＰ基板１３０、ハイブリッド層１４１〜１４３を有する薄型ブリッジ１４０、複数のＴＭＶ１２２ａ〜１２２ｂ、及びパッケージ基板１０２を含んでもよい。一実施形態では、半導体パッケージ１００は、ダイ１１０〜１１２、薄型ブリッジ１４０、及びＨＤＰ基板１３０を結合する（又は積み重ねる）ことが可能であり、薄型ブリッジ１４０は、ＨＤＰ基板１３０とダイ１１０〜１１２との間でハイブリッド層１４１〜１４３により直接的に結合される（又は取り付けられる）ことが可能であり、ハイブリッド層１４１〜１４３は、複数の導電性パッド１４１（又はＣｕパッド）、誘電体層１４２（ＳｉＯ２層）、及び表面仕上げ層１４３（Ｓｎ層又は露出したＣｕ表面層）（即ち、ハイブリッド誘電体／導電ボンディング層）により構成される。
一部の実施形態によれば、ダイ１１０〜１１２は、ＨＤＰ基板１３０と薄型ブリッジ１４０とを覆って配置されてもよく、薄型ブリッジ１４０は、ダイ１１０〜１１２の下方及び間に直接的に配置されてもよい一方、ＨＤＰ基板１３０は、パッケージ基板１０２を覆って配置されてもよい。図１には、１つのＨＤＰ基板１３０、１つの薄型ブリッジ１４０、及び３つのダイ１１０〜１１２が示されているが、任意の数のＨＤＰ基板１３０、薄型ブリッジ１４０、及びダイ１１０〜１１２が、パッケージ基板１０２と組み合わされ／積層され、接触して／覆って配置され、及び結合されてもよいことが理解されるべきである。
一実施形態では、パッケージ基板１０２は、パッケージ、基板、プリント回路基板（ＰＣＢ）、及び／又はマザーボードを含んでもよいが、これらに限定されない。一実施形態では、パッケージ基板１０２はＰＣＢである。一実施形態では、ＰＣＢは、両面に薄い銅箔が積層されたＦＲ−４ガラス・エポキシ・ベースで構成される。特定の実施形態では、多層ＰＣＢが使用されてもよく、追加的な層を作成するためにプリ・プレグ及び銅箔が使用される。例えば、多層ＰＣＢは１つ以上の誘電体層を含んでもよく、各誘電体層は感光性誘電体層であってもよい。一実施形態では、ＰＣＢ１０２は、複数の導電層を含んでもよく、それは、銅（又は金属）トレース、ライン、パッド、ビア、ビア・パッド、ホール、及び／又は平面を更に含んでもよい。
図１に示すように、ＨＤＰ基板１３０は、パッケージ基板１０２を覆って配置されてもよく、ＨＤＰ基板１３０は、複数のはんだボール１２３によってパッケージ基板１０２に導電結合されてもよい。幾つかの実施形態では、ＨＤＰ基板１３０は、Ｌ／Ｓが約２／２ｕｍ以下のトレース、リソ・ビア（ｌｉｔｈｏ ｖｉａｓ）、ゼロ・ミスアライメント・ビア、及び／又は厚みが約１８ｕｍ以下のビア・パッドから構成される複数の再分配層（ＲＤＬ）を含んでもよい。ＨＤＰ基板１３０は、ダイ１１０〜１１２及び／又は薄型ブリッジ１４０との通信のための、増大した（又は高い）入／出力（Ｉ／Ｏ）密度及び帯域幅を有するシリコン基板であってもよい。一実施形態では、ＨＤＰ基板１３０は、約１０ｕｍ〜２００ｕｍの厚さを有してもよい。
一実施形態では、ＨＤＰ基板１３０は、複数の第１導電性パッド１１８及び複数の導電性相互接続部１３１を有してもよい。第１導電性パッド１１８は、ＨＤＰ基板１３０のボトム表面に配置されてもよい。一実施形態では、第１導電性パッド１１８は、約８０ｕｍより大きなピッチを有してもよい。第１導電性パッド１１８は、複数のボール・グリッド・アレイ（ＢＧＡ）パッド等であってもよい。ＨＤＰ基板１３０の導電性相互接続部１３１は、ビア、トレース、ライン、パッドなどを含んでもよい。例えば、導電性相互接続部１３１は、第１導電性パッド１１８に直接結合されてもよく、はんだボール１２３は、ＨＤＰ基板１３０の第１導電性パッド１１８を、パッケージ基板１０２のトップ表面に導電結合されてもよい。
導電性相互接続部１３１は、ＨＤＰ基板１３０のボトム表面からトップ表面まで垂直に延在していてもよい。例えば、ＨＤＰ基板１３０の導電性相互接続部１３１のボトム表面は、第１導電性パッド１１８に直接的に結合されてもよく、導電性相互接続部１３１のボトム表面は、ＨＤＰ基板１３０のボトム表面と実質的に同一平面にあってもよい。一方、別の例では、ＨＤＰ基板１３０の導電性相互接続部１３１のトップ表面は、複数のＴＭＶ１２２ａ〜１２２ｂに直接的に結合されてもよく、導電性相互接続部１３１のトップ表面は、ＨＤＰ基板１３０のトップ表面と実質的に同一平面にあってもよい。
一実施形態では、薄型ブリッジ１４０は、ＨＤＰ基板１３０を覆って又は接触して直接的に配置されてもよく、薄型ブリッジ１４０のボトム表面は、ＨＤＰ基板１３０のトップ表面に直接的に結合されてもよい。一実施形態では、薄型ブリッジ１４０は、導電性パッド１４１、誘電体層１４２、及び表面仕上げ層１４３により構成されるハイブリッド層１４１〜１４３を含んでもよい。一実施形態では、導電性パッド１４１は、複数のＣｕパッドなどであってもよい。一実施形態では、誘電体層１４２は、ＳｉＯ２材料、及び／又は導電性パッド１４１を絶縁する任意の既知の誘電体／絶縁材料などにより形成されるパッシベーション層であってもよい。更に、一実施形態では上述したように、表面仕上げ層１４３は、錫などの追加のはんだを提供することが可能な１つ以上の導電性材料を含んでもよい。例えば、導電性パッド１４１及び誘電体層１４２は、薄型ブリッジ１４０のトップ表面に直接的に配置されてもよく、ここで、誘電体層１４２は、導電性パッド１４１を取り囲む。更に、導電性パッド１４１のトップ表面は、誘電体層１４２のトップ表面と実質的に同一平面にあってもよく、表面仕上げ層１４３は、導電性パッド１４１のトップ表面に直接的に配置されてもよい。
一実施形態では、薄型ブリッジ１４０は、約１０ｕｍ〜１５ｕｍの厚さを有する可能性がある。別の実施形態では、薄型ブリッジ１４０は、約１０ｕｍ以下の厚さを有する可能性がある。一実施形態では、ブリッジ１４０の導電性パッド１４１及び誘電体層１４２は、約５ｕｍの厚さを有してもよい。別の実施形態では、ブリッジ１４０の導電性パッド１４１及び誘電体層１４２は、約１０ｕｍ未満の厚さを有してもよい。一実施形態では、ブリッジ１４０の表面仕上げ層１４３は、約１ｕｍ〜２ｕｍの厚さを有してもよい。別の実施形態では、ブリッジ１４０の表面仕上げ層１４３は、約５ｕｍ以下の厚さを有してもよい。幾つかの代替実施形態において、表面仕上げ層１４３は、図２Ｃに示すように省略してもよいことに留意されたい。従って、一実施形態では、ハイブリッド層１４１〜１４３は、約５ｕｍ〜７ｕｍの厚さを有する可能性がある一方、別の実施形態では、ハイブリッド層１４１〜１４３は、約７ｕｍ以下の厚さを有してもよい。
更に、図１に示すように、ＴＭＶ１２２ａ〜１２２ｂは、ＨＤＰ基板１３０の導電性相互接続部１３１のトップ表面に接して／その上に直接的に配置されて結合されてもよい。例えば、ＴＭＶ１２２ａ〜１２２ｂは、ＨＤＰ基板１３０の導電性相互接続部１３１のトップ表面からダイ１１０〜１１２のほぼボトム表面（又は、ダイ１１０〜１１２の複数の第２導電性パッド１５１ａ〜１５１ｂのボトム表面）まで垂直に延在してもよい。幾つかの実施形態では、ＴＭＶ１２２ａ〜１２２ｂは、ＨＤＰ基板１３０の導電性相互接続部１３１上に真っ直ぐに（又は完全に）整列されていない可能性があることに留意されたい。
一実施形態では、ＴＭＶ１２２ａ〜１２２ｂは、Ｃｕなどの導電性材料により形成されてもよい。ＴＭＶ１２２ａ〜１２２ｂは、ＴＭＶ１２２ａ〜１２２ｂが無電解成長し、モールドで封止され、その後に平坦化され得るので、リソ・プロセス（等）により形成されてよい。更に、ＴＭＶ１２２ａ〜１２２ｂは、複数の第１ＴＭＶ１２２ａ及び複数の第２ＴＭＶ１２２ｂを有してもよい。一実施形態では、第１ＴＭＶ１２２ａは、第２ＴＭＶ１２２ｂの幅よりも大きい幅を有してもよい。更に、幾つかの実施形態では、第１ＴＭＶ１２２ａは、テーパーがかけられた側壁を有してもよい一方、第２ＴＭＶ１２２ｂは、実質的に垂直な側壁を有してもよく、及び／又は、第１ＴＭＶ１２２ａのテーパーがかけられた側壁の角度より実質的に小さな、僅かにテーパーがかけられた側壁の角度を有してもよい。
一部の実施形態では、ＴＭＶ１２２ａ〜１２２ｂは、薄型ブリッジ１４０を取り囲むことができる。一実施形態では、薄型ブリッジ１４０は、第１ダイ１１０、第２ダイ１１１、第３ダイ１１２、及び／又はＨＤＰ基板１３０と通信可能に結合されることが可能である。図１に示すように、薄型ブリッジ１４０は、ダイ１１１−１１２に直接的に結合されてもよい。しかしながら、薄型ブリッジ１４０は、任意の２つ以上のダイ１１０−１１２に結合されてもよいことに留意されたい。一実施形態では、薄型ブリッジ１４０は、導電性パッド１４１及び／又は表面仕上げ層１４３により第２ダイ１１１を第３ダイ１１２に通信可能に結合するために、電気ルーティング（又は相互接続構造（例えば、シリコン・ビア（ＴＳＶ）を介するもの））を含んでもよい。上述したように、薄型ブリッジ１４０は、ダイ１１１−１１２に直接結合されるはんだボールを必要とせず、その代わりに薄型ブリッジ１４０は、導電性パッド１４１、誘電体層１４２、及び表面仕上げ層１４３により構成されるハイブリッド層によりダイ１１１−１１２に直接結合されることが可能である。幾つかの実施態様において、薄型ブリッジ１４０はＥＭＩＢと言及されてもよい。更なる実施形態のために、薄型ブリッジ１４０は、薄型ブリッジ１４０をダイ１１１〜１１２及び／又はＨＤＰ基板１３０に結合するために更に使用されることが可能な複数のＴＳＶを含んでもよい。
図１に示すように、ダイ１１０〜１１２は、第１ダイ１１０、第２ダイ１１１、及び第３ダイ１１２を含んでもよい。第１、第２、及び第３ダイ１１０〜１１２は、ＨＤＰ基板１３０を覆って配置されてもよい。第２及び第３ダイ１１１〜１１２は、ＨＤＰ基板１３０及び薄型ブリッジ１４０の両方の上に配置されてもよい。幾つかの実施形態では、ダイ１１０〜１１２は、第２導電性パッド１５１ａ〜１５１ｂ及び誘電体層１５５を含んでもよい。第２導電性パッド１５１ａ〜１５１ｂ及び誘電体層１５５の両方は、ダイ１１０〜１１２のボトム表面に直接配置されてもよく、誘電体層１５５は、第２導電性パッド１５１ａ〜１５１ｂを包囲することが可能である。
一実施形態では、第２導電性パッド１５１ａ〜１５１ｂは、複数のＣｕパッドなどであってもよい。一実施形態では、誘電体層１５５は、ＳｉＯ２材料、及び／又は第２導電性パッド１５１ａ〜１５１ｂを絶縁する任意の既知の誘電体／絶縁材料により形成されるパッシベーション層であってもよい。一実施形態では、ダイ１１０〜１１２は、約２００ｕｍ以上の厚さを有してもよい。別の実施形態では、ダイ１１０〜１１２は、約２００ｕｍ以下の厚さを有してもよい。一実施形態では、ダイ１１０〜１１２の導電性パッド１５１ａ〜１５１ｂ及び誘電体層１５５は、約２ｕｍの厚さを有してもよい。別の実施形態では、ダイ１１０〜１１２の導電性パッド１５１ａ〜１５１ｂ及び誘電体層１５５は、約５ｕｍ以下の厚さを有してもよい。
一実施形態では、第２導電性パッド１５１ａ〜１５１ｂは、複数の第２導電性パッド１５１ａ及び複数の第２導電性パッド１５１ｂを含んでもよい。これらの実施形態では、第２導電性パッド１５１ａは、第２導電性パッド１５１ｂの幅よりも大きな幅を有してもよい。例えば、第１ＴＭＶ１２２ａは、ダイ１１０〜１１２の第２導電性パッド１５１ａを、ＨＤＰ基板１３０の導電性相互接続部１３１に導電性結合することができる。同様に、第２ＴＭＶ１２２ｂは、第１及び第２ダイ１１０〜１１１の第２導電性パッド１５１ｂを、ＨＤＰ基板１３０の導電性相互接続部１３１に導電性結合することができる一方、第２及び第３ダイ１１１〜１１２の第２導電性パッド１５１ｂは、薄型ブリッジ１４０の表面仕上げ層１４３及び導電性パッド１４１に直接結合することができる。
一実施形態では、ダイ１１０−１１２は、半導体ダイ、電子デバイス（例えば、無線デバイス）、集積回路（ＩＣ）、中央処理装置（ＣＰＵ）、マイクロプロセッサ、プラットフォーム・コントローラ・ハブ（ＰＣＨ）、メモリ（例えば、高−帯域幅メモリ（ＨＢＭ））、及び／又はフィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）を含んでもよいが、これらに限定されない。ダイ１１０−１１２は、シリコンなどの材料から形成されてもよく、そこにＨＤＰ基板１３０及び薄型ブリッジ１４０に結合される回路を有してもよい。
一実施形態では、封止層１８０は、第２導電性パッド１５１ａ−ｂ及び誘電体層１５５を有するダイ１１０−１１２と、ＴＭＶ１２２ａ−ｂと、導電性パッド１４１、誘電体層１４２及び表面仕上げ層１４３を有する薄型ブリッジ１４０と、第１導電性パッド１１８を有するＨＤＰ基板１３０との上に配置されてもよい。このように、ＴＭＶ１２２ａ〜１２２ｂは、封止層１８０で囲まれることが可能であり、封止層１８０を貫通して垂直に延びて、ＨＤＰ基板１３０をダイ１１０〜１１１に導電性結合することが可能である。一実施形態において、封止層１８０は、成形材料、アンダーフィル材料、充填材料、任意の類似の材料、及び／又はそれらの任意の組合せなどの１つ以上の封止材料を含んでもよい。一実施形態では、封止層１８０は、封止層１８０のトップ表面がダイ１１０〜１１２のトップ表面と実質的に同一平面であるように平坦化されてもよく、その場合に、封止層１８０はまたダイ１１０〜１１２の間に配置されてもよい。
また、封止層１８０は、アンダーフィル材料１５４（又はアンダーフィル層）を覆って配置されてもよい。一実施形態では、アンダーフィル材料１５４は、パッケージ基板１０２を覆って配置されてもよく、アンダーフィル材料１５４は、パッケージ基板１０２のトップ表面と封止層１８０及び第１導電性パッド１１８のボトム表面との間に配置される。アンダーフィル材料１５４は、封止層１８０の一部分と、封止層１８０及びパッケージ基板１０２の間に配置される半田ボール１２３とを取り囲む（又は埋め込まれる）ことが可能である。
更なる実施形態では、サーマル・ソリューション（又はサーマル・デバイス）が、ダイ１１０〜１１２及び／又は封止層１８０のトップ表面に配置されてもよく、サーマル・ソリューションは、ヒートシンク、一体型ヒート・スプレッダ（ＩＨＳ）、マニフォールド、コールド・プレートなどを含んでもよい。
半導体パッケージ１００は、所望のパッケージ設計に基づいて、より少ない又は追加のパッケージ構成要素を含むことができることに留意されたい。
図２Ａ〜２Ｌは、一実施形態による半導体パッケージ２００を形成するためのプロセス・フローの断面図である。一実施形態では、半導体パッケージ２００は、複数のダイ２１０〜２１２、ＨＤＰ基板２３０、ハイブリッド層２４１〜２４３を有する薄型ブリッジ２４０、複数のＴＭＶ２２２ａ〜２２２ｂ、及びパッケージ基板２０２を含んでもよい。図２Ａ〜図２Ｌに示すプロセス・フローは、図１で上述した半導体パッケージ１００と実質的に同様な半導体パッケージ２００を形成する。同様に、半導体パッケージ２００の構成要素は、図１で上述した半導体パッケージ１００の構成要素と実質的に同様である。従って、上述したように、パッケージ基板２００のプロセス・フローは、ダイ２１０〜２１２、薄型ブリッジ２４０、ＨＤＰ基板２３０を結合するアプローチの１つを例示し、薄型ブリッジ２４０は、ＨＤＰ基板２３０とダイ２１０〜２１２との間で、ハイブリッド層２４１〜２４３により−はんだ接続をせずに−ＴＭＶ２２２ａ〜ｂと導電性パッド２５５ａ〜ｂとを用いて、超微細な相互接続／配線ピッチで直接的に結合される。
ここで図２Ａを参照すると、一実施形態による半導体パッケージ２００の断面図が示されている。一実施形態では、半導体パッケージ２００は、キャリア２０１上に配置された接着層２６１（又は接着フィルム、ボンディング・フィルムなど）を含んでもよい。一実施形態では、キャリア２０１は、ガラス・キャリア（又は一時的なガラス・パネル・キャリア）、金属キャリア、及び／又は同様な何らかの平坦で剛性のキャリア／基板であってもよい。
更に、一実施形態では、複数のダイ２１０−２１２が、接着層２６１及びキャリア２０１の上に配置されてもよく、ダイ２１０−２１２は、互いに隣接して配置され、接着層２６１と共にキャリア２０１に結合されてもよい。例えば、ダイ２１０〜２１２は、ダイからダイまで約５０ｕｍ以下の間隔で互いに隣接して配置されてもよい。更に、図２Ａに示すように、ダイ２１０〜２１２のトップ表面は、ダイ２１０〜２１２をキャリア２０１に結合するために、接着層２６１に直に配置されてもよい。ダイ２１０〜２１２は、図１の上述のダイ１１０〜１１２と実質的に同様であってもよい。ダイ２１０〜２１２は、複数の第２導電性パッド２５１ａ〜２５１ｂ及び誘電体層２５５を有してもよく、第２導電性パッド２５１ａの幅は、第２導電性パッド２５１ｂの幅よりも大きくてもよい。
更に、図２Ａに示すように、第２導電性パッド２５１ａ〜２５１ｂのトップ表面は、誘電体層２５５のトップ表面を超えて突出してもよい。例えば、第２導電性パッド２５１ａ〜２５１ｂは、誘電体層の厚さよりも約２μｍ〜３μｍの厚さでオーバーメッキすることができる。更に、一実施形態では、第２導電性パッド２５１ｂは、ブリッジ・インターフェース及びＨＤ相互接続部（例えば、図２ＥのＴＭＶ２２２ｂ）のために実装されることが可能な約５ｕｍ以下のピッチを有することが可能である。一方、他の実施形態では、第２導電性パッド２５１ａは、約２５ｕｍ以上のピッチを有してもよく、これは、非ブリッジ・インターフェースに対して実装されてもよい。これらのオーバーメッキされた第２導電性パッド２５１ａ〜２５１ｂは、ダイ２１０〜２１２の間の厚さの変動を緩和するのに役立ち、ここで、誘電体層２５５の厚さは、ダイ２１０〜２１２の間のそのような厚さの変動を収容するように調整（又は選択）されることも可能である。
ここで図２Ｂを参照すると、一実施形態による半導体パッケージ２００の断面図が示されている。一実施形態では、オーバーメッキされた第２導電性パッド２５１ａ〜２５１ｂは平坦化され、その結果、第２導電性パッド２５１ａ〜２５１ｂのトップ表面は、誘電体層２５５のトップ表面と実質的に同一平面になる。また、この平坦化プロセスは、第２導電性パッド２５１ａ〜２５１ｂが互いに実質的に同じ厚さを有することを可能にし、それによって、半導体パッケージ２００の任意の厚さのばらつきを低減する。
実施形態において、平坦化は化学機械平坦化（ＣＭＰ）プロセスなどを用いて実施することができる。平坦化プロセスは、停止点として機能する誘電体層２５５の存在に起因して、高い精度を有する可能性がある。第２導電性パッド２５１ａ〜２５１ｂが平坦化された後、第２導電性パッド２５１ａ〜２５１ｂの露出したトップ表面は、誘電体層２５５のトップ表面と実質的に同一平面であってもよいが、わずかに窪んでいてもよい。例えば、第２導電性パッド２５１ａ〜２５１ｂは、選択的にエッチングされて、誘電体層２５５のトップ表面より約０．５μｍ以下の僅かな凹み（又はアンダーエッチング）を形成することができ、この僅かな凹みは、上述のように及び以下図２Ｄにおいて示されるように、ブリッジ（例えば、図２Ｄのブリッジ２４０）が、第２及び第３ダイ２１１〜２１２と所定のあるべき位置にロックされて留まることを支援する。
ここで図２Ｃを参照すると、一実施形態による半導体パッケージ２００の断面図が示されている。一実施形態では、複数の薄型ブリッジ２４０が、第２及び第３ダイ２１１〜２１２（図２Ｄに下図に示すように）に直接配置されてもよい。薄型ブリッジ２４０は、図１に上述した薄型ブリッジ１４０と実質的に同様であり得る。従って一実施形態では、薄型ブリッジ２４０は、ハイブリッド層２４１〜２４３を含むことが可能であり（図２Ｃの右側に薄型ブリッジ２４０が示されている）、ここで、ハイブリッド層２４１〜２４３は、導電性パッド２４１、誘電体層２４２、及び表面仕上げ層２４３（例えば、ハイブリッド層２４１〜２４３は、Ｃｕ／ＳｉＯ２／Ｓｎなどの組み合わせを含み得る）の複数層から構成される。一実施形態では、導電性パッド２４１及び誘電体層２４２は、フライ・カット・プロセスなどによって薄型ブリッジ２４０を超えて平坦化されることが可能である。続いて、これらの実施形態では、表面仕上げ層２４３は、次いで、Ｓｎコーティング・プロセスなど（例えば、Ｓｎコーティング・プロセスは、浸漬Ｓｎメッキき、電気めっき、及び／又は類似物を用いて実施されてもよい）を用いて、導電性パッド２４１の露出されたトップ表面上に直接的に配置されてもよい。また、図２Ｃに示すように、表面仕上げ層２４３は、誘電体層２４２のトップ表面を超えて突出してもよいことに留意されたい。
別の実施形態では、薄型ブリッジ２４０は、ハイブリッド層２４１’−２４２’を含んでもよく（図２Ｃの左側の薄型ブリッジ２４０に示されている）、ここで、ハイブリッド層２４１’−２４２’は、複数の導電性パッド２４１’及び誘電体層２４２’により構成される。表面仕上げ層２４３を省略した後、ハイブリッド層２４１’−２４２’は、ハイブリッド層２４１−２４３と実質的に類似していてもよい。
ここで図２Ｄを参照すると、一実施形態による半導体パッケージ２００の断面図が示されている。一実施形態では、ハイブリッド層２４１〜２４３を有する薄型ブリッジ２４０は、第２及び第３ダイ２１１〜２１２に被さって配置されてもよい。一実施形態では、薄型ブリッジ２４０は、ハイブリッド層２４１〜２４３が第２及び第３ダイ２１１〜２１２の第２電性パッド２５１ｂに下方に対面して、（即ち、微細ピッチ導電性（又はＣｕ）パッド（わずかな凹部を有する）の上に）正確に位置決めされることが可能である。これらの実施形態では、薄型ブリッジ２４０の表面仕上げ層２４３及び導電性パッド２４１は、Ｓｎが被覆された複数のＣｕパッドであってもよい。一実施形態では、薄型ブリッジ２４０のＳｎ被覆Ｃｕパッドは、精密ピック・アンド・プレース・ツール（又は類似のもの）を用いて、第２及び第３ダイ２１１〜２１２の第２導電性パッド２５１ｂ上に正確に配置されてもよい。更に、上述のように、ハイブリッド結合プロセス（又はＣｕ／ＳｉＯ２−Ｃｕ／ＳｉＯ２ハイブリッド結合プロセス）が薄型ブリッジ２４０のＳｎ被覆Ｃｕパッド上で実行され、その場合に、Ｓｎ被覆Ｃｕパッドは約２４０℃〜２５０℃で加熱され、薄型ブリッジ２４０の導電性パッド２４１と第２及び第３ダイ２１１〜２１２それぞれの第２導電性パッド２５１ｂとの間にＣｕ−Ｓｎ−Ｃｕ金属間結合を形成する。従って、これらの実施形態では、Ｃｕ−Ｓｎ−Ｃｕ金属間結合は、薄型ブリッジ２４０を第２及び第３ダイ２１１−２１２上にロックする（即ち、適所にしっかりと保持する）ことができる。
ここで図２Ｅを参照すると、一実施形態による半導体パッケージ２００の断面図が示されている。一実施形態では、複数のＴＭＶ２２２ａ〜２２２ｂを、ダイ２１０〜２１２のそれぞれの第２導電性パッド２５１ａ〜２５１ｂ上に直接的に配置（又はめっき／形成）するために、リソ・パターニング及びめっきプロセス（又は類似のもの）が実行されることが可能である。リソ・プロセスは、以下に記載されるような幾つかのステップを含んでもよい。例えば、シード層が、ダイ２１０〜２１２の第２導電性パッド２５１ａ〜２５１ｂ及び誘電体層２５５の露出表面上に配置されてもよい。一実施形態において、シード層は、銅、チタン、それらの任意の組み合わせ、及び／又は類似のものを含んでもよい。シード層は、スパッタリング・プロセスなどを用いて形成されてもよい。
シード層を配置した後、一実施形態ではレジスト層がシード層の上に配置される可能性がある。一実施形態では、レジスト層はドライ・フィルム・レジストなどであってもよい。一実施形態では、レジスト層はリソ・プロセス、レーザー・ドリルプロセス等によりビア開口を形成するためにパターニング（又は露光／現像）されることが可能である。ビア開口は、非ブリッジ・インターフェース（又は部分／領域）内のダイ２１０〜２１２の第２導電性パッド２５１ａ〜２５１ｂのトップ表面を露出させることが可能である。
一部の実施形態では、ダイ２１０〜２１２の第２導電性パッド２５１ａ〜２５１ｂの露出したトップ表面それぞれにＴＭＶ２２２ａ〜２２２ｂを形成するために、導電性材料（例えば、Ｃｕ）がビア開口内に（又は、無電解成長した後にモールドで封止され平坦化されることが可能なリソ・ビア内に）配置される（又はめっきされる）。ＴＭＶ２２２ａ〜２２２ｂは、導電性ピラー／相互接続部と言及されてもよい。ＴＭＶ２２２ａ〜２２２ｂは、図１で上述したＴＭＶ１２２ａ〜１２２ｂと実質的に同様であってもよい。実施形態においては、ＴＭＶ２２２は、レジスト層内のビア開口の完全な充填を確実にするために、レジスト層のトップ表面に被さってオーバーメッキされてもよい。一実施形態では、ＴＭＶ２２２ａ〜２２２ｂは、第２導電性パッド２５１ａ〜２５１ｂからレジスト層のトップ表面まで／そこを超えて垂直向に延びることが可能である。一実施形態では、ＴＭＶ２２２ａ〜２２２ｂは、電気めっきプロセスなどによって形成されることが可能である。
一実施形態では、ＴＭＶ２２２ａ〜２２２ｂがオーバーメッキされると、オーバーメッキされたＴＭＶ２２２ａ〜２２２ｂは平坦化されることが可能であり、その結果、ＴＭＶ２２２ａ〜２２２ｂのトップ表面はレジスト層のトップ表面と実質的に同一平面になる。この平坦化プロセスはまた、ＴＭＶ２２２ａ〜２２２ｂが互いに実質的に同じ厚さを有することを可能にし、それによって半導体パッケージ２００の何らかの厚さのばらつきを低減する。例えば、ＴＭＶ２２２ａ〜２２２ｂが平坦化された後、ＴＭＶ２２２ａ〜２２２ｂの露出表面は、ブリッジ２４０の露出表面と実質的に同一平面にあってもよい。一実施形態では、平坦化は、ＣＭＰプロセスなどを用いて実施することができる。平坦化プロセスは、阻止地点として機能するレジスト層の存在に起因して、高い精度を有する可能性がある。最後に、レジスト層は、アッシング、ウェット・ストリッピング等の任意の適切なプロセスで剥がされることが可能である。レジスト層を除去した後、シード層の部分は露出させられることが可能である。このように、露出したシード層は、エッチング・プロセスなどによってエッチングされてもよい。
ここで図２Ｆを参照すると、一実施形態による半導体パッケージ２００の断面図が示されている。一実施形態では、封止層２８０は、ＴＭＶ２２２ａ〜２２ｂ、誘電体層２４２を有する薄型ブリッジ２４０、導電性パッド２５１ａ〜２５１ｂ及び誘電体層２５５を有するダイ２１０〜２１２、並びに接着層２６１上に配置されてもよい。一実施形態では、封止層２８０は、ＴＭＶ２２２ａ〜２２２ｂのトップ表面をカバーするように配置されてもよい。一実施形態では、封止層２８０は、モールド層及び／又は任意の同様の封止材料であってもよい。一実施形態では、モールド層２８０は、１つ以上のフィラー材料を含むエポキシ（例えば、軟質エポキシ、硬質エポキシ、不透明エポキシなど）を含んでもよい。実施形態によると、封止層２８０は、圧縮成形、積層などであってもよい。
封止層２８０は、図１で上述したのと実質的に同様な封止層１８０であってもよい。実施形態では、封止層２８０は平面化（又は研磨）されることが可能であり、その結果、ＴＭＶ２２２ａ〜２２２ｂのトップ表面は、封止層２８０及び／又はブリッジ２４０のトップ表面と実質的に同一平面となる。更に、封止層２８０は、ＴＭＶ２２２ａ〜２２２ｂ及び／又はブリッジ２４０のトップ表面を露出するように平坦化／研磨される。実施形態では、平坦化はＣＭＰプロセスなどを用いて実施することができる。
ここで図２Ｇを参照すると、一実施形態による半導体パッケージ２００の断面図が示されている。一実施形態では、ＨＤＰ基板２３０は、封止層２８０、ＴＭＶ２２２ａ〜２２２ｂ、及びブリッジ２４０のトップ表面に被さって配置されることが可能である。このように、ＨＤＰ基板２３０のブリッジ・インターフェースは、ブリッジ２４０の露出表面に直接的に配置されることが可能であり、それにより、ハイブリッド層２４１−２４３を有するブリッジ２４０は、ダイ２１１−２１２とＨＤＰ基板２３０との間に挟まれる。ＨＤＰ基板２３０は、図１で説明したＨＤＰ基板１３０と実質的に類似していてもよい。従って、ＨＤＰ基板２３０は、複数の導電性相互接続部２３１及び複数の第１導電性パッド２１８を含んでもよい。ＨＤＰ基板２３０の導電性相互接続部２３１は、ＴＭＶ２２２ａ〜２２２ｂ及びダイ２１０〜２１２を、第１導電性パッド２１８に導電結合することができる。
一実施形態では、第１導電性パッド２１８は、上述のリソ・プロセスにより、ＨＤＰ基板２３０のトップ表面に配置（又はメッキ）されてもよい。図２Ｌに示すように半導体パッケージ２００が反転された後、第１導電性パッド２１８は、最終的に、ＨＤＰ基板２３０より下方に位置し、ＨＤＰ基板２３０のボトム表面に結合され、図１で上述した第１導電性パッド１１８と同様であることに留意されたい。一実施形態では、ＨＤＰ基板２３０は、約２／２以下のＬ／Ｓを有する導電性トレース（又はライン）、リソ・ビア、ゼロ・ミスアライメント・ビア、及び／又は約１８ｕｍ以下のビア・パッドを有する１つ以上のＲＤＬ層を含んでもよい。一実施形態では、ＨＤＰ基板２３０の第１導電性パッド２１８は、約８０ｕｍ以上のピッチを有することが可能である。
ここで図２Ｈを参照すると、一実施形態による半導体パッケージ２００の断面図が示されている。一実施形態では、封止層２８０が、第１導電性パッド２１８、ＨＤＰ基板２３０、及び既存の封止層２８０に被さって更に配置され、ＨＤＰ基板２３０、ブリッジ２４０、及びダイ２１０〜２１２を完全に包囲する（又は囲い込む／埋め込む）ことができる。封止層２８０は、図２Ｆにおいて上述した封止層２８０と実質的に動揺であってもよい。更に、一実施形態では、封止層２８０は、第１導電性パッド２１８のトップ表面を露出するように平坦化されることが可能であり、第１導電性パッド２１８のトップ表面は、封止層２８０のトップ表面と実質的に同一平面にあることが可能である。上述のように、封止層２８０は、ＣＭＰプロセスなどにより平坦化されることが可能である。
ここで図２Ｉを参照すると、一実施形態による半導体パッケージ２００の断面図が示されている。オプションとしての一実施形態では、複数のはんだボール２２３が、第１導電性パッド２１８の露出表面上に直接的に配置されて結合されてもよい。はんだボール２２３は、図１で上述したはんだボール１２３と実質的に同様であってもよい。
ここで図２Ｊを参照すると、一実施形態による半導体パッケージ２００の断面図が示されている。一実施形態では、キャリア２０１及び接着層２６１は、ダイ２１０〜２１２の（トップ）表面を露出させるために、配下のダイ２１０〜２１２及び封止層２８０から除去されてもよい。接着層２６１とともにキャリア２０１を除去した後、ダイ２１０〜２１２の（トップ）表面は、封止層２８０の（トップ）表面と実質的に同一平面上にある可能性がある。
ここで図２Ｋを参照すると、一実施形態による半導体パッケージ２００の断面図が示されている。一実施形態では、半導体パッケージ２００は、個々のパッチ（又はパッケージ）を形成するために複数のパッチ（パッケージ）を個別化することが可能であり、これは図１で上述した半導体パッケージ１００と実質的に同様である可能性がある。半導体パッケージ２００のパッチの個片化は、図２Ｋのパッケージで示されるように、複数のパッチを１つのパッチに、ダイシング、ソーイング、レーザー加工などを行うことによって実現することができる。
ここで図２Ｌを参照すると、一実施形態による半導体パッケージ２００の断面図が示されている。一実施形態では、ＨＤＰ基板２３０の第１導電性パッド２１８は、パッケージ基板２０２のトップ表面に配置され結合される可能性がある。パッケージ基板２０２は、図１で上述したパッケージ基板１０２と実質的に同様であってもよい。更に、上述したように、アンダーフィル材料２５４は、封止層２８０及びパッケージ基板２０２に被さって配置されてもよく、ここで、アンダーフィル材料２５４は、ＨＤＰ基板２３０とパッケージ基板２０２との間に配置されることが可能である。アンダーフィル材料２５４は、第１はんだボール２２３及び封止層２８０の一部を囲むことができる。アンダーフィル材料２５４は、図１で上述したアンダーフィル材料１５４と実質的に同様であってもよい。
図２Ａ〜２Ｌの半導体パッケージ２００は、所望のパッケージ設計に基づいて、より少ない、又は追加のパッケージ構成要素を含んでもよいことに留意されたい。
ここで図３を参照すると、一実施形態による半導体パッケージ３００の断面図が示されている。半導体パッケージ３００は、以下の相違点を除いて図１及び２Ａ〜２Ｌの半導体パッケージ１００及び２００と実質的に類似していてもよく、相違点は、ダイ３１０〜３１２の２組それぞれが、２つのＨＤＰ基板３３０及び２つの薄型ブリッジ３４０上に配置されそれらに結合されている点、及び、必要であれば１つ以上の薄型ブリッジ３４０が複数のＴＳＶを含み、それにより、ＴＳＶが必要である場合に、薄型ブリッジ３４０のＴＳＶがＨＤＰ基板３３０に直接的に結合（又ははんだ付け）され、ダイ３１０〜３１２及び／又は基板３０１などのＩ／Ｏ回路に直接的に電力を供給することができる点である。
１組のダイ１１０−１１２が図１の１つのＨＤＰ基板１３０及び１つの薄型ブリッジ１４０の上に配置されて結合されているが、２組のダイ３１０−３１２は、図３の超微細ピッチでそれぞれのＨＤＰ基板３３０及び薄型ブリッジ３４０の上に配置されて通信可能に結合され、それにより、半導体パッケージ３００の全体的なパフォーマンスを改善するために、追加のダイなどの追加の所望のＩＣを追加する一方で、超薄ハイブリッド層３４１−３４３を有する１つの薄型ブリッジ３４０のみを使用して、半導体パッケージ３００のかなり低減された全体厚さ（又はｚ方向高さ）を維持する。
また、薄型ブリッジ１４０は、図１における如何なるＴＳＶも含まないハイブリッド層１４１−１４３を有するが、薄型ブリッジ３４０は、図３においてＴＳＶを有するハイブリッド層３４１−３４３を実現することが可能であり、それによって、半導体パッケージ３００の全体的な電力パフォーマンスを改善するように、それぞれのダイ３１０−３１２及び／又は基板３０１に電力を直接的に供給することができる。各パッチにおいて、２つのダイ３１０〜３１２、１つのＨＤＰ基板３３０、及び１つの薄型ブリッジ３４０が示されているが、各パッチにおいて、任意の数のダイ３１０〜３１２、ＨＤＰ基板３３０、及び薄型ブリッジ３４０が、基板３０１に接して／被さって配置（又は位置決め）されてもよいことが理解されるべきである。なお、半導体パッケージ３００は、図２Ｋ〜２Ｌに上述したように、２つのパッチ（又は複数のパッケージ）から個々のパッチ（又は複数のパッケージ）に単一化され得ることに留意されたい。
一実施形態において、基板３０１は、パッケージ基板、キャリア、インターポーザ、及び／又は類似のものであってもよい。上述のように、半導体パッケージ３００は、図１の上述の半導体パッケージ１００と実質的に類似してもよい。同様に、上述の半導体パッケージ３００の構成要素は、図１の上述の半導体パッケージ１００の構成要素と実質的に類似していてもよい。更に、基板３０１、ダイ３１０−３１２、ＴＭＶ３２２ａ−ｂ、はんだボール３２３、ＨＤＰ基板３３０、導電性相互接続部３３１、薄型ブリッジ３４０、ハイブリッド層３４１−３４３、第１及び第２導電性パッド３１８及び３５１ａ−ｂ、誘電体層３５５、及び封止層３８０は、図１に記載されているパッケージ基板１０１、ダイ１１０−１１２、ＴＭＶ１２２ａ−ｂ、はんだボール１２３、ＨＤＰ基板１３０、導電性相互接続部１３１、薄型ブリッジ１４０、ハイブリッド 層１４１〜１４３、第１及び第２導電性パッド１１８〜１５１ａ〜ｂ、誘電体層１５５、及び封止層１８０と実質的に同様であってもよい。
半導体パッケージ３００は、所望のパッケージ設計に基づいて、より少ない又は追加のパッケージ構成要素を含むことができることに留意されたい。
図４は、一実施形態による、複数のダイ、ＨＤＰ基板、ハイブリッド層を有する薄型ブリッジ、複数のＴＭＶ、及びパッケージ基板を有するデバイス・パッケージ４１０（又は半導体パッケージ）コンピュータ・システム４００を示す概略ブロック図である。図４は、コンピューティング・デバイス４００の例を示す。コンピューティング・デバイス４００は、マザーボード４０２を収容する。マザーボード４０２は、プロセッサ４０４、デバイス・パッケージ４１０（又は半導体パッケージ）、及び少なくとも１つの通信チップ４０６を含むがこれらに限定されない多数の構成要素を含んでもよい。プロセッサ４０４は、マザーボード４０２に物理的及び電気的に結合される。幾つかの実施態様において、少なくとも１つの通信チップ４０６もまた、マザーボード４０２に物理的及び電気的に結合される。他の実施形態では、少なくとも１つの通信チップ４０６はプロセッサ４０４の一部である。
アプリケーションに応じて、コンピューティング・デバイス４００は、マザーボード４０２に物理的及び電気的に結合されていてもいなくてもよい他の構成要素を含んでもよい。これらの他の構成要素は、揮発性メモリ（例えば、ＤＲＡＭ）、不揮発性メモリ（例えば、ＲＯＭ）、フラッシュ・メモリ、グラフィックス・プロセッサ、デジタル信号プロセッサ、暗号プロセッサ、チップセット、アンテナ、ディスプレイ、タッチスクリーン・ディスプレイ、タッチスクリーン・コントローラ、バッテリ、オーディオ・コーデック、ビデオ・コーデック、電力増幅器、グローバル・ポジショニング・システム（ＧＰＳ）デバイス、コンパス、加速度計、ジャイロスコープ、スピーカ、カメラ、及び大容量記憶装置（ハード・ディスク・ドライブ、コンパクト・ディスク（ＣＤ）、デジタル汎用ディスク（ＤＶＤ）など）を含まれるが、これらに限定されない。
少なくとも１つの通信チップ４０６は、コンピューティング装置への及びそこからのデータ転送のための無線通信を可能にする。用語「無線」及びその派生語は、非固体媒体を経由する変調された電磁放射を利用することによりデータを通信することができる回路、装置、システム、方法、技術、通信チャネルなどを記述するためにされる可能性がある。この用語は、関連するデバイスが如何なるワイヤも含まないことを意味するのではないが、幾つかの実施形態では、有しないかもしれない。少なくとも１つの通信チップ４０６は、Ｗｉ−Ｆｉ（ＩＥＥＥ８０２．１１ファミリー）、ＷｉＭＡＸ（ＩＥＥＥ８０２．１１２ファミリー）、ＩＥＥＥ８０２．２０、ロング・ターム・エボリューション（ＬＴＥ）、Ｅｖ−ＤＯ、ＨＳＰＡ＋、ＨＳＤＰＡ＋、ＨＳＵＰＡ＋、ＥＤＧＥ、ＧＰＲＳ、ＣＤＭＡ、ＴＤＭＡ、ＤＥＣＴ、Ｂｌｕｅｔｏｏｔｈ（登録商標）、それらの派生物、ならびに３Ｇ、４Ｇ、５Ｇ及びそれを超えるものとして指定される他の任意の無線プロトコルを含むが、これらに限定されない任意の多数の無線標準又はプロトコルを実装することができる。コンピューティング装置４００は、複数の通信チップ４０６を含んでもよい。例えば、第１通信チップ４０６は、Ｗｉ−Ｆｉ及びＢｌｕｅｔｏｏｔｈのようなより短い範囲の無線通信に専用であってもよく、第２通信チップ４０６は、ＧＰＳ、ＥＤＧＥ、ＧＰＲＳ、ＣＤＭＡ、ＷｉＭＡＸ、ＬＴＥ、Ｅｖ−ＤＯのようなより長い範囲の無線通信に専用であってもよい。
コンピューティング装置４００のプロセッサ４０４は、プロセッサ４０４内にパッケージされた集積回路ダイを含む。デバイス・パッケージ４１０は、基板、パッケージ基板、及び／又はＰＣＢを含み得るがこれらに限定されない半導体パッケージであってもよい。一実施形態では、デバイス・パッケージ４１０は、本明細書に記載される図１〜３の半導体パッケージと実質的に同様であってもよい。デバイス・パッケージ４１０は、ダイ、ＨＤＰ基板、ハイブリッド層を有する薄型ブリッジ、様々な幅を有する相互接続部（例えば、図１の導電性パッド１５１ａ〜１５１ｂ及びＴＭＶ１２２ａ〜１２２ｂ）、及び本明細書に記載のパッケージ基板（例えば、図１〜３の半導体パッケージを用いて上述したようなもの）、又は本明細書に記載された図中の任意の他の構成要素を含んでもよい。
デバイス・パッケージ４１０は、単一のコンポーネント／デバイス、コンポーネントのサブセット、及び／又はシステム全体であってもよいことに留意されたい：なぜなら、材料、特徴、及びコンポーネントは、本明細書に記載されるような超微細ピッチ及び極薄ハイブリッド層を有する、ダイとＨＤＰ基板との間にロック／結合／配置される半田無し超薄ブリッジを必要とする可能性があるデバイス・パッケージ４１０及び／又はコンピュータ装置４００の任意の他のコンポーネント（例えば、マザーボード４０２、プロセッサ４０４、及び／又は、本明細書に記載する半導体パッケージの実施形態を必要とする可能性があるコンピュータ装置４００の任意の他のコンポーネント）に限定される可能性があるからである。
特定の実施形態では、集積回路ダイは、コンピューティング装置のｚ方向高さを低減するために、本明細書に記載されているような、無線通信で使用する熱的に安定なＲＦＩＣ及びアンテナを含むパッケージ基板上の１つ以上の装置と共にパッケージングされてもよい。用語「プロセッサ」は、電子データをレジスタ及び／又はメモリに記憶することが可能な他の電子データに変換するために、レジスタ及び／又はメモリからの電子データを処理する任意のデバイス又はデバイスの一部を指す可能性がある。
少なくとも１つの通信チップ４０６は、通信チップ４０６内にパッケージされた集積回路ダイも含む。幾つかの実施形態では、通信チップ４０６の集積回路ダイは、本明細書に記載されるように、１つ以上のデバイス・パッケージを含むパッケージ基板上の１つ以上のデバイスとともにパッケージングされてもよい。
以上の説明において、実施形態はそのうちの特定の例示的な実施形態を参照して説明されてきた。しかしながら、これらの用語及び類似する全ての用語は、適切な物理量に関連付けられるべきであり、且つこれらの物理量に適用される単なる便宜的なラベルであるに過ぎないことに留意すべきである。より広い精神及び範囲から逸脱することなく、種々の修正がそれらに行われてよいことは明らかであろう。したがって、明細書及び図面は、限定的な意味ではなく、例示的な意味に解釈されるべきである。
以下の具体例は更なる実施例に関連する。様々な実施形態の様々な特徴は、多種多様なアプリケーションに適合するように、一部は包含され他の一部は除外されて様々に組み合わされる可能性がある。
以下の具体例は更なる実施形態に関連する：
具体例１は半導体パッケージであり、半導体パッケージは：ＨＰＤ基板にあり、ハイブリッド層を含むブリッジ；前記ブリッジ及び前記ＨＤＰ基板の上にある複数のダイであって、前記ブリッジは前記複数のダイと前記ＨＤＰ基板との間に結合され、前記ブリッジは前記複数のダイのうちの２つのダイに前記ハイブリッド層により直接的に結合され、前記ブリッジの前記ハイブリッド層のトップ表面は前記複数のダイのボトム表面に直に接触し、前記ブリッジのボトム表面は前記ＨＤＰ基板のトップ表面に直に接触している、複数のダイ；及び前記ＨＤＰ基板にある複数のＴＭＶであって、前記複数のＴＭＶは前記ＨＤＰ基板を前記複数のダイに結合し、前記複数のＴＭＶは前記ブリッジの厚みに実質的に等しい厚みを有する、複数のＴＭＶを有する。
具体例２では、具体例１の対象事項がオプションとして次の特徴を含むことができる：前記ブリッジの前記ハイブリッド層は複数の導電性パッドと誘電体とを含み、前記誘電体は前記複数の導電性パッドを包囲している。
具体例３では、具体例１−２の対象事項がオプションとして次の特徴を含むことができる：前記ブリッジの前記ハイブリッド層は表面仕上げ部を更に含み、前記表面仕上げ部は前記複数の導電性パッドのトップ表面に直に接触している。
具体例４では、具体例１−３の対象事項がオプションとして次の特徴を含むことができる：前記複数の導電性パッドは複数の銅パッドであり、前記誘電体は二酸化シリコン材料を含み、前記表面仕上げ部は錫材料を含む。
具体例５では、具体例１−４の対象事項がオプションとして次の特徴を含むことができる：前記ブリッジはＥＭＩＢであり、前記ＥＭＩＢは前記複数のダイに通信可能に結合されている。
具体例６では、具体例１−５の対象事項がオプションとして次の特徴を含むことができる：前記ＨＤＰ基板は複数の導電性相互接続部を含み、前記複数のダイは複数の第２導電性パッドと第１誘電体とを含み、前記複数の第２導電性パッドと前記第１誘電体とは前記複数のダイの前記ボトム表面にあり、前記第１誘電体は前記複数の第２導電性パッドを包囲し、前記複数のＴＭＶは前記ＨＤＰ基板の前記トップ表面から前記複数のダイの前記ボトム表面へ垂直に延び、前記複数のＴＭＶは、前記ＨＤＰ基板の前記複数の導電性接続部を、前記複数のダイの前記複数の第２導電性パッドに導電性結合している。
具体例７では、具体例１−６の対象事項がオプションとして次の特徴を含むことができる：即ち、前記ＨＤＰ基板のボトム表面にある複数の第１導電性パッドであって、前記ＨＤＰ基板はパッケージ基板の上にあり、前記ＨＤＰ基板の前記複数の第１導電性パッドは前記パッケージ基板に複数のはんだボールにより導電性結合されている、複数の第１導電性パッド；前記複数のダイ、前記複数の第１及び第２導電性パッド、前記第１誘電体、前記複数のＴＭＶ、前記ブリッジ、前記ハイブリッド層、前記ＨＤＰ基板の上で包囲している封止層であって、前記封止層は、前記複数のダイのトップ表面と実質的に同一平面にあるトップ表面を有し、前記複数の第１導電性パッドのボトム表面と実質的に同一平面にあるボトム表面を有する封止層；及び前記封止層及び前記パッケージ基板の上にあるアンダーフィル材料であって、前記アンダーフィル材料は、前記封止層の前記ボトム表面と前記パッケージ基板のトップ表面との間にあり、前記アンダーフィル材料は前記封止層と前記複数のはんだボールとを包囲している、アンダーフィル材料を含む。
具体例８では、具体例１−７の対象事項がオプションとして次の特徴を含むことができる：前記複数のＴＭＶは複数の第１ＴＭＶと複数の第２ＴＭＶとを含み、前記複数の第１ＴＭＶは、前記複数の第２ＴＭＶの幅よりも大きな幅を有し、前記複数の第２導電性パッドは、複数の第３導電性パッドと複数の第４導電性パッドとを含み、前記複数の第３導電性パッドは、前記複数の第４導電性パッドの幅よりも大きな幅を有し、前記複数の第１ＴＭＶは前記複数の第３導電性パッドに直接的に結合され、前記複数の第２ＴＭＶは前記複数の第４導電性パッドに直接的に結合されている。
具体例９では、具体例１−８の対象事項がオプションとして次の特徴を含むことができる：前記ブリッジの前記ハイブリッド層の前記表面仕上げ部は、前記複数のダイのうちの前記２つのダイの前記複数の第４導電性パッドに直接的に結合され、前記表面仕上げ部は、前記ブリッジの前記ハイブリッド層の前記複数の導電性パッドと、前記複数のダイのうちの前記２つのダイの前記複数の第４導電性パッドとの間に直にある。
具体例１０では、具体例１−９の対象事項がオプションとして次の特徴を含むことができる：前記ブリッジは薄型ブリッジであり、前記薄型ブリッジは約１５ｕｍ以下の厚みを有し、前記薄型ブリッジは前記複数のダイのうちの前記２つのダイと前記ＨＤＰ基板とに、はんだ材料によらずに直接的に結合され、前記薄型ブリッジは、前記ＨＤＰ基板と前記複数のダイとを結合する複数のＴＳＶを含む。
具体例１１は半導体パッケージを形成する方法であり、方法は：キャリアの上に複数のダイを配置するステップであって、前記複数のダイは前記キャリアに接着層により結合される、ステップ；前記複数のダイのうちの２つのダイの上にブリッジを配置するステップであって、前記ブリッジはハイブリッド層を含み、前記ブリッジは前記２つのダイに前記ハイブリッド層により直接的に結合される、ステップ；前記複数のダイの上に複数のＴＭＶを配置するステップであって、前記複数のＴＭＶは前記ブリッジを包囲する、ステップ；前記複数のダイ、前記ブリッジ、前記ハイブリッド層、前記複数のＴＭＶ、及び前記接着層の上に封止層を配置するステップ；及び前記封止層、前記複数のＴＭＶ、前記ブリッジ、及び前記複数のダイの上にＨＤＰ基板を配置するステップであって、前記複数のＴＭＶは前記ＨＤＰ基板を前記複数のダイに結合し、前記複数のＴＭＶは、前記ブリッジの厚みに実質的に等しい厚みを有し、前記ブリッジは、前記複数のダイと前記ＨＤＰ基板との間に結合され、前記ブリッジの前記ハイブリッド層のトップ表面は、前記複数のダイのボトム表面に直に接触し、前記ブリッジのボトム表面は、前記ＨＤＰ基板のトップ表面に直に接触している、ステップを有する。
具体例１２では、具体例１１の対象事項がオプションとして次の特徴を含むことができる：前記ブリッジの前記ハイブリッド層は複数の導電性パッドと誘電体とを含み、前記誘電体は前記複数の導電性パッドを包囲している。
具体例１３では、具体例１１-１２の対象事項がオプションとして次の特徴を含むことができる：前記ブリッジの前記ハイブリッド層は表面仕上げ部を更に含み、前記表面仕上げ部は前記複数の導電性パッドのトップ表面に直に接触している。
具体例１４では、具体例１１-１３の対象事項がオプションとして次の特徴を含むことができる：複数の導電性パッドは複数の銅パッドであり、前記誘電体は二酸化シリコン材料を含み、前記表面仕上げ部は錫材料を含む。
具体例１５では、具体例１１-１４の対象事項がオプションとして次の特徴を含むことができる：前記ブリッジはＥＭＩＢであり、前記ＥＭＩＢは前記複数のダイに通信可能に結合されている。
具体例１６では、具体例１１-１５の対象事項がオプションとして次の特徴を含むことができる：前記ＨＤＰ基板は複数の導電性相互接続部を含み、前記複数のダイは複数の第２導電性パッドと第１誘電体とを含み、前記複数の第２導電性パッドと前記第１誘電体とは前記複数のダイの前記ボトム表面にあり、前記第１誘電体は前記複数の第２導電性パッドを包囲し、前記複数のＴＭＶは前記ＨＤＰ基板の前記トップ表面から前記複数のダイの前記ボトム表面へ垂直に延び、前記複数のＴＭＶは、前記ＨＤＰ基板の前記複数の導電性接続部を、前記複数のダイの前記複数の第２導電性パッドに導電性結合している。
具体例１７では、具体例１１-１６の対象事項がオプションとして次の特徴を含むことができる：即ち、前記ＨＤＰ基板のボトム表面に複数の第１導電性パッドを配置するステップ；前記複数の第１導電性パッドと前記ＨＤＰ基板との上で包囲する前記封止層を配置するステップであって、前記封止層は、前記複数のダイ、前記複数の第１及び第２導電性パッド、前記第１誘電体、前記複数のＴＭＶ、前記ブリッジ、前記ハイブリッド層、前記ＨＤＰ基板を包囲し、前記封止層は、前記複数のダイのトップ表面と実質的に同一平面にあるトップ表面を有し、前記封止層は、前記複数の第１導電性パッドのボトム表面と実質的に同一平面にあるボトム表面を有する、ステップ；前記封止層の前記トップ表面と前記複数のダイの前記トップ表面とを露出させるために前記キャリアを除去するステップ；前記封止層の前記ボトム表面と前記ＨＤＰ基板とをキャリア基板の上に配置するステップであって、前記ＨＤＰ基板の前記複数の第１導電性パッドは、前記パッケージ基板に複数のはんだボールにより導電性結合される、ステップ；及び前記封止層及び前記パッケージ基板の上にアンダーフィル材料を配置するステップであって、前記アンダーフィル材料は、前記封止層の前記ボトム表面と前記パッケージ基板のトップ表面との間にあり、前記アンダーフィル材料は前記封止層と前記複数のはんだボールとを包囲している、ステップを含む。
具体例１８では、具体例１１-１７の対象事項がオプションとして次の特徴を含むことができる：前記複数のＴＭＶは複数の第１ＴＭＶと複数の第２ＴＭＶとを含み、前記複数の第１ＴＭＶは、前記複数の第２ＴＭＶの幅よりも大きな幅を有し、前記複数の第２導電性パッドは、複数の第３導電性パッドと複数の第４導電性パッドとを含み、前記複数の第３導電性パッドは、前記複数の第４導電性パッドの幅よりも大きな幅を有し、前記複数の第１ＴＭＶは前記複数の第３導電性パッドに直接的に結合され、前記複数の第２ＴＭＶは前記複数の第４導電性パッドに直接的に結合されている。
具体例１９では、具体例１１-１８の対象事項がオプションとして次の特徴を含むことができる：前記ブリッジの前記ハイブリッド層の前記表面仕上げ部は、前記複数のダイのうちの前記２つのダイの前記複数の第４導電性パッドに直接的に結合され、前記表面仕上げ部は、前記ブリッジの前記ハイブリッド層の前記複数の導電性パッドと、前記複数のダイのうちの前記２つのダイの前記複数の第４導電性パッドとの間に直にある。
具体例２０では、具体例１１-１９の対象事項がオプションとして次の特徴を含むことができる：前記ブリッジは薄型ブリッジであり、前記薄型ブリッジは約１５ｕｍ以下の厚みを有し、前記薄型ブリッジは前記複数のダイのうちの前記２つのダイと前記ＨＤＰ基板とに、はんだ材料によらずに直接的に結合され、前記薄型ブリッジは、前記ＨＤＰ基板と前記複数のダイとを結合する複数のＴＳＶを含む。
具体例２１は半導体パッケージであり、半導体パッケージは：パッケージ基板の上にあるＨＤＰ基板；前記ＨＤＰ基板にあり、ハイブリッド層を含むブリッジであって、前記ハイブリッド層は、複数の導電性パッドと、表面仕上げ部と、誘電体とを含む、ブリッジ；前記ブリッジ及び前記ＨＤＰ基板の上にある複数のダイであって、前記ブリッジは前記複数のダイと前記ＨＤＰ基板との間に結合され、前記ブリッジは前記複数のダイのうちの２つのダイに前記ハイブリッド層により直接的に結合され、前記ブリッジの前記ハイブリッド層のトップ表面は前記複数のダイのボトム表面に直に接触し、前記ブリッジのボトム表面は前記ＨＤＰ基板のトップ表面に直に接触している、複数のダイ；前記ＨＤＰ基板にある複数のＴＭＶであって、前記複数のＴＭＶは前記ＨＤＰ基板を前記複数のダイに結合し、前記複数のＴＭＶは前記ブリッジの厚みに実質的に等しい厚みを有する、複数のＴＭＶ；前記複数のダイ、前記複数のＴＭＶ、前記ブリッジ、前記ハイブリッド層、及び前記ＨＤＰ基板の上で包囲している封止層であって、前記封止層は、前記複数のダイのトップ表面に直に接触するトップ表面を有する、封止層を有する。
具体例２２では、具体例２１の対象事項がオプションとして次の特徴を含むことができる：前記誘電体は前記複数の導電性パッドを包囲し、前記表面仕上げ部は前記複数の導電性パッドのトップ表面に直に接触し、前記複数の導電性パッドは複数の銅パッドであり、前記誘電体は二酸化シリコン材料を含み、前記表面仕上げ部は錫材料を含み、前記ブリッジはＥＭＩＢであり、前記ＥＭＩＢは前記複数のダイに通信可能に結合されている。
具体例２３では、具体例２１-２２の対象事項がオプションとして次の特徴を含むことができる：前記ＨＤＰ基板は複数の導電性相互接続部を含み、前記複数のダイは複数の第２導電性パッドと第１誘電体とを含み、前記複数の第２導電性パッドと前記第１誘電体とは前記複数のダイの前記ボトム表面にあり、前記第１誘電体は前記複数の第２導電性パッドを包囲し、前記複数のＴＭＶは前記ＨＤＰ基板の前記トップ表面から前記複数のダイの前記ボトム表面へ垂直に延び、前記複数のＴＭＶは、前記ＨＤＰ基板の前記複数の導電性接続部を、前記複数のダイの前記複数の第２導電性パッドに導電性結合している。
具体例２４では、具体例２１-２３の対象事項がオプションとして次の特徴を含むことができる：即ち、前記ＨＤＰ基板のボトム表面にある複数の第１導電性パッドであって、前記ＨＤＰ基板の前記複数の第１導電性パッドは、前記パッケージ基板に複数のはんだボールにより導電性結合され、前記封止層は、前記複数のダイ、前記複数の第１及び第２導電性パッド、前記第１誘電体、前記複数のＴＭＶ、前記ブリッジ、前記ハイブリッド層、前記ＨＤＰ基板を包囲し、前記封止層は、前記複数の第１導電性パッドのボトム表面と実質的に同一平面にあるボトム表面を有する、複数の第１導電性パッド；前記封止層及び前記パッケージ基板の上にあるアンダーフィル材料であって、前記アンダーフィル材料は、前記封止層の前記ボトム表面と前記パッケージ基板のトップ表面との間にあり、前記アンダーフィル材料は前記封止層と前記複数のはんだボールとを包囲している、アンダーフィル材料；及び前記複数のダイの前記トップ表面と前記封止層の前記トップ表面との上にある１つ以上のサーマル・デバイスを含む。
具体例２５では、具体例２１-２４の対象事項がオプションとして次の特徴を含むことができる：前記複数のＴＭＶは複数の第１ＴＭＶと複数の第２ＴＭＶとを含み、前記複数の第１ＴＭＶは、前記複数の第２ＴＭＶの幅よりも大きな幅を有し、前記複数の第２導電性パッドは、複数の第３導電性パッドと複数の第４導電性パッドとを含み、前記複数の第３導電性パッドは、前記複数の第４導電性パッドの幅よりも大きな幅を有し、前記複数の第１ＴＭＶは前記複数の第３導電性パッドに直接的に結合され、前記複数の第２ＴＭＶは前記複数の第４導電性パッドに直接的に結合され、前記ブリッジの前記ハイブリッド層の前記表面仕上げ部は、前記複数のダイのうちの前記２つのダイの前記複数の第４導電性パッドに直接的に結合され、前記表面仕上げ部は、前記ブリッジの前記ハイブリッド層の前記複数の導電性パッドと、前記複数のダイのうちの前記２つのダイの前記複数の第４導電性パッドとの間にあり、前記ブリッジは薄型ブリッジであり、前記薄型ブリッジは約１５ｕｍ以下の厚みを有し、前記薄型ブリッジは前記複数のダイのうちの前記２つのダイと前記ＨＤＰ基板とに、はんだ材料によらずに直接的に結合され、前記薄型ブリッジは、前記ＨＤＰ基板と前記複数のダイとを結合する複数のＴＳＶを含む。
本明細書において、方法及び装置はそれらのうちの特定の例示的な実施形態を参照して説明されてきた。広範囲に及ぶ本精神及び目的から逸脱することなく、それらに対して様々な変形が施されてもよいことは明らかであろう。従って明細書及び図面は限定的な意味ではなく例示的な意味に解釈されるべきである。

Claims (25)

  1. 半導体パッケージであって：
    高密度パッケージ（ＨＰＤ）基板にあり、ハイブリッド層を含むブリッジ；
    前記ブリッジ及び前記ＨＤＰ基板の上にある複数のダイであって、前記ブリッジは前記複数のダイと前記ＨＤＰ基板との間に結合され、前記ブリッジは前記複数のダイのうちの２つのダイに前記ハイブリッド層により直接的に結合され、前記ブリッジの前記ハイブリッド層のトップ表面は前記複数のダイのボトム表面に直に接触し、前記ブリッジのボトム表面は前記ＨＤＰ基板のトップ表面に直に接触している、複数のダイ；及び
    前記ＨＤＰ基板にある複数のスルー・モールド・ビア（ＴＭＶ）であって、前記複数のＴＭＶは前記ＨＤＰ基板を前記複数のダイに結合し、前記複数のＴＭＶは前記ブリッジの厚みに実質的に等しい厚みを有する、複数のＴＭＶ；
    を有する半導体パッケージ。
  2. 前記ブリッジの前記ハイブリッド層は複数の導電性パッドと誘電体とを含み、前記誘電体は前記複数の導電性パッドを包囲している、請求項１に記載の半導体パッケージ。
  3. 前記ブリッジの前記ハイブリッド層は表面仕上げ部を更に含み、前記表面仕上げ部は前記複数の導電性パッドのトップ表面に直に接触している、請求項２に記載の半導体パッケージ。
  4. 前記複数の導電性パッドは複数の銅パッドであり、前記誘電体は二酸化シリコン材料を含み、前記表面仕上げ部は錫材料又は銅材料を含む、請求項３に記載の半導体パッケージ。
  5. 前記ブリッジは埋め込みマルチダイ相互接続ブリッジ（ＥＭＩＢ）であり、前記ＥＭＩＢは前記複数のダイに通信可能に結合されている、請求項１、２、３又は４に記載の半導体パッケージ。
  6. 前記ＨＤＰ基板は複数の導電性相互接続部を含み、前記複数のダイは複数の第２導電性パッドと第１誘電体とを含み、前記複数の第２導電性パッドと前記第１誘電体とは前記複数のダイの前記ボトム表面にあり、前記第１誘電体は前記複数の第２導電性パッドを包囲し、前記複数のＴＭＶは前記ＨＤＰ基板の前記トップ表面から前記複数のダイの前記ボトム表面へ垂直に延び、前記複数のＴＭＶは、前記ＨＤＰ基板の前記複数の導電性接続部を、前記複数のダイの前記複数の第２導電性パッドに導電性結合している、請求項１、２、３又は４に記載の半導体パッケージ。
  7. 前記ＨＤＰ基板のボトム表面にある複数の第１導電性パッドであって、前記ＨＤＰ基板はパッケージ基板の上にあり、前記ＨＤＰ基板の前記複数の第１導電性パッドは前記パッケージ基板に複数のはんだボールにより導電性結合されている、複数の第１導電性パッド；
    前記複数のダイ、前記複数の第１及び第２導電性パッド、前記第１誘電体、前記複数のＴＭＶ、前記ブリッジ、前記ハイブリッド層、前記ＨＤＰ基板の上で包囲している封止層であって、前記封止層は、前記複数のダイのトップ表面と実質的に同一平面にあるトップ表面を有し、前記複数の第１導電性パッドのボトム表面と実質的に同一平面にあるボトム表面を有する封止層；及び
    前記封止層及び前記パッケージ基板の上にあるアンダーフィル材料であって、前記アンダーフィル材料は、前記封止層の前記ボトム表面と前記パッケージ基板のトップ表面との間にあり、前記アンダーフィル材料は前記封止層と前記複数のはんだボールとを包囲している、アンダーフィル材料；
    を更に有する請求項１、２、３又は４に記載の半導体パッケージ。
  8. 前記複数のＴＭＶは複数の第１ＴＭＶと複数の第２ＴＭＶとを含み、前記複数の第１ＴＭＶは、前記複数の第２ＴＭＶの幅よりも大きな幅を有し、前記複数の第２導電性パッドは、複数の第３導電性パッドと複数の第４導電性パッドとを含み、前記複数の第３導電性パッドは、前記複数の第４導電性パッドの幅よりも大きな幅を有し、前記複数の第１ＴＭＶは前記複数の第３導電性パッドに直接的に結合され、前記複数の第２ＴＭＶは前記複数の第４導電性パッドに直接的に結合されている、請求項１、２、３又は４に記載の半導体パッケージ。
  9. 前記ブリッジの前記ハイブリッド層の前記表面仕上げ部は、前記複数のダイのうちの前記２つのダイの前記複数の第４導電性パッドに直接的に結合され、前記表面仕上げ部は、前記ブリッジの前記ハイブリッド層の前記複数の導電性パッドと、前記複数のダイのうちの前記２つのダイの前記複数の第４導電性パッドとの間に直にある、請求項３又は４に記載の半導体パッケージ。
  10. 前記ブリッジは薄型ブリッジであり、前記薄型ブリッジは約１５ｕｍ以下の厚みを有し、前記薄型ブリッジは前記複数のダイのうちの前記２つのダイと前記ＨＤＰ基板とに、はんだ材料によらずに直接的に結合され、前記薄型ブリッジは、前記ＨＤＰ基板と前記複数のダイとを結合する複数のスルー・シリコン・ビア（ＴＳＶ）を含む、請求項１、２、３又は４に記載の半導体パッケージ。
  11. 半導体パッケージを形成する方法であって：
    キャリアの上に複数のダイを配置するステップであって、前記複数のダイは前記キャリアに接着層により結合される、ステップ；
    前記複数のダイのうちの２つのダイの上にブリッジを配置するステップであって、前記ブリッジはハイブリッド層を含み、前記ブリッジは前記２つのダイに前記ハイブリッド層により直接的に結合される、ステップ；
    前記複数のダイの上に複数のＴＭＶを配置するステップであって、前記複数のＴＭＶは前記ブリッジを包囲する、ステップ；
    前記複数のダイ、前記ブリッジ、前記ハイブリッド層、前記複数のＴＭＶ、及び前記接着層の上に封止層を配置するステップ；及び
    前記封止層、前記複数のＴＭＶ、前記ブリッジ、及び前記複数のダイの上にＨＤＰ基板を配置するステップであって、前記複数のＴＭＶは前記ＨＤＰ基板を前記複数のダイに結合し、前記複数のＴＭＶは、前記ブリッジの厚みに実質的に等しい厚みを有し、前記ブリッジは、前記複数のダイと前記ＨＤＰ基板との間に結合され、前記ブリッジの前記ハイブリッド層のトップ表面は、前記複数のダイのボトム表面に直に接触し、前記ブリッジのボトム表面は、前記ＨＤＰ基板のトップ表面に直に接触している、ステップ；
    を有する方法。
  12. 前記ブリッジの前記ハイブリッド層は複数の導電性パッドと誘電体とを含み、前記誘電体は前記複数の導電性パッドを包囲している、請求項１１に記載の方法。
  13. 前記ブリッジの前記ハイブリッド層は表面仕上げ部を更に含み、前記表面仕上げ部は前記複数の導電性パッドのトップ表面に直に接触している、請求項１２に記載の方法。
  14. 前記複数の導電性パッドは複数の銅パッドであり、前記誘電体は二酸化シリコン材料を含み、前記表面仕上げ部は錫材料又は銅材料を含む、請求項１３に記載の方法。
  15. 前記ブリッジはＥＭＩＢであり、前記ＥＭＩＢは前記複数のダイに通信可能に結合されている、請求項１１、１２、１３又は１４に記載の方法。
  16. 前記ＨＤＰ基板は複数の導電性相互接続部を含み、前記複数のダイは複数の第２導電性パッドと第１誘電体とを含み、前記複数の第２導電性パッドと前記第１誘電体とは前記複数のダイの前記ボトム表面にあり、前記第１誘電体は前記複数の第２導電性パッドを包囲し、前記複数のＴＭＶは前記ＨＤＰ基板の前記トップ表面から前記複数のダイの前記ボトム表面へ垂直に延び、前記複数のＴＭＶは、前記ＨＤＰ基板の前記複数の導電性接続部を、前記複数のダイの前記複数の第２導電性パッドに導電性結合している、請求項１１、１２、１３又は１４に記載の方法。
  17. 前記ＨＤＰ基板のボトム表面に複数の第１導電性パッドを配置するステップ；
    前記複数の第１導電性パッドと前記ＨＤＰ基板との上で包囲する前記封止層を配置するステップであって、前記封止層は、前記複数のダイ、前記複数の第１及び第２導電性パッド、前記第１誘電体、前記複数のＴＭＶ、前記ブリッジ、前記ハイブリッド層、前記ＨＤＰ基板を包囲し、前記封止層は、前記複数のダイのトップ表面と実質的に同一平面にあるトップ表面を有し、前記封止層は、前記複数の第１導電性パッドのボトム表面と実質的に同一平面にあるボトム表面を有する、ステップ；
    前記封止層の前記トップ表面と前記複数のダイの前記トップ表面とを露出させるために前記キャリアを除去するステップ；
    前記封止層の前記ボトム表面と前記ＨＤＰ基板とをキャリア基板の上に配置するステップであって、前記ＨＤＰ基板の前記複数の第１導電性パッドは、前記パッケージ基板に複数のはんだボールにより導電性結合される、ステップ；
    前記封止層及び前記パッケージ基板の上にアンダーフィル材料を配置するステップであって、前記アンダーフィル材料は、前記封止層の前記ボトム表面と前記パッケージ基板のトップ表面との間にあり、前記アンダーフィル材料は前記封止層と前記複数のはんだボールとを包囲している、ステップ；
    を更に有する請求項１１、１２、１３又は１４に記載の方法。
  18. 前記複数のＴＭＶは複数の第１ＴＭＶと複数の第２ＴＭＶとを含み、前記複数の第１ＴＭＶは、前記複数の第２ＴＭＶの幅よりも大きな幅を有し、前記複数の第２導電性パッドは、複数の第３導電性パッドと複数の第４導電性パッドとを含み、前記複数の第３導電性パッドは、前記複数の第４導電性パッドの幅よりも大きな幅を有し、前記複数の第１ＴＭＶは前記複数の第３導電性パッドに直接的に結合され、前記複数の第２ＴＭＶは前記複数の第４導電性パッドに直接的に結合されている、請求項１１、１２、１３又は１４に記載の方法。
  19. 前記ブリッジの前記ハイブリッド層の前記表面仕上げ部は、前記複数のダイのうちの前記２つのダイの前記複数の第４導電性パッドに直接的に結合され、前記表面仕上げ部は、前記ブリッジの前記ハイブリッド層の前記複数の導電性パッドと、前記複数のダイのうちの前記２つのダイの前記複数の第４導電性パッドとの間に直にある、請求項１３又は１４に記載の方法。
  20. 前記ブリッジは薄型ブリッジであり、前記薄型ブリッジは約１５ｕｍ以下の厚みを有し、前記薄型ブリッジは前記複数のダイのうちの前記２つのダイと前記ＨＤＰ基板とに、はんだ材料によらずに直接的に結合され、前記薄型ブリッジは、前記ＨＤＰ基板と前記複数のダイとを結合する複数のＴＳＶを含む、請求項１１、１２、１３又は１４に記載の方法。
  21. 半導体パッケージであって：
    パッケージ基板の上にあるＨＤＰ基板；
    前記ＨＤＰ基板にあり、ハイブリッド層を含むブリッジであって、前記ハイブリッド層は、複数の導電性パッドと、表面仕上げ部と、誘電体とを含む、ブリッジ；
    前記ブリッジ及び前記ＨＤＰ基板の上にある複数のダイであって、前記ブリッジは前記複数のダイと前記ＨＤＰ基板との間に結合され、前記ブリッジは前記複数のダイのうちの２つのダイに前記ハイブリッド層により直接的に結合され、前記ブリッジの前記ハイブリッド層のトップ表面は前記複数のダイのボトム表面に直に接触し、前記ブリッジのボトム表面は前記ＨＤＰ基板のトップ表面に直に接触している、複数のダイ；
    前記ＨＤＰ基板にある複数のＴＭＶであって、前記複数のＴＭＶは前記ＨＤＰ基板を前記複数のダイに結合し、前記複数のＴＭＶは前記ブリッジの厚みに実質的に等しい厚みを有する、複数のＴＭＶ；及び
    前記複数のダイ、前記複数のＴＭＶ、前記ブリッジ、前記ハイブリッド層、及び前記ＨＤＰ基板の上で包囲している封止層であって、前記封止層は、前記複数のダイのトップ表面と実質的に同一平面にあるトップ表面を有する、封止層；
    を有する半導体パッケージ。
  22. 前記誘電体は前記複数の導電性パッドを包囲し、前記表面仕上げ部は前記複数の導電性パッドのトップ表面に直に接触し、前記複数の導電性パッドは複数の銅パッドであり、前記誘電体は二酸化シリコン材料を含み、前記表面仕上げ部は錫材料又は銅材料を含み、前記ブリッジはＥＭＩＢであり、前記ＥＭＩＢは前記複数のダイに通信可能に結合されている、請求項２１又は２２に記載の半導体パッケージ。
  23. 前記ＨＤＰ基板は複数の導電性相互接続部を含み、前記複数のダイは複数の第２導電性パッドと第１誘電体とを含み、前記複数の第２導電性パッドと前記第１誘電体とは前記複数のダイの前記ボトム表面にあり、前記第１誘電体は前記複数の第２導電性パッドを包囲し、前記複数のＴＭＶは前記ＨＤＰ基板の前記トップ表面から前記複数のダイの前記ボトム表面へ垂直に延び、前記複数のＴＭＶは、前記ＨＤＰ基板の前記複数の導電性接続部を、前記複数のダイの前記複数の第２導電性パッドに導電性結合している、請求項２２に記載の半導体パッケージ。
  24. 前記ＨＤＰ基板のボトム表面にある複数の第１導電性パッドであって、前記ＨＤＰ基板の前記複数の第１導電性パッドは、前記パッケージ基板に複数のはんだボールにより導電性結合され、前記封止層は、前記複数のダイ、前記複数の第１及び第２導電性パッド、前記第１誘電体、前記複数のＴＭＶ、前記ブリッジ、前記ハイブリッド層、前記ＨＤＰ基板を包囲し、前記封止層は、前記複数の第１導電性パッドのボトム表面と実質的に同一平面にあるボトム表面を有する、複数の第１導電性パッド；
    前記封止層及び前記パッケージ基板の上にあるアンダーフィル材料であって、前記アンダーフィル材料は、前記封止層の前記ボトム表面と前記パッケージ基板のトップ表面との間にあり、前記アンダーフィル材料は前記封止層と前記複数のはんだボールとを包囲している、アンダーフィル材料；及び
    前記複数のダイの前記トップ表面と前記封止層の前記トップ表面との上にある１つ以上のサーマル・デバイス；
    を更に有する請求項２１又は２２に記載の半導体パッケージ。
  25. 前記複数のＴＭＶは複数の第１ＴＭＶと複数の第２ＴＭＶとを含み、前記複数の第１ＴＭＶは、前記複数の第２ＴＭＶの幅よりも大きな幅を有し、前記複数の第２導電性パッドは、複数の第３導電性パッドと複数の第４導電性パッドとを含み、前記複数の第３導電性パッドは、前記複数の第４導電性パッドの幅よりも大きな幅を有し、前記複数の第１ＴＭＶは前記複数の第３導電性パッドに直接的に結合され、前記複数の第２ＴＭＶは前記複数の第４導電性パッドに直接的に結合され、前記ブリッジの前記ハイブリッド層の前記表面仕上げ部は、前記複数のダイのうちの前記２つのダイの前記複数の第４導電性パッドに直接的に結合され、前記表面仕上げ部は、前記ブリッジの前記ハイブリッド層の前記複数の導電性パッドと、前記複数のダイのうちの前記２つのダイの前記複数の第４導電性パッドとの間に直にあり、前記ブリッジは薄型ブリッジであり、前記薄型ブリッジは約１５ｕｍ以下の厚みを有し、前記薄型ブリッジは前記複数のダイのうちの前記２つのダイと前記ＨＤＰ基板とに、はんだ材料によらずに直接的に結合され、前記薄型ブリッジは、前記ＨＤＰ基板と前記複数のダイとを結合する複数のＴＳＶを含む、請求項２１又は２２に記載の半導体パッケージ。
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