TW202121616A - 超薄橋接與多晶粒超細間距補塊架構及其製造方法 - Google Patents

超薄橋接與多晶粒超細間距補塊架構及其製造方法 Download PDF

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TW202121616A
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dies
conductive pads
layer
substrate
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桑卡 葛尼森
凱文 麥克卡塞
利 Ｍ 翠伯里特
德班拉 馬利克
雷文卓奈斯 Ｖ 馬哈吉
羅伯特 Ｌ 聖克曼
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美商英特爾公司
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    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05601—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/05611—Tin [Sn] as principal constituent
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    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
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    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08151—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/08221—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/08225—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
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    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H01L2224/21—Structure, shape, material or disposition of high density interconnect preforms of an individual HDI interconnect
    • H01L2224/214—Connecting portions
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80003—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/80006—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80801—Soldering or alloying
    • H01L2224/8081—Soldering or alloying involving forming an intermetallic compound at the bonding interface
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
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    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
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    • H01L2924/0105—Tin [Sn]
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Abstract

數個具體實施例包括半導體封裝及形成該等半導體封裝之方法。一種半導體封裝包括有在一高密度封裝(HDP)基板上之一混合層的一橋接、在該橋接及該HDP基板上面的複數個晶粒、及在該HDP基板上的複數個直通塑模穿孔(TMV)。該橋接耦接於該等晶粒、該HDP基板之間。該橋接用該混合層直接耦接至該等晶粒中之兩個晶粒，在此該橋接之該混合層的一頂面直接在該等晶粒的底面上，且在此該橋接的一底面直接在該HDP基板的一頂面上。該等TMV使該HDP基板耦接至該等晶粒，且有實質等於該橋接之一厚度的一厚度。該混合層包括數個導電墊片、表面修整層、及/或介電質。

Description

超薄橋接與多晶粒超細間距補塊架構及其製造方法
發明領域
數個具體實施例有關於封裝半導體裝置。更特別的是，該等具體實施例有關於具有包括超薄橋接與多晶粒超細間距補塊架構之封裝基板的半導體裝置。
發明背景
過去數十年來，積體電路(IC)中之特徵的縮放已為在不斷增長之半導體工業背後的驅動力。縮放為越來越小的特徵致能提高功能單元在半導體裝置之有限不動產上的密度。不過，縮小IC中之特徵同時優化各裝置之效能的驅力並非沒有問題。
對資料中心事業而言，多個晶片/晶粒異質集成於封裝中很重要。以最低的功率和高帶寬密度互連這些晶片驅策封裝基板上的超細線路/空間/介層窗墊片。最近，嵌入式式橋接晶粒技術係針對伺服器產品的這項需要。不過，在多晶粒互連件的需求不斷增長下，封裝基板需要嵌入式額外橋接晶粒(例如，10個以上的橋接晶粒)以容納這些多個晶粒及多晶粒互連件。更重要的是，此類封裝基板的封裝組裝製程也需要用焊料將多個晶粒附接至這些額外橋接晶粒區，且想要有良率高及橋接晶粒凸塊補塊增加的結果。不過，此類製程需要附加組裝步驟及時間，且要求在這些封裝的大面積上面有精確的基板平整度控制。
這限制用於以焊料為基礎之嵌入式式橋接晶粒連接的橋接晶粒凸塊補塊。橋接晶粒凸塊補塊的這些限制產生數個主要封裝問題，包括少於預期的凸塊密度，這進一步導致晶粒的互連實體面積增加以及由於矽面積增加而使成本增加。此外，由於企圖解決這些補塊縮放限制及問題，現有技術也已使用矽中介件。關於多晶粒架構，矽中介件可能有超過兩倍(或更多)標線大小的尺寸，因此需要併接標線但是會有過多的成本以及增加的複雜度。
依據本發明之一實施例，係特地提出一種半導體封裝，其包含：在一高密度封裝(HDP)基板上的一橋接，其中，該橋接包括一混合層；在該橋接及該HDP基板上面的複數個晶粒，其中，該橋接耦接於該等複數個晶粒與該HDP基板之間，其中，該橋接用該混合層直接耦接至該等複數個晶粒中之兩個晶粒，其中，該橋接之該混合層的一頂面直接在該等複數個晶粒的底面上，以及其中，該橋接的一底面直接在該HDP基板的一頂面上；以及在該HDP基板上的複數個直通塑模穿孔(TMV)，其中，該等複數個TMV使該HDP基板耦接至該等複數個晶粒，以及其中，該等複數個TMV有實質等於該橋接之一厚度的一厚度。
描述於本文的是具有封裝基板及超薄(或薄)橋接與多晶粒超細間距補塊架構的半導體封裝及形成此類半導體封裝的方法。根據一些具體實施例，描述於下文的半導體封裝及形成此類半導體封裝的方法可包括複數個晶粒、高密度封裝(HDP)基板、薄橋接、複數個第一直通塑模穿孔(TMV)、複數個第二TMV、及封裝基板。描述於本文的這些半導體封裝具體實施例在沒有焊球/焊接下組合HDP基板(例如，高密度(HD)-有機基板)與薄橋接(例如，薄嵌入式多晶粒互連件橋接(EMIB))且最小化橋接個數，以及用混合介電質/導電接合層(例如，二氧化矽/銅(SiO2 /Cu)接合層)致能薄橋接直接耦接(或附接)於HDP基板與晶粒之間。
如本文所使用的，「橋接」可指由適合形成此類互連橋接(例如，嵌入式多晶粒互連橋接(EMIB))之任何其他基板材料製成的矽互連橋接或互連橋接。因此，如本文所使用的，「薄橋接」(或「超薄橋接」)可指可具有約10微米至15微米之厚度及/或約等於或小於10微米之厚度的橋接。如上述，描述於本文的薄橋接不需要耦接至晶粒的焊球，反而此類薄橋接可用混合層(混合接合層)直接耦接(及/或可通訊地耦接)至晶粒。如本文所使用的，「混合層」(或混合接合層)可指由複數個導電墊片(或銅墊片)、介電質層(或二氧化矽層)及表面修整層(或錫(Sn)層)構成的薄層(或超薄層)，在此該介電質層可圍繞該等導電墊片，在此該等導電墊片的頂面與用來隔離導電墊片之介電質層的頂面實質共面，且在此該表面修整層可直接設置(或塗覆)於該等導電墊片的頂面上。
例如，為了用混合層使無焊料薄橋接直接耦接至晶粒，該薄橋接可直接設置錫於薄橋接的薄銅墊片上，在此該超薄橋接的錫與晶粒的銅墊片直接反應(i)以實作於錫/銅金屬間化合物於該薄橋接與該等晶粒之間，以及(ii)以用混合接合製程或其類似者使薄橋接直接鎖定(或接合固定)至該等晶粒。根據一具體實施例,該混合接合製程可包括溫度加熱、壓力和減少大氣以實作該超薄橋接與該等晶粒之間的鎖定。應注意，如下述，若需要，該混合層可省略表面修整層。
描述於本文的組合式HDP基板及薄橋接有助於半導體封裝係藉由實質減少(或排除/緩和)如以上所述通常為現有技術所需的薄橋接總數。下述半導體封裝的具體實施例致能改善例如晶粒之輸入/輸出(I/O)電路的佈線及電力傳輸功能。描述於本文的具體實施例也為半導體封裝提供改良的翹曲效益。例如，該半導體封裝可實作於使熱膨脹係數(CTE)失配應力實質減少的臨時玻璃載體上，特別是在囊封層(或封膠層)加工步驟之後。
描述於本文的具體實施例提供現有封裝解決方案的改良，其係藉由排除基於焊料的橋接互連件(亦即，描述於本文的橋接(或EMIB)在沒有焊料連接(solder connection)下可耦接至另一組件以藉此提供改良的橋接補塊縮放，減少晶粒上的互連實體面積，以及降低組裝成本。再者，現有封裝解決方案的另一改良包括：排除昂貴矽中介層的需要以藉此減少整體封裝成本。這些半導體封裝進一步提供現有封裝解決方案的改良係藉由實作及組合無焊料橋接(或EMIB)互連件、橋接至玻璃補塊的混合接合(例如，二氧化矽/銅接合)、有實質減少之線路/間隔(L/S)(例如，小於2/2的L/S)的HDP基板佈線層、超細微影界定(litho)介層窗、以及零失準介層窗架構。
描述於本文的技術可實作於一或多個電子裝置中。‎可利用描述於本文之技術的電子裝置非限定性實施例‎包括任何一種行動裝置及/或靜止裝置，例如基於微機電系統(MEMS)的電子系統、陀螺儀、先進輔助駕駛系統(ADAS)、5G通訊系統、攝影機、手機、電腦終端機、桌上型電腦、電子閱讀器、傳真機、資訊站、小筆電、筆記型電腦、上網裝置、付款終端機、個人數位助理、媒體播放機及/或錄音機、伺服器(例如，刀鋒型伺服器、機架式伺服器、彼等之組合等等)、機上盒、智慧型手機、平板個人電腦、超級行動個人電腦、有線電話、彼等之組合、及其類似者。此類裝置可為可攜式或固定型。在一些具體實施例中，描述於本文的技術可運用於桌上型電腦、膝上電腦、智慧型手機、平板電腦、小筆電、筆記型電腦、個人數位助理、伺服器、彼等之組合、及其類似者。更一般地，描述於本文的技術可運用於各種電子裝置中之任一者，其包括具有封裝基板、晶粒、HDP基板、有混合層之薄橋接(或薄EMIB)、及有不同寬度之TMV的半導體封裝。
在以下說明中，使用熟諳此藝者常用來傳達工作要旨給其他本技藝熟諳者的術語描述示範實作的各種方面。不過，熟諳此藝者明白，可只用一些述及方面來實施本發明具體實施例。為了解釋的目的，提出特定的數字、材料及‎組態以便提供示範實作的徹底了解。不過，熟諳此藝者明白，在沒有該等特定細節下，可實施本發明具體實施例。在其他實例中，為了避免混淆示範實作，省略或簡化眾所周知的特徵。
各種運作將會被描述為多個離散運作，接著，用最有助於了解本發明具體實施例的方式，不過，描述順序不應被視為暗示這些運作一定有順序相依性。特別是，這些運作不一定按照簡報的順序進行。
如使用於本文的，在使用於一或多個元件之關係時的用語「頂部」、「底部」、「上」、「下」、「最下面」及‎‎「最上面」旨在傳達相對而非絕對物理組態。因此，被描述為裝置中「最上面‎元件」或「頂部元件」的元件在裝置反過來時反而可形成裝置中的「最下面元件」或「底部‎元件」。同樣，被描述為裝置中‎‎「最下面元件」或「底部元件」的元件在裝置反過來時反而可形成裝置中的「最上面‎元件」或「頂部元件」。‎
圖1根據一具體實施例圖示半導體封裝100的橫截面。在一具體實施例中，半導體封裝100可包括複數個晶粒110-112、HDP基板130、有混合層141-143的薄橋接140、複數個TMV 122a-b、及封裝基板102。關於一具體實施例，半導體封裝100可組合(或堆疊)晶粒110-112、薄橋接140、及HDP基板130，在此薄橋接140可用混合層141-143直接耦接(或附接)於HDP基板130與晶粒110-112之間，且在此混合層141-143由複數個導電墊片141(或銅墊片)、介電質層142(二氧化矽層)、及表面修整層143(錫層或裸銅表面層)(亦即，混合介電質/導電接合層)構成。
亦即，根據一些具體實施例，晶粒110-112可設置於HDP基板130及薄橋接140上面，且薄橋接140可直接設置於晶粒110-112下面及其間，同時HDP基板130可設置於封裝基板102上面。應注意，儘管圖1中圖示一個HDP基板130、一個薄橋接140、及3個晶粒110-112，然而應瞭解，任意複數個HDP基板130、薄橋接140及晶粒110-112可與封裝基板102組合/堆疊、設置於其上/上面、以及與其耦接。
關於一具體實施例，封裝基板102可包括但不限於：封裝、基板、印刷電路板(PCB)、及/或主機板。關於一具體實施例，封裝基板102為一種PCB。關於一具體實施例，該PCB由有薄銅泊壓合於兩面上的FR-4玻璃環氧樹脂基底製成。關於某些具體實施例，可使用有用來製作附加層之預浸料及銅泊的多層PCB。例如，該多層PCB可包括一或多個介電質層，在此各介電質層可為光敏感介電質層。關於一具體實施例，PCB 102可包括複數個導電層，它可進一步包括：銅(或金屬)跡線、線路、墊片、介層窗、介層窗墊片、孔、及/或平面。
如圖1所示，HDP基板130可設置於封裝基板102上面，在此HDP基板130可用複數個焊球123導電地耦接至封裝基板102。在一些具體實施例中，HDP基板130可包括由L/S約等於或小於2/2微米之跡線、微影介層窗、零失準介層窗及/或厚度約等於或小於18微米之介層窗墊片構成的複數個重分配層(RDL)。HDP基板130可為具有增加(或高)輸入/輸出(I/O)密度及帶寬用以與晶粒110-112及/或薄橋接140通訊的矽基板。在一具體實施例中，HDP基板130可具有約10微米至200微米的厚度。
在一具體實施例中，HDP基板130可具有複數個第一導電墊片118及複數個導電互連件131。第一導電墊片118可設置於HDP基板130的底面上。在一具體實施例中，第一導電墊片118可具有大於約80微米的補塊。第一導電墊片118可為複數個球面柵格陣列(BGA)墊片或其類似者。HDP基板130的導電互連件131可包括介層窗、跡線、線路、墊片或其類似者。例如，導電互連件131可直接耦接至第一導電墊片118，在此焊球123可使HDP基板130的第一導電墊片118導電地耦接至封裝基板102的頂面。
導電互連件131可從HDP基板130的底面垂直延伸到頂面。例如，HDP基板130之導電互連件131的底面可直接耦接至第一導電墊片118，在此導電互連件131的底面可與HDP基板130的底面實質共面。同時，在另一實施例中，HDP基板130之導電互連件131的頂面可直接耦接至複數個TMV 122a-b，在此導電互連件131的頂面可與HDP基板130的頂面實質共面。
關於一具體實施例，薄橋接140可直接設置於HDP基板130上面/上，在此薄橋接140的底面可直接耦接至HDP基板130的頂面。在一具體實施例中，薄橋接140可包括由導電墊片141、介電質層142及表面修整層143構成的混合層141-143。在一具體實施例中，導電墊片141可為複數個銅墊片或其類似者。關於一具體實施例，介電質層142可為由使‎導電墊片141絕緣之二氧化矽材料及/或任何習知介電質/絕緣材料或其類似者形成的鈍化層。此外，如上述，在一具體實施例中，表面修整層143可包括可提供例如錫或其類似者之額外焊料的一或多個導電材料。例如，導電墊片141及介電質層142可直接設置於薄橋接140的頂面上，在此介電質層142圍繞導電墊片141。此外，導電墊片141的頂面可與介電質層142的頂面實質共面，在此表面修整層143可直接設置於導電墊片141的頂面上。
關於一具體實施例，薄橋接140可具有約10微米至15微米的厚度。在另一具體實施例中，薄橋接140可具有約等於或小於10微米的厚度。關於一具體實施例，橋接140的導電墊片141及介電質層142可具有約5微米的厚度。在另一具體實施例中，橋接140的導電墊片141及介電質層142可具有約等於或小於10微米的厚度。關於一具體實施例，橋接140的表面修整層143可具有約1微米至2微米的厚度。在另一具體實施例中，橋接140的表面修整層143可具有約等於或小於5微米的厚度。應注意，在有些替代具體實施例中，可省略表面修整層143，如圖2C所示。同樣地，在一具體實施例中，混合層141-143可具有約5微米至7微米的厚度；然而，在另一具體實施例中，混合層141-143可具有約等於或小於7微米的厚度。
另外，如圖1所示，TMV 122a-b可直接設置於HDP基板130之導電互連件131的頂面上/上面且與其耦接。例如，TMV 122a-b從HDP基板130之導電互連件131的頂面大約垂直延伸到晶粒110-112的底面(或晶粒110-112之複數個第二導電墊片151a-b的底面)。應注意，在一些具體實施例中，TMV 122a-b可能不在HDP基板130的導電互連件131上直接(或完美地)對齊。
在一具體實施例中，TMV 122a-b可由例如銅或其類似者的導電材料形成。在TMV 122a-b可經無電成長、封膠囊封(encapsu平坦化時，TMV 122a-b可用微影製程(或其類似者)形成。另外，TMV 122a-b可具有複數個第一TMV 122a與複數個第二TMV 122b。在一具體實施例中，第一TMV 122a可具有大於第二TMV 122b之寬度的寬度。此外，在一些具體實施例中，第一TMV 122a可具有錐形側壁，同時第二TMV 122b可具有實質垂直的側壁及/或可具有略呈錐形的側壁，其角度實質小於第一TMV 122a之錐形側壁的角度。
關於有些具體實施例，TMV 122a-b可圍繞薄橋接140。在一具體實施例中，薄橋接140可通訊地耦接第一晶粒110、第二晶粒111、第三晶粒112、及/或HDP基板130。如圖1所示，薄橋接140可直接耦接至晶粒111-112。不過，應注意，薄橋接140可耦接至兩個或多個晶粒110-112中之任一。在一具體實施例中，薄橋接140可包含電氣佈線(或互連件結構(例如，矽穿孔(TSV))以用導電墊片141及/或表面修整層143使第二晶粒111可通訊地耦接至第三晶粒112。如上述，薄橋接140不需要直接耦接至晶粒111-112的焊球，反而薄橋接140可用由導電墊片141、介電質層142及表面修整層143構成的混合層直接耦接至晶粒111-112。在一些具體實施例中，薄橋接140可稱為EMIB。關於數個附加具體實施例，薄橋接140可包括可進一步用來使薄橋接140耦接至晶粒111-112及/或HDP基板130的複數個TSV。
如圖1所示，晶粒110-112可包括第一晶粒110、第二晶粒111、及第三晶粒112。第一、第二及第三晶粒110-112可設置於HDP基板130上面。第二及第三晶粒111-112可設置於HDP基板130和薄橋接140兩者上面。在一些具體實施例中，晶粒110-112可包括第二導電墊片151a-b及介電質層155。第二導電墊片151a-b與介電質層155兩者可直接設置於晶粒110-112的底面上，在此介電質層155可圍繞第二導電墊片151a-b。
在一具體實施例中，第二導電墊片151a-b可為複數個銅墊片或其類似者。關於一具體實施例，介電質層155可為由使‎第二導電墊片151a-b絕緣之二氧化矽材料及/或任何習知介電質/絕緣材料或其類似者形成的鈍化層。關於一具體實施例，晶粒110-112可具有約等於或大於200微米的厚度。在另一具體實施例中，晶粒110-112可具有約等於或小於200微米的厚度。關於一具體實施例，晶粒110-112的導電墊片151a-b及介電質層155可具有約2微米的厚度。在另一具體實施例中，晶粒110-112的導電墊片151a-b及介電質層155可具有約等於或小於5微米的厚度。
在一具體實施例中，第二導電墊片151a-b可包括複數個第二導電墊片151a與複數個第二導電墊片151b。在這些具體實施例中，第二導電墊片151a可具有大於第二導電墊片151b之寬度的寬度。例如，第一TMV 122a可使晶粒110-112的第二導電墊片151a導電地耦接至HDP基板130的導電互連件131。同樣，第二TMV 122b可使第一及第二晶粒110-111的第二導電墊片151b導電地耦接至HDP基板130的導電互連件131，同時第二及第三晶粒111-112的第二導電墊片151b可直接耦接於薄橋接140的表面修整層143及導電墊片141上。
關於一具體實施例，晶粒110-112可包括但不限於：半導體晶粒、電子裝置(例如，無線裝置)、積體電路(IC)、中央處理器(CPU)、微處理器，平台路徑控制器(platform controller hub，PCH)、記憶體(例如，高帶寬記憶體(HBM))、及/或現場可程式閘陣列(FPGA)。晶粒110-112可由例如矽的材料形成且在其上有將會耦接至HDP基板130及薄橋接140的電路。
關於一具體實施例，囊封層180可設置於有第二導電墊片151a-b及介電質層155的晶粒110-112、TMV 122a-b、有導電墊片141、介電質層142及表面修整層143的薄橋接140、以及有第一導電墊片118的HDP基板130上面。同樣地，TMV 122a-b可用囊封層180圍繞，且可垂直延伸穿過囊封層180以使HDP基板130導電地耦接至晶粒110-111。在一具體實施例中，囊封層180可包括一或多個囊封材料，例如模料、底部填料、填料、任何類似材料(s)、及/或彼等之任何組合。關於一具體實施例，囊封層180可經平坦化為囊封層180的頂面可與晶粒110-112的頂面實質共面，在此囊封層180也可設置於晶粒110-112之間。
再者，囊封層180可設置於底部填料154(或底膠層)上面。在一具體實施例中，底部填料154可設置於封裝基板102上面，在此底部填料154設置於封裝基板102的頂面與囊封層180及第一導電墊片118的底面之間。底部填料154可圍繞(或嵌入式)囊封層180及焊球123設置於囊封層180與封裝基板102之間的部份。
在附加的具體實施例中，熱解決方案(或熱裝置)可設置於晶粒110-112及/或囊封層180的頂面上面，在此該熱解決方案可包括散熱器、整合式熱散播器(integrated heat spreader，IHS)、歧管、冷卻板、或其類似者。
應注意，基於所欲封裝設計，半導體封裝100可包括較少個或附加的封裝組件。
圖2A至圖2L的橫截面圖根據一具體實施例圖示形成半導體封裝200的加工流程。在一具體實施例中，根據一些具體實施例，半導體封裝200可包括複數個晶粒210-212、HDP基板230、有混合層241-243的薄橋接240、複數個TMV 222a-b、及封裝基板202。圖示於圖2A至圖2L的加工流程形成實質類似以上在說明圖1時提及之半導體封裝100的半導體封裝200。同樣，半導體封裝200的組件實質類似以上在說明圖1時提及之半導體封裝100的組件。因此，如上述，封裝基板200的加工流程圖示能組合晶粒210-212、薄橋接240及HDP基板230的方法中之一種，因為利用TMV 222a-b及導電墊片255a-b，薄橋接240可用混合層241-243以及超細互連/佈線補塊直接耦接於HDP基板230與晶粒210-212之間，而不是焊料連接。
圖2A根據一具體實施例圖示半導體封裝200的橫截面。在一具體實施例中，半導體封裝200可包括設置於載體201上的黏著劑層261(或黏著膜、接合膜等等)。關於一具體實施例，載體201可為玻璃載體(或臨時玻璃面板載體)、金屬載體、及/或任何類似平坦剛性載體/基板。
另外，在一具體實施例中，複數個晶粒210-212可設置於黏著劑層261及載體201上面，在此晶粒210-212可互相毗鄰地定位且用黏著劑層261耦接至載體201。例如，晶粒210-212可以大約等於或小於50微米的晶粒至晶粒間隔互相毗鄰地設置。此外，如圖2A所示，晶粒210-212的頂面可直接設置於黏著劑層261上以使晶粒210-212耦接至載體201。晶粒210-212可實質類似以上在說明圖1時提及的晶粒110-112。同樣地，晶粒210-212可具有複數個第二導電墊片251a-b與介電質層255，在此第二導電墊片251a的寬度可大於第二導電墊片251b的寬度。
此外，如圖2A所示，第二導電墊片251a-b的頂面可在介電質層255的頂面上面突出。例如，第二導電墊片251a-b可過鍍(over-plate)成有約2微米至3微米高於介電質層之厚度的厚度。另外，在一具體實施例中，第二導電墊片251b可具有約等於或小於5微米的補塊，它可實作以用於橋接介面及HD互連件(例如，圖2E的TMV 222b)。儘管，在另一具體實施例中，第二導電墊片251a可具有約等於或大於25微米的補塊，它可實作以用於非橋接介面。這些經過鍍的第二導電墊片251a-b有助於緩和晶粒210-212之間的厚度差異，在此也可調整(或選擇)介電質層255的厚度以適應晶粒210-212之間的厚度差異。
圖2B根據一具體實施例圖示半導體封裝200的橫截面。在一具體實施例中，可平坦化經過鍍的第二導電墊片251a-b使得第二導電墊片251a-b的頂面與介電質層255的頂面實質共面。此平坦化製程也致能第二導電墊片251a-b彼此有實質相同的厚度，減少半導體封裝200的任何厚度差異。
在一具體實施例中，可用化學機械平坦化(CMP)製程或其類似者實作該平坦化。由於存在用作停止點的介電質層255，該平坦化製程可具有高度的準確度。在第二導電墊片251a-b平坦化後，第二導電墊片251a-b的暴露頂面可與介電質層255的頂面實質共面，但是輕微凹陷。例如，可選擇性地蝕刻第二導電墊片251a-b以建立低於介電質層255之頂面大約等於或小於0.5微米的輕微凹陷(或蝕刻不足)，在此此輕微凹陷有助於橋接(例如，圖2D的橋接240)與第二及第三晶粒211-212保持鎖定，如以上所述及以下圖2D所示。
圖2C根據一具體實施例圖示半導體封裝200的橫截面。在一具體實施例中，複數個薄橋接240可直接設置於第二及第三晶粒211-212上(如圖2D所示)。薄橋接240可實質類似以上在說明圖1時提及的薄橋接140。因此，在一具體實施例中，薄橋接240可包括混合層241-243(如在圖2C右側的薄橋接240所示)，在此混合層241-243由複數個導電墊片241、介電質層242及表面修整層243構成(例如，混合層241-243可包括銅/二氧化矽/錫的組合或其類似者)。在一具體實施例中，用飛刀加工製程(fly-cut process)或其類似者可平坦化在薄橋接240上面的導電墊片241及介電質層242。隨後，在這些具體實施例中，然後，用鍍錫製程或其類似者(例如，可用浸錫鍍覆法、電鍍及/或類似者實作該鍍錫製程)，直接設置表面修整層243於導電墊片241的暴露頂面上面。再者，應注意，如圖2C所示，表面修整層243在介電質層242的頂面上面可突出。
在一替代具體實施例中，薄橋接240可包括混合層241’-242’(如在圖2C左側的薄橋接240所示)，在此混合層241’-242’由複數個導電墊片241’及介電質層242’構成。在省略表面修整層243後，混合層241’-242’可實質類似混合層241-243。
圖2D根據一具體實施例圖示半導體封裝200的橫截面。關於一具體實施例，有混合層241-243的薄橋接240可設置於第二及第三晶粒211-212上面。在一具體實施例中，薄橋接240可精確地定位成其混合層241-243在第二及第三晶粒211-212之第二導電墊片251b上(亦即，在細補塊導電(或銅)墊片(輕微凹陷)上)面朝下。在這些具體實施例中，薄橋接240的表面修整層243及導電墊片241可為複數個鍍錫銅墊片。關於一具體實施例，用精確的拾放工具(或其類似者)，可將薄橋接240的鍍錫銅墊片精確地放在第二及第三晶粒211-212的第二導電墊片251b上。此外，如上述，在大約以240°C至250°C加熱鍍錫銅墊片以在薄橋接240的導電墊片241與第二及第三晶粒211-212的各個第二導電墊片251b之間建立銅-錫-銅金屬間接合時，可在薄橋接240的鍍錫銅墊片上實作混合接合製程(或銅/二氧化矽-銅/二氧化矽混合接合製程)。因此，在這些具體實施例中，銅-錫-銅金屬間接合可鎖定(或牢牢地固定)薄橋接240於第二及第三晶粒211-212上。
圖2E根據一具體實施例圖示半導體封裝200的橫截面。在一具體實施例中，可實作微影圖案化及鍍覆製程(或其類似者)以設置(或鍍覆/形成)複數個TMV 222a-b直接於晶粒210-212的各個第二導電墊片251a-b上。該微影製程可包括如以下所述的數個步驟。例如，種子層可設置於晶粒210-212之第二導電墊片251a-b及介電質層255的暴露頂面上面。在一具體實施例中，該種子層可包括銅、鈦、彼等之任何組合、及/或類似者。該種子層可用濺鍍製程或其類似者形成。
在種子層設置後，在一具體實施例中，阻劑層可設置於該種子層上面。在一具體實施例中，該阻劑層可為乾膜阻劑(DFR)或其類似者。在一具體實施例中，用微影製程、雷射鑽孔製程、或其類似者可圖案化(或曝光/顯影)該阻劑層以形成介層窗開口。該等介層窗開口可暴露晶粒210-212之第二導電墊片251a-b在非橋接介面(或部份/區域)中的頂面。
在一些具體實施例中，導電材料(例如，銅)可設置(或鍍覆)於介層窗開口中以各自在晶粒210-212之第二導電墊片251a-b的暴露頂面上形成TMV 222a-b(或可經無電成長、隨後封膠囊封且加以平坦化的微影介層窗)。TMV 222a-b可稱為導電柱體/互連件。TMV 222a-b可實質類似以上在說明圖1時提及的TMV 122a-b。在一具體實施例中，為了確保完全填滿阻劑層的介層窗開口，TMV 222可過鍍於阻劑層的頂面上面。關於一具體實施例，TMV 222a-b可從第二導電墊片251a-b垂直延伸到/越過阻劑層的頂面。在一具體實施例中，可用電鍍製程或其類似者來形成TMV 222a-b。
在一具體實施例中，在過鍍TMV 222a-b時，可平坦化經過鍍的TMV 222a-b使得TMV 222a-b的頂面與阻劑層的頂面實質共面。此平坦化製程也致能TMV 222a-b彼此有實質相同的厚度，減少半導體封裝200的任何厚度差異。例如，在TMV 222a-b平坦化後，TMV 222a-b的暴露表面可與橋接240的暴露表面實質共面。在一具體實施例中，該平坦化可用CMP製程或其類似者實作。由於存在用作停止點的阻劑層，該平坦化製程可具有高度的準確度。最後，可用任何適當製程剝除該阻劑層，例如灰化、濕式剝除或其類似者。在移除阻劑層後，石暴露種子層的數個部份。同樣地，可用蝕刻製程或其類似者蝕刻經暴露的種子層。
圖2F根據一具體實施例圖示半導體封裝200的橫截面。關於一具體實施例，囊封層280可設置於TMV 222a-b、有介電質層242的薄橋接240、有導電墊片251a-b及介電質層255的晶粒210-212、以及黏著劑層261上面。在一具體實施例中，可設置囊封層280以覆蓋TMV 222a-b的頂面。在一具體實施例中，囊封層280可為封膠層及/或任何類似囊封材料(s)。關於一具體實施例，封膠層280可包括有一或多個填料的環氧樹脂(例如，軟環氧樹脂，硬環氧樹脂，不透明環氧樹脂等等)。在一具體實施例中，囊封層280可經壓縮模製、壓合或其類似者而成。
囊封層280可實質類似以上在說明圖1時提及的囊封層180。在一具體實施例中，可平坦化(或研磨)囊封層280使得TMV 222a-b的頂面與囊封層280及/或橋接240的頂面實質共面。另外，平坦化/研磨囊封層280以暴露TMV 222a-b及/或橋接240的頂面。在一具體實施例中，該平坦化可用CMP製程或其類似者實作。
圖2G根據一具體實施例圖示半導體封裝200的橫截面。在一具體實施例中，HDP基板230可設置於囊封層280、TMV 222a-b及橋接240的頂面上面。同樣地，HDP基板230的橋接介面可直接設置於橋接240的暴露表面上，藉由有混合層241-243的橋接240夾在晶粒211-212與HDP基板230之間。HDP基板230可實質類似以上在說明圖1時提及的HDP基板130。同樣地，HDP基板230可包括複數個導電互連件231與複數個第一導電墊片218。HDP基板230的導電互連件231可使TMV 222a-b及晶粒210-212導電地耦接至第一導電墊片218。
在一具體實施例中，第一導電墊片218可用如以上所述的微影製程設置(或鍍覆)於HDP基板230的頂面上。應注意，在如圖2L所示翻轉半導體封裝200後，第一導電墊片218最終可位於HDP基板230下面，耦接至HDP基板230的底面，且類似以上在說明圖1時提及的第一導電墊片118。關於一具體實施例，HDP基板230可包括有L/S約等於或小於2/2之導電跡線(或線路)的一或多個RDL層、微影介層窗、零失準介層窗、及/或約等於或小於18微米的介層窗墊片。在一具體實施例中，HDP基板230的第一導電墊片218可具有約等於或大於80微米的補塊。
圖2H根據一具體實施例圖示半導體封裝200的橫截面。在一具體實施例中，囊封層280可進一步設置於第一導電墊片218、HDP基板230、及現有囊封層280上面以完全圍繞(或圍封/嵌入式)HDP基板230、橋接240及晶粒210-212。囊封層280可實質類似以上在說明圖2F時提及的囊封層280。另外，在一具體實施例中，可平坦化囊封層280以暴露第一導電墊片218的頂面，在此第一導電墊片218的頂面可與囊封層280的頂面實質共面。如上述，囊封層280的平坦化可用CMP製程或其類似者。
圖2I根據一具體實施例圖示半導體封裝200的橫截面。在一視需要具體實施例中，複數個焊球223可直接設置於第一導電墊片218的暴露表面上且與其耦接。焊球223可實質類似以上在說明圖1時提及的焊球123。
圖2J根據一具體實施例圖示半導體封裝200的橫截面。在一具體實施例中，可從晶粒210-212及囊封層280下面除去載體201及黏著劑層261以暴露晶粒210-212的(頂)面。在移除有黏著劑層261的載體201後，晶粒210-212的(頂)面可與囊封層280的(頂)面實質共面。
圖2K根據一具體實施例圖示半導體封裝200的橫截面。在一具體實施例中，半導體封裝200可切單為複數個補塊(封裝)以形成可實質類似以上在說明圖1時提及之半導體封裝100的個別補塊(或封裝)。實作半導體封裝200的補塊切單可用切晶法、鋸切法、雷射加工法等等使複數個補塊成為如圖示於在圖2K封裝之中的一個補塊。
圖2L根據一具體實施例圖示半導體封裝200的橫截面。在一具體實施例中，HDP基板230的第一導電墊片218可設置於封裝基板202的頂面上且與其耦接。封裝基板202可實質類似以上在說明圖1時提及的封裝基板102。另外，如上述，底部填料254可設置於囊封層280及封裝基板202上面，在此底部填料254可設置於HDP基板230、封裝基板202之間。底部填料254可圍繞第一焊球223與囊封層280的數個部份。底部填料254可實質類似以上在說明圖1時提及的底部填料154。
應注意，基於所欲封裝設計，圖2A至圖2L的半導體封裝200可包括較少個或附加的封裝組件。
圖3根據一具體實施例圖示半導體封裝300的橫截面。半導體封裝300可實質類似圖1及圖2A至圖2L的半導體封裝100及200，除了將兩組晶粒310-312分別設置於兩個HDP基板330及兩個薄橋接340上面且與其耦接以外，以及薄橋接340中之一或多個需要時可包括複數個TSV，藉此，如果需要TSV，則薄橋接340的TSV可直接耦接(或焊接)至HDP基板330以直接供電給I/O電路，例如晶粒310-312及/或基板301。
雖然圖1中將一組晶粒110-112設置於一HDP基板130及一薄橋接140上面且與其耦接，然而在圖3中，用超細補塊將兩組晶粒310-312設置於各個HDP基板330及薄橋接340上面且與其可通訊地耦接，藉此添加額外的所欲IC，例如改善半導體封裝300之整體效能的額外晶粒，同時只使用有超薄混合層341-343的一個薄橋接340從而半導體封裝300維持實質減少的整體厚度(或z高度)。
再者，雖然薄橋接140在圖1中有不具有任何TSV的混合層141-143，薄橋接340在圖3中可實作具有TSV的混合層341-343，藉此直接供電給各個晶粒310-312及/或基板301以改善半導體封裝300的整體電力效能。儘管，在各補塊中，圖示兩個晶粒310-312、一個HDP基板330、及一個薄橋接340，然而應瞭解，在各補塊中，任意複數個晶粒310-312、HDP基板330、及薄橋接340可設置(或安置)於基板301上/上面。應注意，半導體封裝300可從兩個補塊(或封裝)切單成個別補塊(或封裝)，如以上在說明圖2K至圖2L時所示/所述。
在一具體實施例中，基板301可為封裝基板、載體、中介層、及/或類似者。應注意，如上述，半導體封裝300可實質類似以上在說明圖1時提及的半導體封裝100。同樣，上述半導體封裝300的組件實質類似以上在說明圖1時提及的半導體封裝100之組件。另外，基板301，晶粒310-312、TMV 322a-b、焊球323、HDP基板330、導電互連件331、薄橋接340、混合層341-343、第一及第二導電墊片318及351a-b、介電質層355、及囊封層380可實質類似以上在說明圖1時提及的封裝基板101、晶粒110-112，TMV 122a-b、焊球123、HDP基板130、導電互連件131、薄橋接140、混合層141-143、第一及第二導電墊片118及151a-b、介電質層155、及囊封層180。
應注意，基於所欲封裝設計，半導體封裝300可包括更少個或附加的封裝組件。
圖4的示意方塊圖根據一具體實施例圖示電腦系統400，其利用具有複數個晶粒、HDP基板、有混合層之薄橋接、複數個TMV、及封裝基板的裝置封裝410(或半導體封裝)。圖4圖示運算裝置400的一實施例。運算裝置400收容主機板402。主機板402可包括許多組件，包括但不限於：處理器404、裝置封裝410(或半導體封裝)、及至少一通訊晶片406。處理器404物理及電氣耦接至主機板402。關於有些具體實施例，至少一通訊晶片406也物理及電氣耦接至主機板402。關於其他具體實施例，至少一通訊晶片406為處理器404的一部份。
取決於它的應用，運算裝置400可包括可能或不物理及電氣耦接至主機板402的其他組件。這些其他組件包括但不限於：揮發性記憶體(例如，DRAM)、非揮發性記憶體(例如，ROM)、快閃記憶體、圖形處理器、數位訊號處理器、密碼處理器、晶片組、天線、顯示器、觸控螢幕顯示器、觸控螢幕控制器、電池、聲頻編碼解碼器、視頻編碼解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、加速計、陀螺儀、揚聲器、攝影機、以及大容量儲存裝置(例如，硬式磁碟機、光碟(CD)、數位光碟(DVD)等等)。
至少一通訊晶片406致能用於傳輸資料進出運算裝置400的無線通訊。用語「無線」及其衍生詞可用來描述通過非固體媒體可利用調變電磁輻射來溝通資料的電路、裝置、系統、方法、技術、通訊通道等等。該用語不意謂相關裝置不包含任何接線，然而在有些具體實施例中，它們可能沒有。至少一通訊晶片406可實作許多無線標準或協定中之任一者，包括但不限於：Wi-Fi(IEEE 802.11家族)、WiMAX(IEEE 802.112家族)、IEEE 802.20、長程演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍芽、彼等之衍生物、以及指定作為3G、4G、5G及以上的任何其他無線協定。運算裝置400可包括複數個通訊晶片s 406。例如，第一通訊晶片406可專用於較短程的無線通訊，例如Wi-Fi及藍芽，以及第二通訊晶片406可專用於較長程的無線通訊，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其他。
運算裝置400的處理器404包括封裝在處理器404內的積體電路晶粒。裝置封裝410可為半導體封裝，它可包括但不限於：基板、封裝基板、及/或PCB。在一具體實施例中，裝置封裝410可實質類似描述於本文之圖1至圖3的半導體封裝。裝置封裝410可包括晶粒、HDP基板、具有混合層的薄橋接、有不同寬度的互連件(例如，圖1的導電墊片151a-b及TMV 122a-b)，以及如本文所述的封裝基板(例如，如以上在說明圖1至圖3之半導體封裝時所示及所述的)，或來自於描述於本文之圖表的任何其他組件。
應注意，在該等材料、特徵及組件可能受限於運算裝置400中可能需要具有如本文所述用超細補塊及超薄混合層鎖定/耦接/設置於晶粒、HDP基板之間之無焊料超薄橋接的裝置封裝410及/或任何其他組件(例如，運算裝置400中可能需要描述於本文之半導體封裝具體實施例的主機板402、處理器404、及/或任何其他組件)時，裝置封裝410可為單一組件/裝置、組件的子集、及/或整個系統。
關於某些具體實施例，如本文所述，該積體電路晶粒可與一或多個裝置一起封裝於包括用於無線通訊之熱穩定RFIC及天線和裝置封裝的封裝基板上，以減少運算裝置的z高度。用語「處理器」可指處理來自暫存器及/或記憶體之電子資料以將該電子資料轉換成可存入暫存器及/或記憶體之其他電子資料的任何裝置或裝置之一部份。
至少一通訊晶片406也包括封裝在通訊晶片406內的積體電路晶粒。關於有些具體實施例，如本文所述，通訊晶片406的積體電路晶粒可與一或多個裝置一起封裝於包括一或多個裝置封裝的封裝基板上。
在前述專利說明書中，已參考特定示範具體實施例描述數個具體實施例。不過，應牢記，所有這些及類似用語應與適當的物理量相關聯且僅為應用於這些數量的便利標籤。顯然，可做出各種修改而不脫離較廣泛的精神及範疇。因此，本專利說明書及附圖應被視為圖解說明而非限制。
下列實施例有關進一步的具體實施例。該等不同具體實施例的各種特徵可用加入一些特徵且排除其他在外的不同方式組合以切合各種不同應用。
下列實施例有關進一步的具體實施例：
實施例1為一種半導體封裝，其包含：在一HDP基板上的一橋接，其中，該橋接包括一混合層；在該橋接及該HDP基板上面的複數個晶粒，其中，該橋接耦接於該等複數個晶粒與該HDP基板之間，其中，該橋接用該混合層直接耦接至該等複數個晶粒中之兩個晶粒，其中，該橋接之該混合層的一頂面直接在該等複數個晶粒的底面上，以及其中，該橋接的一底面直接在該HDP基板的一頂面上；以及在該HDP基板上的複數個TMV，其中，該等複數個TMV使該HDP基板耦接至該等複數個晶粒，以及其中，該等複數個TMV有實質等於該橋接之一厚度的一厚度。
在實施例2中，實施例1的主題視需要可包括，該橋接之該混合層包括複數個導電墊片與一介電質，以及其中，該介電質圍繞該等複數個導電墊片。
在實施例3中，實施例1至2的主題視需要可包括，該橋接的混合層進一步包括一表面修整層，以及其中，該表面修整層直接在該等複數個導電墊片的頂面上。
在實施例4中，實施例1至3的主題視需要可包括，其中，該等複數個導電墊片為複數個銅墊片，其中，該介電質包括一二氧化矽材料，以及其中，該表面修整層包括一錫材料。
在實施例5中，實施例1至4的主題視需要可包括，其中，該橋接為一EMIB，以及其中，該EMIB可通訊地耦接至該等複數個晶粒。
在實施例6中，實施例1至5的主題視需要可包括，其中，該HDP基板包括複數個導電互連件，其中，該等複數個晶粒包括複數個第二導電墊片與一第一介電質，其中，該等複數個第二導電墊片及該第一介電質在該等複數個晶粒之該等底面上，其中，該第一介電質圍繞該等複數個第二導電墊片，其中，該等複數個TMV從該HDP基板之該頂面垂直延伸到該等複數個晶粒的該等底面，以及其中，該等複數個TMV使該HDP基板之該等複數個導電互連件導電地耦接至該等複數個晶粒的該等複數個第二導電墊片。
在實施例7中，實施例1至6的主題視需要可包括，在該HDP基板之一底面上的複數個第一導電墊片；該HDP基板在一封裝基板上面，其中，該HDP基板之該等複數個第一導電墊片用複數個焊球導電地耦接至該封裝基板；覆蓋且圍繞該等複數個晶粒、該等複數個第一及第二導電墊片、該第一介電質、該等複數個TMV、該橋接、該混合層、該HDP基板的一囊封層，其中，該囊封層有與該等複數個晶粒之頂面實質共面的一頂面，以及其中，該囊封層有與該等複數個第一導電墊片之底面實質共面的一底面；以及在該囊封層及該封裝基板上面的一底部填料，其中，該底部填料在該囊封層的該底面與該封裝基板的一頂面之間，以及其中，該底部填料圍繞該囊封層及該等複數個焊球。
在實施例8中，實施例1至7的主題視需要可包括，其中，該等複數個TMV包括複數個第一TMV及複數個第二TMV，其中，該等複數個第一TMV有大於該等複數個第二TMV之一寬度的一寬度，其中，該等複數個第二導電墊片包括複數個第三導電墊片與複數個第四導電墊片，其中，該等複數個第三導電墊片有大於該等複數個第四導電墊片之一寬度的一寬度，其中，該等複數個第一TMV直接耦接至該等複數個第三導電墊片，以及其中，該等複數個第二TMV直接耦接至該等複數個第四導電墊片。
在實施例9中，實施例1至8的主題視需要可包括，該橋接之該混合層的該表面修整層直接耦接至該等複數個晶粒之該兩個晶粒的該等複數個第四導電墊片，以及其中，該表面修整層直接在該橋接之該混合層的該等複數個導電墊片與該等複數個晶粒之該兩個晶粒的該等複數個第四導電墊片之間。
在實施例10中，實施例1至9的主題視需要可包括，該橋接為一薄橋接，以及其中，該薄橋接有約等於或小於15微米的一厚度，其中，該薄橋接直接耦接至該等複數個晶粒之該兩個晶粒及該HDP基板而不用一焊料材料，以及其中，該薄橋接包括耦接該HDP基板及該等複數個晶粒的複數個TSV。
實施例11為一種形成半導體封裝之方法，其包含：設置複數個晶粒於一載體上面，其中，該等複數個晶粒用一黏著劑層耦接至該載體；設置一橋接於該等複數個晶粒中之兩個晶粒上面，其中，該橋接包括一混合層，以及其中，該橋接用該混合層直接耦接至該兩個晶粒；設置複數個TMV於該等複數個晶粒上面，其中，該等複數個TMV圍繞該橋接；設置一囊封層於該等複數個晶粒、該橋接、該混合層、該等複數個TMV及該黏著劑層上面；以及設置一HDP基板於該囊封層、該等複數個TMV、該橋接及該等複數個晶粒上面，其中，該等複數個TMV使該HDP基板耦接至該等複數個晶粒，其中，該等複數個TMV有實質等於該橋接之一厚度的一厚度，其中，該橋接耦接於該等複數個晶粒與該HDP基板之間，其中，該橋接之該混合層的一頂面直接在該等複數個晶粒的底面上，以及其中，該橋接的一底面直接在該HDP基板的一頂面上。
在實施例12中，實施例11的主題視需要可包括，該橋接之該混合層包括複數個導電墊片與一介電質，以及其中，該介電質圍繞該等複數個導電墊片。
在實施例13中，實施例11至12的主題視需要可包括，該橋接的混合層進一步包括一表面修整層，以及其中，該表面修整層直接在該等複數個導電墊片的頂面上。
在實施例14中，實施例11至13的主題視需要可包括，該等複數個導電墊片為複數個銅墊片，其中，該介電質包括一二氧化矽材料，以及其中，該表面修整層包括一錫材料。
在實施例15中，實施例11至14的主題視需要可包括，該橋接為一EMIB，以及其中，該EMIB可通訊地耦接至該等複數個晶粒。
在實施例16中，實施例11至15的主題視需要可包括，其中，該HDP基板包括複數個導電互連件，其中，該等複數個晶粒包括複數個第二導電墊片與一第一介電質，其中，該等複數個第二導電墊片及該第一介電質在該等複數個晶粒之該等底面上，其中，該第一介電質圍繞該等複數個第二導電墊片，其中，該等複數個TMV從該HDP基板之該頂面垂直延伸到該等複數個晶粒的該等底面，以及其中，該等複數個TMV使該HDP基板之該等複數個導電互連件導電地耦接至該等複數個晶粒的該等複數個第二導電墊片。
在實施例17中，實施例11至16的主題視需要可包括，設置複數個第一導電墊片於該HDP基板的一底面上；設置該囊封層於該等複數個第一導電墊片及該HDP基板上面及四周，其中，該囊封層圍繞該等複數個晶粒、該等複數個第一及第二導電墊片、該第一介電質、該等複數個TMV、該橋接、該混合層、該HDP基板，其中，該囊封層有與該等複數個晶粒之頂面實質共面的一頂面，以及其中，該囊封層有與該等複數個第一導電墊片之底面實質共面的一底面；移除該載體以暴露該囊封層之該頂面及該等複數個晶粒之該等頂面；設置該囊封層及該HDP基板的該等底面於一封裝基板上面，其中，該HDP基板之該等複數個第一導電墊片用複數個焊球導電地耦接至該封裝基板；以及設置一底部填料於該囊封層及該封裝基板上面，其中，該底部填料在該囊封層的該底面與該封裝基板的一頂面之間，以及其中，該底部填料圍繞該囊封層及該等複數個焊球。
在實施例18中，實施例11至17的主題視需要可包括，該等複數個TMV包括複數個第一TMV及複數個第二TMV，其中，該等複數個第一TMV有大於該等複數個第二TMV之一寬度的一寬度，其中，該等複數個第二導電墊片包括複數個第三導電墊片與複數個第四導電墊片，其中，該等複數個第三導電墊片有大於該等複數個第四導電墊片之一寬度的一寬度，其中，該等複數個第一TMV直接耦接至該等複數個第三導電墊片，以及其中，該等複數個第二TMV直接耦接至該等複數個第四導電墊片。
在實施例19中，實施例11至18的主題視需要可包括，該橋接之該混合層的該表面修整層直接耦接至該等複數個晶粒之該兩個晶粒的該等複數個第四導電墊片，以及其中，該表面修整層直接在該橋接之該混合層的該等複數個導電墊片與該等複數個晶粒之該兩個晶粒的該等複數個第四導電墊片之間。
在實施例20中，實施例11至19的主題視需要可包括，該橋接為一薄橋接，以及其中，該薄橋接有約等於或小於15微米的一厚度，其中，該薄橋接直接耦接至該等複數個晶粒之該兩個晶粒及該HDP基板而不用一焊料材料，以及其中，該薄橋接包括耦接該HDP基板及該等複數個晶粒的複數個TSV。
實施例21為一種半導體封裝，其包含：在一封裝基板上面的一HDP基板；在該HDP基板上的一橋接，其中，該橋接包括一混合層，以及其中，該混合層包括複數個導電墊片、一表面修整層、及一介電質；在該橋接及該HDP基板上面的複數個晶粒，其中，該橋接耦接於該等複數個晶粒與該HDP基板之間，其中，該橋接用該混合層直接耦接至該等複數個晶粒中之兩個晶粒，其中，該橋接之該混合層的一頂面直接在該等複數個晶粒的底面上，以及其中，該橋接的一底面直接在該HDP基板的一頂面上；在該HDP基板上的複數個TMV，其中，該等複數個TMV使該HDP基板耦接至該等複數個晶粒，以及其中，該等複數個TMV有實質等於該橋接之一厚度的一厚度；以及覆蓋且圍繞該等複數個晶粒、該等複數個TMV、該橋接、該混合層及該HDP基板的一囊封層，其中，該囊封層有直接在該等複數個晶粒之頂面上的一頂面。
在實施例22中，實施例21的主題視需要可包括，該介電質圍繞該等複數個導電墊片，其中，該表面修整層直接在該等複數個導電墊片的頂面上，其中，該等複數個導電墊片為複數個銅墊片，其中，該介電質包括一二氧化矽材料，以及其中，該表面修整層包括一錫材料，其中，該橋接為一EMIB，以及其中，該EMIB可通訊地耦接至該等複數個晶粒。
在實施例23中，實施例21至22的主題視需要可包括，該HDP基板包括複數個導電互連件，其中，該等複數個晶粒包括複數個第二導電墊片與一第一介電質，其中，該等複數個第二導電墊片及該第一介電質在該等複數個晶粒之該等底面上，其中，該第一介電質圍繞該等複數個第二導電墊片，其中，該等複數個TMV從該HDP基板之該頂面垂直延伸到該等複數個晶粒的該等底面，以及其中，該等複數個TMV使該HDP基板之該等複數個導電互連件導電地耦接至該等複數個晶粒的該等複數個第二導電墊片。
在實施例24中，實施例21至23的主題視需要可包括，在該HDP基板之一底面上的複數個第一導電墊片，其中，該HDP基板之該等複數個第一導電墊片用複數個焊球導電地耦接至該封裝基板，其中，該囊封層圍繞該等複數個晶粒、該等複數個第一及第二導電墊片、該第一介電質、該等複數個TMV、該橋接、該混合層、該HDP基板，其中，該囊封層有與該等複數個第一導電墊片之底面實質共面的一底面；在該囊封層及該封裝基板上面的一底部填料，其中，該底部填料在該囊封層的該底面與該封裝基板的一頂面之間，以及其中，該底部填料圍繞該囊封層及該等複數個焊球；以及在該等複數個晶粒之該等頂面及該囊封層之該頂面上面的一或多個熱裝置。
在實施例25中，實施例21至24的主題視需要可包括，該等複數個TMV包括複數個第一TMV及複數個第二TMV，其中，該等複數個第一TMV有大於該等複數個第二TMV之一寬度的一寬度，其中，該等複數個第二導電墊片包括複數個第三導電墊片與複數個第四導電墊片，其中，該等複數個第三導電墊片有大於該等複數個第四導電墊片之一寬度的一寬度，其中，該等複數個第一TMV直接耦接至該等複數個第三導電墊片，以及其中，該等複數個第二TMV直接耦接至該等複數個第四導電墊片，其中，該橋接之該混合層的該表面修整層直接耦接至該等複數個晶粒之該兩個晶粒的該等複數個第四導電墊片，其中，該表面修整層直接在該橋接之該混合層的該等複數個導電墊片與該等複數個晶粒之該兩個晶粒的該等複數個第四導電墊片之間，其中，該橋接為一薄橋接，其中，該薄橋接有約等於或小於15微米的一厚度，其中，該薄橋接直接耦接至該等複數個晶粒之該兩個晶粒及該HDP基板而不用一焊料材料，以及其中，該薄橋接包括耦接該HDP基板及該等複數個晶粒的複數個TSV。
在前述專利說明書中，已參考特定示範具體實施例描述數種方法及設備。顯然，可做出各種修改而不脫離較廣泛的精神及範疇。相應地，本專利說明書及附圖應被視為圖解說明而非限制。
100:半導體封裝 101:封裝基板 102:封裝基板 110-112:晶粒 118:第一導電墊片 122a:第一TMV 122b:第二TMV 123:焊球 130:HDP基板 131:導電互連件 140:薄橋接 141:混合層/導電墊片 142:混合層/介電質層 143:混合層/表面修整層 151a-151b:第二導電墊片 154:底部填料 155:介電質層 180:囊封層 200:半導體封裝 201:載體 202:封裝基板 210-212:晶粒 218:第一導電墊片 222a-222b:TMV 223:焊球 230:HDP基板 231:導電互連件 240:薄橋接 241,241’:混合層/導電墊片 242,242’:混合層/介電質層 243,243’:混合層/表面修整層 251a-251b:第二導電墊片 254:底部填料 255:介電質層 255a-255b:導電墊片 261:黏著劑層 280:囊封層 300:半導體封裝 301:基板 310-312:晶粒 322a-322b:TMV 323:焊球 330:HDP基板 331:導電互連件 340:薄橋接 341-343:混合層 318,351a-351b:第一及第二導電墊片 355:介電質層 380:囊封層 400:電腦系統 402:主機板 404:處理器 406:通訊晶片 410:裝置封裝
描述於本文的具體實施例以舉例方式圖解說明且不受限於附圖中的圖表，其中類似的特徵用相同的元件符號表示。此外，省略一些習知細節以免混淆描述於本文的發明概念。
圖1的橫截面圖根據一具體實施例圖示具有複數個晶粒、高密度封裝(HDP)基板、有混合層之薄橋接、複數個第一及第二直通塑模穿孔(through mold via，TMV)、及封裝基板的半導體封裝。
圖2A至圖2L的橫截面圖根據一些具體實施例圖示形成具有複數個晶粒、HDP基板、有混合層之薄橋接、複數個第一及第二TMV、及封裝基板之半導體封裝的加工流程。
圖3的橫截面圖根據一具體實施例圖示具有複數個晶粒、複數個HDP基板、有混合層之複數個薄橋接、複數個第一及第二TMV、及封裝基板的半導體封裝。
圖4的示意方塊圖根據一具體實施例圖示利用具有複數個晶粒、HDP基板、有混合層之薄橋接、複數個第一及第二TMV、及封裝基板之半導體封裝的電腦系統。
100:半導體封裝
102:封裝基板
110-112:晶粒
118:第一導電墊片
122a:第一TMV
122b:第二TMV
123:焊球
130:HDP基板
131:導電互連件
141:混合層/導電墊片
142:混合層/介電質層
143:混合層/表面修整層
151a-151b:第二導電墊片
154:底部填料
155:介電質層
180:囊封層

Claims (25)

  1. 一種半導體封裝，其包含： 在一高密度封裝(HDP)基板上的一橋接，其中，該橋接包括一混合層； 在該橋接及該HDP基板上面的複數個晶粒，其中，該橋接係耦接於該等複數個晶粒與該HDP基板之間，其中，該橋接係以該混合層直接耦接至該等複數個晶粒中之兩個晶粒，其中，該橋接之該混合層的一頂面係直接在該等複數個晶粒的底面上，以及其中，該橋接的一底面係直接在該HDP基板的一頂面上；以及 在該HDP基板上的複數個直通塑模穿孔(TMV)，其中，該等複數個TMV使該HDP基板耦接至該等複數個晶粒，以及其中，該等複數個TMV有實質上等於該橋接之一厚度的一厚度。
  2. 如請求項1之半導體封裝，其中，該橋接之該混合層包括複數個導電墊片與一介電質，以及其中，該介電質圍繞該等複數個導電墊片。
  3. 如請求項2之半導體封裝，其中，該橋接之該混合層進一步包括一表面修整層，以及其中，該表面修整層直接地在該等複數個導電墊片的頂面上。
  4. 如請求項3之半導體封裝，其中，該等複數個導電墊片為複數個銅墊片，其中，該介電質包括一二氧化矽材料，以及其中，該表面修整層包括一錫材料或一銅材料。
  5. 如請求項1之半導體封裝，其中，該橋接為一嵌入式多晶粒互連件橋接(EMIB)，以及其中，該EMIB可通訊地耦接至該等複數個晶粒。
  6. 如請求項4之半導體封裝，其中，該HDP基板包括複數個導電互連件，其中，該等複數個晶粒包括複數個第二導電墊片與一第一介電質，其中，該等複數個第二導電墊片及該第一介電質在該等複數個晶粒之該等底面上，其中，該第一介電質圍繞該等複數個第二導電墊片，其中，該等複數個TMV從該HDP基板之該頂面垂直延伸到該等複數個晶粒的該等底面，以及其中，該等複數個TMV使該HDP基板之該等複數個導電互連件導電地耦接至該等複數個晶粒的該等複數個第二導電墊片。
  7. 如請求項6之半導體封裝，其進一步包含： 在該HDP基板之一底面上的複數個第一導電墊片； 該HDP基板在一封裝基板上面，其中，該HDP基板之該等複數個第一導電墊片係以複數個焊球導電地耦接至該封裝基板； 覆蓋且圍繞該等複數個晶粒、該等複數個第一及第二導電墊片、該第一介電質、該等複數個TMV、該橋接、該混合層、該HDP基板的一囊封層，其中，該囊封層具有與該等複數個晶粒之頂面實質共面的一頂面，以及其中，該囊封層具有與該等複數個第一導電墊片之底面實質共面的一底面；以及 在該囊封層及該封裝基板上面的一底部填料，其中，該底部填料在該囊封層的該底面與該封裝基板的一頂面之間，以及其中，該底部填料圍繞該囊封層及該等複數個焊球。
  8. 如請求項7之半導體封裝，其中，該等複數個TMV包括複數個第一TMV及複數個第二TMV，其中，該等複數個第一TMV有大於該等複數個第二TMV之一寬度的一寬度，其中，該等複數個第二導電墊片包括複數個第三導電墊片與複數個第四導電墊片，其中，該等複數個第三導電墊片有大於該等複數個第四導電墊片之一寬度的一寬度，其中，該等複數個第一TMV係直接地耦接至該等複數個第三導電墊片，以及其中，該等複數個第二TMV係直接地耦接至該等複數個第四導電墊片。
  9. 如請求項8之半導體封裝，其中，該橋接之該混合層的該表面修整層係直接地耦接至該等複數個晶粒之該兩個晶粒的該等複數個第四導電墊片，以及其中，該表面修整層係直接地在該橋接之該混合層的該等複數個導電墊片與該等複數個晶粒之該兩個晶粒的該等複數個第四導電墊片之間。
  10. 如請求項9之半導體封裝，其中，該橋接為一薄橋接，以及其中，該薄橋接有約等於或小於15微米的一厚度，其中，該薄橋接不用一焊料材料而直接地耦接至該等複數個晶粒之該兩個晶粒及該HDP基板，以及其中，該薄橋接包括耦接該HDP基板及該等複數個晶粒的複數個矽穿孔(TSV)。
  11. 一種形成半導體封裝之方法，其包含： 設置複數個晶粒於一載體上面，其中，該等複數個晶粒係以一黏著劑層耦接至該載體； 設置一橋接於該等複數個晶粒中之兩個晶粒上面，其中，該橋接包括一混合層，以及其中，該橋接係以該混合層直接地耦接至該兩個晶粒； 設置複數個TMV於該等複數個晶粒上面，其中，該等複數個TMV圍繞該橋接； 設置一囊封層於該等複數個晶粒、該橋接、該混合層、該等複數個TMV及該黏著劑層上面；以及 設置一HDP基板於該囊封層、該等複數個TMV、該橋接及該等複數個晶粒上面，其中，該等複數個TMV使該HDP基板耦接至該等複數個晶粒，其中，該等複數個TMV有實質地等於該橋接之一厚度的一厚度，其中，該橋接耦接於該等複數個晶粒與該HDP基板之間，其中，該橋接之該混合層的一頂面係直接地在該等複數個晶粒的底面上，以及其中，該橋接的一底面係直接地在該HDP基板的一頂面上。
  12. 如請求項11之方法，其中，該橋接之該混合層包括複數個導電墊片與一介電質，以及其中，該介電質圍繞該等複數個導電墊片。
  13. 如請求項12之方法，其中，該橋接之該混合層進一步包括一表面修整層，以及其中，該表面修整層係直接地在該等複數個導電墊片的頂面上。
  14. 如請求項13之方法，其中，該等複數個導電墊片為複數個銅墊片，其中，該介電質包括一二氧化矽材料，以及其中，該表面修整層包括一錫材料或一銅材料。
  15. 如請求項11之方法，其中，該橋接為一EMIB，以及其中，該EMIB可通訊地耦接至該等複數個晶粒。
  16. 如請求項14之方法，其中，該HDP基板包括複數個導電互連件，其中，該等複數個晶粒包括複數個第二導電墊片與一第一介電質，其中，該等複數個第二導電墊片及該第一介電質在該等複數個晶粒之該等底面上，其中，該第一介電質圍繞該等複數個第二導電墊片，其中，該等複數個TMV從該HDP基板之該頂面垂直延伸到該等複數個晶粒的該等底面，以及其中，該等複數個TMV使該HDP基板之該等複數個導電互連件導電地耦接至該等複數個晶粒的該等複數個第二導電墊片。
  17. 如請求項16之方法，其進一步包含： 設置複數個第一導電墊片於該HDP基板的一底面上； 設置該囊封層於該等複數個第一導電墊片及該HDP基板上面及四周，其中，該囊封層圍繞該等複數個晶粒、該等複數個第一及第二導電墊片、該第一介電質、該等複數個TMV、該橋接、該混合層、該HDP基板，其中，該囊封層具有與該等複數個晶粒之頂面實質共面的一頂面，以及其中，該囊封層具有與該等複數個第一導電墊片之底面實質共面的一底面； 移除該載體以暴露該囊封層之該頂面及該等複數個晶粒之該等頂面； 設置該囊封層及該HDP基板的該等底面於一封裝基板上面，其中，該HDP基板之該等複數個第一導電墊片係以複數個焊球導電地耦接至該封裝基板；以及 設置一底部填料於該囊封層及該封裝基板上面，其中，該底部填料在該囊封層的該底面與該封裝基板的一頂面之間，以及其中，該底部填料圍繞該囊封層及該等複數個焊球。
  18. 如請求項17之方法，其中，該等複數個TMV包括複數個第一TMV及複數個第二TMV，其中，該等複數個第一TMV有大於該等複數個第二TMV之一寬度的一寬度，其中，該等複數個第二導電墊片包括複數個第三導電墊片與複數個第四導電墊片，其中，該等複數個第三導電墊片有大於該等複數個第四導電墊片之一寬度的一寬度，其中，該等複數個第一TMV係直接地耦接至該等複數個第三導電墊片，以及其中，該等複數個第二TMV係直接地耦接至該等複數個第四導電墊片。
  19. 如請求項18之方法，其中，該橋接之該混合層的該表面修整層係直接地耦接至該等複數個晶粒之該兩個晶粒的該等複數個第四導電墊片，以及其中，該表面修整層直接地在該橋接之該混合層的該等複數個導電墊片與該等複數個晶粒之該兩個晶粒的該等複數個第四導電墊片之間。
  20. 如請求項19之方法，其中，該橋接為一薄橋接，以及其中，該薄橋接有約等於或小於15微米的一厚度，其中，該薄橋接不用一焊料材料而直接地耦接至該等複數個晶粒之該兩個晶粒及該HDP基板，以及其中，該薄橋接包括耦接該HDP基板及該等複數個晶粒的複數個TSV。
  21. 一種半導體封裝，其包含： 在一封裝基板上面的一HDP基板； 在該HDP基板上的一橋接，其中，該橋接包括一混合層，以及其中，該混合層包括複數個導電墊片、一表面修整層、及一介電質； 在該橋接及該HDP基板上面的複數個晶粒，其中，該橋接係耦接於該等複數個晶粒與該HDP基板之間，其中，該橋接係以該混合層直接地耦接至該等複數個晶粒中之兩個晶粒，其中，該橋接之該混合層的一頂面係直接地在該等複數個晶粒的底面上，以及其中，該橋接的一底面係直接地在該HDP基板的一頂面上； 在該HDP基板上的複數個TMV，其中，該等複數個TMV使該HDP基板耦接至該等複數個晶粒，以及其中，該等複數個TMV有實質等於該橋接之一厚度的一厚度；以及 覆蓋且圍繞該等複數個晶粒、該等複數個TMV、該橋接、該混合層及該HDP基板的一囊封層，其中，該囊封層具有與該等複數個晶粒之頂面實質共面的一頂面。
  22. 如請求項21之半導體封裝，其中，該介電質圍繞該等複數個導電墊片，其中，該表面修整層係直接地在該等複數個導電墊片的頂面上，其中，該等複數個導電墊片為複數個銅墊片，其中，該介電質包括一二氧化矽材料，以及其中，該表面修整層包括一錫材料或一銅材料，其中，該橋接為一EMIB，以及其中，該EMIB可通訊地耦接至該等複數個晶粒。
  23. 如請求項22之半導體封裝，其中，該HDP基板包括複數個導電互連件，其中，該等複數個晶粒包括複數個第二導電墊片與一第一介電質，其中，該等複數個第二導電墊片及該第一介電質在該等複數個晶粒之該等底面上，其中，該第一介電質圍繞該等複數個第二導電墊片，其中，該等複數個TMV從該HDP基板之該頂面垂直延伸到該等複數個晶粒的該等底面，以及其中，該等複數個TMV使該HDP基板之該等複數個導電互連件導電地耦接至該等複數個晶粒的該等複數個第二導電墊片。
  24. 如請求項23之半導體封裝，其進一步包含： 在該HDP基板之一底面上的複數個第一導電墊片，其中，該HDP基板之該等複數個第一導電墊片係以複數個焊球導電地耦接至該封裝基板，其中，該囊封層圍繞該等複數個晶粒、該等複數個第一及第二導電墊片、該第一介電質、該等複數個TMV、該橋接、該混合層、該HDP基板，其中，該囊封層具有與該等複數個第一導電墊片之底面實質地共面的一底面； 在該囊封層及該封裝基板上面的一底部填料，其中，該底部填料在該囊封層的該底面與該封裝基板的一頂面之間，以及其中，該底部填料圍繞該囊封層及該等複數個焊球；以及 在該等複數個晶粒之該等頂面及該囊封層之該頂面上面的一或多個熱裝置。
  25. 如請求項24之半導體封裝，其中，該等複數個TMV包括複數個第一TMV及複數個第二TMV，其中，該等複數個第一TMV有大於該等複數個第二TMV之一寬度的一寬度，其中，該等複數個第二導電墊片包括複數個第三導電墊片與複數個第四導電墊片，其中，該等複數個第三導電墊片有大於該等複數個第四導電墊片之一寬度的一寬度，其中，該等複數個第一TMV係直接地耦接至該等複數個第三導電墊片，以及其中，該等複數個第二TMV係直接地耦接至該等複數個第四導電墊片，其中，該橋接之該混合層的該表面修整層係直接地耦接至該等複數個晶粒之該兩個晶粒的該等複數個第四導電墊片，其中，該表面修整層係直接地在該橋接之該混合層的該等複數個導電墊片與該等複數個晶粒之該兩個晶粒的該等複數個第四導電墊片之間，其中，該橋接為一薄橋接，其中，該薄橋接有約等於或小於15微米的一厚度，其中，該薄橋接不用一焊料材料而直接地耦接至該等複數個晶粒之該兩個晶粒及該HDP基板，以及其中，該薄橋接包括耦接該HDP基板及該等複數個晶粒的複數個TSV。
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