KR20140048468A - 패키지 기판 및 이를 포함하는 반도체 패키지 - Google Patents

패키지 기판 및 이를 포함하는 반도체 패키지 Download PDF

Info

Publication number
KR20140048468A
KR20140048468A KR1020120114300A KR20120114300A KR20140048468A KR 20140048468 A KR20140048468 A KR 20140048468A KR 1020120114300 A KR1020120114300 A KR 1020120114300A KR 20120114300 A KR20120114300 A KR 20120114300A KR 20140048468 A KR20140048468 A KR 20140048468A
Authority
KR
South Korea
Prior art keywords
substrate
region
edge
dummy post
package
Prior art date
Application number
KR1020120114300A
Other languages
English (en)
Inventor
박성규
강형문
고지한
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020120114300A priority Critical patent/KR20140048468A/ko
Priority to US14/052,980 priority patent/US20140103517A1/en
Publication of KR20140048468A publication Critical patent/KR20140048468A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/16—Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Abstract

본 발명은 패키지 기판 및 이를 포함하는 반도체 패키지를 제공한다. 본 발명에 따른 패키지 기판은 반도체 칩이 실장되는 제1 영역 및 제2 영역을 가질 수 있다. 더미 포스트는 상기 제2 영역 상에 배치되어, 기판 상으로 돌출될 수 있다. 더미 포스트는 상기 반도체 패키지의 휨 현상을 방지할 수 있다.

Description

패키지 기판 및 이를 포함하는 반도체 패키지{A pakage substrate and semiconductor pakage including the same}
본 발명은 반도체에 관한 것으로, 보다 구체적으로는 패키지 기판, 및 이를 포함하는 반도체 패키지에 관한 것이다.
전자 제품이 소형화, 슬림화, 고밀도화 되는 추세에 따라 인쇄회로 패키지 기판도 소형화와 슬림화가 진행되고 있다. 패키지 기판이 얇아지고, 패키지 제품이 컴팩트화 됨에 따라, 제조 공정에서 반도체 칩, 에폭시 몰딩 컴파운드, 및 패키지 기판 사이의 열팽창계수 차이에 의한 반도체 패키지의 휨 발생이 문제되고 있다. 반도체 패키지의 휨은 패키지 조립 공정에서 진공 에러나 이송 오류 등의 문제를 일으키기 때문에 제어해야 할 필요가 있다.
본 발명이 해결하고자 하는 과제는 휨 현상이 개선된 신뢰성 있는 반도체 패키지를 제공하는데 있다.
본 발명은 패키지 기판 및 이를 포함하는 반도체 패키지에 관한 것이다. 본 발명의 일 실시예에 따른 반도체 패키지는 제 1 영역 및 상기 제1 영역들 둘러싸는 제 2 영역을 가지는 패키지 기판, 상기 제1 영역 상에 실장된 반도체 칩, 상기 제 2 영역 상에 배치되며, 상기 반도체 칩과 이격된 더미 포스트, 및상기 반도체 칩을 덮는 몰딩막을 포함할 수 있다.
일 실시예에 따르면, 상기 제2 영역은 상기 패키지 기판의 엣지에 대응하는 가장자리를 포함하고, 상기 더미 포스트는 상기 가장자리에 인접하여 배치될 수 있다.
일 실시예에 따르면, 상기 더미 포스트는 상기 가장자리와 상기 가장자리가 만나는 코너에 인접하여 배치될 수 있다.
일 실시예에 따르면, 상기 더미 포스트는 상기 가장자리에 접하고 상기 패키지 기판 상으로 돌출될 수 있다.
일 실시예에 따르면, 상기 더미 포스트는 육면체 형상, 원더미 포스트 형상, 및 다면체 형상 중에서 적어도 하나의 형상을 가질 수 있다.
일 실시예에 따르면, 상기 패키지 기판 상의 더미 포스트 그룹을 더 포함하며, 상기 더미 포스트 그룹은 서로 인접하게 배치된 상기 더미 포스트들을 포함할 수 있다.
일 실시예에 따르면, 상기 더미 포스트는 솔더 레지스트 물질을 포함할 수 있다.
일 실시예에 따르면, 제상기 몰딩막은 에폭시 몰딩 컴파운드를 포함하고, 상기 패키지 기판은 상기 몰딩막과 다른 열팽창계수를 가질 수 있다.
본 발명의 다른 실시예에 따른 패키지 기판은 반도체 칩이 실장되는 제1 영역 및 상기 제1 영역을 둘러싼 제2 영역을 가지는 상면 그리고 상기 상면과 대향하는 하면을 가지는 기판, 그리고 상기 상면의 제2 영역 상에 제공되며, 상기 상면 상으로 돌출된 더미 포스트를 포함할 수 있다.
일 실시예에 따르면, 상기 제2 영역은 상기 기판의 엣지에 대응하는 가장자리를 가지고, 상기 더미 포스트는 상기 가장자리에 접할 수 있다.
일 실시예에 따르면, 상기 제2 영역은 상기 기판의 엣지에 대응하는 가장자리를 가지고, 상기 더미 포스트는 상기 가장자리와 이격되며 인접할 수 있다.
본 발명은 패키지 기판은 반도체 칩이 실장되는 제1 영역 및 제 1 영역을 둘러싼 제2 영역을 가질 수 있다. 더미 포스트는 상기 제2 영역 상에 배치되어, 패키지 기판 상으로 돌출될 수 있다. 반도체 패키지의 휨 현상은 반도체 패키지의 가장자리에서 빈번하게 발생할 수 있다. 더미 포스트는 반도체 패키지의 휨 현상이 발생하는 위치에 배치되어 반도체 패키지의 휨 현상을 개선시킬 수 있다. 또한 더미 포스트는 패키지 기판과 몰딩막을 체결하여, 몰딩막이 패키지 기판으로부터 박리되는 현상을 방지할 수 있다.
본 발명의 보다 완전한 이해와 도움을 위해, 참조가 아래의 설명에 첨부도면과 함께 주어져 있고 참조번호가 이래에 나타나 있다.
도 1a는 본 발명의 패키지 기판의 일 예를 도시한 평면도이다.
도 1b는 도 1a를 A-B선으로 자른 단면도이다.
도 2a는 본 발명의 패키지 기판의 일 예를 도시한 평면도이다.
도 2b는 도 2a를 A-B선으로 자른 단면도이다.
도 3a는 본 발명의 패키지 기판의 일 예를 도시한 평면도이다.
도 3b는 도 3a를 A-B선으로 자른 단면도이다.
도 4a는 본 발명의 패키지 기판의 일 예를 도시한 평면도이다.
도 4b는 도 4a를 A-B선으로 자른 단면도이다.
도 5는 본 발명의 일 실시예에 따른 반도체 패키지를 도시한 단면도 이다.
도 6 내지 도 8은 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도이다.
도 9는 본 발명의 실시예에 따른 반도체 패키지를 포함하는 패키지 모듈의 예를 보여주는 도면이다.
도 10은 본 발명의 실시예에 따른 반도체 패키지를 포함하는 전자 장치의 예를 보여주는 블럭도이다.
도 11은 본 발명의 실시예에 따른 반도체 패키지를 포함하는 메모리 시스템의 예를 보여주는 블럭도이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예들을 설명한다. 그러나 본 발명은, 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. 당해 기술분야에서 통상의 기술을 가진 자는 본 발명의 개념이 어떤 적합한 환경에서 수행될 수 있다는 것을 이해할 것이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 ‘포함한다(comprises)’ 및/또는 ‘포함하는(comprising)’은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
본 명세서에서 어떤 막(또는 층)이 다른 막(또는 층) 또는 패키지 기판상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 패키지 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다.
본 명세서의 다양한 실시 예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시 예에의 제1막질로 언급된 막질이 다른 실시 예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함한다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다
본 발명의 실시예들에서 사용되는 용어들은 다르게 정의되지 않는 한, 해당 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다.
이하, 첨부한 도면을 참조하며, 본 발명에 따른 패키지 기판을 설명한다.
도 1a는 본 발명의 패키지 기판의 일 예를 도시한 평면도이다. 도 1b는 도 1a를 A-B선으로 자른 단면도이다.
도 1a 및 도 1b를 참조하면, 패키지 기판(1)은 기판(100) 및 기판(100) 상의 더미 포스트(150)를 포함할 수 있다.
기판(100)은 패턴을 가지는 인쇄회로기판(PCB)일 수 있다. 기판(100)은 반도체 칩이 실장되는 제1 영역(101) 및 제1 영역(101)을 둘러싸는 제2 영역(102)을 가질 수 있다. 기판(100)은 서로 대향되는 상면(100a)과 하면(100b)을 가질 수 있다. 제2 영역(102)은 상기 기판(100)의 엣지에 대응하는 가장자리(100c) 및 상기 가장자리(100c)와 가장자리(100c)가 만나는 코너(100d)를 가질 수 있다. 기판(100)은 내부패드(110), 관통비아(120), 및/또는 외부연결단자(130)를 포함할 수 있다. 관통비아(120)는 기판(100)의 상면(100a) 상의 내부패드(110)를 기판(100)의 하면(100b) 상의 외부연결단자(130)와 전기적으로 연결시킬 수 있다. 외부연결단자(130)는 패드(131) 및/또는 패드(131) 상의 솔더볼(133)을 포함할 수 있다. 기판(100)은 에폭시계 물질 및/또는 세라믹 물질을 포함할 수 있다.
더미 포스트(150)가 기판(100)의 제2 영역(102)에 배치되며, 제1 영역(101)과 접하지 않을 수 있다. 더미 포스트(150)는 기판(100)의 상면(100a) 상에서, 제2 영역(102)의 코너(100d)에 인접하여 배치될 수 있다. 더미 포스트(150)는 기판(100) 상으로 돌출된 형상을 가질 수 있다. 예를 들어, 더미 포스트(150)는 육면체 형상, 원기둥 형상, 또는 다면체 형상 등 다양한 형상을 가질 수 있다. 더미 포스트(150)는 솔더 레지스트 물질을 포함할 수 있다.
도 2a는 본 발명의 패키지 기판의 다른 예를 도시한 평면도이다. 도 2b는 도 2a를 A-B선으로 자른 단면도이다. 이하 중복되는 설명은 생략하기로 한다.
도 2a 및 도 2b를 참조하면, 패키지 기판(2)은 기판(100) 및 기판(100)상의 더미 포스트(150)를 포함할 수 있다.
기판(100)은 반도체 칩이 실장되는 제1 영역(101) 및 제1 영역(101)을 둘러싸는 제2 영역(102)을 가질 수 있다. 제2 영역(102)은 가장자리(100c) 및 상기 가장자리(100c)와 가장자리(100c)가 만나는 코너(100d)를 가질 수 있다.
더미 포스트(150)는 기판(100)의 제2 영역(102) 상에 배치되며, 제1 영역(101)과 접하지 않을 수 있다. 일 예로, 더미 포스트(150)는 기판(100)의 코너(100d)에 인접하여 배치될 수 있다. 다른 예로 더미 포스트(150)는 제2 영역(102)의 코너(100d)와 코너(100d) 사이에 제공되어, 제2 영역(102)의 가장자리(100c)에 인접하도록 배치될 수 있다. 더미 포스트(150)는 기판(100) 상으로 돌출될 수 있다.
도 3a는 본 발명의 패키지 기판의 또 다른 예를 도시한 평면도이다. 도 3b는 도 3a를 A-B선으로 자른 단면도이다. 이하 중복되는 설명은 생략하기로 한다.
도 3a 및 도 3b를 참조하면, 패키지 기판(3)은 기판(100) 및 기판(100) 상의 더미 포스트(150)를 포함할 수 있다. 기판(100)은 반도체 칩이 실장되는 제1 영역(101) 및 제1 영역(101)을 둘러싸는 제2 영역(102)을 가질 수 있다.
더미 포스트 그룹(151)이 기판(100)의 제2 영역(102) 상에서 코너(100d)에 인접하여 배치될 수 있다. 더미 포스트 그룹(151)은 서로 인접한 더미포스트(150)들을 포함할 수 있다. 더미 포스트(150)는 패키지 기판(100) 상으로 돌출된 형상을 가질 수 있다. 예를 들어, 더미 포스트(150)는 육면체 형상, 원기둥 형상, 또는 다면체 형상 등 다양한 형상을 가질 수 있다.
도 4a는 본 발명의 패키지 기판의 또 다른 예를 도시한 평면도이다. 도 4b는 도 4a를 A-B선으로 자른 단면도이다.
도 4a 및 도 4b를 참조하면, 패키지 기판(4)은 기판(100), 제1 더미 포스트(150a), 제2 더미 포스트(150b), 및 제3 더미 포스트(150c)를 포함할 수 있다.
기판(100)은 제1 영역(101) 및 제2 영역(102)을 가질 수 있다. 제1 영역(101)은 반도체 칩(200)이 실장되는 영역일 수 있다. 제2 영역(102)은 제1 영역(101)을 둘러싸며 제공될 수 있다.
더미 포스트 그룹(151)이 기판(100)의 제2 영역(102) 상에서 코너(100d)에 인접하여 배치될 수 있다. 더미 포스트 그룹(151)은 서로 인접한 제1 더미 포스트(150a), 제2 더미 포스트(150b), 및 제3 더미 포스트(150c)를 포함할 수 있다. 제1 더미 포스트(150a)는 코너(100d)에 접하도록 제공될 수 있다. 제2 더미 포스트(150b)는 코너(100d)와 이격되며, 코너(100d)에 인접하도록 배치될 수 있다. 제1 더미 포스트(150a) 및 제2 더미 포스트(150b)는 가장자리(100c)에 접하며, 기판(100)의 상면(100a) 상으로 연장될 수 있다. 제3 더미 포스트(150c)는 제2 영역(102)의 코너(100d)에 인접하여 배치되고, 가장자리(100c)와 이격될 수 있다.
이하, 첨부한 도면을 참조하며, 본 발명에 따른 반도체 패키지를 설명한다.
도 5은 본 발명의 일 실시예에 따른 반도체 패키지를 도시한 단면도 이다.
도 5를 참조하면, 반도체 패키지(10)는 패키지 기판(1), 반도체 칩(200), 및 몰딩막(300)을 포함할 수 있다 더미 포스트(150)가 패키지 기판 상에 배치될 수 있다.
패키지 기판(1)은 도 1a 및 도 1b를 참조하여 설명한 예로써 제공될 수 있다. 더미 포스트(150)는 반도체 칩(200)과 이격되며, 접하지 않을 수 있다. 이하, 도 1a 및 도 1b를 참조하여 중복되는 내용은 생략한다.
반도체 칩(200)은 기판(100)의 제1 영역(101) 상에 실장될 수 있다. 일 예로, 반도체 칩(200)은 기판(100) 상에 와이어 본딩 실장될 수 있다. 접착필름(250)이 반도체 칩(200)과 기판(100) 사이에 배치되어 상기 반도체 칩(200)을 기판(100)에 부착시킬 수 있다. 반도체 칩(200)은 본딩 와이어(400)를 통하여 기판(100) 및 외부전기장치와 전기적으로 연결될 있다. 본딩 와이어(400)는 전도성 물질, 예를 들어, 금(Au), 알루미늄(Al) 및 구리(Cu) 및/또는 이들의 합금을 포함할 수 있다.
몰딩막(300)이 반도체 칩(200)을 둘러싸며, 반도체 패키지(10)를 몰딩시킬 수 있다. 몰딩막(300)은 기판(100), 및/또는 반도체 칩(200)을 화학적/물리적 외부 환경으로부터 보호할 수 있다. 몰딩막(300)은 기판(100)의 상면(100a)의 적어도 일부와 접할 수 있다. 몰딩막(300)은 기판(100)과 다른 열팽창계수를 가지는 물질을 포함할 수 있다. 몰딩막(300)은 수지, 예를 들어, 에폭시 몰딩 컴파운드(Epoxy Molding Compound: EMC) 물질을 포함할 수 있다.
기판(100)이 몰딩막(300)을 구성하는 물질과 다른 열팽창계수를 가지는 물질을 포함함에 따라, 반도체 패키지(10)의 휨 현상이 발생할 수 있다. 반도체 패키지(10)의 휨 현상은 반도체 패키지(10)의 가장자리에서 빈번히 발생할 수 있다. 더미 포스트(150)은 반도체 패키지(10)의 휨 현상이 발생하는 위치에 제공될 수 있다. 더미 포스트(150)가 제공됨에 따라, 더미 포스트(150) 부근에서 기판(100)과 몰딩막(300)의 접촉면적이 감소할 수 있다. 또한, 더미 포스트(150) 부근에서 몰딩막(300)이 반도체 패키지(10)에서 차지하는 부피가 감소될 수 있다. 이에 따라, 반도체 패키지(10)의 휨(warpage) 현상이 개선될 수 있다. 더미 포스트(150)는 기판(100)과 몰딩막(300)을 체결하는 역할을 하여, 기판(100)과 몰딩막(300)의 박리현상을 방지할 수 있다.
표 1은 본 발명의 실험예들에 따른 반도체 패키지의 휨 현상 개선여부를 나타낸다. 비교예는 더미 포스트(150)를 포함하지 않은 반도체 패키지의 휨 현상을 평가한 결과이다. 실험예 1은 도 3a 및 도 3b의 예로써 설명한 패키지 기판(3)을 반도체 패키지의 휨 현상을 평가한 결과이다. 실험예 2는 도 4a 및 도 4b의 예로써 설명한 패키지 기판(4)을 포함하는 반도체 패키지의 휨 현상을 평가한 결과이다. 평가 스펙 1은 80μm의 코플레너리티(coplanarity)를 기준으로, 평가 스펙 2는 100μm의 코플레너리티(coplanarity)를 기준으로 반도체 패키지의 휨 현상을 평가한 결과이다.
평가 스펙 1 평가 스펙 2
총 실험수 양호 수율(%) 총 실험수 양호 수율(%)
비교예 457 74 16.2 457 209 45.7
실험예 1 157 80 51.0 157 157 100.0
실험예 2 202 95 47.0 202 202 100.0
표 1을 참조하면, 반도체 패키지에 더미 포스트(150)를 형성함으로 인하여, 반도체 패키지의 휨 현상이 개선된 것을 관찰할 수 있다.
<반도체 패키지의 제조방법 예>
도 6 내지 8은 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도이다. 이하 중복되는 내용은 생략하기로 한다.
도 6을 참조하면, 솔더 레지스트층(160)이 기판(100) 상에 형성될 수 있다. 기판(100)은 제1 영역(101) 및 제2 영역(102)을 가질 수 있다. . 기판(100)은 서로 대향되는 상면(100a)과 하면(100b), 그리고 상기 상면(100a)과 하면(100b)을 잇는 측면(100c)을 가질 수 있다. 제2 영역(102)은 도 1a 내지 도 4b의 예로써 설명한 바와 같이, 가장자리(100c) 및 상기 가장자리(100c)와 가장자리(100c)가 만나는 코너(100d)를 가질 수 있다. 내부패드(110), 관통비아(120), 및/또는 외부연결단자(130)가 기판(100)에 형성될 수 있다. 솔더 레지스트층(160)은 라미네이션 공정에 의하여 드라이 필름을 도포하여 형성될 수 있다.
도 7을 참조하면, 더미 포스트(150)가 솔더 레지스트층(160)을 패터닝하여 형성될 수 있다. 솔더 레지스트층(160)은 노광공정에 의하여 패터닝될 수 있다.
도 8을 참조하면, 반도체 칩(200)이 기판(100)의 제1 영역(101) 상에 실장되고, 몰딩막(300)이 형성될 수 있다. 접착필름(250) 및 반도체 칩(200)이 제1 영역(101)상에 차례로 제공될 수 있다. 접착필름(250)은 반도체 칩(200)을 기판(100)에 부착시킬 수 있다. 반도체 칩(200)은 더미 포스트(150)와 이격되어 접하지 않도록 실장될 수 있다. 본딩 와이어(400)는 반도체 칩(200)을 기판(100)의 내부패드(110)와 연결시키도록 형성될 수 있다. 몰딩막(300)이 기판(100) 및/또는 반도체 칩(200)을 둘러싸도록 에폭시 폴딩 컴파운드로 형성될 수 있다. 패키지 기판(3)이 싱글레귤레이션 공정에 의하여 C-D선을 따라 잘려질 수 있다.
도 5를 다시 참조하면, 잘려진 반도체 패키지(10)를 분리하여 반도체 패키지(10)가 완성될 수 있다.
<응용예>
도 9는 본 발명의 실시예에 따른 반도체 패키지를 포함하는 패키지 모듈의 예를 보여주는 도면이다. 도 10은 본 발명의 실시예에 따른 반도체 패키지를 포함하는 전자 장치의 예를 보여주는 블럭도이다. 도 11은 본 발명의 실시예에 따른 반도체 패키지를 포함하는 메모리 시스템의 예를 보여주는 블럭도이다.
도 9를 참조하면, 패키지 모듈(1200)은 반도체 집적회로 칩(1220) 및 QFP(Quad Flat Package) 패키지된 반도체 집적회로 칩(1230)과 같은 형태로 제공될 수 있다. 반도체 소자들(1220, 1230)은 본 발명의 실시예에 따른 반도체 패키지(10)를 포함할 수 있다. 상기 패키지 모듈(1200)은 패키지 기판(1210) 일측에 구비된 외부연결단자(1240)를 통해 외부전자장치와 연결될 수 있다.
도 10을 참조하면, 전자 시스템(1300)은 제어기(1310), 입출력 장치(1320) 및 기억 장치(1330)를 포함할 수 있다. 상기 제어기(1310), 입출력 장치(1320) 및 기억 장치(1330)는 버스(1350, bus)를 통하여 결합될 수 있다. 상기 버스(1350)는 데이터들이 이동하는 통로라 할 수 있다. 예컨대, 상기 제어기(1310)는 적어도 하나의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러, 그리고 이들과 동일한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 상기 제어기(1310) 및 기억 장치(1330)는 본 발명의 실시예에 따른 반도체 패키지(10)를 포함할 수 있다. 상기 입출력 장치(1320)는 키패드, 키보드 및 표시 장치(display device) 등에서 선택된 적어도 하나를 포함할 수 있다. 상기 기억 장치(1330)는 데이터를 저장하는 장치이다. 상기 기억 장치(1330)는 데이터 및/또는 상기 제어기(1310)에 의해 실행되는 명령어 등을 저장할 수 있다. 상기 기억 장치(1330)는 휘발성 기억 소자 및/또는 비휘발성 기억 소자를 포함할 수 있다. 또는, 상기 기억 장치(1330)는 플래시 메모리로 형성될 수 있다. 예를 들면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 기술이 적용된 플래시 메모리가 장착될 수 있다. 이러한 플래시 메모리는 반도체 디스크 장치(SSD)로 구성될 수 있다. 이 경우 전자 시스템(1300)은 대용량의 데이터를 상기 플래시 메모리 시스템에 안정적으로 저장할 수 있다. 상기 전자 시스템(1300)은 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하기 위한 인터페이스(1340)를 더 포함할 수 있다. 상기 인터페이스(1340)는 유무선 형태일 수 있다. 예컨대, 상기 인터페이스(1340)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 그리고, 도시되지 않았지만, 상기 전자 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 그리고 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
상기 전자 시스템(1300)은 모바일 시스템, 개인용 컴퓨터, 산업용 컴퓨터 또는 다양한 기능을 수행하는 로직 시스템 등으로 구현될 수 있다. 예컨대, 상기 모바일 시스템은 개인 휴대용 정보 단말기(PDA; Personal Digital Assistant), 휴대용 컴퓨터, 웹 타블렛(web tablet), 모바일폰(mobile phone), 무선폰(wireless phone), 랩톱(laptop) 컴퓨터, 메모리 카드, 디지털 뮤직 시스템(digital music system) 그리고 정보 전송/수신 시스템 중 어느 하나일 수 있다. 상기 전자 시스템(1300)이 무선 통신을 수행할 수 있는 장비인 경우에, 상기 전자 시스템(1300)은 CDMA, GSM, NADC, E-TDMA, WCDAM, CDMA2000과 같은 3세대 통신 시스템 같은 통신 인터페이스 프로토콜에서 사용될 수 있다.
도 11을 참조하면, 메모리 카드(1400)는 비휘발성 기억 소자(1420) 및 메모리 제어기(1420)를 포함할 수 있다. 상기 비휘발성 기억 장치(1420) 및 상기 메모리 제어기(1420)는 데이터를 저장하거나 저장된 데이터를 판독할 수 있다. 상기 비휘발성 기억 장치(1420)는 본 발명의 실시예에 따른 반도체 패키지(10)를 포함할 수 있다. 상기 메모리 제어기(1420)는 호스트(host)의 판독/쓰기 요청에 응답하여 저장된 데이터를 독출하거나, 데이터를 저장하도록 상기 플래쉬 기억 장치(1420)를 제어할 수 있다.

Claims (10)

  1. 제 1 영역 및 상기 제1 영역들 둘러싸는 제 2 영역을 가지는 패키지 기판;
    상기 제1 영역 상에 실장된 반도체 칩;
    상기 제 2 영역 상에 배치되며, 상기 반도체 칩과 이격된 더미 포스트; 및
    상기 반도체 칩을 덮는 몰딩막을 포함하는 반도체 패키지.
  2. 제 1항에 있어서,
    상기 제2 영역은 상기 패키지 기판의 엣지에 대응하는 가장자리를 포함하고,
    상기 더미 포스트는 상기 가장자리에 인접하여 배치된 반도체 패키지.
  3. 제 2항에 있어서,
    상기 더미 포스트는 상기 가장자리와 상기 가장자리가 만나는 코너에 인접하여 배치된 반도체 패키지.
  4. 제 2항에 있어서,
    상기 더미 포스트는 상기 가장자리에 접하고 상기 패키지 기판 상으로 돌출된 반도체 패키지.
  5. 제 1항에 있어서,
    상기 더미 포스트는 육면체 형상, 원더미 포스트 형상, 및 다면체 형상 중에서 적어도 하나의 형상을 가지는 반도체 패키지.
  6. 제 1항에 있어서,
    상기 패키지 기판 상의 더미 포스트 그룹을 더 포함하며,
    상기 더미 포스트 그룹은 서로 인접하게 배치된 상기 더미 포스트들을 포함하는 반도체 패키지.
  7. 제 1항에 있어서,
    상기 더미 포스트는 솔더 레지스트 물질을 포함하는 반도체 패키지.
  8. 반도체 칩이 실장되는 제1 영역 및 상기 제1 영역을 둘러싼 제2 영역을 가지는 상면 그리고 상기 상면과 대향하는 하면을 갖는 기판; 그리고
    상기 상면의 제2 영역 상에 제공되며, 상기 상면 상으로 돌출된 더미 포스트를 포함하는 패키지 기판.
  9. 제 8항에 있어서,
    상기 제2 영역은 상기 기판의 엣지에 대응하는 가장자리를 가지고,
    상기 더미 포스트는 상기 가장자리에 접하는 패키지 기판.
  10. 제 8항에 있어서,
    상기 제2 영역은 상기 기판의 엣지에 대응하는 가장자리를 가지고,
    상기 더미 포스트는 상기 가장자리와 이격되며 인접한 패키지 기판.

KR1020120114300A 2012-10-15 2012-10-15 패키지 기판 및 이를 포함하는 반도체 패키지 KR20140048468A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020120114300A KR20140048468A (ko) 2012-10-15 2012-10-15 패키지 기판 및 이를 포함하는 반도체 패키지
US14/052,980 US20140103517A1 (en) 2012-10-15 2013-10-14 Package substrate structure and semiconductor package including the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120114300A KR20140048468A (ko) 2012-10-15 2012-10-15 패키지 기판 및 이를 포함하는 반도체 패키지

Publications (1)

Publication Number Publication Date
KR20140048468A true KR20140048468A (ko) 2014-04-24

Family

ID=50474651

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120114300A KR20140048468A (ko) 2012-10-15 2012-10-15 패키지 기판 및 이를 포함하는 반도체 패키지

Country Status (2)

Country Link
US (1) US20140103517A1 (ko)
KR (1) KR20140048468A (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9831214B2 (en) 2014-06-18 2017-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device packages, packaging methods, and packaged semiconductor devices
US10177032B2 (en) * 2014-06-18 2019-01-08 Taiwan Semiconductor Manufacturing Company, Ltd. Devices, packaging devices, and methods of packaging semiconductor devices
US9922964B1 (en) * 2016-09-19 2018-03-20 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure with dummy die
CN108376674B (zh) * 2018-05-04 2024-03-08 扬州扬杰电子科技股份有限公司 一种vdmos功率器件塑封防分层翘曲结构
KR20220030638A (ko) 2020-09-03 2022-03-11 삼성전자주식회사 반도체 패키지 및 반도체 패키지의 제조 방법

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001339011A (ja) * 2000-03-24 2001-12-07 Shinko Electric Ind Co Ltd 半導体装置およびその製造方法
JP2008235401A (ja) * 2007-03-19 2008-10-02 Spansion Llc 半導体装置及びその製造方法
JP2011233854A (ja) * 2010-04-26 2011-11-17 Nepes Corp ウェハレベル半導体パッケージ及びその製造方法
KR101678539B1 (ko) * 2010-07-21 2016-11-23 삼성전자 주식회사 적층 패키지, 반도체 패키지 및 적층 패키지의 제조 방법

Also Published As

Publication number Publication date
US20140103517A1 (en) 2014-04-17

Similar Documents

Publication Publication Date Title
US9129846B2 (en) Semiconductor package and method of forming
KR102157551B1 (ko) 반도체 패키지 및 그 제조 방법
KR102337876B1 (ko) 반도체 패키지 및 그 제조 방법
KR102126977B1 (ko) 반도체 패키지
US10008488B2 (en) Semiconductor module adapted to be inserted into connector of external device
US8178960B2 (en) Stacked semiconductor package and method of manufacturing thereof
KR20110083969A (ko) 반도체 패키지 및 그 제조 방법
KR20140142967A (ko) 반도체 패키지
US20150318270A1 (en) Semiconductor package and method of manufacturing the same
US9536861B2 (en) Semiconductor package including a plurality of stacked chips
KR20140048468A (ko) 패키지 기판 및 이를 포함하는 반도체 패키지
KR101407614B1 (ko) 인쇄회로기판, 반도체 패키지, 카드 및 시스템
KR102298728B1 (ko) 반도체 패키지
US8304876B2 (en) Semiconductor package and method for manufacturing the same
KR102190390B1 (ko) 반도체 패키지 및 이의 제조 방법
US10903189B2 (en) Stack packages including stacked semiconductor dies
US20160013161A1 (en) Semiconductor package
CN111524879A (zh) 具有层叠芯片结构的半导体封装
US20140327156A1 (en) Semiconductor package and method of manufacturing the same
US8828795B2 (en) Method of fabricating semiconductor package having substrate with solder ball connections
KR101481405B1 (ko) 반도체 장치 및 그 제조 방법
US8872340B2 (en) Substrate for semiconductor package which can prevent the snapping of a circuit trace despite physical deformation of a semiconductor package and semiconductor package having the same
US9281267B1 (en) Semiconductor package having overhang portion

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid