KR20110139983A - 반도체 패키지 - Google Patents

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KR20110139983A
KR20110139983A KR1020100060133A KR20100060133A KR20110139983A KR 20110139983 A KR20110139983 A KR 20110139983A KR 1020100060133 A KR1020100060133 A KR 1020100060133A KR 20100060133 A KR20100060133 A KR 20100060133A KR 20110139983 A KR20110139983 A KR 20110139983A
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KR
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substrate
decoupling capacitor
conductive
package
semiconductor package
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KR1020100060133A
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김용훈
조영준
이지현
이희석
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삼성전자주식회사
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Abstract

디커플링 커패시터를 포함하는 반도체 패키지가 제공된다. 본 발명의 일 실시예에 따른 반도체 패키지는, 반도체 칩이 상면에 실장되는 기판; 기판의 하면에 배치되고 기판을 외부 장치와 전기적으로 연결하기 위한 제1 도전성 범프들; 및 기판의 하면에 배치되고 전극부 및 유전막을 포함하는 디커플링(de-coupling) 커패시터;를 포함하고, 디커플링 커패시터의 전극부는 기판을 외부 장치와 전기적으로 연결하기 위한 제2 도전성 범프를 포함하는 것을 특징으로 한다.

Description

반도체 패키지{Semiconductor package}
본 발명은 반도체 패키지에 관한 것으로서, 더욱 상세하게는, 반도체 장치에 형성되는 디커플링 커패시터 및 디커플링 커패시터를 포함하는 반도체 패키지에 관한 것이다.
최근의 전자 시스템의 고집적 경향에 발맞추어 시스템에 실장되는 반도체 패키지의 집적도가 계속 증가하고 있다. 이와 같은 추세에 따라 동일한 면적에 보다 높은 집적도를 구현하기 위해, 이전의 2차원적 평면 실장 구조를 벗어나, 반도체 소자를 수직으로 적층하고, 일반적인 패키지 조립 방식인 와이어(wire) 및 솔더 볼(solder ball) 본딩을 이용한 패키지가 널리 사용되고 있다.
본 발명이 이루고자 하는 기술적 과제는 파워 및 그라운드에 대한 안정화 효과를 극대화할 수 있는 디커플링 커패시터 및 그 디커플링 커패시터를 포함하는 반도체 패키지를 제공하는 것이다.
본 발명의 일 실시예에 따른 반도체 패키지가 제공된다. 상기 반도체 패키지는, 반도체 칩이 상면에 실장되는 기판; 상기 기판의 하면에 배치되고 상기 기판을 외부 장치와 전기적으로 연결하기 위한 제1 도전성 범프들; 및 상기 기판의 하면에 배치되고 전극부 및 유전막을 포함하는 디커플링(de-coupling) 커패시터;를 포함하고, 상기 디커플링 커패시터의 상기 전극부는 상기 기판을 외부 장치와 전기적으로 연결하기 위한 제2 도전성 범프를 포함한다.
본 발명의 일부 실시예들에 있어서, 상기 제1 도전성 범프들은 솔더 볼일 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 반도체 패키지는 플립 칩 패키지일 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 반도체 칩과 상기 기판을 전기적으로 연결하는 도전성 와이어를 더 포함할 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 디커플링 커패시터의 상기 전극부와 상기 반도체 칩 간의 평균 배선 경로는 상기 제1 도전성 범프들과 상기 반도체 칩 간의 평균 배선 경로보다 짧을 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 디커플링 커패시터의 상기 전극부는 양 측면에 배치되는 2 개의 제2 도전성 범프일 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 디커플링 커패시터의 상기 전극부는 상기 제2 도전성 범프 및 이와 접하는 도전성 막을 더 포함할 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 디커플링 커패시터는 상기 유전막 사이에 배치되는 도전성 막을 더 포함할 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 디커플링 커패시터는 적층 세라믹 커패시터(Multi-layer ceramic capacitor, MLCC)일 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 제1 및 제2 도전성 범프들은 구리(Cu), 알루미늄(Al), 니켈(Ni), 은(Ag), 금(Au), 백금(Pt), 주석(Sn), 납(Pb), 티타늄(Ti), 크롬(Cr), 팔라듐(Pd), 인듐(In), 아연(Zn) 및 탄소(C)로 구성된 그룹으로부터 선택된 적어도 하나의 금속, 금속 합금, 전도성 금속 산화물, 전도성 고분자 재료, 전도성 복합 재료 중 어느 하나로 이루어질 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 반도체 패키지는, 두 개 이상의 반도체 패키지들이 적층되고, 상단의 반도체 패키지와 하단의 반도체 패키지가 상기 제1 및 제2 도전성 범프들을 통해 연결되는 패키지 온 패키지(package on package, POP)일 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 디커플링 커패시터의 상기 전극부는, 상기 반도체 패키지들 사이에 배치된 상기 제2 도전성 범프를 포함할 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 디커플링 커패시터의 상기 전극부는 최하단의 상기 반도체 패키지의 상기 기판 하면의 제2 도전성 범프를 포함할 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 제1 및 제2 도전성 범프들이 연결되는 인쇄 회로 기판(printed circuit board, PCB)을 더 포함할 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 제2 도전성 범프들은 상기 인쇄 회로 기판의 전원 연결을 위한 파워 라인 및 그라운드 연결을 위한 그라운드 라인에 각각 연결될 수 있다.
본 발명의 일 실시예에 따른 디커플링 커패시터가 제공된다. 상기 디커플링 커패시터는, 기판의 하면에 형성된 도전성 범프들; 및 상기 도전성 범프들 사이의 유전막;을 포함한다.
본 발명의 다른 형태에 따른 반도체 패키지가 제공된다. 상기 반도체 패키지는, 반도체 칩이 상면에 실장되는 기판 및 상기 기판의 하면에 배치되고 상기 기판을 외부 장치와 전기적으로 연결하기 위한 도전성 범프들을 포함하는 상단 및 하단의 반도체 패키지들; 및 상기 상단의 반도체 패키지의 상기 기판의 하면에 배치되고 전극부 및 유전막을 포함하는 디커플링(de-coupling) 커패시터;를 포함하고, 상기 디커플링 커패시터의 상기 전극부는 상기 상단 및 하단의 반도체 패키지의 상기 기판들 내의 신호 라인에 연결하기 위한 도전성 패드들을 포함하는 패키지 온 패키지이다.
본 발명의 일부 실시예들에 있어서, 상기 디커플링 커패시터의 상기 전극부는 상기 유전막의 상하에 배치되는 2 개의 도전성 패드일 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 디커플링 커패시터의 상기 도전성 패드들은 상기 상부의 반도체 패키지의 상기 기판 내의 전원 연결을 위한 파워 라인 및 상기 하부의 반도체 패키지의 상기 기판 내의 그라운드 연결을 위한 그라운드 라인에 각각 연결될 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 디커플링 커패시터의 상기 도전성 패드들은 상기 상부의 반도체 패키지의 상기 기판 내의 그라운드 연결을 위한 그라운드 라인 및 상기 하부의 반도체 패키지의 상기 기판 내의 전원 연결을 위한 파워 라인에 각각 연결될 수 있다.
본 발명의 반도체 패키지에 의하면, 반도체 패키지와 외부 장치를 연결하는 솔더 볼과 같은 도전성 범프를 전극으로 하여 디커플링 커패시터를 실장함으로써 집적도를 개선할 수 있으며, 반도체 소자의 파워/그라운드 단자와 디커플링 커패시터가 최단 경로로 연결되도록 함으로써 기생 저항/인덕턴스 성분을 최소화 할 수 있다.
도 1은 본 발명에 따른 디커플링 커패시터를 포함하는 반도체 패키지의 제1 실시예를 도시하는 단면도이다.
도 2a 내지 도 2c는 본 발명에 따른 디커플링 커패시터의 실시예들을 도시하는 단면도들이다.
도 3은 본 발명에 따른 디커플링 커패시터를 포함하는 반도체 패키지의 제2 실시예를 도시하는 단면도이다.
도 4는 본 발명에 따른 디커플링 커패시터를 포함하는 반도체 패키지의 제3 실시예를 도시하는 단면도이다.
도 5는 본 발명에 따른 디커플링 커패시터를 포함하는 반도체 패키지 온 패키지의 제1 실시예를 도시하는 단면도이다.
도 6은 본 발명에 따른 디커플링 커패시터를 포함하는 반도체 패키지 온 패키지의 제2 실시예를 도시하는 단면도이다.
도 7은 본 발명에 따른 디커플링 커패시터를 포함하는 반도체 패키지 온 패키지의 제3 실시예를 도시하는 단면도이다.
도 8a 내지 도 8f는 본 발명의 기술적 사상에 의한 도 6의 디커플링 커패시터를 포함하는 반도체 패키지 온 패키지를 제조하기 위한 예시적인 방법을 설명하기 위하여 공정 순서에 따라 도시하는 단면도들이다
도 9는 본 발명에 따른 디커플링 커패시터를 포함하는 반도체 패키지 온 패키지의 제4 실시예를 도시하는 단면도이다.
도 10은 본 발명에 따른 디커플링 커패시터를 포함하는 반도체 패키지의 다른 실시예를 도시하는 단면도이다.
도 11은 본 발명에 따른 디커플링 커패시터를 포함하는 반도체 패키지의 또 다른 실시예를 도시하는 단면도이다.
도 12는 본 발명에 따른 디커플링 커패시터를 포함하는 반도체 패키지의 간략한 회로도이다.
도 13은 본 발명에 따른 디커플링 커패시터를 포함하는 반도체 패키지에서의 주파수에 따른 임피던스를 시뮬레이션한 결과를 도시하는 그래프이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
이하의 설명에서 어떤 층이 다른 층의 위에 존재한다고 기술될 때, 이는 다른 층의 바로 위에 존재할 수도 있고, 그 사이에 제3의 층이 개재될 수도 있다.　 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이며, 도면상에서 동일 부호는 동일한 요소를 지칭한다.　 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다.　 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다.　 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다.　 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다.　 따라서, 이하 상술할 제1 부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
이하, 본 발명의 실시예들은 본 발명의 이상적인 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다.　 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 따라, 도시된 형상의 변형들이 예상될 수 있다.　 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다.
패키지 내의 반도체 소자의 고속 동작에는 잡음(noise), 신호 지연 등의 제한 요소들이 많이 존재하며, 특히 최근에는 반도체 소자로 동시에 전달되는 신호의 수가 크게 증가하고 있으며, 신호 속도도 계속 증가하고 있다. 이러한 신호들은 반도체 장치, 특히 반도체 패키지의 실장 기판의 기생 인덕턴스 성분과 결합하여 잡음으로 나타나는데, 이러한 잡음을 파워 및 그라운드 잡음이라고 한다. 파워 및 그라운드 잡음은 반도체 소자의 동작 속도가 빠를수록, 그리고 동시 전달 신호수가 많을수록 커지게 되어 반도체 소자의 고속 동작에 심각한 저해 요소로 작용한다. 이와 같은 파워 및 그라운드 잡음 문제를 해결하기 위한 방법으로는 파워 및 그라운드 경로가 낮은 인덕턴스를 갖도록 설계하는 방법과 기판 표면 등으로 디커플링(de-coupling) 커패시터를 추가하여 파워 및 그라운드를 안정화시켜 주는 방법이 널리 사용되고 있다.
디커플링 커패시터를 추가하는 방법은 이상적인 경우 저항과 인덕턴스가 '0'이 되어야 하지만 실제로 반도체 소자에서 디커플링 커패시터까지 연결되는 도체 경로와 디커플링 커패시터 자체의 내부 저항 및 인덕턴스 성분, 즉 ESR(Equivalent series resistor) 및 ESL(Equivalent series inductance) 문제로 인하여 디커플링 커패시터에 의한 파워 및 그라운드에 대한 안정화 효과가 중요하다.
도 1은 본 발명의 기술적 사상에 의한 디커플링 커패시터를 포함하는 반도체 패키지(100a)의 제1 실시예를 도시하는 단면도이다.
도 1을 참조하면, 반도체 패키지(100a)는 기판(10) 상의 접착 물질로 이루어진 접착층(20) 상에 반도체 칩(30)을 실장하고, 반도체 칩(30) 내의 반도체 소자(미도시)는 도전성 와이어(40)를 통해 외부와 전기적으로 연결된다. 상기 도전성 와이어(40)는 기판(10) 내부 배선 및 이를 통해 기판(10)의 하면에 형성된 도전성 범프(55), 예컨대 솔더 볼로 연결되고, 솔더 볼을 통해 패키지(100a)가 실장되는 시스템의 여러 전원, 신호 및 그라운드 단자로 연결되게 된다. 반도체 칩(30)에는 수직 비아(미도시)가 형성되어 이를 통해 상기 기판(10)과 전기적으로 연결될 수 있다. 상기 기판(10)의 하면에는 도전성 범프(50, 65)가 배치되어 기판(10)과 외부 장치, 예를 들어 인쇄 회로 기판과 전기적으로 연결될 수 있다. 상기 도전성 범프(50, 65)는 제1 도전성 범프(50) 및 제2 도전성 범프(65)로 구성될 수 있다. 인접한 상기 제2 도전성 범프들(65)을 전극부(67)로 하는 디커플링 커패시터(60)가 기판(10)의 하면에 배치된다.
상기 기판(10)은 에폭시 수지, 폴리이미드 수지, 비스말레이미드 트리아진(BT) 수지, FR-4(Flame Retardant 4), FR-5, 세라믹, 실리콘, 또는 유리를 포함할 수 있으나, 이는 예시적이며, 본 발명은 이에 한정되는 것은 아니다.　 상기 기판(10)은 단일층이거나 또는 그 내부에 배선 패턴들을 포함하는 다층 구조를 포함할 수 있다.　 예를 들어, 상기 기판(10)은 하나의 강성(Rigid) 평판이거나, 복수의 강성 평판이 접착되어 형성되거나, 얇은 가요성 인쇄 회로 기판과 강성 평판이 접착되어 형성될 수 있다.　 서로 접착되는 복수의 강성 평판들, 또는 인쇄 회로 기판들은 배선 패턴을 각각 포함할 수 있다.　 또한, 상기 기판(10)은 LTCC(low temperature co-fired ceramic) 기판일 수 있다.　 상기 LTCC 기판은 복수의 세라믹 층이 적층되고, 그 내부에 배선 패턴을 포함할 수 있다.　 상기 기판(10)에는 도통홀(plated through hole, PTH) 및/또는 블라인드 비아홀(blind via hole, BVH)이 형성되어 기판(10)의 전면과 하면을 전기적으로 연결할 수 있다.
상기 반도체 칩(30)은 반도체 기판(미도시) 상에 상기 반도체 소자(미도시)를 형성한 구조를 포함할 수 있다. 상기 반도체 기판(미도시)은 실리콘 기판일 수 있지만, 본 발명의 범위가 이러한 예에 제한된 것은 아니다. 다른 예로, 상기 반도체 기판(미도시)은 SOI(Silicon On Insulator) 기판일 수 있다. 상기 반도체 소자(미도시)는 DRAM(dynamic random access memory) 소자, SRAM(static random access memory) 소자, 상전이 메모리(phase-change random access memory, PRAM) 소자, 및 플래시(flash) 메모리 소자와 같은 메모리 소자 또는 로직(logic) 소자와 같은 비메모리 소자일 수 있다. 더욱 상세하게는, 상기 반도체 소자는 트랜지스터, 저항 및 배선을 포함할 수 있으며, 상기 반도체 칩(30)은 외부와 전기적으로 연결되도록 외부에 노출된 도전성 패드들을 포함할 수 있다. 상기 반도체 칩(30)은 복수 개 적층될 수 있으며, 관통 실리콘 비아(through silicon via, TSV) 기술을 사용하여 서로 전기적으로 연결될 수 있다. 상기 반도체 칩(30)은 패드 및 도전성 와이어(40)를 통해 기판(10) 배선과 연결될 수 있고, 디커플링 커패시터(60)의 전극부(67)를 이루는 제2 도전성 범프(65)와 전기적으로 연결될 수 있다.
상기 제1 및 제2 도전성 범프(50, 65)는 기판(10)의 하면에 형성되며, 반도체 패키지(100a)가, 예를 들어 BGA 방식으로 외부의 인쇄 회로 기판 등에 실장될 수 있도록 하며, 도전성 범프(50)를 통해 전기 신호를 주고 받게 된다. 상기 도전성 범프(50)는 구리(Cu), 알루미늄(Al), 니켈(Ni), 은(Ag), 금(Au), 백금(Pt), 주석(Sn), 납(Pb), 티타늄(Ti), 크롬(Cr), 팔라듐(Pd), 인듐(In), 아연(Zn) 및 탄소(C)로 구성된 그룹으로부터 선택된 적어도 하나의 금속, 금속 합금, 전도성 금속 산화물, 전도성 고분자 재료, 전도성 복합 재료 중 어느 하나로 이루어질 수 있다. 상기 제1 및 제2 도전성 범프(50, 65)는 상기 기판(10)의 배선과 전기적으로 연결되며, 외부 장치(미도시)와의 전기적 연결을 가능하게 한다는 측면에서 유사한 기능을 수행할 수 있다.
상기 디커플링 커패시터(60)는 기판(10)의 하면에 형성되며, 양 측면의 전극부(67) 및 전극부(67) 사이의 유전막(68)을 포함할 수 있다. 상기 디커플링 커패시터(60)의 전극부(67)는 상기 제2 도전성 범프(65) 자체이거나 제2 도전성 범프(65)와 일부분이 접하도록 배치되는 추가의 도전성 막(미도시)을 포함할 수 있다. 상기 디커플링 커패시터(60)의 구조는 도 2a 내지 도 2c를 참조하여 하기에 상세히 설명한다. 디커플링 커패시터(60)는 전극부(67)를 구성하는 상기 제2 도전성 범프(65)를 통해 상기 기판(10)과 전기적으로 연결되며, 이를 통해 상기 반도체 칩(30)과 전기적으로 연결될 수 있다. 즉, 상기 제2 도전성 범프(65)는 디커플링 커패시터(60)의 전극부(67)이며, 동시에 상기 제1 도전성 범프(50)와 동일한 기능을 수행할 수 있다.
상기 디커플링 커패시터(60)는 반도체 칩(30)과 최단 경로로 연결되도록 반도체 칩(30)과 가장 가까운 위치에 배치될 수 있다. 이에 의해, 상기 디커플링 커패시터(60)의 상기 전극부(67)와 상기 반도체 칩(30) 간의 평균 배선 경로는 상기 제1 도전성 범프(50)와 상기 반도체 칩(30) 간의 평균 배선 경로보다 짧을 수 있다. 평균 배선 경로는 두 개의 임의의 제1 도전성 범프(50) 및 두 개의 제2 도전성 범프(65)와 반도체 칩(30) 간의 배선 경로의 평균을 의미한다. 디커플링 커패시터(60)는 반도체 칩(30)에서 대전류가 요구되는 경우 순간적인 전류값 증가로 인한 전압강하 방지를 위해 부족한 전류 공급을 보조하며, 주변 회로의 고주파 신호 발생원으로부터의 노이즈를 제거할 수 있다.
기판(10)의 전면 상에 실장된 메모리 칩 상에는 몰딩부(70)가 형성된다. 상기 몰딩부(70)는 에폭시 몰딩 컴파운드(epoxy molding compound, EMC)일 수 있으며, EMC는 에폭시 수지(epoxy resin) 및 열경화성 수지 봉지재로서, 외부의 열, 수분 또는 충격 등으로부터 반도체 칩(30)을 보호한다.
도 2a 내지 도 2c는 본 발명의 디커플링 커패시터(60a, 60b, 60c)의 실시예들을 도시하는 단면도들이다.
상기 디커플링 커패시터(60a, 60b, 60c)는 양 측면의 전극부(67) 및 전극부(67) 사이의 유전막(68)을 포함할 수 있다. 상기 디커플링 커패시터(60a, 60b, 60c)의 유전막(68)은 상유전체(ferroelectric material) 또는 강유전체(paraelectric material)를 포함할 수 있다. 상기 유전막(68)은 바륨타이타늄옥사이드(BaTiO3), 또는 스트론튬타이타늄옥사이드(SrTiO3)를 포함하는 물질로 형성될 수 있다. 또한, 상기 유전막(68)은 유전체 시트가 압착된 것으로, 상기 디커플링 커패시터(60a, 60b, 60c)는 적층 세라믹 커패시터(Multi-layer ceramic capacitor, MLCC)일 수 있다.
도 2a를 참조하면, 디커플링 커패시터(60a)의 전극부(67)는 제2 도전성 범프들(65)을 포함하며, 제2 도전성 범프(65)와 일부분이 접하도록 배치되는 추가의 도전성 막들(66)을 포함할 수 있다. 이에 의해 상기 유전막(68)의 두께를 조절하여 정전 용량을 조절할 수 있다.
도 2b를 참조하면, 디커플링 커패시터(60b)는 2 개 이상의 MIM(metal-insulator-metal) 구조를 적층하여 정전 용량을 증가시킨 다층 구조일 수 있다. 즉, 도전성 막들(66) 및 그 사이의 유전막들(68)이 교대로 배치된 구조일 수 있다.
도 2c를 참조하면, 디커플링 커패시터(60c)는 전극부(67)가 제2 도전성 범프들(65) 및 도전성 막들(66)을 포함하며, 복수의 상기 도전성 막들(66)이 유전막(68) 사이에 배치되며, 제2 도전성 범프(65)와 일측이 접하도록 형성된 구조일 수 있다. 상기 도전성 막(66)의 모양 및 형상은 도면에 도시된 것에 한정되지 않으며, 다양하게 변화될 수 있다.
도 3은 본 발명의 기술적 사상에 의한 디커플링 커패시터를 포함하는 반도체 패키지(100b)의 제2 실시예를 도시하는 단면도이다.
도 3에서, 도 1에서와 동일한 참조 부호는 동일 부재를 나타내며, 따라서 여기서는 이들에 대한 상세한 설명은 생략한다. 도 3을 참조하면, 본 발명에 따른 플립칩(flip-chip) 패키지(100b)가 구성된다. 플립칩 패키지(100b)는 반도체 칩(30)의 하면에 배치된 제3 도전성 범프(45)를 이용하여 반도체 칩(30)과 기판(10)을 연결하거나 반도체 칩(30)을 직접 기판(10)의 접속 단자에 연결하는 방식을 사용한다. 상기 제3 도전성 범프(45)와 반도체 칩(30)의 사이에 도전성 패드(미도시)가 형성될 수 있다. 상기 반도체 칩(30)과 기판(10) 사이 및 상기 제3 도전성 범프(45)들 사이의 갭(gap)에 액상 수지 물질의 언더필(underfill) 물질을 주입하고 경화시켜 언더필층(22)을 형성할 수 있다. 도 3에서, 상기 반도체 칩(30)의 전면이 기판(10)을 대면하는 방향으로 배치될 수 있다. 따라서 반도체 칩(30)의 하면은 기판(10)에서 멀어지는 방향으로 배치될 수 있다. 상기 플립칩 패키지(100b)에서도 디커플링 커패시터(60)가 기판(10)의 하면에 배치될 수 있으며, 상기 디커플링 커패시터(60)의 전극부(67)는 제2 도전성 범프(65)로 구성된다.
도 4는 본 발명의 기술적 사상에 의한 디커플링 커패시터를 포함하는 반도체 패키지(100c)의 제3 실시예를 도시하는 단면도이다.
도 4에서, 도 1 및 도 3에서와 동일한 참조 부호는 동일 부재를 나타내며, 따라서 여기서는 이들에 대한 상세한 설명은 생략한다. 도 4를 참조하면, 디커플링 커패시터(60)는 제1 도전성 범프(50)가 배치될 수 있는 위치 중 어느 하나에 배치되며, 디커플링 커패시터(60)의 전극부(67)를 구성하는 도전성 패드(64)가 기판(10)에 수직한 방향으로 유전막(68)의 상부와 하부에 각각 배치된다. 상기 도전성 패드(64)는 구리(Cu), 알루미늄(Al), 니켈(Ni), 은(Ag), 금(Au), 백금(Pt), 주석(Sn), 납(Pb), 티타늄(Ti), 크롬(Cr), 팔라듐(Pd), 인듐(In), 아연(Zn) 및 탄소(C)로 구성된 그룹으로부터 선택된 적어도 하나의 금속, 금속 합금, 전도성 금속 산화물, 전도성 고분자 재료, 전도성 복합 재료 중 어느 하나로 이루어질 수 있다. 상부의 도전성 패드(64)는 기판(10)과 전기적으로 연결되며, 하부의 도전성 패드(64)는 외부 장치(미도시)와 전기적으로 연결될 수 있다. 예를 들어, 상부의 도전성 패드(64)는 기판(10) 내부에서 전원 연결을 위한 파워 라인(미도시)을 따라 임의의 제1 도전성 범프(50)를 통해 인쇄 회로 기판과 같은 외부 장치(미도시)와 연결될 수 있으며, 하부의 도전성 패드(64)는 외부 장치(미도시)에 직접 연결될 수 있다. 본 실시예의 반도체 패키지(100c)에 따르면, 디커플링 커패시터(60)의 전극부(67)를 구성하는 두 개의 도전성 패드(64)들은 상기 디커플링 커패시터(60)를 각각 상기 기판(10) 및 외부 장치(미도시)와 연결되도록 하는 구조를 갖는다.
도 1 및 도 3의 실시예들과 비교하면, 본 실시예에서는 상기 디커플링 커패시터(60)의 전극부(67)가 기판(10) 상의 반도체 칩(30)과 외부 장치(미도시)를 직접 전극부(67)를 통과해 전기적으로 연결되도록 구성된 것이 아니라, 각각의 도전성 패드(64)가 기판(10) 및 외부 장치(미도시)와 연결된다는 점이 상이하다. 본 실시예에 의한 반도체 패키지(100c)에 의하면, 디커플링 커패시터(60)의 실장 면적을 줄이고 반도체 칩(30)에 가깝게 배치함으로써, 동시 스위칭 잡음(simultaneous switching noise, SSN)을 줄일 수 있다.
도 5는 본 발명의 기술적 사상에 의한 디커플링 커패시터(200a)를 포함하는 반도체 패키지 온 패키지의 제1 실시예를 도시하는 단면도이다.
전자 부품의 고기능화 및 소형화 요구에 따라, 고밀도 패키지를 실현하기 위한 방법의 하나로 패키지 기판을 적층하는 패키지 온 패키지(package on package, POP) 구조가 사용된다. 도 5를 참조하면, 상기 패키지 온 패키지(200a)는 하부 반도체 패키지 상에 상부 반도체 패키지가 적층된 구조를 갖는다. 하부 반도체 패키지는 도 1의 반도체 패키지와 유사한 구조를 가지며, 따라서 중복되는 설명은 생략한다. 상부 반도체 패키지는 기판(110) 상에 접착층(120) 및 그 상의 반도체 칩(130)을 포함할 수 있다. 상부 및 하부의 반도체 패키지는 각각 2 개 이상의 반도체 칩(30, 130)이 적층된 구조일 수 있으며, 이 경우 각각의 반도체 칩(30, 130) 내의 반도체 소자(미도시)는 도전성 와이어(40, 140)와의 본딩을 통해 기판(10, 110)과 전기적으로 연결될 수 있다. 또한, 도면에 도시하지 않았지만 반도체 칩(30, 130) 내의 비아를 통해 기판(10, 110)과 연결될 수 있다. 상기 하부 반도체 패키지와 상부 반도체 패키지는 그 사이의 도전성 범프들(150)을 통해 전기적으로 연결된다. 본 발명에 따른 디커플링 커패시터(60)는 도시된 바와 같이 상기 패키지 온 패키지(200a)의 하부 반도체 패키지의 하면에 배치될 수 있다.
도 6은 본 발명의 기술적 사상에 의한 디커플링 커패시터를 포함하는 반도체 패키지 온 패키지(200b)의 제2 실시예를 도시하는 단면도이다.
도 6에서, 도 5에서와 동일한 참조 부호는 동일 부재를 나타내며, 따라서 여기서는 이들에 대한 상세한 설명은 생략한다. 도 6을 참조하면, 본 발명에 따른 디커플링 커패시터(160)는 패키지 온 패키지(200b)의 하부 반도체 패키지와 상부 반도체 패키지 사이에 배치된다. 상기 패키지 온 패키지(200b)는 상하부의 반도체 패키지가 상부 반도체 패키지의 하면에 배치된 제1 및 제2 도전성 범프(150, 165)에 의해 상호 전기적으로 연결된다. 상기 디커플링 커패시터(160)는 하부 반도체 칩(30)의 일 측면으로, 기판(110)의 하면에 배치된 제2 도전성 범프(165)를 전극부(167)로 하여 배치될 수 있다. 본 실시예에 따르면, 상기 디커플링 커패시터(160)는 상하부 패키지에 실장된 반도체 칩(30, 130)들 모두와 인접하게 배치될 수 있어, 고주파 신호 발생원으로부터의 노이즈를 효과적으로 제거할 수 있다. 또한, 상부 반도체 패키지의 상기 제2 도전성 범프(165)를 통해 제1 도전성 범프(150)와 동일하게 하부 반도체 패키지와의 전기적 연결이 가능하도록 한다. 상기 디커플링 커패시터(160)는 도면에 도시된 바와 같이 하부 반도체 패키지의 일 측면에 배치될 수 있을 뿐 아니라, 양 측면 모두에 배치되는 것도 가능할 것이다.
도 7은 본 발명의 기술적 사상에 의한 디커플링 커패시터를 포함하는 반도체 패키지 온 패키지(200c)의 제3 실시예를 도시하는 단면도이다.
도 7에서, 도 5 및 도 6에서와 동일한 참조 부호는 동일 부재를 나타내며, 따라서 여기서는 이들에 대한 상세한 설명은 생략한다. 도 7을 참조하면, 패키지 온 패키지(200c)의 하부 반도체 패키지는 도 3을 참조하여 상술한 플립칩 패키지로 구성된다. 상기 패키지 온 패키지(200c) 내의 디커플링 커패시터(60)는 하부 반도체 패키지 기판(10)의 하면에 배치되며, 2 개 이상일 수 있다. 상기 디커플링 커패시터(60)는 패키지 내에 실장된 반도체 칩(30, 130)에 인접한 위치에 배치될 수 있으며, 2 개 이상의 디커플링 커패시터(60)가 나란히 배치될 수 있다. 본 도면에서는 2 개의 디커플링 커패시터(60)가 모두 하부의 반도체 패키지의 기판(10) 하면에 실장된 실시예를 도시하였으나, 본 발명은 이에 한정되지 않으며, 각각 하부 반도체 패키지의 기판(10) 하면 및 상하부 반도체 패키지의 사이에 실장될 수도 있다.
도 8a 내지 도 8f는 본 발명의 기술적 사상에 의한 도 6의 디커플링 커패시터를 포함하는 반도체 패키지 온 패키지를 제조하기 위한 예시적인 방법을 설명하기 위하여 공정 순서에 따라 도시하는 단면도들이다.
도 8a를 참조하면, 패키지 온 패키지의 상부 반도체 패키지를 제조한다. 기판(110) 상에 접착층(120)을 형성하고 그 위에 반도체 칩(130)을 실장한다. 반도체 칩(130)은 2 개 이상 실장될 수 있으며, 상하의 반도체 칩(130)은 접착층(120)에 의해 연결될 수 있다. 후속 공정에서 도전성 와이어(140)를 이용하여 반도체 칩(130) 및 반도체 칩(130) 내의 반도체 소자(미도시)와 기판(110)을 본딩하는 경우, 본딩부의 형성을 위해 상부의 반도체 칩(130)을 하부의 반도체 칩(130)보다 좁은 폭을 갖도록 실장할 수 있다.
도 8b를 참조하면, 상기 반도체 칩(130) 및 반도체 칩(130) 내의 반도체 소자(미도시)와 기판(110)을 도전성 와이어(140)를 이용하여 본딩한다. 도면에 도시하지 않았으나 상기 도전성 와이어(140)와 기판(110)의 연결부에 별도의 도전성 패드를 형성할 수 있다. 상기 도전성 와이어(140)는 구리(Cu), 알루미늄(Al), 니켈(Ni), 은(Ag) 및 금(Au)으로 구성된 그룹으로부터 선택된 적어도 하나의 금속, 금속 합금 중 어느 하나로 이루어질 수 있다. 상기 도전성 와이어(140)를 본딩한 후, 몰딩부(170)를 형성하여 상기 반도체 칩(130) 및 도전성 와이어(140)가 보호되도록 한다.
도 8c를 참조하면, 상기 상부 반도체 패키지의 기판(110) 하면의 특정 부분에 디커플링 커패시터(160)를 배치한다. 상기 특정 부분은 후술할 하부 반도체 패키지의 반도체 칩(30)이 삽입되는 부분을 제외한 상부 반도체 패키지 기판(110)의 하면이며, 디커플링 커패시터(160)는 단일의 소자로 제조된 후에 상기 기판(110)에 실장되는 방식으로 배치될 수 있다. 상기 디커플링 커패시터(160)는 양 측면의 2 개 이상의 제2 도전성 범프(165)를 포함하는 전극부(167)들 및 전극부(167)들 사이의 유전막(168)으로 구성된다. 상기 기판(110)과 디커플링 커패시터(160)의 사이에 도전성 패드(미도시)가 형성되고 이에 의해 제2 도전성 범프(165)가 본딩될 수도 있다. 본딩은 열 또는 초음파를 이용하거나, 열과 초음파를 동시에 사용하여 이루어질 수 있다. 상기 본딩에 의해 상기 기판(110)과 디커플링 커패시터(160)는 제2 도전성 범프(165)를 통해 전기적으로 연결된다.
도 8d를 참조하면, 상기 상부 반도체 패키지의 기판(110) 하면에 제1 도전성 범프(150)를 본딩한다. 상기 제1 도전성 범프(150)가 본딩되는 영역은, 상기 디커플링 커패시터(160)가 실장된 부분 및 후술할 하부 반도체 패키지의 반도체 칩(30)이 삽입되는 부분을 제외한 상부 반도체 패키지 기판(110)의 하면이다. 상기 제1 도전성 범프(150)는 솔더 볼일 수 있다. 상기 제2 도전성 범프(165)와 같이, 열 및/또는 초음파에 의해 본딩될 수 있다.
도 8e를 참조하면, 패키지 온 패키지의 하부 반도체 패키지를 제조한다. 도 8a를 참조하여 설명한 공정과 유사하게 반도체 칩(30)을 접착층(20)을 사용하여 실장하고 도전성 와이어(40)로 기판(10)과 본딩한다.
도 8f를 참조하면, 상기 하부 반도체 패키지의 기판(10) 하면에 제1 도전성 범프(50)를 본딩한다. 그 후, 상기 상부 반도체 패키지와 상기 하부 반도체 패키지를 본딩하여 패키지 온 패키지를 제조한다. 상하부의 반도체 패키지는 상기 상부 반도체 패키지의 기판(110) 하면의 제1 및 제2 도전성 범프(150, 165)를 하부 반도체 패키지 기판(10)의 상면과 연결하는 방법을 사용할 수 있다. 이에 의해 도 6의 패키지 온 패키지(200b)가 형성된다. 본 제조 방법의 예시에서는 디커플링 커패시터(160)를 상부 반도체 패키지 제조 공정에서 본딩하였으나, 본 발명은 이에 한정되지 않으며, 예를 들어, 하부 반도체 패키지 형성 공정에서 기판(10)의 상부에 디커플링 커패시터(160)를 본딩한 후 상하부 반도체 패키지를 본딩하는 공정도 가능할 것이다.
도 9는 본 발명의 기술적 사상에 의한 디커플링 커패시터를 포함하는 반도체 패키지 온 패키지(200d)의 제4 실시예를 도시하는 단면도이다.
도 9에서, 도 5 내지 도 7에서와 동일한 참조 부호는 동일 부재를 나타내며, 따라서 여기서는 이들에 대한 상세한 설명은 생략한다. 도 9를 참조하면, 본 발명에 따른 디커플링 커패시터(160)는 패키지 온 패키지(200d)의 하부 반도체 패키지와 상부 반도체 패키지 사이에 배치된다. 상기 패키지 온 패키지(200d)는 상하부의 반도체 패키지가 상부 반도체 패키지의 하면에 배치된 제1 도전성 범프(150)에 의해 상호 전기적으로 연결된다. 디커플링 커패시터(160)는 도4를 참조하여 상술한 반도체 패키지(100c)에서와 유사하게 전극부(167)가 유전막(168)을 사이에 두고 상부와 하부에 각각 배치된다. 상기 전극부(167)는 유전막(168)의 상부 및 하부에 배치된 도전성 패드(164)로 구성된 구조이다. 따라서 상부의 도전성 패드(164)는 상부 반도체 패키지의 기판(110)과 전기적으로 연결되며, 하부의 도전성 패드(164)는 하부 반도체 패키지의 기판(10)과 연결되며, 이를 통해 외부 장치(미도시)와 전기적으로 연결될 수 있다.
도 10은 본 발명의 기술적 사상에 의한 커패시터를 포함하는 반도체 패키지(300a)의 다른 실시예를 도시하는 단면도이다.
일반적으로 반도체 패키지 구조에서, 적층되는 반도체 칩들 내의 반도체 소자들은 크게 신호, 전원(power), 및 그라운드의 세 종류의 전기적 연결 구조를 가지며 반도체 칩 외곽으로 형성된 수직 비아, 예컨대 전원 연결을 위한 파워 비아, 그라운드 연결을 위한 그라운드 비아 및 신호 연결을 위한 시그널 비아를 통해 외부의 전원, 신호원, 및 그라운드에 연결될 수 있다. 이러한 비아들이 다른 형태, 다른 위치, 또는 다른 배열을 가지고 형성될 수 있으며, 필요한 경우 다른 종류의 파워 비아들이 구별되어 형성될 수도 있고, 신호의 수가 여러 개인 경우에는 시그널 비아들도 그에 대응하여 다수 개 형성될 수도 있다.
도 10을 참조하면, 인쇄 회로 기판(310) 상에 도 3과 같은 플립칩 패키지가 실장된다. 상기 인쇄 회로 기판(310)은 그 내부에 그라운드 라인(324) 및 파워 라인(322)을 포함할 수 있다. 반도체 패키지(300a) 내의 반도체 칩(30)의 반도체 소자(미도시)의 전기적 연결 구조는 제3 도전성 범프(45)와 같은 도전성 범프, 도전성 와이어 또는 수직 비아 등에 의해 기판(10)의 그라운드 및 파워 라인(미도시)에 연결될 수 있으며, 다시 기판(10)의 하면에 배치된 디커플링 커패시터(60)의 제2 도전성 범프(65)를 포함하는 전극부(67)를 통해 인쇄 회로 기판(310)의 그라운드 라인(324) 및 파워 라인(322)에 각각 연결될 수 있다. 상기 인쇄 회로 기판(310) 내부에는 수직 비아(332, 334)가 형성되어 상기 제2 도전성 범프(65)가 상기 그라운드 비아(324) 및 파워 비아(322)를 포함하는 수직 비아(322, 334)를 통해 상기 그라운드 라인(324) 및 파워 라인(322)에 연결될 수 있다. 이에 의해, 상기 디커플링 커패시터(60)의 전극부(67)는 디커플링 동작이 가능하며, 동시에 반도체 칩(30)의 신호 전달 역할도 수행할 수 있게 된다. 상기 수직 비아(332, 334)는 상기 인쇄 회로 기판(310)을 기계적 또는 화학적 방법을 통해 천공하고 도전성 물질을 도금 등의 방법으로 채워서 형성하게 된다.
본 실시예에서는 디커플링 커패시터(60)가 2 개의 제2 도전성 범프(65)를 포함하는 경우를 도시하였으나, 본 발명은 이에 한정되지 않으며 상기 디커플링 커패시터(60)는 3 개 이상의 제2 도전성 범프(65)를 포함할 수 있다. 이 경우 각각의 제2 도전성 범프(65)가 연결되는 라인(322, 324)에 따라 여러 개의 디커플링 커패시터(60)가 직렬 또는 병렬로 연결된 구조로 나타날 수 있다. 예를 들면, 3 개의 제2 도전성 범프(65)를 포함하는 경우, 가운데의 제2 도전성 범프(65)는 그라운드 라인(324)에 연결되고, 양 측면의 2 개의 제2 도전성 범프(65)는 파워 라인(322)에 연결되는 경우, 2 개의 디커플링 커패시터(60)가 병렬 연결된 구조를 갖게 되며, 이러한 방식을 통해 커패시턴스의 조절이 가능하다.
도 11은 본 발명의 기술적 사상에 의한 커패시터를 포함하는 반도체 패키지(300b)의 다른 실시예를 도시하는 단면도이다.
도 11에서, 도 10에서와 동일한 참조 부호는 동일 부재를 나타내며, 따라서 여기서는 이들에 대한 상세한 설명은 생략한다. 도 11을 참조하면, 인쇄 회로 기판(310) 상에 도 11과 같은 패키지 온 패키지가 실장된다. 상기 인쇄 회로 기판(310)은 그 내부에 그라운드 라인(324) 및 파워 라인(322)을 포함할 수 있다. 상부 반도체 패키지의 기판(110)의 하면에 배치된 디커플링 커패시터(160)의 도전성 패드(164) 중 상부의 도전성 패드(164)는 상부 반도체 패키지의 기판(110)과 전기적으로 연결되며, 하부의 도전성 패드(164)는 상기 인쇄 회로 기판(310)과 전기적으로 연결될 수 있다. 도시된 바와 같이, 상부의 도전성 패드(164)는 기판(110) 내부에서 전원 연결을 위한 파워 라인(322a)을 따라 임의의 제1 도전성 범프(150)를 통해 하부 반도체 패키지의 기판(10)으로 연결되며, 하부 반도체 패키지의 기판(10)의 하면에 배치된 제1 도전성 범프(50)를 통해 상기 인쇄 회로 기판(310) 내부의 파워 라인(322)에 연결될 수 있다. 하부의 도전성 패드(164)는 하부 반도체 패키지의 기판(10)으로 연결되며, 하부 반도체 패키지의 기판(10)을 통과하여, 하면에 배치된 제1 도전성 범프(50)를 통해 상기 인쇄 회로 기판(310) 내부의 그라운드 라인(324)과 연결될 수 있다. 상기 파워 라인(322) 및 그라운드 라인(324)이 바뀌어 연결되는 것도 가능하다. 즉, 상부의 도전성 패드(164)가 기판(110) 내부에서 그라운드 라인(미도시)을 따라 상기 인쇄 회로 기판(310) 내부의 그라운드 라인(324)에 연결되고, 하부의 도전성 패드(164)는 하부 반도체 패키지의 기판(10) 내부에서 파워 라인(미도시)을 따라 상기 인쇄 회로 기판(310) 내부의 파워 라인(322)과 연결될 수 있다. 각 기판들(10, 110) 내부에는 상기 라인들(322a, 322, 324b, 324)과 연결되는 수직 비아들(미도시)이 형성될 수 있다.
도 12는 본 발명에 따른 디커플링 커패시터를 포함하는 반도체 패키지의 간략한 회로도(500)이다.
도 12를 참조하면, 도 10을 참조하여 상술한 실시예의 회로도(500)를 나타내며, 반도체 패키지는 반도체 칩(530), 디커플링 커패시터(560) 및 전압 레귤레이션 모듈(voltage regulation module, VRM)을 포함한다. 전원은 대다수의 소자들에 대해 적합한 소정 수준의 전력 조절을 제공하기 위해 전압 레귤레이터 또는 VRM을 채택한다. 전압 조절 기능은 수동 및/또는 능동 필터 소자들을 포함하는 여러 필터 소자들을 통과시킴으로써 성취될 수 있다. 상기 VRM을 통해 반도체 칩(530)의 내부 회로로 전압이 공급되며, 디커플링 커패시터(560)를 통해 전압의 노이즈를 감소시킬 수 있다.
VRM으로부터 인쇄 회로 기판의 파워 및/또는 그라운드(이하, 파워/그라운드라 한다) 네트워크(510)를 통과하고 패키지 기판의 파워/그라운드 네트워크(520)를 통과하여 반도체 칩(530)으로 전압이 공급된다. 회로도 상의 인덕터는 와이어 또는 도전성 범프에 의한 인덕턴스를 나타내며, 인쇄 회로 기판의 파워/그라운드 네트워크(510)과 패키지 기판의 파워/그라운드 네트워크(520) 사이 및 패키지 기판의 파워/그라운드 네트워크(510)과 반도체 칩(530) 사이에 존재한다. 디커플링 커패시터(560)는 커패시턴스(capacitance) 성분 외에도 원치 않는 기생 성분인 인덕턴스와 저항 성분이 직렬로 연결된 형태를 갖는다. 디커플링 커패시터(560)는 반도체 패키지(540) 내뿐 아니라, 반도체 칩(530) 내 및 인쇄 회로 기판 상에도 위치할 수 있으나, 본 발명에 의한 경우 반도체 패키지(540) 내부에 위치한다. 디커플링 커패시터(560)와 반도체 칩(530) 사이의 경로에도 기생 인덕턴스 성분이 존재하며, 그에 따라 디커플링 커패시터(560)가 반도체 칩(530)의 내부 회로로부터 멀리 떨어져 있을수록 높은 주파수의 노이즈를 제거하는 비율이 감소한다. 다만, 반도체 칩(530) 내에 위치하는 경우, 반도체 칩(530)의 사이즈를 증가시키게 되므로 커패시턴스의 한계가 존재한다. 따라서 본 발명에 의해 디커플링 커패시터(560)가 반도체 패키지(540)에 배치되는 경우, 주파수의 노이즈 제거 비율을 유지하며 반도체 칩(530) 사이즈에도 영향을 주지 않을 수 있게 된다.
도 13은 본 발명에 따른 커패시터를 포함하는 반도체 패키지에서의 주파수에 따른 임피던스를 시뮬레이션한 결과를 도시하는 그래프이다.
도 13을 참조하면, 디커플링 커패시터가 없는 반도체 패키지와 비교하여, 디커플링 커패시터가 있는 반도체 패키지에서 전반적으로 임피던스가 낮게 나타난다. 파워/그라운드 네트워크에서는, 전력 공급 단자와 회로의 종단 즉, 반도체 칩 사이의 임피던스(impedance)가 전 주파수 대역에 걸쳐 최대한 작은 값을 유지하는 것이 바람직하며, 이는 발생할 수 있는 전압의 순간적인 변화를 방지하고 노이즈를 줄인다. 상기 그래프의 디커플링 커패시터가 있는 반도체 패키지에서의 결과는, 100nF의 정전 용량(capacitance)를 갖는 디커플링 커패시터를 가정하여 시뮬레이션 한 것으로, ESR 및 ESL을 고려한 디커플링 커패시터를 가정한 경우와, ESR 및 ESL이 없는 이상적인 커패시터의 경우로 나누어 도시된다. 디커플링 커패시터가 있는 반도체 패키지의 경우, 대략 0.6GHz 근방에서 파워/그라운드 네트워크 구조에 의해 발생하는 병렬 공진(parallel resonance)이 나타나며, 그 이전의 영역은 대체로 주파수에 따라 임피던스가 증가하는 경향을 보이게 된다. 디커플링 커패시터가 있는 반도체 패키지의 경우, 디커플링 커패시터가 갖는 커패시턴스와 파워/그라운드 네트워크의 인덕턴스의 조합으로 최초의 병렬 공진이 나타난다. 이어서 디커플링 커패시터 자체의 직렬 공진(series resonance)가 관찰되고, 0.6GHz 근방에서 발생되었던 파워/그라운드 네트워크 구조 자체의 병렬 공진은 유사한 주파수에서 발생된다. 직렬 공진의 위치 등은 디커플링 커패시터의 커패시턴스, 위치, 조합 등에 따라 결정될 수 있다. 전체적으로는, 약 0.1GHz 이상의 주파수 대역에서 공진 피크값이 완화되어 잡음이 현격히 감소하였음을 알 수 있다. 이상적인 디커플링 커패시터의 경우, ESR 및 ESL을 고려한 경우에 비하여 임피던스가 더욱 낮게 나타난다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
10, 110 : 기판 20, 120 : 접착층
22 : 언더필층 30, 130 : 반도체 칩
40, 140 : 도전성 와이어 45 : 제3 도전성 범프
50, 150 : 제1 도전성 범프 60, 160 : 디커플링 커패시터
64, 164 : 도전성 패드 65, 165 : 제2 도전성 범프
66 : 도전성 막 67, 167 : 전극부
68, 168 : 유전막 70, 170 : 몰딩부
100a, 100b, 300a : 반도체 패키지 200a, 200b, 200c : 패키지 온 패키지
310 : 인쇄 회로 기판 322 : 파워 라인
324 : 그라운드 라인 332 : 파워 비아
334 : 그라운드 비아 500 : 회로도
510 : 인쇄 회로 기판의 파워/그라운드 네트워크
520 : 패키지 기판의 파워/그라운드 네트워크
530 : 반도체 칩 회로 540 : 반도체 패키지 회로
560 : 디커플링 커패시터 회로

Claims (10)

  1. 반도체 칩이 상면에 실장되는 기판;
    상기 기판의 하면에 배치되고 상기 기판을 외부 장치와 전기적으로 연결하기 위한 제1 도전성 범프들; 및
    상기 기판의 하면에 배치되고 전극부 및 유전막을 포함하는 디커플링(de-coupling) 커패시터;를 포함하고,
    상기 디커플링 커패시터의 상기 전극부는 상기 기판을 외부 장치와 전기적으로 연결하기 위한 제2 도전성 범프를 포함하는 것을 특징으로 하는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 디커플링 커패시터의 상기 전극부와 상기 반도체 칩 간의 평균 배선 경로는 상기 제1 도전성 범프들과 상기 반도체 칩 간의 평균 배선 경로보다 짧은 것을 특징으로 하는 반도체 패키지.
  3. 제1 항에 있어서,
    상기 디커플링 커패시터의 상기 전극부는 양 측면에 배치되는 2 개의 제2 도전성 범프인 것을 특징으로 하는 반도체 패키지.
  4. 제1 항에 있어서,
    상기 디커플링 커패시터의 상기 전극부는 상기 제2 도전성 범프 및 이와 접하는 도전성 막을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  5. 제1 항에 있어서,
    상기 반도체 패키지는, 두 개 이상의 반도체 패키지들이 적층되고, 상단의 반도체 패키지와 하단의 반도체 패키지가 상기 제1 또는 제2 도전성 범프들을 통해 연결되는 패키지 온 패키지(package on package, POP)인 것을 특징으로 하는 반도체 패키지.
  6. 제5 항에 있어서,
    상기 디커플링 커패시터의 상기 전극부는, 상기 반도체 패키지들 사이에 배치된 상기 제2 도전성 범프를 포함하는 것을 특징으로 하는 반도체 패키지.
  7. 제1 항에 있어서,
    상기 제1 및 제2 도전성 범프들이 연결되는 인쇄 회로 기판(printed circuit board, PCB)을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  8. 제7 항에 있어서,
    상기 제2 도전성 범프들은 상기 인쇄 회로 기판의 전원 연결을 위한 파워 라인 및 그라운드 연결을 위한 그라운드 라인에 각각 연결되는 것을 특징으로 하는 반도체 패키지.
  9. 반도체 칩이 상면에 실장되는 기판 및 상기 기판의 하면에 배치되고 상기 기판을 외부 장치와 전기적으로 연결하기 위한 도전성 범프들을 포함하는 상단 및 하단의 반도체 패키지들; 및
    상기 상단의 반도체 패키지의 상기 기판의 하면에 배치되고 전극부 및 유전막을 포함하는 디커플링(de-coupling) 커패시터;를 포함하고,
    상기 디커플링 커패시터의 상기 전극부는 상기 상단 및 하단의 반도체 패키지의 상기 기판들 내의 신호 라인에 연결하기 위한 도전성 패드들을 포함하는 것을 특징으로 하는 패키지 온 패키지.
  10. 제9 항에 있어서,
    상기 디커플링 커패시터의 상기 도전성 패드들은 상기 상부의 반도체 패키지의 상기 기판 내의 전원 연결을 위한 파워 라인 및 상기 하부의 반도체 패키지의 상기 기판 내의 그라운드 연결을 위한 그라운드 라인에 각각 연결되는 것을 특징으로 하는 반도체 패키지.
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