KR20220056296A - 반도체 패키지 및 반도체 패키지의 제조 방법 - Google Patents

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KR20220056296A
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pattern
pad
redistribution
capacitor
semiconductor package
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KR1020200140455A
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정교영
김진수
양현석
이기주
조호연
진익규
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    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
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Abstract

반도체 패키지는 코어 기판, 상기 코어 기판 내에 배치되며 칩 패드들을 갖는 적어도 하나의 반도체 칩, 상기 코어 기판의 하부면을 커버하며 상기 칩 패드들과 전기적으로 연결되는 재배선들 및 외측면에 노출되도록 구비되며 상기 재배선들과 각각 전기적으로 연결되는 한 쌍의 커패시터 패드들을 포함하는 재배선층, 상기 커패시터 패드들 상에 각각 배치되는 도전성 페이스트들, 및 상기 도전성 페이스트들을 매개로 실장되고 상기 커패시터 패드들 상에 각각 배치되는 제1 및 제2 외부 전극들을 갖는 커패시터를 포함한다. 상기 커패시터 패드들 각각은, 상기 재배선층의 상기 외측면을 통해 노출되는 패드 패턴 및 상기 패드 패턴 하부에 구비되고 상기 재배선과 전기적으로 연결되는 적어도 하나의 비아 패턴을 포함한다. 상기 비아 패턴은 상기 패드 패턴의 중심선으로부터 기 설정된 거리만큼 편심되도록 위치한다.

Description

반도체 패키지 및 반도체 패키지의 제조 방법{SEMICONDUCTOR PACKAGE AND METHOD OF MANUFACTURING THE SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지 및 반도체 패키지의 제조 방법에 관한 것으로, 보다 상세하게는, 수동 소자를 갖는 반도체 패키지 및 이의 제조 방법에 관한 것이다.
상대적으로 얇은 두께를 갖는 팬 아웃 패키지는 수동 소자로서 더 얇은 두께를 구현할 수 있는 박막 커패시터를 포함할 수 있다. 상기 박막 커패시터는 애플리케이션 프로세서용 디커플링 커패시터로서 LSC (Land-Side Capacitor) 형태로 제작될 수 있다. 상기 LSC 형태의 커패시터는 솔더 페이스트를 매개로 하여 실장될 수 있다. 하지만, 상기 커패시터를 실장하기 위한 리플로우 공정 시에 상기 솔더 페이스트로부터 기화된 플럭스 가스가 포집되어 접합부에 상대적으로 큰 보이드를 형성하여, 접합 신뢰성을 저하시킬 수 있다.
본 발명의 일 과제는 커패시터와의 향상된 접합 신뢰성을 갖는 반도체 패키지를 제공하는 데 있다.
본 발명의 다른 과제는 상술한 반도체 패키지를 제조하는 방법을 제공하는 데 있다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 패키지는 코어 기판, 상기 코어 기판 내에 배치되며 칩 패드들을 갖는 적어도 하나의 반도체 칩, 상기 코어 기판의 하부면을 커버하며 상기 칩 패드들과 전기적으로 연결되는 재배선들 및 외측면에 노출되도록 구비되며 상기 재배선들과 각각 전기적으로 연결되는 한 쌍의 커패시터 패드들을 포함하는 재배선층, 상기 커패시터 패드들 상에 각각 배치되는 도전성 페이스트들, 및 상기 도전성 페이스트들을 매개로 실장되고 상기 커패시터 패드들 상에 각각 배치되는 제1 및 제2 외부 전극들을 갖는 커패시터를 포함한다. 상기 커패시터 패드들 각각은, 상기 재배선층의 상기 외측면을 통해 노출되는 패드 패턴 및 상기 패드 패턴 하부에 구비되고 상기 재배선과 전기적으로 연결되는 적어도 하나의 비아 패턴을 포함한다. 상기 비아 패턴은 상기 패드 패턴의 중심선으로부터 기 설정된 거리만큼 편심되도록 위치한다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 패키지는, 제1 면 및 상기 제1 면에 반대하는 제2 면을 가지며 적어도 2층으로 적층된 재배선들 및 상기 제2 면에 노출되도록 구비되며 상기 재배선들과 각각 전기적으로 연결되는 한 쌍의 커패시터 패드들을 포함하는 재배선층, 상기 재배선층의 상기 제1 면 상에 배치되며 상기 재배선들과 전기적으로 연결되는 칩 패드들을 갖는 적어도 하나의 반도체 칩, 상기 재배선층 상에 상기 반도체 칩을 둘러싸는 몰드 기판, 상기 커패시터 패드들 상에 각각 배치되는 도전성 페이스트들, 및 상기 도전성 페이스트들을 매개로 실장되며 상기 커패시터 패드들 상에 각각 배치되는 제1 및 제2 외부 전극들을 갖는 커패시터를 포함한다. 상기 커패시터 패드들 각각은, 상기 재배선층의 상기 외측면을 통해 노출되는 패드 패턴 및 상기 패드 패턴 하부에 구비되며 상기 재배선과 전기적으로 연결되는 적어도 하나의 비아 패턴을 포함한다. 상기 비아 패턴은 상기 패드 패턴의 중심선으로부터 기 설정된 거리만큼 편심되도록 위치한다. 상기 비아 패턴의 직경은 상기 패드 패턴의 폭의 40% 이하이다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 패키지는 코어 기판, 상기 코어 기판 내에 배치되며 칩 패드들을 갖는 적어도 하나의 반도체 칩, 상기 코어 기판의 하부면을 커버하며 상기 칩 패드들과 전기적으로 연결되는 재배선들, 외측면에 노출되도록 구비되는 솔더 볼 패드들 및 상기 외측면에 노출되도록 구비되며 상기 재배선들과 각각 전기적으로 연결되는 한 쌍의 커패시터 패드들을 포함하는 재배선층, 및 도전성 페이스트들을 매개로 상기 재배선층의 상기 커패시터 패드들 상에 실장되고 상기 커패시터 패드들 상에 각각 배치된 제1 및 제2 외부 전극들을 갖는 커패시터를 포함한다. 상기 커패시터 패드들 각각은, 상기 재배선층의 상기 외측면을 통해 노출되는 패드 패턴 및 상기 패드 패턴으로부터 하부로 연장하고 상기 재배선과 전기적으로 연결되는 적어도 하나의 비아 패턴을 포함한다. 상기 패드 패턴은 장변과 단변을 갖는 직사각형 패드이고, 상기 비아 패턴은 상기 패드 패턴의 상기 단변의 중점을 지나는 중심선으로부터 기 설정된 거리만큼 편심되도록 위치한다. 상기 솔더 볼 패드의 직경은 상기 커패시터 패드의 폭보다 크다.
예시적인 실시예들에 따르면, 팬 아웃(Fan-Out) 패키지로서의 반도체 패키지는 반도체 칩의 외측 영역에 구비된 프레임으로서의 코어 기판, 상기 코어 기판의 하부면을 커버하는 재배선층 및 상기 재배선층의 외측면 상에 실장되는 적어도 하나의 커패시터를 포함할 수 있다. 상기 재배선층은 외측면에 노출되도록 구비되는 한 쌍의 커패시터 패드들을 포함하고, 상기 커패시터의 제1 및 제2 외측 전극들은 도전성 페이스트들을 매개로 하여 한 쌍의 커패시터 패드들 상에 실장될 수 있다.
상기 커패시터 패드들 각각은 패드 패턴 및 적어도 하나의 비아 패턴을 포함할 수 있다. 상기 비아 패턴은 상기 패드 패턴의 중심선으로부터 기 설정된 거리만큼 편심되도록 위치할 수 있다. 상기 비아 패턴의 직경은 상기 패드 패턴의 폭의 40% 이하일 수 있다.
따라서, 상기 비아 패턴이 상기 패드 패턴의 중심에서 편심되어 위치하고 상기 비아 패턴이 상대적으로 작은 직경을 가지므로, 솔더 페이스트로부터 생성된 플럭스 가스가 상기 패드 패턴의 에지로 이동하여 쉽게 빠져나갈 수 있고 상기 비아 패턴 상부에 보이드가 크게 성장하는 것을 방지할 수 있다. 이에 따라, 상기 커패시터의 접합 신뢰성을 향상시킬 수 있다.
다만, 본 발명의 효과는 상기 언급한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 2는 도 1의 A 부분을 나타내는 확대 단면도이다.
도 3은 도 2의 제1 및 제2 커패시터 패드들을 나타내는 평면도이다.
도 4는 도 2의 제1 및 제2 커패시터 패드들 상에 실장된 커패시터를 나타내는 사시도이다.
도 5 내지 도 18은 예시적인 실시예들에 따른 반도체 패키지를 제조하는 방법을 나타내는 도면들이다.
도 19는 예시적인 실시예들에 따른 반도체 패키지의 일부를 나타내는 단면도이다.
도 20은 도 19의 제1 및 제2 커패시터 패드들을 나타내는 평면도이다.
도 21은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 22는 도 21의 C 부분을 나타내는 확대 단면도이다.
도 23은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 24 내지 도 30은 예시적인 실시예들에 따른 반도체 패키지를 제조하는 방법을 나타내는 단면도들이다.
도 31은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 1은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다. 도 2는 도 1의 A 부분을 나타내는 확대 단면도이다. 도 3은 도 2의 제1 및 제2 커패시터 패드들을 나타내는 평면도이다. 도 4는 도 2의 제1 및 제2 커패시터 패드들 상에 실장된 커패시터를 나타내는 사시도이다.
도 1 내지 도 4를 참조하면, 반도체 패키지(10)는 코어 기판(100), 코어 기판(100) 내에 배치된 적어도 하나의 반도체 칩(200), 코어 기판(100)의 하부면(104) 상에 배치된 재배선층(300), 및 재배선층(300)의 외측면 상에 실장되는 적어도 하나의 커패시터(420)를 포함할 수 있다. 또한, 반도체 패키지(10)는 코어 기판(100)의 상부면(102) 상에 배치된 후면 재배선층(350) 및 재배선층(300)의 외측면 상에 배치되는 외부 접속 부재들(400)을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 반도체 패키지(10)는 반도체 칩(200)을 둘러싸는 베이스 기판으로서 제공되는 코어 기판(100)을 포함할 수 있다. 코어 기판(100)은 반도체 칩(200)이 배치된 영역을 벗어나는 팬 아웃 영역에 반도체 칩(200)과의 전기적 연결 통로의 역할을 수행하는 코어 연결 배선들(120)을 포함할 수 있다. 따라서, 반도체 패키지(10)는 팬 아웃 패키지로서 제공될 수 있다. 또한, 반도체 패키지(10)는 상부에 제2 패키지가 적층되는 단위 패키지(unit package)로서 제공될 수 있다.
또한, 반도체 패키지(10)는 시스템 인 패키지(System In Package, SIP)로서 제공될 수 있다. 예를 들면, 코어 기판(100) 내에 하나 또는 그 이상의 반도체 칩들이 배치될 수 있다. 상기 반도체 칩들은 로직 회로를 포함하는 로직 칩 및/또는 메모리 칩을 포함할 수 있다. 상기 로직 칩은 메모리 칩들을 제어하는 컨트롤러일 수 있다. 상기 메모리 칩은 다양한 형태의 메모리 회로, 예컨대 디램(DRAM), 에스램(SRAM), 플래시(flash), 피램(PRAM), 알이램(ReRAM), 에프이램(FeRAM) 또는 엠램(MRAM)을 포함할 수 있다.
예시적인 실시예들에 있어서, 코어 기판(100)은 서로 마주하는 제1 면(상부면)(102) 및 제2 면(하부면)(104)을 가질 수 있다. 코어 기판(100)은 중앙부에 캐비티(106)을 가질 수 있다. 캐비티(106)은 코어 기판(100)의 제1 면(102)으로부터 제2 면(104)까지 연장할 수 있다.
코어 기판(100)은 복수 개의 적층된 절연층들(110, 120) 및 상기 절연층들 내에 도전성 접속체로서의 코어 연결 배선들(120)을 포함할 수 있다. 복수 개의 코어 연결 배선들(120)은 반도체 칩(다이)이 배치된 영역을 벗어나는 팬 아웃 영역에 구비되어 실장되는 상기 반도체 칩과의 전기적 연결을 위해 사용될 수 있다.
예를 들면, 코어 기판(100)은 제1 절연층(110) 및 제1 절연층(110) 상에 적층된 제2 절연층(112)을 포함할 수 있다. 코어 연결 배선(120)은 제1 배선(122), 제1 콘택(123), 제2 배선(124), 제2 콘택(125) 및 제3 배선(126)을 포함할 수 있다. 제1 배선(122)은 코어 기판(100)의 제2 면(104), 즉, 제1 절연층(110)의 하부면에 구비되고, 제1 배선(122)의 적어도 일부분은 제2 면(104)으로부터 노출될 수 있다. 제3 배선(126)은 코어 기판(100)의 제1 면(102), 즉, 제2 절연층(112)의 상부면에 구비되고, 제3 배선(126)의 적어도 일부분은 제1 면(102)으로부터 노출될 수 있다. 코어 기판(100)의 상기 절연층들 및 상기 코어 연결 배선들의 개수, 배치 등은 예시적으로 제공된 것이며, 본 발명이 이에 제한되지 않음을 이해할 수 있을 것이다.
예시적인 실시예들에 있어서, 반도체 칩(200)은 코어 기판(110)의 캐비티(106) 내에 배치될 수 있다. 반도체 칩(200)의 측벽은 캐비티(106)의 내측벽으로부터 이격될 수 있다. 따라서, 반도체 칩(200)의 측벽과 캐비티(106)의 내측벽 사이에는 갭이 형성될 수 있다.
반도체 칩(200)은 기판 및 상기 기판의 전면(202), 즉, 활성면 상에 칩 패드들(210)을 포함할 수 있다. 반도체 칩(200)의 칩 패드들(210)이 형성된 전면(202)이 아래를 향하도록 배치될 수 있다. 따라서, 칩 패드들(210)은 코어 기판(100)의 제2 면(104)을 통해 노출될 수 있다. 반도체 칩(200)의 전면(202)은 코어 기판(100)의 제2 면(104)과 동일 평면 상에 위치할 수 있다. 반도체 칩(200)의 후면(204)은 코어 기판(100)의 제1 면(102)보다 높게 위치할 수 있다.
예시적인 실시예들에 있어서, 밀봉층(130)은 코어 기판(100)의 제1 면(102) 상에 반도체 칩(200)을 커버하도록 구비될 수 있다. 밀봉층(130)은 반도체 칩(200)의 측벽과 캐비티(106)의 내측벽 사이의 갭을 채우도록 형성될 수 있다. 따라서, 반도체 칩(200)의 후면(204), 코어 기판(100)의 제1 면(102) 및 캐비티(106)의 내측벽은 밀봉층(130)에 의해 커버될 수 있다.
예를 들면, 밀봉층(130)은 에폭시 수지와 같은 절연 물질(열경화성 유전 물질), 감광성 절연 물질(Photo Imageable Dielectrics, PID), ABF(Ajinomoto Build-up Film)과 같은 절연 필름 등을 포함할 수 있다.
예시적인 실시예들에 있어서, 재배선층(300)은 코어 기판(100)의 제2 면(104) 상에 배치되고, 반도체 칩(200)의 칩 패드들(210)과 코어 연결 배선들(120)에 각각 연결되는 재배선들(302)을 가질 수 있다. 재배선들(302)은 코어 기판(100)의 제2 면(104) 상에 구비되어 전면 재배선의 역할을 수행할 수 있다. 따라서, 재배선층(300)은 팬 아웃 패키지의 전면 재배선층(front redistribution wiring layer)일 수 있다.
구체적으로, 재배선층(300)은 제1 하부 절연막(310) 상에 배치된 제1 하부 재배선들(312)을 구비하는 제1 재배선층을 포함할 수 있다.
제1 하부 절연막(310)은 코어 기판(100)의 제2 면(104) 상에 구비되며 반도체 칩(200)의 칩 패드들(210) 및 코어 연결 배선(120)의 제1 배선들(122)을 노출시키는 제1 개구들을 가질 수 있다. 제1 하부 재배선들(312)은 제1 하부 절연막(310) 상에 형성되며 적어도 일부가 상기 제1 개구들을 통해 칩 패드들(210) 및 제1 배선들(122)과 직접 접촉할 수 있다.
재배선층(300)은 제2 하부 절연막(320) 상에 배치된 제2 하부 재배선들(322)을 구비하는 제2 하부 재배선층을 포함할 수 있다.
제2 하부 절연막(320)은 제1 하부 절연막(310) 상에 구비되며 제1 하부 재배선들(312)을 노출시키는 제2 개구들을 가질 수 있다. 제2 하부 재배선들(322)은 제2 하부 절연막(320) 상에 형성되며 적어도 일부가 상기 제2 개구들을 통해 제1 하부 재배선들(312)과 직접 접촉할 수 있다.
하부 재배선층(300)은 제3 하부 절연막(330) 상에 배치된 제3 하부 재배선들(322)을 구비하는 제3 하부 재배선층을 포함할 수 있다.
제3 하부 절연막(330)은 제2 하부 절연막(320) 상에 구비되며 제2 하부 재배선들(322)을 노출시키는 제3 개구들을 가질 수 있다. 제3 하부 재배선들(332)은 제3 하부 절연막(330) 상에 형성되며 적어도 일부가 상기 제3 개구들을 통해 제2 하부 재배선들(322)과 직접 접촉할 수 있다.
하부 재배선층(300)은 제3 하부 절연막(330) 상에 구비되어 제3 하부 재배선들(332)의 일부들을 노출시키는 제4 개구들(341, 343)을 갖는 제4 하부 절연막(340)을 포함할 수 있다.
예를 들면, 상기 제1 내지 제4 하부 절연막들은 폴리머, 유전막 등을 포함할 수 있다. 상기 제1 내지 제4 하부 절연막들은 감광성 절연 물질(PID), ABF와 같은 절연 필름 등을 포함할 수 있다. 상기 제4 하부 절연막은 감광성 절연 물질(PID), ABF와 같은 절연 필름 등을 포함할 수 있다. 상기 제4 하부 절연막은 상기 제1 내지 제3 하부 절연막들과 동일하거나 다른 물질을 포함할 수 있다. 상기 제1 내지 제4 하부 재배선들은 구리(Cu), 알루미늄(Al), 주석(Sn), 니켈(Ni), 금(Au), 백금(Pt), 또는 이들의 합금을 포함할 수 있다.
예시적인 실시예들에 있어서, 하부 재배선층(300)은 외측면에 노출되도록 구비되는 솔더 볼 패드들(342) 및 한 쌍의 커패시터 패드들(344)을 포함할 수 있다. 외부 접속 부재들(400)은 솔더 볼 패드들(342) 상에 배치될 수 있다. 커패시터(420)는 한 쌍의 커패시터 패드들(344) 상에 실장될 수 있다.
도 2 내지 도 4에 도시된 바와 같이, 제4 하부 절연막(340)에는 솔더 볼 패드(342)와의 전기적 연결을 위한 제1 비아 홀들(341) 및 커패시터 패드들(344)과의 전기적 연결을 위한 제2 비아 홀들(343)이 구비될 수 있다. 제2 비아 홀들(343)은 한 쌍의 제2 비아 홀들(343a, 343b)을 포함할 수 있다.
제2 비아 홀들(343a, 343b)은 제1 방향(X 방향)으로 서로 이격 배치될 수 있다. 3개의 제2 비아 홀들(343a)이 제1 방향(X 방향)과 직교하는 제2 방향(Y 방향)으로 이격 배치될 수 있다. 3개의 제2 비아 홀들(343a)이 제2 방향(Y 방향)으로 이격 배치될 수 있다.
제2 비아 홀들(343a, 343b)의 직경들(D1)은 제1 개구(341)의 직경(D2)보다 작을 수 있다. 예를 들면, 제2 비아 홀들(343a, 343b)의 직경들(D1)은 50㎛ 내지 200㎛의 범위 이내에 있을 수 있다. 제1 비아 홀(341)의 직경(D2)은 150㎛ 내지 250㎛의 범위 이내에 있을 수 있다. 상기 제2 방향으로의 제2 비아 홀들(343a) 사이의 이격 거리 및 상기 제2 방향으로의 제2 비아 홀들(343b) 사이의 이격 거리는 250㎛ 내지 450㎛의 범위 이내에 있을 수 있다.
한 쌍의 커패시터 패드들(344)은 제1 커패시터 패드(344a) 및 제2 커패시터 패드(344b)를 포함할 수 있다. 제1 및 제2 커패시터 패드들(344a, 344b) 각각은 패드 패턴(346) 및 적어도 하나의 비아 패턴(348)을 포함할 수 있다.
패드 패턴(346)은 제4 하부 절연막(340)으로부터 노출되도록 형성될 수 있다. 비아 패턴(348)은 제2 비아 홀들(343a, 343b) 각각에 형성될 수 있다. 비아 패턴(346)은 패드 패턴(346)으로부터 하부로 연장하여 제3 하부 재배선(332)과 접촉할 수 있다. 패드 패턴(346)은 비아 패턴(346)에 의해 제3 하부 재배선(332)과 전기적으로 연결될 수 있다.
패드 패턴(346)은 비아 패턴(348) 상부에 딤플(347)을 가질 수 있다. 딤플(347)의 직경은 비아 패턴(348)의 직경(D1)과 실질적으로 동일하거나 작을 수 있다. 딤플(347)의 깊이는 비아 패턴(348)의 두께와 실질적으로 동일하거나 작을 수 있다. 패드 패턴(346)의 두께(T1)는 5㎛ 내지 25㎛의 두께를 가질 수 있다. 비아 패턴(348)의 두께는 패드 패턴(346)의 두께와 실질적으로 동일할 수 있다.
도 3에 도시된 바와 같이, 제1 커패시터 패드(344a)는 하나의 패드 패턴(346)에 연결된 3개의 비아 패턴들(348)을 포함할 수 있다. 제2 커패시터 패드(344b)는 하나의 패드 패턴(346)에 연결된 3개의 비아 패턴들(348)을 포함할 수 있다. 또한, 패드 패턴(346)은 실장되는 커패시터(420)의 제1 및 제2 외부 전극들(422a, 422b)의 형상에 대응하는 형상을 가질 수 있다. 예를 들면, 패드 패턴(346)은 제1 변(장변)과 제2 변(단변)을 갖는 사각형 패드 형상을 가질 수 있다.
3개의 비아 패턴들(348)은 패드 패턴(346)의 중심선(ML)으로부터 기 설정된 거리(P)만큼 편심되도록 위치할 수 있다. 중심선(ML)은 패드 패턴(346)의 상기 단변의 중점을 지날 수 있다.
예를 들면, 상기 단변의 연장 방향(X 방향)에서의 패드 패턴(346)의 길이, 즉, 패드 패턴(346)의 폭(W)은 150㎛ 내지 500㎛의 범위 이내일 수 있다. 상기 장변의 연장 방향(Y 방향)에서의 패드 패턴(346)의 길이, 즉, 패드 패턴(346)의 길이(L)는 600㎛ 내지 1200㎛의 범위 이내일 수 있다. 비아 패턴(348)의 직경은 패드 패턴(346)의 폭(W)의 40% 이하일 수 있다. 비아 패턴(348)의 직경은 50㎛ 내지 200㎛의 범위 이내에 있을 수 있다.
한 쌍의 커패시터 패드들(344)의 패드 패턴들(346)은 제1 방향(X 방향)으로 서로 이격 배치될 수 있다. 제1 방향(X 방향)에서의 패드 패턴들(346) 사이의 이격 거리(Q)는 130㎛ 내지 300㎛의 범위 이내에 있을 수 있다.
3개의 비아 패턴들(348)은 상기 장변의 연장 방향, 즉, 제2 방향(Y 방향)을 따라 이격 배치될 수 있다. 제2 방향(Y 방향)으로의 비아 패턴들(348) 사이의 이격 거리는 250㎛ 내지 350㎛의 범위 이내에 있을 수 있다.
예시적인 실시예들에 있어서, 제1 커패시터 패드(344a)의 패드 패턴(344) 및 제2 커패시터 패드(344b)의 패드 패턴(344)은 상대적으로 가깝게 위치하는 제2 장변(S2a) 및 제1 장변(S1b)를 가질 수 있다. 제1 커패시터 패드(344a)의 패드 패턴(344) 및 제2 커패시터 패드(344b)의 패드 패턴(344)은 상대적으로 멀리 위치하는 제1 장변(S2b) 및 제2 장변(S2b)를 가질 수 있다.
제1 커패시터 패드(344a)의 3개의 비아 패턴들(348)은 제2 커패시터 패드(344b)의 패드 패턴(344)과 상대적으로 가깝게 위치하는 패드 패턴(344)의 제2 장변(S2a)을 향하여 편심되도록 위치할 수 있다. 즉, 제1 커패시터 패드(344a)의 3개의 비아 패턴들(348)은 제2 장변(S2a)과 인접하게 배치될 수 있다.
제2 커패시터 패드(344b)의 3개의 비아 패턴들(348)은 제1 커패시터 패드(344a)의 패드 패턴(344)과 상대적으로 가깝게 위치하는 패드 패턴(344)의 제1 장변(S1b)을 향하여 편심되도록 위치할 수 있다. 즉, 제2 커패시터 패드(344b)의 3개의 비아 패턴들(348)은 제1 장변(S1b)과 인접하게 배치될 수 있다.
솔더 볼 패드(342)는 제1 비아 홀들(341) 각각에 형성될 수 있다. 솔더 볼 패드(342)의 직경은 패드 패턴(346)의 폭(W)보다 더 클 수 있다. 솔더 볼 패드(342)의 직경은 160㎛ 내지 260㎛의 범위 이내에 있을 수 있다.
예시적인 실시예들에 있어서, 솔더 볼들과 같은 외부 접속 부재들(400)은 솔더 볼 패드들(342) 상에 각각 배치되고, 커패시터(420)는 한 쌍의 커패시터 패드들(344) 상에 실장될 수 있다. 커패시터(420)의 제1 및 제2 외부 전극들(422a, 422b)은 도전성 페이스트들(410)을 매개로 하여 제1 및 제2 커패시터 패드들(344a, 344b) 상에 각각 부착될 수 있다.
커패시터(420)는 디커플링 커패시터로서의 박막 커패시터일 수 있다. 커패시터(420)는 반도체 칩(200)과 반대하는 재배선층(300)의 외측면 상에 배치되는 LSC(Land-Side Capacitor) 타입의 커패시터일 수 있다.
도전성 페이스트(410)는 솔더 페이스트를 포함할 수 있다. 도전성 페이스트(410)는 내부에 보이드(void)(412)를 가질 수 있다. 보이드(412)는 딤플(347) 상부에 위치할 수 있다. 도전성 페이스트(410)의 두께(T2)는 5㎛ 내지 15㎛의 범위 이내에 있을 수 있다. 커패시터(420)의 두께(T3)는 50㎛ 내지 120㎛의 범위 이내에 있을 수 있다.
예시적인 실시예들에 있어서, 상부 재배선층(350)은 반도체 칩(200)의 후면(204) 및 코어 기판(100)의 제1 면(102) 상의 밀봉층(130) 상에 배치되고, 코어 연결 배선들(120)에 각각 전기적으로 연결되는 제2 재배선들(352)을 가질 수 있다. 제2 재배선들(352)은 반도체 칩(200)의 후면(204) 및 코어 기판(100)의 제1 면(102) 상에 구비되어 후면 재배선의 역할을 수행할 수 있다. 따라서, 상부 재배선층(350)은 팬 아웃 패키지의 후면 재배선층(backside redistribution wiring layer)일 수 있다.
구체적으로, 상부 재배선층(350)은 코어 연결 배선(120)과 전기적으로 연결되는 제1 상부 재배선들(362)을 커버하는 제1 상부 절연막(360)을 포함할 수 있다. 제1 상부 재배선들(362)은 밀봉층(130) 상에 형성되며 코어 연결 배선들(120)과 전기적으로 연결될 수 있다.
상부 재배선층(350)은 제2 상부 재배선들(372)을 커버하는 제2 상부 절연막(370)을 포함할 수 있다. 제2 상부 재배선들(372)은 제1 상부 절연막(3700) 상에 형성되며 제1 상부 재배선들(362)과 전기적으로 연결될 수 있다. 제2 상부 절연막(370)은 제2 상부 재배선들(372)을 노출시키는 개구들(371)을 가질 수 있다.
예를 들면, 상기 제1 및 제2 상부 절연막들은 에폭시 수지와 같은 절연 물질(열경화성 유전 물질), 감광성 절연 물질(Photo Imageable Dielectrics, PID), ABF(Ajinomoto Build-up Film)과 같은 절연 필름 등을 포함할 수 있다. 상기 제1 및 제2 상부 재배선들은 구리(Cu), 알루미늄(Al), 주석(Sn), 니켈(Ni), 금(Au), 백금(Pt), 또는 이들의 합금을 포함할 수 있다.
예시적인 실시예들에 있어서, 외부 접속 부재들(400)은 솔더 볼을 포함할 수 있다. 상기 솔더 볼은 180㎛ 내지 250㎛의 직경을 가질 수 있다. 반도체 패키지(10)는 상기 솔더 볼들을 매개로 하여 모듈 기판(도시되지 않음)에 실장되어 메모리 모듈을 구성할 수 있다.
상술한 바와 같이, 팬 아웃(Fan-Out) 패널 레벨 패키지로서의 반도체 패키지(10)는 코어 기판(100)의 제2 면(104)을 커버하는 재배선층(300) 및 재배선층(300)의 외측면 상에 실장되는 적어도 하나의 커패시터(420)를 포함할 수 있다. 하부 재배선층(300)은 외측면에 노출되도록 구비되는 한 쌍의 커패시터 패드들(344)을 포함하고, 커패시터(420)의 제1 및 제2 외측 전극들(422a, 422b)은 도전성 페이스트들(410)을 매개로 하여 한 쌍의 커패시터 패드들(344) 상에 실장될 수 있다. 커패시터 패드들(344) 각각은 패드 패턴(346) 및 적어도 하나의 비아 패턴(348)을 포함할 수 있다. 비아 패턴(348)은 패드 패턴(346)의 중심선(ML)으로부터 기 설정된 거리(P)만큼 편심되도록 위치할 수 있다. 비아 패턴(348)의 직경(D1)은 패드 패턴(346)의 폭(W)의 40% 이하일 수 있다.
비아 패턴(348)이 패드 패턴(346)의 중심에서 편심되어 위치하고 비아 패턴(348)이 상대적으로 작은 직경을 가지므로, 솔더 페이스트로부터 생성된 플럭스 가스가 패드 패턴(346)의 에지로 이동하여 쉽게 빠져나갈 수 있고 비아 패턴(348) 상부에 보이드가 크게 성장하는 것을 방지할 수 있다. 이에 따라, 커패시터(420)의 접합 신뢰성을 향상시킬 수 있다.
이하에서는, 도 1의 반도체 패키지를 제조하는 방법에 대하여 설명하기로 한다.
도 5 내지 도 18은 예시적인 실시예들에 따른 반도체 패키지를 제조하는 방법을 나타내는 도면들이다. 도 5는 복수 개의 코어 기판들이 형성된 패널을 나타내는 평면도이다. 도 6 내지 도 10 및 도 17은 도 5의 I-I' 라인을 따라 절단한 단면도들이다. 도 11 및 도 13 내지 도 15은 도 10의 B 부분을 나타내는 확대 단면도들이고, 도 18은 도 17의 B 부분을 나타내는 확대 단면도이다. 도 12는 도 11의 평면도이고, 도 16은 도 15의 평면도이다.
도 5 내지 도 7을 참조하면, 먼저, 복수 개의 코어 기판들(100)이 형성된 패널(P)을 마련하고, 코어 기판(100)의 캐비티(106) 내에 반도체 칩(200)을 배치시킨 후, 반도체 칩(200)을 커버하도록 밀봉층(130)을 형성할 수 있다.
예시적인 실시예들에 있어서, 코어 기판(100)은 팬 아웃 패널 레벨 패키지 구조의 반도체 패키지를 형성하기 위한 전기적 연결용 지지 프레임으로 사용될 수 있다.
도 5에 도시된 바와 같이, 패널(P)은 코어 기판(100)을 위한 프레임 영역(FR) 및 프레임 영역(FR)을 둘러싸는 스크라이브 레인 영역, 즉, 절단 영역(CA)을 포함할 수 있다. 후술하는 바와 같이, 패널(P)은 프레임 영역(FR)을 구분하는 절단 영역(CA)을 따라 절단되어 코어 기판(100)으로 개별화될 수 있다.
코어 기판(100)은 서로 마주하는 제1 면(102) 및 제2 면(104)을 가질 수 있다. 코어 기판(100)은 중앙부에 캐비티(106)를 가질 수 있다. 후술하는 바와 같이, 캐비티(106)는 적어도 하나의 반도체 칩을 수용하기 위한 평면적을 가질 수 있다.
코어 기판(100)은 복수 개의 적층된 절연층들(110, 112) 및 상기 절연층들에 구비된 도전성 접속체로서의 코어 연결 배선들(120)을 포함할 수 있다. 복수 개의 코어 연결 배선들(120)은 코어 기판(100)의 제1 면(102)으로부터 제2 면(104)까지 코어 기판(100)을 관통하도록 구비되어 전기적 연결 통로의 역할을 각각 수행할 수 있다. 즉, 코어 연결 배선들(120)은 반도체 칩(다이)이 배치되는 영역을 벗어나는 팬 아웃 영역에 구비되어 전기적 연결을 위해 사용될 수 있다. 예를 들면, 코어 연결 배선(120)은 제1 배선(122), 제1 콘택(123), 제2 배선(124), 제2 콘택(125) 및 제3 배선(126)을 포함할 수 있다.
도 6에 도시된 바와 같이, 패널(P)을 배리어 테이프(20) 상에 배치시킨 후, 적어도 하나의 반도체 칩(200)을 캐비티(106) 내에 배치시킬 수 있다.
코어 기판(100)의 제2 면(104)이 배리어 테이프(20) 상에 부착될 수 있다. 예를 들면, 패널(P)의 캐비티들(106) 내에 수 백 내지 수 천개의 다이들(칩들)을 각각 배치시킬 수 있다. 후술하는 바와 같이, 싱귤레이션(singulation) 공정을 수행하여 패널(P)을 절단 영역(CA)을 따라 절단하여 개별적인 팬 아웃 패널 레벨 패키지를 완성할 수 있다. 이와 다르게, 하나의 캐비티(106) 내에 복수 개의 반도체 칩들(200)을 배치시킬 수 있다.
반도체 칩(200)은 기판 및 상기 기판의 전면(202), 즉, 활성면 상에 구비된 칩 패드들(210)을 포함할 수 있다. 반도체 칩(200)의 칩 패드들(210)이 형성된 상기 전면이 배리어 테이프(20)를 향하도록 배치될 수 있다. 반도체 칩(200)의 전면(202)은 코어 기판(100)의 제2 면(104)과 동일한 평면에 위치할 수 있다.
반도체 칩(200)은 코어 기판(100)의 캐비티(106) 내에 배치될 수 있다. 반도체 칩(200)은 측벽은 캐비티(106)의 내측벽으로부터 이격될 수 있다. 따라서, 반도체 칩(200)의 측벽과 캐비티(106)의 내측벽 사이에는 갭이 형성될 수 있다.
반도체 칩(200)의 두께는 코어 기판(100)의 두께보다 더 클 수 있다. 따라서, 반도체 칩(200)의 후면(204)은 코어 기판(100)의 제1 면(102) 보다 높게 위치할 수 있다. 이와 다르게, 반도체 칩(200)의 두께는 코어 기판(100)의 두께와 같거나 작을 수 있다. 이 경우에 있어서, 반도체 칩(200)의 후면(204)은 코어 기판(100)의 제1 면(102)과 동일 평면에 위치하거나 더 낮게 위치할 수 있다.
도 7에 도시된 바와 같이, 밀봉층(130)은 코어 기판(100)의 제1 면(102) 상에 반도체 칩(200)을 커버하도록 형성될 수 있다. 밀봉층(130)은 반도체 칩(200)의 측벽과 캐비티(106)의 내측벽 사이의 갭을 채우도록 형성될 수 있다. 따라서, 반도체 칩(200)의 후면(204), 코어 기판(100)의 제1 면(102) 및 캐비티(106)의 내측벽은 밀봉층(130)에 의해 커버될 수 있다.
예를 들면, 밀봉층(130)은 에폭시 수지와 같은 절연 물질(열경화성 유전 물질), 감광성 절연 물질(PID), ABF와 같은 절연 필름 등을 포함할 수 있다. 밀봉층(130)이 ABF와 같은 절연 필름을 포함할 경우, 밀봉층(130)은 라미네이션(lamination) 공정에 의해 형성될 수 있다.
도 8을 참조하면, 코어 기판(100)의 제2 면(104) 및 반도체 칩(200)의 전면(202) 상에 재배선층(300)을 형성할 수 있다. 코어 기판(100)의 제2 면(104) 및 반도체 칩(200)의 전면(202) 상에 반도체 칩(200)의 칩 패드들(210)과 코어 연결 배선들(122)에 각각 연결되는 제1 재배선들(302)을 갖는 재배선층(300)을 형성할 수 있다. 재배선층(300)은 팬 아웃 패키지의 전면 재배선층(front redistribution wiring layer)일 수 있다.
구체적으로, 배리어 테이프(20)를 제거한 후, 도 7의 구조물을 뒤집고, 제1 캐리어 기판(도시되지 않음) 상에 밀봉층(130)을 부착시킬 수 있다. 이어서, 코어 기판(100)의 제2 면(104) 및 반도체 칩(200)의 전면(202)을 커버하는 제1 하부 절연막(310)을 형성한 후, 제1 하부 절연막(310)을 패터닝하여 반도체 칩(200)의 칩 패드들(210) 및 코어 연결 배선(120)의 제1 배선들(122)을 각각 노출시키는 개구들을 형성할 수 있다.
예를 들면, 제1 하부 절연막(310)은 폴리머, 유전막 등을 포함할 수 있다. 제1 하부 절연막(310)은 감광성 절연 물질(PID), ABF와 같은 절연 필름 등을 포함할 수 있다. 상기 제1 하부 절연막은 스핀 코팅 공정, 기상 증착 공정 등에 의해 형성될 수 있다.
이어서, 제1 하부 절연막(310) 상에 제1 하부 재배선들(312)을 형성할 수 있다. 제1 하부 재배선들(312)은 상기 개구들을 통해 칩 패드들(210)과 제1 배선들(122)과 각각 직접 접촉할 수 있다.
상기 제1 하부 재배선은 제1 하부 절연막(310)의 일부 및 상기 개구 내에 시드막을 형성한 후, 상기 시드막을 패터닝하고 전해 도금 공정을 수행함으로써 형성될 수 있다. 따라서, 제1 하부 재배선들(312)의 적어도 일부들은 상기 개구들을 통해 칩 패드(210)와 제1 배선(122)과 직접 접촉할 수 있다.
예를 들면, 상기 제1 하부 재배선은 구리(Cu), 알루미늄(Al), 주석(Sn), 니켈(Ni), 금(Au), 백금(Pt), 또는 이들의 합금을 포함할 수 있다.
유사하게, 제1 하부 절연막(310) 상에 제2 하부 절연막(320)을 형성한 후, 제2 하부 절연막(320)을 패터닝하여 제1 하부 재배선들(312)을 각각 노출시키는 개구들(321)을 형성할 수 있다. 이어서, 제2 하부 절연막(320) 상에 상기 개구들을 통해 제1 하부 재배선들(312)과 각각 직접 접촉하는 제2 하부 재배선들(322)을 형성할 수 있다.
이후, 제2 하부 절연막(320) 상에 제3 하부 절연막(330)을 형성한 후, 제3 하부 절연막(330)을 패터닝하여 제2 하부 재배선들(322)을 각각 노출시키는 개구들을 형성할 수 있다. 이어서, 제3 하부 절연막(330) 상에 상기 개구들을 통해 제2 하부 재배선들(322)과 각각 직접 접촉하는 제3 하부 재배선들(332)을 형성할 수 있다. 이어서, 제3 하부 절연막(330) 상에 제3 하부 재배선들(332)을 커버하는 제4 하부 절연막(340)을 포함할 수 있다.
제4 하부 절연막(340)은 패시베이션 막의 역할을 수행할 수 있다. 후술하는 바와 같이, 제4 하부 절연막(340)은 이후의 비아 형성 공정에 의해 일부 제거되어 제3 하부 재배선들(332)의 일부들을 노출시킬 수 있다. 또한, 이후의 도금 공정에 의해 제4 하부 절연막(340)에 의해 노출된 제3 하부 재배선(332) 상에 UBM과 같은 범프 패드를 형성할 수 있다.
상기 제4 하부 절연막은 감광성 절연 물질(PID), ABF와 같은 절연 필름 등을 포함할 수 있다. 상기 제4 하부 절연막은 상기 제1 내지 제3 하부 절연막들과 동일하거나 다른 물질을 포함할 수 있다.
도 9를 참조하면, 코어 기판(100)의 제1 면(102) 및 반도체 칩(200)의 후면(204) 상의 밀봉층(130) 상에 상부 재배선층(350)을 형성할 수 있다. 코어 기판(100)의 제1 면(102) 및 반도체 칩(200)의 후면(204) 상의 밀봉층(130) 상에 코어 연결 배선들(120)에 연결되는 제2 재배선들(352)을 갖는 상부 재배선층(350)을 형성할 수 있다. 상부 재배선층(350)은 팬 아웃 패키지의 후면 재배선층(backside redistribution wiring layer)일 수 있다.
구체적으로, 상기 제1 캐리어 기판을 제거한 후, 제2 캐리어 기판(도시되지 않음) 상에 재배선층(300)을 부착시킬 수 있다. 이어서, 코어 기판(100)의 제1 면(102) 상의 밀봉층(130)을 부분적으로 제거하여 코어 연결 배선(120)의 제3 배선들(126)을 노출시키는 개구들을 형성한 후, 밀봉층(130) 상에 제1 상부 재배선들(362)을 형성할 수 있다. 제1 상부 재배선들(362)은 상기 개구들을 통해 코어 연결 배선들(120)과 전기적으로 연결될 수 있다.
이어서, 밀봉층(130) 상에 제1 상부 재배선들(362)을 커버하는 제1 상부 절연막(360)을 형성한 후, 제1 상부 절연막(360)을 패터닝하여 제1 상부 재배선들(362)을 각각 노출시키는 개구들을 형성할 수 있다. 이어서, 제1 상부 절연막(360) 상에 상기 개구들을 통해 제1 상부 재배선들(362)과 각각 직접 접촉하는 제2 상부 재배선들(372)을 형성할 수 있다.
이후, 제1 상부 절연막(360) 상에 제2 상부 재배선들(372)을 커버하는 제2 상부 절연막(370)을 형성한 후, 제2 상부 절연막(370)을 패터닝하여 제2 상부 재배선들(372)을 각각 노출시키는 개구들(371)을 형성할 수 있다.
제2 상부 절연막(370)은 패시베이션 막의 역할을 수행할 수 있다. 이후의 패드 형성 공정에 의해 제2 상부 절연막(370)에 의해 노출된 제2 상부 재배선 상에 UBM과 같은 범프 패드를 형성할 수 있다.
예를 들면, 상기 제1 및 제2 상부 절연막들은 에폭시 수지와 같은 절연 물질(열경화성 유전 물질), 감광성 절연 물질(PID), ABF와 같은 절연 필름 등을 포함할 수 있다.
도 10 내지 도 18을 참조하면, 재배선층(300)의 외측면 상에 외부 접속 부재들(400) 및 커패시터(420)를 실장시킬 수 있다.
도 10 및 도 11에 도시된 바와 같이, 제4 하부 절연막(340)을 패터닝하여 제3 재배선들(332)의 일부들을 노출시키는 개구들(341, 343)을 형성할 수 있다.
상기 개구들은 솔더 볼 패드와의 전기적 연결을 위한 제1 비아 홀들(341) 및 커패시터 패드들과의 전기적 연결을 위한 제2 비아 홀들(343)을 포함할 수 있다. 제2 비아 홀들(343)은 한 쌍의 제2 비아 홀들(343a, 343b)을 포함할 수 있다.
도 12에 도시된 바와 같이, 제2 비아 홀들(343a, 343b)은 제1 방향으로 서로 이격 배치될 수 있다. 3개의 제2 비아 홀들(343a)이 상기 제1 방향과 직교하는 제2 방향으로 이격 배치될 수 있다. 3개의 제2 비아 홀들(343a)이 상기 제2 방향으로 이격 배치될 수 있다.
제2 비아 홀들(343a, 343b)의 직경들은 제1 개구(341)의 직경보다 작을 수 있다. 예를 들면, 제2 비아 홀들(343a, 343b)의 직경들은 50㎛ 내지 200㎛의 범위 이내에 있을 수 있다. 제1 비아 홀(341)의 직경은 150㎛ 내지 250㎛의 범위 이내에 있을 수 있다. 상기 제2 방향으로의 제2 비아 홀들(343a) 사이의 이격 거리 및 상기 제2 방향으로의 제2 비아 홀들(343b) 사이의 이격 거리는 250㎛ 내지 450㎛의 범위 이내에 있을 수 있다.
제2 비아 홀들(343a, 343b)은 제4 하부 절연막(340)에 형성될 수 있다. 이와 다르게, 제2 비아 홀들(343a, 343b)은 제4 및 제3 하부 절연막들(340, 330)에 형성되어 제2 재배선(322)의 일부를 노출시킬 수 있다. 유사하게, 제2 비아 홀들(343a, 343b)은 제4 내지 제2 하부 절연막들(340, 330, 320)에 형성되어 제1 재배선(312)의 일부를 노출시킬 수 있다.
도 13에 도시된 바와 같이, 제4 하부 절연막(340) 상에 시드층(20)을 형성하고, 시드층(20) 상에 제3 재배선들(332) 상의 시드층(20) 영역을 노출시키는 개구(31)를 갖는 포토레지스트 패턴(30)을 형성할 수 있다.
예를 들면, 시드층(20)은 티타늄/구리(Ti/Cu), 티타늄/팔라듐(Ti/Pd), 티타늄/니켈(Ti/Ni), 크롬/구리(Cr/Cu) 또는 이들의 조합으로 이루어진 합금층을 포함할 수 있다. 시드층(20)은 스퍼터링 공정에 의해 형성될 수 있다.
제4 하부 절연막(340) 상에 시드층(22)을 커버하는 포토레지스트 막을 형성할 수 있다. 예를 들면, 상기 포토레지스트 막의 두께는 5㎛ 내지 25㎛의 범위 이내에 있을 수 있다. 상기 포토레지스트 막의 두께는 상기 UBM 패드의 두께 등을 고려하여 선택될 수 있다.
이어서, 상기 포토레지스트 막 상에 노광 공정을 수행하여 솔더 볼 패드 영역 및 커패시터 패드 영역을 노출시키는 개구(31)를 갖는 포토레지스트 패턴(30)을 형성할 수 있다.
도 14 내지 도 16에 도시된 바와 같이, 시드층(20) 상에 도금 공정을 수행하여 솔더 볼 패드(342) 및 한 쌍의 커패시터 패드들(344)을 형성할 수 있다. 이어서, 포토레지스트 패턴(30)을 제거하고 포토레지스트 패턴(30) 하부의 시드막(20)을 부분적으로 시드막 패턴(22)을 형성할 수 있다.
한 쌍의 커패시터 패드들(344)은 제1 커패시터 패드(344a) 및 제2 커패시터 패드(344b)를 포함할 수 있다. 제1 및 제2 커패시터 패드들(344a, 344b) 각각은 패드 패턴(346) 및 적어도 하나의 비아 패턴(348)을 포함할 수 있다.
패드 패턴(346)은 제4 하부 절연막(340)으로부터 노출되도록 형성될 수 있다. 비아 패턴(348)은 제2 비아 홀들(343a, 343b) 각각에 형성될 수 있다. 비아 패턴(346)은 패드 패턴(346)으로부터 하부로 연장하여 제3 하부 재배선(332)과 접촉할 수 있다. 패드 패턴(346)은 비아 패턴(346)에 의해 제3 하부 재배선(332)과 전기적으로 연결될 수 있다.
시드층(20)은 제4 하부 절연막(340)의 일부 및 노출된 제3 재배선(332)의 일부 상에 컨포멀하게 형성되므로, 패드 패턴(346)은 비아 패턴(348) 상부에 딤플(347)을 가질 수 있다. 딤플(347)의 직경은 비아 패턴(348)의 직경과 실질적으로 동일하거나 작을 수 있다. 딤플(347)의 깊이는 비아 패턴(348)의 두께와 실질적으로 동일하거나 작을 수 있다.
도 16에 도시된 바와 같이, 제1 커패시터 패드(344a)는 하나의 패드 패턴(346)에 연결된 3개의 비아 패턴들(348)을 포함할 수 있다. 제2 커패시터 패드(344b)는 하나의 패드 패턴(346)에 연결된 3개의 비아 패턴들(348)을 포함할 수 있다. 또한, 패드 패턴(346)은 실장되는 커패시터의 제1 및 제2 외부 전극들의 형상에 대응하는 형상을 가질 수 있다. 예를 들면, 패드 패턴(346)은 제1 변(장변)과 제2 변(단변)을 갖는 직사각형 패드 형상을 가질 수 있다.
3개의 비아 패턴들(348)은 패드 패턴(346)의 중심선(ML)으로부터 기 설정된 거리(P)만큼 편심되도록 위치할 수 있다. 중심선(ML)은 패드 패턴(346)의 상기 단변의 중점을 지날 수 있다.
예를 들면, 상기 단변의 연장 방향에서의 패드 패턴(346)의 길이, 즉, 패드 패턴(346)의 폭(W)은 150㎛ 내지 500㎛의 범위 이내일 수 있다. 상기 장변의 연장 방향에서의 패드 패턴(346)의 길이, 즉, 패드 패턴(346)의 길이(L)는 600㎛ 내지 1200㎛의 범위 이내일 수 있다. 비아 패턴(348)의 직경은 패드 패턴(346)의 폭(W)의 40% 이하일 수 있다. 비아 패턴(348)의 직경은 50㎛ 내지 200㎛의 범위 이내에 있을 수 있다.
한 쌍의 커패시터 패드들(344)의 패드 패턴들(346)은 상기 제1 방향으로 서로 이격 배치될 수 있다. 상기 제1 방향에서의 패드 패턴들(346) 사이의 이격 거리(Q)는 130㎛ 내지 300㎛의 범위 이내에 있을 수 있다.
3개의 비아 패턴들(348)은 상기 장변의 연장 방향, 즉, 제2 방향을 따라 이격 배치될 수 있다. 상기 제2 방향으로의 비아 패턴들(348) 사이의 이격 거리는 250㎛ 내지 450㎛의 범위 이내에 있을 수 있다.
솔더 볼 패드(342)의 직경은 패드 패턴(346)의 폭(W)보다 더 클 수 있다. 솔더 볼 패드(342)의 직경은 160㎛ 내지 260㎛의 범위 이내에 있을 수 있다.
도 17 및 도 18에 도시된 바와 같이, 솔더 볼 패드(342) 상에 외부 접속 부재들(400)을 배치시키고 한 쌍의 커패시터 패드들(344) 상에 커패시터(420)을 실장시킬 수 있다.
구체적으로, 제1 및 제2 커패시터 패드들(344a, 344b) 상에 솔더 페이스트와 같은 도전성 페이스트들(410)을 도포하고, 솔더 볼 패드(342) 상에 플럭스를 도포한 후, 솔더 볼과 같은 외부 접속 부재들(400)을 배치시킬 수 있다. 이어서, 도전성 페이스트들(410)을 매개로 하여 커패시터(420)의 제1 및 제2 외부 전극들(422a, 422b)을 제1 및 제2 커패시터 패드들(344a, 344b) 상에 부착시킬 수 있다.
커패시터(420)의 제1 및 제2 외부 전극들(422a, 422b)을 제1 및 제2 커패시터 패드들(344a, 344b) 상에 부착시킨 후, 리플로우 공정을 수행하여 제1 및 제2 외부 전극들(422a, 422b)을 제1 및 제2 커패시터 패드들(344a, 344b) 상에 부착시킬 수 있다. 상기 리플로우 공정 중 솔더 페이스트로부터 플럭스 가스가 생성되고, 생성된 가스 일부가 딤플(347) 상부에서 보이드(412)를 형성할 수 있다.
비아 패턴(348)이 패드 패턴(346)의 중심에서 편심되어 위치하므로, 생성된 플럭스 가스가 패드 패턴(346)의 에지로 이동하여 쉽게 빠져나갈 수 있다. 또한, 비아 패턴(348)이 상대적으로 작은 직경을 가지므로, 비아 패턴(348) 상부에 상기 보이드가 크게 성장하는 것을 방해할 수 있다. 이에 따라, 상기 플럭스 가스가 보이드 패드 패턴(346)의 중심에서 포집되는 현상을 방지하고, 보이드(412)는 패드 패턴(346)의 중심부가 아닌 에지 부분에 작은 크기로 형성될 수 있다.
이 후, 소잉 공정을 통해 개별적인 코어 기판(100)으로 분리하여 코어 기판(100), 코어 기판(100)의 하부면 상에 형성된 재배선층(300) 및 재배선층(300)의 외측면에 실장된 커패시터(420)를 포함하는 팬 아웃 패널 레벨 패키지를 완성할 수 있다.
도 19는 예시적인 실시예들에 따른 반도체 패키지의 일부를 나타내는 단면도이다. 도 20은 도 19의 제1 및 제2 커패시터 패드들을 나타내는 평면도이다. 상기 반도체 패키지는 비아 패턴들의 배치를 제외하고는 도 1을 참조로 설명한 반도체 패키지와 실질적으로 동일하다. 이에 따라, 동일한 구성요소들에 대해서는 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 19 및 도 20을 참조하면, 제1 커패시터 패드(344a)의 패드 패턴(344) 및 제2 커패시터 패드(344b)의 패드 패턴(344)은 제1 방향(X 방향)으로 서로 이격 배치될 수 있다. 3개의 비아 패턴들(348)은 패드 패턴(346)의 중심선(ML)으로부터 기 설정된 거리(P)만큼 편심되도록 위치할 수 있다. 중심선(ML)은 패드 패턴(346)의 상기 단변의 중점을 지날 수 있다. 3개의 비아 패턴들(348)은 패드 패턴(344)의 장변의 연장 방향, 즉, 제2 방향(Y 방향)을 따라 이격 배치될 수 있다.
예시적인 실시예들에 있어서, 제1 커패시터 패드(344a)의 패드 패턴(344) 및 제2 커패시터 패드(344b)의 패드 패턴(344)은 상대적으로 가깝게 위치하는 제2 장변(S2a) 및 제1 장변(S1b)를 가질 수 있다. 제1 커패시터 패드(344a)의 패드 패턴(344) 및 제2 커패시터 패드(344b)의 패드 패턴(344)은 상대적으로 멀리 위치하는 제1 장변(S2b) 및 제2 장변(S2b)를 가질 수 있다.
제1 커패시터 패드(344a)의 3개의 비아 패턴들(348)은 제2 커패시터 패드(344b)의 패드 패턴(344)과 상대적으로 멀리 위치하는 패드 패턴(344)의 제1 장변(S1a)을 향하여 편심되도록 위치할 수 있다. 즉, 제1 커패시터 패드(344a)의 3개의 비아 패턴들(348)은 제1 장변(S1a)과 인접하게 배치될 수 있다.
제2 커패시터 패드(344b)의 3개의 비아 패턴들(348)은 제1 커패시터 패드(344a)의 패드 패턴(344)과 상대적으로 멀리 위치하는 패드 패턴(344)의 제2 장변(S2b)을 향하여 편심되도록 위치할 수 있다. 즉, 제2 커패시터 패드(344b)의 3개의 비아 패턴들(348)은 제2 장변(S2b)과 인접하게 배치될 수 있다.
도 21은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다. 도 22는 도 21의 C 부분을 나타내는 확대 단면도이다. 상기 반도체 패키지는 제2 패키지의 추가 구성을 제외하고는 도 1을 참조로 설명한 반도체 패키지와 실질적으로 동일하다. 이에 따라, 동일한 구성요소들에 대해서는 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 21을 참조하면, 반도체 패키지(11)는 제1 패키지 및 상기 제1 패키지 상에 적층된 제2 패키지(600)를 포함할 수 있다. 반도체 패키지(11)는 제2 패키지(600) 상에 적층된 히트 싱크(700)를 더 포함할 수 있다. 상기 제1 패키지는 코어 기판(100), 반도체 칩(200), 재배선층(300) 및 상부 재배선층(350)을 포함할 수 있다. 상기 제1 패키지는 도 1을 참조로 설명한 단위 패키지와 실질적으로 동일하거나 유사할 수 있다.
예시적인 실시예들에 있어서, 제2 패키지(600)는 상기 제1 패키지 상에 도전성 접속 부재들(650)을 매개로 하여 적층될 수 있다.
제2 패키지(600)는 제2 패키지 기판(610), 제2 패키지 기판(610) 상에 실장된 제2 및 제3 반도체 칩들(620, 630), 및 제2 패키지 기판(610) 상에 제2 및 제3 반도체 칩들(620, 630)을 커버하는 밀봉 부재(642)를 포함할 수 있다.
제2 패키지(600)는 도전성 접속 부재들(650)을 매개로 하여 상기 제1 패키지 상에 적층될 수 있다. 예를 들면, 도전성 접속 부재들(650)은 솔더 볼들, 도전성 범프 등을 포함할 수 있다. 도전성 접속 부재(650)는 상부 재배선층(350)의 제2 상부 재배선(386) 및 제2 패키지 기판(610)의 제2 접속 패드(614) 사이에 배치될 수 있다. 따라서, 상기 제1 패키지와 제2 패키지(600)는 도전성 접속 부재들(650)에 의해 서로 전기적으로 연결될 수 있다.
제2 및 제3 반도체 칩들(620, 630)은 접착 부재들에 의해 제2 패키지 기판(610) 상에 적층될 수 있다. 본딩 와이어들(640)은 제2 및 제3 반도체 칩들(620, 630)의 칩 패드들(622, 632)을 제2 패키지 기판(610)의 제1 접속 패드들(612)에 연결시킬 수 있다. 제2 및 제3 반도체 칩들(620, 630)은 본딩 와이어들(640)에 의해 제2 패키지 기판(610)과 전기적으로 연결될 수 있다.
제2 패키지(600)는 와이어 본딩 방식에 의해 실장된 2개의 반도체 칩들을 포함하고 있지만, 상기 제2 패키지의 상기 반도체 칩들의 개수, 실장 방법 등은 이에 제한되지 않음을 이해할 수 있을 것이다.
예시적인 실시예들에 있어서, 히트 싱크(700)는 제2 패키지(600) 상에 구비되어 상기 제1 및 제2 패키지들로부터의 열을 외부로 방출할 수 있다. 히트 싱크(700)는 열 계면 물질(Thermal Interface Material, TIM)(710)에 의해 제2 패키지(600) 상에 부착될 수 있다.
도 22를 참조하면, 상기 제1 패키지는 재배선층(300)의 외측면 상에 실장되는 적어도 하나의 커패시터(420)를 포함할 수 있다. 커패시터(420)는 한 쌍의 커패시터 패드들(344) 상에 실장될 수 있다. 커패시터(420)의 제1 및 제2 외부 전극들(422a, 422b)은 도전성 페이스트들(410)을 매개로 하여 제1 및 제2 커패시터 패드들(344a, 344b) 상에 각각 부착될 수 있다. 상기 한 쌍의 커패시터 패드들은 도 1 내지 도 4를 참조로 설명한 커패시터 패드들과 실질적으로 동일하거나 유사할 수 있다. 따라서, 상기 커패시터 패드들에 대한 설명은 생략하기로 한다.
도 23은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다. 상기 반도체 패키지는 코어 기판을 대신하여 제공된 몰드 기판을 제외하고는 도 1을 참조로 설명한 반도체 패키지와 실질적으로 동일하다. 이에 따라, 동일한 구성요소들에 대해서는 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 23을 참조하면, 반도체 패키지(12)는 재배선층(300), 재배선층(300) 상에 배치되는 적어도 하나의 반도체 칩(200), 재배선층(300)의 상부면 상에서 반도체 칩(200)의 적어도 일측면을 커버하는 몰드 기판(500), 및 재배선층(300)의 하부면 상에 실장되는 적어도 하나의 커패시터(420)를 포함할 수 있다. 또한, 반도체 패키지(12)는 몰드 기판(500)의 상부면(500) 상에 배치되는 후면 재배선층(350) 및 재배선층(300)의 하부면 상에 배치되는 외부 접속 부재들(400)을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 반도체 칩(200)은 제1 면, 즉, 활성면(active surface) 상에 복수 개의 칩 패드들(210)을 가질 수 있다. 칩 패드들(210)이 형성된 상기 제1 면이 재배선층(300)을 향하도록 반도체 칩(200)은 몰드 기판(500) 내에 수용될 수 있다.
도전성 접속체들로서의 도전성 접속 기둥들(550)은 반도체 칩(200)의 외측 영역에서 몰드 기판(500)의 적어도 일부를 관통하도록 구비될 수 있다. 도전성 접속 기둥(550)은 몰드 기판(500)의 상부면(502)으로부터 하부면(504)까지 연장하는 몰드 관통 비아(MTV, Mold Through Via)일 수 있다.
재배선층(300)은 몰드 기판(500)의 하부면(504) 상에 배치되고, 반도체 칩(200)의 칩 패드들(210)과 각각 전기적으로 연결되는 제1 재배선들(302)을 가질 수 있다. 상부 재배선층(350)은 몰드 기판(500)의 상부면(502) 상에 배치되고, 도전성 접속 기둥들(550)과 각각 전기적으로 연결되는 제2 재배선들(352)을 가질 수 있다.
커패시터(420)는 재배선층(300)의 외측면에 구비된 한 쌍의 커패시터 패드들 상에 실장될 수 있다. 상기 한 쌍의 커패시터 패드들은 도 1 내지 도 4를 참조로 설명한 커패시터 패드들과 실질적으로 동일하거나 유사할 수 있다. 따라서, 상기 커패시터 패드들에 대한 설명은 생략하기로 한다.
이하에서는, 도 23의 반도체 패키지를 제조하는 방법에 대하여 설명하기로 한다.
도 24 내지 도 30은 예시적인 실시예들에 따른 반도체 패키지를 제조하는 방법을 나타내는 단면도들이다.
도 24를 참조하면, 제1 캐리어 기판(C1) 상에 시드막(50) 및 도전성 접속체들을 형성하기 위한 개구들(41)을 갖는 포토레지스트 패턴(40)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 캐리어 기판(C1)은 웨이퍼 기판을 포함할 수 있다. 상기 웨이퍼 기판은 복수 개의 반도체 칩들을 배치시키고 이들을 커버하는 몰딩 부재를 형성하기 위한 베이스 기판으로 사용될 수 있다. 상기 웨이퍼 기판은 반도체 공정이 수행되는 웨이퍼와 대응하는 형상을 가질 수 있다.
상기 웨이퍼 기판은 하부 재배선층이 형성되는 재배선 영역 및 상기 재배선 영역을 둘러싸는 스크라이브 레인 영역, 즉, 절단 영역을 포함할 수 있다. 후술하는 바와 같이, 상기 웨이퍼 기판 상에 형성되는 하부 재배선층 및 상기 몰딩 부재는 상기 절단 영역을 따라 절단되어 개별화될 수 있다.
예를 들면, 시드막(50)은 스퍼터링 공정에 의해 형성될 수 있다. 상기 시드막은 티타늄/구리(Ti/Cu), 티타늄/팔라듐(Ti/Pd), 티타늄/니켈(Ti/Ni), 크롬/구리(Cr/Cu) 또는 이들의 조합으로 이루어진 합금층을 포함할 수 있다.
시드막(50) 상에 포토레지스트막을 형성한 후, 상기 포토레지스트막 상에 노광 공정을 수행하여 개구들(41)을 갖는 포토레지스트 패턴(40)을 형성할 수 있다.
도 25 및 도 26을 참조하면, 시드막(50) 상에 도금 공정을 수행하여 상기 도전성 접속체들로서의 도전성 접속 기둥들(550)을 형성하고, 포토레지스트 패턴(40)을 제거하고, 포토레지스트 패턴(40) 하부의 시드막(50)을 부분적으로 식각할 수 있다.
도 27을 참조하면, 제1 캐리어 기판(C1) 상에 반도체 칩(200)을 배치시키고, 반도체 칩(200)을 커버하는 몰드 기판(500)을 형성할 수 있다. 반도체 칩(200)의 칩 패드들(210)이 형성된 전면이 제1 캐리어 기판(C1)을 향하도록 배치될 수 있다. 예를 들면, 반도체 칩(200)의 높이는 도전성 접속 기둥(550)의 높이보다 작을 수 있다.
몰드 기판(500)은 제1 캐리어 기판(C1) 상에 반도체 칩(200) 및 복수 개의 도전성 접속 기둥들(550)을 커버하도록 형성될 수 있다. 예를 들면, 몰딩 부재(500)는 에폭시 몰드 컴파운드(epoxy mold compound, EMC)를 포함할 수 있다. 몰딩 부재(500)는 몰딩 공정, 스크린 프린팅 공정, 라미네이션 공정 등에 의해 형성될 수 있다.
도 28을 참조하면, 도 8을 참조로 설명한 공정들과 동일하거나 유사한 공정들을 수행하여, 몰드 기판(500)의 하부면(504) 및 반도체 칩(200)의 전면(202) 상에 하부 재배선층(300)을 형성할 수 있다. 하부 재배선층(300)은 반도체 칩(200)의 칩 패드들(210)과 도전성 접속 기둥들(550)에 각각 연결되는 제1 재배선들(302)을 가질 수 있다.
도 29를 참조하면, 도 9를 참조로 설명한 공정들과 동일하거나 유사한 공정들을 수행하여, 몰드 기판(500)의 상부면(502) 상에 상부 재배선층(350)을 형성할 수 있다.
도 30을 참조하면, 도 10 내지 도 18을 참조로 설명한 공정들과 동일하거나 유사한 공정들을 수행하여, 재배선층(300)의 외측면 상에 외부 접속 부재들(400) 및 커패시터(420)를 실장시킬 수 있다.
이 후, 소잉 공정을 통해 하부 재배선층(300) 및 몰드 기판(500)을 절단하여 개별적인 반도체 패키지를 형성할 수 있다.
도 31은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다. 상기 반도체 패키지는 코어 기판을 대신하여 제공된 몰드 기판을 제외하고는 도 21을 참조로 설명한 반도체 패키지와 실질적으로 동일하다. 이에 따라, 동일한 구성요소들에 대해서는 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 31을 참조하면, 반도체 패키지(13)는 제1 패키지 및 상기 제1 패키지 상에 적층된 제2 패키지(600)를 포함할 수 있다. 상기 제1 패키지는 도 23을 참조로 설명한 단위 패키지와 실질적으로 동일하거나 유사할 수 있다.
예시적인 실시예들에 있어서, 도전성 접속 기둥들(550)은 반도체 칩(200)의 외측 영역에서 몰드 기판(500)의 적어도 일부를 관통하도록 구비될 수 있다. 도전성 접속 기둥(550)은 몰드 기판(500)의 상부면(502)으로부터 하부면(504)까지 연장하는 몰드 관통 비아(MTV, Mold Through Via)일 수 있다.
전술한 반도체 패키지는 로직 소자나 메모리 소자와 같은 반도체 소자를 포함할 수 있다. 상기 반도체 패키지는, 예를 들어 중앙처리장치(CPU, MPU), 애플리케이션 프로세서(AP) 등과 같은 로직 소자, 예를 들어 에스램(SRAM) 장치, 디램(DRAM) 장치 등과 같은 휘발성 메모리 장치, 및 예를 들어 플래시 메모리 장치, 피램(PRAM) 장치, 엠램(MRAM) 장치, 알램(RRAM) 장치 등과 같은 불휘발성 메모리 장치를 포함할 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10, 11, 12, 13: 반도체 패키지 100: 코어 기판
106: 캐비티 120: 코어 연결 배선
110: 제1 절연층 112: 제2 절연층
122: 제1 배선 123: 제1 콘택
124: 제2 배선 125: 제2 콘택
126: 제2 배선 130: 몰딩층
200: 반도체 칩 210: 칩 패드
300: 재배선층 302: 제1 재배선
310: 제1 하부 절연막 312: 제1 하부 재배선
320: 제2 하부 절연막 322: 제2 하부 재배선
3330: 제3 하부 절연막 332: 제3 하부 재배선
340: 제4 하부 절연막 341: 제1 비아 홀
342: 솔더 볼 패드 343, 343a, 343b: 제2 비아 홀
344, 344a, 344b: 커패시터 패드 346: 패드 패턴
347: 딤플 348: 비아 패턴
350: 상부 절연막 352: 제2 재배선
360: 제1 상부 절연막 362: 제1 상부 재배선
370: 제2 상부 절연막 372: 제2 상부 재배선
400: 외부 접속 부재 410: 도전성 페이스트
412: 보이드 420: 커패시터
422a, 422b: 외부 전극 500: 몰드 기판
550: 도전성 접속 기둥 600: 제2 패키지
610: 제2 패키지 기판 620: 제2 반도체 칩
630: 제3 반도체 칩 640: 본딩 와이어
642: 밀봉 부재 650: 도전성 접속 부재

Claims (20)

  1. 코어 기판;
    상기 코어 기판 내에 배치되며, 칩 패드들을 갖는 적어도 하나의 반도체 칩;
    상기 코어 기판의 하부면을 커버하며, 상기 칩 패드들과 전기적으로 연결되는 재배선들 및 외측면에 노출되도록 구비되며 상기 재배선들과 각각 전기적으로 연결되는 한 쌍의 커패시터 패드들을 포함하는 재배선층;
    상기 커패시터 패드들 상에 각각 배치되는 도전성 페이스트들; 및
    상기 도전성 페이스트들을 매개로 실장되고 상기 커패시터 패드들 상에 각각 배치되는 제1 및 제2 외부 전극들을 갖는 커패시터를 포함하고,
    상기 커패시터 패드들 각각은,
    상기 재배선층의 상기 외측면을 통해 노출되는 패드 패턴; 및
    상기 패드 패턴 하부에 구비되고 상기 재배선과 전기적으로 연결되는 적어도 하나의 비아 패턴을 포함하고,
    상기 비아 패턴은 상기 패드 패턴의 중심선으로부터 기 설정된 거리만큼 편심되도록 위치하는 반도체 패키지.
  2. 제 1 항에 있어서, 상기 비아 패턴의 직경은 상기 패드 패턴의 폭의 40% 이하인 반도체 패키지.
  3. 제 1 항에 있어서, 상기 패드 패턴의 폭은 150㎛ 내지 500㎛의 범위 이내이고, 상기 비아 패턴의 직경은 50㎛ 내지 200㎛의 범위 이내에 있는 반도체 패키지.
  4. 제 1 항에 있어서, 상기 패드 패턴은 제1 변과 제2 변을 갖는 사각형 패드이고, 상기 중심선은 상기 패드 패턴의 상기 제2 변의 중점을 지나는 반도체 패키지.
  5. 제 4 항에 있어서, 적어도 3개의 상기 비아 패턴들은 상기 제1 변의 연장 방향을 따라 이격 배치되는 반도체 패키지.
  6. 제 5 항에 있어서, 상기 제1 변의 연장 방향에서의 상기 비아 패턴들 사이의 이격 거리는 250㎛ 내지 450㎛의 범위 이내에 있는 반도체 패키지.
  7. 제 1 항에 있어서, 상기 패드 패턴은 상기 비아 패턴 상부에 딤플을 갖는 반도체 패키지.
  8. 제 7 항에 있어서, 상기 도전성 페이스트는 상기 딤플 상부에 보이드를 갖는 반도체 패키지.
  9. 제 1 항에 있어서, 상기 재배선층은 상기 재배선층의 외측면에 노출되도록 구비되는 솔더 볼 패드들을 더 포함하는 반도체 패키지.
  10. 제 9 항에 있어서, 상기 솔더 볼 패드의 직경은 상기 패드 패턴의 폭보다 더 큰 반도체 패키지.
  11. 제1 면 및 상기 제1 면에 반대하는 제2 면을 가지며, 적어도 2층으로 적층된 재배선들 및 상기 제2 면에 노출되도록 구비되며 상기 재배선들과 각각 전기적으로 연결되는 한 쌍의 커패시터 패드들을 포함하는 재배선층;
    상기 재배선층의 상기 제1 면 상에 배치되며, 상기 재배선들과 전기적으로 연결되는 칩 패드들을 갖는 적어도 하나의 반도체 칩;
    상기 재배선층 상에 상기 반도체 칩을 둘러싸는 몰드 기판;
    상기 커패시터 패드들 상에 각각 배치되는 도전성 페이스트들; 및
    상기 도전성 페이스트들을 매개로 실장되며 상기 커패시터 패드들 상에 각각 배치되는 제1 및 제2 외부 전극들을 갖는 커패시터를 포함하고,
    상기 커패시터 패드들 각각은,
    상기 재배선층의 상기 외측면을 통해 노출되는 패드 패턴; 및
    상기 패드 패턴 하부에 구비되며 상기 재배선과 전기적으로 연결되는 적어도 하나의 비아 패턴을 포함하고,
    상기 비아 패턴은 상기 패드 패턴의 중심선으로부터 기 설정된 거리만큼 편심되도록 위치하고,
    상기 비아 패턴의 직경은 상기 패드 패턴의 폭의 40% 이하인 반도체 패키지.
  12. 제 11 항에 있어서, 상기 패드 패턴의 폭은 150㎛ 내지 500㎛의 범위 이내이고, 상기 비아 패턴의 직경은 50㎛ 내지 200㎛의 범위 이내에 있는 반도체 패키지.
  13. 제 11 항에 있어서, 상기 패드 패턴은 제1 변과 제2 변을 갖는 사각형 패드이고, 상기 중심선은 상기 패드 패턴의 상기 제2 변의 중점을 지나는 반도체 패키지.
  14. 제 13 항에 있어서, 적어도 3개의 상기 비아 패턴들은 상기 제1 변의 연장 방향을 따라 이격 배치되는 반도체 패키지.
  15. 제 14 항에 있어서, 상기 제1 변의 연장 방향에서의 상기 비아 패턴들 사이의 이격 거리는 250㎛ 내지 450㎛의 범위 이내에 있는 반도체 패키지.
  16. 제 11 항에 있어서, 상기 한 쌍의 커패시터 패드들의 상기 비아 패턴들 사이의 이격 거리는 130㎛ 내지 300㎛의 범위 이내에 있는 반도체 패키지.
  17. 제 11 항에 있어서, 상기 패드 패턴은 상기 비아 패턴 상부에 딤플을 갖는 반도체 패키지.
  18. 제 11 항에 있어서, 상기 도전성 페이스트는 상기 딤플 상부에 보이드를 갖는 반도체 패키지.
  19. 제 11 항에 있어서, 상기 재배선층은 상기 재배선층의 외측면에 노출되도록 구비되는 솔더 볼 패드들을 더 포함하고,
    상기 솔더 볼 패드의 직경은 상기 패드 패턴의 폭보다 더 큰 반도체 패키지.
  20. 제 11 항에 있어서,
    상기 몰드 기판의 적어도 일부를 관통하고 상기 제1 재배선과 전기적으로 연결되는 도전성 접속 기둥; 및
    상기 몰드 기판 상에 적층되며, 상기 도전성 접속 기둥에 전기적으로 연결되는 제2 패키지를 더 포함하는 반도체 패키지.
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