JP2008192808A - 積層型電子部品の実装構造 - Google Patents

Abstract

【課題】インダクタンスを低減することができる、積層コンデンサのような積層型電子部品の実装構造を提供する。
【解決手段】積層コンデンサ２１の内部電極２４と配線基板３６の表面導体４０とが互いに面対向するように配置し、外部端子電極２７と表面導体４０とが電気的に接続された状態で、配線基板３６上に積層コンデンサ２１を実装する。内部電極２４の引出し方向であって実装面３７と垂直な方向に延びる仮想平面に投影したとき、内部電極２４を流れる電流４５の方向と、表面導体４０からビア導体４１に向かって流れる電流４６の方向とが逆向きとなるように、ビア導体４１を配置する。
【選択図】図６

Description

この発明は、配線基板上に積層型電子部品が実装された構造を有する、積層型電子部品の実装構造に関するもので、特に、積層型電子部品の実装状態でのインダクタンスを低減するための改良に関するものである。

電源回路においては、電源ラインやグラウンドに存在するインピーダンスによって、電源ラインでの電圧変動が大きくなると、駆動する回路の動作が不安定になったり、電源回路を経由して回路間の干渉が起こったり、発振を起こしたりする。そこで、通常、電源ラインとグラウンドとの間には、デカップリングコンデンサが接続されている。デカップリングコンデンサは、電源ラインとグラウンドとの間のインピーダンスを低減し、電源電圧の変動や回路間の干渉を抑える役割を果たしている。

さて、近年、携帯電話などの通信機器やパーソナルコンピュータなどの情報処理機器では、大量の情報を処理するために信号の高速化が進んでおり、使用されるＩＣのクロック周波数も高周波化が進んでいる。このため、高調波成分を多く含むノイズが発生しやすくなり、ＩＣ電源回路においては、より強力なデカップリングを施す必要がある。

デカップリング効果を高めるためには、インピーダンス周波数特性の優れたコンデンサを用いることが有効であり、これに適したコンデンサとしては、積層コンデンサが挙げられる。積層コンデンサは、等価直列インダクタンス（ＥＳＬ）が小さいため、電解コンデンサに比べて、広い周波数帯域にわたってノイズ吸収効果に優れている。

通常、ＩＣのデッカプリングコンデンサとして用いられる積層コンデンサは、ＩＣの近傍に配置される。これは、電源ラインに電圧変動が生じた際、コンデンサからＩＣに迅速に電荷を供給し、ＩＣの立ち上がりが遅れるのを防止するためである。

しかし、コンデンサに充放電が起こるとき、コンデンサには、式：ｄＶ＝Ｌ・ｄｉ／ｄｔで表わされる逆起電力ｄＶが生じ、ｄＶが大きいとＩＣへの電荷の供給が遅くなってしまう。ＩＣのクロック周波数が高周波化する中で、時間当たりの電流変動量ｄｉ／ｄｔは大きくなる傾向にある。すなわち、ｄＶを小さくするためには、インダクタンスＬを小さくする必要がある。

インダクタンスＬを低減するためには、コンデンサと配線基板との間の電流経路を短くして、ループインダクタンスを低減する方法が有効である。

これに関して、特開２００４−２９６９４０号公報（特許文献１）では、図２０に示すように、内部電極１の延びる面が配線基板２の実装面３に対して垂直となるように、積層コンデンサ４を実装することにより、配線基板２の一方の表面導体５から、積層コンデンサ４の一方の外部端子電極６、内部電極１および他方の外部端子電極７を通って、他方の表面導体８へと至る電流経路９を短くして、ループインダクタンスを低減することが記載されている。

特許文献１に記載された積層コンデンサ４では、積層体１０の長さ方向に沿って誘電体からなる絶縁体層１１が積層されることになる。通常、積層コンデンサ４は、高さ方向寸法に比べて長さ方向寸法の方が長い。また、高さ方向の両端に位置する主面の面積に比べて、長さ方向の両端に位置する端面の面積は小さい。したがって、特許文献１に記載された積層コンデンサ４においては、積層体１０の高さ方向に沿って絶縁体層が積層された場合に比べて、より小さい面積の絶縁体層１１がより多く積層されている状態となっている。

積層コンデンサ４が積層セラミックコンデンサである場合、積層コンデンサ４を製造するに当たって、通常、複数のセラミックグリーンシートが積層されたマザーブロックを所定の寸法にカットして、生チップが切り出される。このとき、セラミックグリーンシートの積層枚数が多くなればなるほど、また、切り出す生チップの平面寸法が小さくなればなるほど、カット時にセラミックグリーンシートがよりずれやすくなったり、生チップの層間に剥がれがより生じやすくなったりする。これらのことは、最終製品に構造欠陥が生じる原因となる。

このように、特許文献１に記載されて構造の積層コンデンサ４は、これを精度良く作製することが大変困難である。

なお、インダクタンス低減の課題は、積層コンデンサについてだけでなく、たとえば、積層インダクタ、積層サーミスタ、積層圧電素子など、他の積層型電子部品にも共通している。
特開２００４−２９６９４０号公報

この発明では、積層型電子部品の設計ではなく、これを実装するための配線基板の設計に着目し、作製容易な積層型電子部品を用いながら、インダクタンスを低減することが可能な積層型電子部品の実装構造を提供しようとすることを目的としている。

この発明に係る積層型電子部品の実装構造を構成する積層型電子部品は、積層された複数の絶縁体層をもって構成された積層体と、積層体の内部に形成された内部電極と、積層体の外表面上に形成されかつ内部電極と電気的に接続された外部端子電極とを備えている。

他方、この発明に係る積層型電子部品の実装構造を構成する配線基板は、実装面を有する基板本体と、実装面上に形成された表面導体と、基板本体の内部に形成されかつ表面導体と電気的に接続されたビア導体とを備えている。

また、この発明に係る積層型電子部品の実装構造では、積層型電子部品の内部電極と配線基板の表面導体とが互いに面対向するように配置されるとともに、外部端子電極と表面導体とが電気的に接続された状態で、配線基板上に積層型電子部品が実装される。

このような積層型電子部品の実装構造において、前述した技術課題を解決するため、この発明の第１の局面では、積層型電子部品の内部電極の引出し方向であって実装面と垂直な方向に延びる仮想平面に投影したとき、内部電極を流れる電流の方向と、表面導体からビア導体に向かって流れる電流またはビア導体から表面導体に向かって流れる電流の方向とが逆向きとなるように、ビア導体が配置されていることを特徴としている。

上述の第１の局面に係る実装構造において、１個の内部電極と２個の表面導体とが互いに面対向するように配置されてもよい。この場合、２個の表面導体の各々について、内部電極を流れる電流の方向と、表面導体からビア導体に向かって流れる電流またはビア導体から表面導体に向かって流れる電流の方向とが逆向きになるように、ビア導体が配置されていることが好ましい。

この発明の第２の局面では、積層型電子部品の実装構造において、前述した技術的課題を解決するため、実装面と平行な仮想平面に投影したとき、内部電極を流れる電流の方向と、表面導体からビア導体に向かって流れる電流またはビア導体から表面導体に向かって流れる電流の方向とがなす角度θが、仮想平面内で９０°≦θ≦２７０°の範囲となるように、ビア導体が配置されていることを特徴としている。

この発明の第３の局面では、積層型電子部品の実装構造において、前述した技術的課題を解決するため、ビア導体は、積層体の、実装面に対向する面の中央近傍に対応する位置に配置されていることを特徴としている。

この発明に係る積層型電子部品の実装構造において、ビア導体は、表面導体の端縁部において表面導体と電気的に接続されていることが好ましい。

また、ビア導体は、１個の表面導体に対して複数個配置されていることが好ましい。

また、積層体の内部であって、積層体の、実装面に対向する面に最も近い位置にある導体が、前述した表面導体と面対向する内部電極であることが好ましい。

また、この発明に係る実装構造は、積層型電子部品が積層コンデンサであるとき、特に有利に適用される。

この発明に係る積層型電子部品の実装構造によれば、積層型電子部品の内部電極を流れる電流と配線基板の表面導体を流れる電流とを異なる方向に向けるように、最も好ましくは逆方向に向けるように、ビア導体を位置させているので、内部電極を流れる電流の周りに生じる磁界と表面導体を流れる電流の周りに生じる磁界とが効果的に相殺され、あるいは弱め合うことになり、その結果、インダクタンスが低減される。

この発明において、１個の内部電極に対して２個の表面導体が面対向するように配置され、２個の表面導体の各々について、内部電極を流れる電流の方向と、表面導体からビア導体に向かって流れる電流またはビア導体か表面導体に向かって流れる電流の方向とが逆向きになるように、ビア導体が配置されると、２個の表面導体の各々について磁界の相殺が起こるため、より効果的にインダクタンスを低減することができる。

また、ビア導体が、表面導体の端縁部において表面導体と電気的に接続されていると、表面導体の端縁部にまで電流を流すことができるので、表面導体による磁界の相殺効果を端縁部まで無駄なく発揮させることができる。

ビア導体が、１個の表面導体に対して複数個配置されていると、表面導体からビア導体に流れる電流の経路が増えるため、インダクタンスがより低減される。

積層体の内部であって、積層体の、実装面に対向する面に最も近い位置にある導体が、表面導体と面対向する内部電極であるとき、電流の向きを異ならせることによる磁界の相殺効果を効率良く得ることができる。

この発明に係る実装構造が積層コンデンサに適用されると、この積層コンデンサを、デカップリングコンデンサとしての用途に適したものとすることができる。

以下に、この発明が積層コンデンサの実装構造に適用された実施形態について説明する。

図１ないし図８は、この発明の第１の実施形態を説明するためのものである。ここで、図１は、実装に供される積層コンデンサ２１の外観を示す斜視図であり、図２は、図１の線Ａ−Ａに沿う断面図である。

積層コンデンサ２１は、積層された複数の絶縁体層２２をもって構成された積層体２３と、積層体２３の内部に形成された複数個の内部電極２４および２５と、積層体２３の外表面上に形成された外部端子電極２６および２７とを備えている。内部電極２４は外部端子電極２６と電気的に接続され、内部電極２５が外部端子電極２７と電気的に接続される。また、内部電極２４と内部電極２５とは、互いの間に静電容量を形成するように絶縁体層２２を介在させて面対向し、積層体２３の内部において交互に配置されている。

積層体２３は、互いに対向する１対の主面２８および２９、互いに対向する１対の側面３０および３１、ならびに互いに対向する１対の端面３２および３３を有する直方体形状である。

絶縁体層２２は、たとえば、ＢａＴｉＯ_３、ＣａＴｉＯ_３、ＳｒＴｉＯ_３、ＣａＺｒＯ_３などを主成分とする誘電体セラミックから構成される。なお、これら誘電体セラミックには、必要に応じて、Ｍｎ化合物、Ｆｅ化合物、Ｃｒ化合物、Ｃｏ化合物、Ｎｉ化合物などの副成分が添加されていてもよい。絶縁体層２２の厚みは、好ましくは、１〜１０μｍとされる。

内部電極２４および２５を構成する導電材料としては、たとえば、Ｎｉ、Ｃｕ、Ａｇ、Ｐｄ、Ａｇ−Ｐｄ合金、Ａｕなどを用いることができる。内部電極２４および２５の厚みは、好ましくは、１〜１０μｍとされる。

外部端子電極２６および２７は、それぞれ、積層体２３の端面３２および３３上に形成されるとともに、側面３０および３１ならびに端面３２および３３の各一部にまで延びるように形成される。外部端子電極２６および２７を構成する導電材料としては、たとえば、Ｃｕ、Ｎｉ、Ａｇ、Ｐｄ、Ａｇ−Ｐｄ合金、Ａｕなどを用いることができる。外部端子電極２６および２７の厚みは、最も厚い部分において、２０〜１００μｍとされることが好ましい。

外部端子電極２６および２７上には、図示しないが、必要に応じて、めっき膜が形成されてもよい。めっき膜を構成する金属としては、たとえば、Ｃｕ、Ｎｉ、Ｓｎ、Ａｕなどを用いることができる。また、めっき膜は、Ｎｉ層−Ｓｎ層、Ｎｉ層−Ａｕ層、Ｃｕ層−Ｎｉ層−Ａｕ層などの複数層から構成されてもよい。めっき膜の１層当たりの厚みは、好ましくは、１〜１０μｍとされる。また、外部端子電極２６および２７とめっき膜との間に、応力緩和用の導電性樹脂層が形成されてもよい。

図３は、上述した積層コンデンサ２１を配線基板３６上に実装した状態を示す断面図である。図４は、図３に示した実装構造を上から見た平面図である。図５は、図４において積層コンデンサ２１を取り除いた状態を示す平面図である。

図３ないし図５に示すように、配線基板３６は、実装面３７を有する基板本体３８と、実装面３７上に形成された表面導体３９および４０と、基板本体３８の内部に形成されかつ一方の表面導体４０と電気的に接続されたビア導体４１とを備えている。表面導体３９および４０は、積層コンデンサ２１を実装するためのランドパターンを含む。ビア導体４１は、基板本体３８の内部において、複数の回路を３次元的に電気的に接続するものである。基板本体３８の内部には、さらに、複数の回路を２次元的に電気的に接続するためのいくつかの配線導体４２が形成されるとともに、比較的広い面積を有する導体パターンをもって構成されるグラウンド導体４３が形成される。前述したビア導体４１は、グラウンド導体４３と電気的に接続される。

配線基板３６において、基板本体３８は、積層された複数の絶縁体層４４をもって構成されている。絶縁体層４４は、たとえば、ガラスエポキシなどの樹脂、あるいはガラスセラミックなどのセラミックから構成される。

表面導体３９および４０、ビア導体４１、配線導体４２およびグラウンド導体４３を構成する導電材料としては、たとえば、Ｃｕ、Ｎｉ、Ａｇ、Ｐｄ、Ａｇ−Ｐｄ合金、Ａｕなどを用いることができる。これら導電材料のうち、特にＣｕやＡｇを用いることが信号伝送特性に優れている点で好ましい。表面導体３９および４０の表面には、必要に応じて、めっき膜が形成されてもよい。

積層コンデンサ２１が配線基板３６上に実装されたとき、積層コンデンサ２１の外部端子電極２６および２７が、それぞれ、配線基板３６の表面導体３９および４０と導電性接合材（図示せず。）を介して電気的に接続される。導電性接合材としては、たとえば、はんだや導電性接着剤を用いることができる。

実装状態において、配線基板３６に最も近い最外層の内部電極２４（Ａ）と配線基板３６の表面導体３９および４０とが互いに面対向している。なお、導電性接合材の量がばらつくなどの影響により、積層コンデンサ２１の実装姿勢は常に一定とは言えず、内部電極２４（Ａ）が延びる面と配線基板３６の実装面３７とは必ずしも平行にならないことがある。しかし、積層コンデンサ２１が立ってしまうような実装不良（いわゆるツームストーン現象）の場合は除くとして、実用に支障がない姿勢で積層コンデンサ２１が実装されている場合には、内部電極２４（Ａ）が延びる面と実装面３７とは実質的に平行であり、内部電極２４（Ａ）と表面導体３９および４０とが互いに面対向していると見なすことができる。

ビア導体４１は、図３および図５に示すように、表面導体４０の端縁部において表面導体４０と電気的に接続されていることが好ましい。また、別の観点から言えば、ビア導体４１は、積層コンデンサ２１の積層体２３の、実装面３７に対向する面すなわち主面２９の中央近傍に対応する位置に配置されることが好ましい。

図６は、図３に対応する図であって、図３に示した実装状態において積層コンデンサ２１に流れる電流の状態を示す図である。図６に示すように、最下層の内部電極２４（Ａ）を流れる電流４５の方向と、表面導体４０からビア導体４１に向かって流れる電流４６の方向とは、互いに逆方向となっている。特に、図６に示した状態では、２つの電流４５および４６の各々の方向が互いになす角度θは１８０°となっている。これにより、２つの電流４５および４６の周りにそれぞれ発生する磁界が相殺され、インダクタンスが低減される。

なお、積層コンデンサ２１側の磁界は、最下層の内部電極２４（Ａ）を流れる電流４５だけに起因するとは限らず、たとえば、その１層上の内部電極２５を流れる電流にも起因し得る。しかしながら、積層コンデンサ２１の積層体２３の内部であって、積層体２３の、実装面３７に対向する面すなわち主面２９に最も近い位置にある導体の周りに発生する磁界が、表面導体４０を流れる電流４６の周りに発生する磁界に最も影響を及ぼしやすく、磁界の相殺の効果が最も高い。したがって、この実施形態のように、最下層の内部電極２４（Ａ）が主面２９に最も近い位置にある導体である場合には、この最下層の内部電極２４（Ａ）での電流４５の方向と表面導体４０での電流４６の方向とが互いに逆にされることにより、磁界の相殺効果が高められる。

図６において、隣接する表面導体３９および４０間のギャップ寸法Ｇ、内部電極２４および２５の各終端部と積層体２３の端面３３および３２との距離Ｅ、最下層の内部電極２４（Ａ）と表面導体４０とが対向する部分の長さＦ、ならびに、最下層の内部電極２４（Ａ）と表面導体４０との間隔Ｄが示されている。

間隔Ｄを短くすれば、内部電極２４（Ａ）と表面導体４０との距離が縮まり、磁界の相殺効果が高まる。間隔Ｄを短くするためには、積層体２３の、内部電極２４（Ａ）より下側の外層部分を薄くしたり、導電性接合材の量を少なくしたりするなどの方法が考えられる。しかし、外層部分を薄くしすぎると、積層コンデンサ２１の信頼性への悪影響が懸念され、導電性接合材の量を少なくしすぎると、実装不良を起こすおそれがある。実用性を考慮すると、２０μｍ≦Ｄ≦１００μｍであることが好ましい。

ギャップ寸法Ｇを短くしすぎると、導電性接合材がはみ出して、表面導体３９および４０間でショートが発生するおそれがある。このため、実用的には、Ｇ≧１００μｍであることが好ましい。

距離Ｅを短くしすぎると、内部電極２４および２５と外部端子電極２７および２６との各間でショートが発生するおそれがある。このため、Ｅ≧３０μｍであることが好ましい。

長さＦを長くすれば、磁界の相殺効果が高くなる。しかし、長さＦを長くすれば、ギャップ寸法Ｇや距離Ｅを短くする必要があるため、これらギャップ寸法Ｇおよび距離Ｅの下限を考慮しつつ、長さＦをできるだけ長くすることが好ましい。

以上の説明では、電流経路を便宜的に捉える１つの手法として、図６に示すように、内部電極２４（Ａ）の引出し方向であって実装面３７と垂直な方向に延びる仮想平面（ＸＺ平面；図６の紙面に相当）に各電流経路を投影した場合の、各電流経路のＸ方向ベクトルを電流方向と見なしている。

因みに、この実施形態に係る実装構造が高周波帯域で用いられる場合、表皮効果により、主に表面導体３９および４０の表面を電流が流れるため、たとえば、外部端子電極２７から表面導体４０の内部を通りビア導体４１に向かって斜めに流れる電流は無視してもよいことになる。

電流経路を便宜的に捉えるもう１つの手法として、図７に示すように、実装面３７と平行な平面（ＸＹ平面）に投影したとき、導電性接合材と表面導体４０の上面との接点と、ビア導体４１の中心軸線の延長と表面導体４０の上面との接点とを結ぶ直線に沿って、表面導体４０での電流４６の経路が形成されると見なすことができる。そして、図８に典型例が示されているように、表面導体４０での電流４６の方向と最下層の内部電極２４（Ａ）での電流４５の方向とがなす角度θが、実装面３７と平行な仮想平面内で９０°≦θ≦２７０°の範囲にあれば、２つの電流４５および４６の周りにそれぞれ発生する磁界を弱めて、インダクタンスを低減することができる。

なお、θが９０°より小さくなるにつれ、またはθが２７０°より大きくなるにつれ、２つの電流４５および４６の各方向が同じ方向に揃っていくため、逆に磁界が強まって、インダクタンスが上昇してしまう。図８に示すように、最下層の内部電極２４（Ａ）での電流４５の方向に対して、表面導体４０での電流４６が特にθ＝１８０°となる経路を有している場合、インダクタンスを最も効果的に低減することができる。

なお、図７では、表面導体４０での電流４６について３つの経路を模式的に示したが、実際には、このような電流経路は無数に存在している。また、外部端子電極２７の形状、導電性接合材の分布、ビア導体４１の配置などによっても、電流経路は変化し得るが、いずれにしても、電流４６の方向と電流４５の方向とがなす角度θが９０°≦θ≦２７０°の範囲にあればよい。

以下に、図９ないし図１７を参照して、この発明の他の実施形態について説明する。図１ないし図８のいずれかに示されている要素に相当する要素が図９ないし図１７に示されている場合、同様の参照符号を付すことにより、重複する説明は省略する。

図９は、この発明の第２の実施形態を説明するための図７に相当する図である。第２の実施形態では、第１の実施形態と比べて、ビア導体４１の位置が異なっている。すなわち、図９に示すように、ビア導体４１は、表面導体４０の端縁の中央近傍ではなく、端縁の一方端近傍に配置されている。このようなビア導体４１の配置であっても、前述した角度θが９０°≦θ≦２７０°の範囲にあれば、磁界を弱め合う効果を十分に奏することができる。

図１０は、この発明の第３の実施形態を説明するための図７に相当する図である。第３の実施形態では、ビア導体４１が、１個の表面導体４０に対して複数個配置されていることを特徴としている。このようなビア導体４１の数を増やすことにより、表面導体４０からビア導体４１に流れる電流４６の経路が増えるため、インダクタンスをより低減させることができる。

図１１は、この発明の第４の実施形態を説明するための図６に相当する図である。第４の実施形態では、簡単に言えば、積層コンデンサ２１の姿勢が、第１の実施形態と比較して上下反転されている。その結果、表面導体４０と電気的に接続される外部端子電極２７に電気的に接続される内部電極２５（Ａ）が最下層に位置し、この内部電極２５（Ａ）が表面導体４１と面対向している。この第４の実施形態によれば、最下層の内部電極２５（Ａ）と表面導体４０とが対向する部分の長さがより長くなるため、インダクタンスがより低減される。

図１２は、この発明の第５の実施形態を説明するための図６に相当する図である。第５の実施形態では、第１の実施形態と比較して、配線基板３６側の構成が異なっている。すなわち、表面導体４０とグラウンド導体４３とを電気的に接続するビア導体４１の位置が積層コンデンサ２１の中央近傍から外側にずれた位置に変更され、代わりに、もう一方の表面導体３９と配線導体４２とがビア導体４９によって電気的に接続される。ビア導体４９は、表面導体３９の内側の端縁部において表面導体３９と電気的に接続されるように位置される。その結果、最下層の内部電極２４（Ａ）を流れる電流４５と、ビア導体４９から表面導体３９に向かって流れる電流５０とが逆向きとなり、積層コンデンサ２１の入力側で磁界の相殺が起こる。このような入力側での磁界の相殺によっても、インダクタンスを低減することができる。

図１３は、この発明の第６の実施形態を説明するための図６に相当する図である。第６の実施形態は、第１の実施形態と比較して、配線基板３６側の構成が変更されていて、第１の実施形態の特徴と上述した第５の実施形態の特徴との双方を備えている。簡単に言えば、第６の実施形態では、積層コンデンサ２１の入力側および出力側の双方で磁界の相殺が起こるように、入力側の表面導体３９と配線導体４２との間を電気的に接続するようにビア導体４９を配置するとともに、出力側の表面導体４０とグラウンド導体４３との間を電気的に接続するようにビア導体４１を配置している。この第６の実施形態によれば、入力側および出力側の双方で磁界の相殺が起こるため、インダクタンスをより効果的に低減することができる。

図１４は、この発明の第７の実施形態を説明するための図１に相当する図である。図１４に示した積層コンデンサ５３は、図１に示した積層コンデンサ２１と比較して、積層体２３の長さ方向と幅方向との関係が逆転していて、外部端子電極２６および２７が形成される端面３２および３３は、主面２８および２９の長辺に沿って位置され、側面３０および３１は、主面２８および２９の短辺に沿って位置される。この積層コンデンサ５３は、図１に示した積層コンデンサ２１と比較して、ＥＳＬが元々小さいため、この積層コンデンサ５３を用いて実装構造を実現すれば、インダクタンスを一層低減することができる。

図１５ないし図１７は、この発明の第８の実施形態を説明するためのものである。ここで、図１５は、第８の実施形態による実装構造において用いられる積層コンデンサ５６の外観を示す斜視図であり、図１６は、図１５に示した積層コンデンサ５６の内部電極パターンを示す平面図である。

積層コンデンサ５６は、多端子型のものであり、積層された複数の絶縁体層５７をもって構成された積層体５８と、積層体５８の内部に形成された内部電極５９〜６６と、積層体５８の外表面上に形成されかつ内部電極５９〜６６とそれぞれ電気的に接続された外部端子電極６７〜７４とを備えている。積層体５８は、互いに対向する１対の主面７５および７６、互いに対向する１対の側面７７および７８、ならびに互いに対向する１対の端面７９および８０を有する直方体形状である。前述の外部端子電極６７、６９、７１および７３は並んで一方の端面７９上に形成され、外部端子電極６８、７０、７２および７４は並んで他方の端面８０上に形成されている。

図１７は、上述した積層コンデンサ５６を実装するための配線基板８１を示す平面図である。配線基板８１上には、積層コンデンサ５６を実装するためのランドパターンを形成する表面導体８２〜８６が形成されている。表面導体８２は、櫛歯状をなしていて、各櫛歯部分が、それぞれ、積層コンデンサ５６の外部端子電極６７、６９、７１および７３に電気的に接続される。表面導体８３、８４、８５および８６は、それぞれ、積層コンデンサ５６の外部端子電極６８、７０、７２および７４に電気的に接続される。

図１７には、表面導体８２に流れる電流８７〜９０、ならびに表面導体８３〜８６にそれぞれ流れる電流９１〜９４が矢印で示されている。また、表面導体８３〜８６の各々と図示しないグラウンド導体とを電気的に接続するビア導体９５〜９８が破線で示されている。

この第８の実施形態によっても、内部電極５９〜６６と表面導体８２〜８６との間で電流方向が逆向きとなり、それぞれの電流の周りに発生する磁界が相殺されるため、インダクタンスが低減される。

以上、この発明を図示した実施形態に関連して説明したが、この発明の範囲内において、その他種々の変形例が可能である。

たとえば、上述の実施形態では、実装構造が積層コンデンサを実装する場合に適用されたが、インダクタンス低減の課題は他の積層型電子部品にも共通しており、たとえば、積層インダクタ、積層サーミスタ、積層圧電素子などを実装する場合にも、この発明を適用することができる。

次に、この発明による効果を確認するために実施した実験例について説明する。この実験例では、図１４に示した第７の実施形態による積層コンデンサ５３を用いて実装構造を実現し、ビア導体４１の位置とインダクタンス低減効果との関係を調べた。

より詳細には、図１８に示すように、積層コンデンサ５３として、２０１２サイズ（２．０ｍｍ×１．２ｍｍ×１．２ｍｍ）であって、容量５０ｎＦの積層セラミックコンデンサを用いた。図１８において、Ｄ＝１５０μｍ、Ｅ＝１５０μｍ、Ｆ＝３５０μｍ、Ｇ＝２００μｍとした。そして、一方の表面導体３９の端縁部から、他方の表面導体４０に電気的に接続されるビア導体４１までの最短距離をＸとし、この距離Ｘを、表１に示すように、２００μｍ、５００μｍおよび７００μｍというように変更した試料を作製した。

図１９は、この実験例で用いた配線基板３６を示す平面図である。図１９において左側の表面導体３９と右側の表面導体４０とに跨るように積層コンデンサ５３を実装し、左側の表面導体３９の両端をネットワークアナライザ（アジレント社製）に接続し、その測定結果を解析して、１ＧＨｚにおけるインダクタンスＬを求めた。その結果が表１に示されている。

表１に示すように、距離Ｘが短いほど、インダクタンスＬが低くなる。なお、Ｘ＝５００μｍの場合、外部端子電極２７からグラウンド導体４３までの距離が最短になるにもかかわらず、Ｘ＝２００μｍの場合に比べて、インダクタンスＬが高い。これは、距離短縮によるループインダクタンス低減の効果よりも、内部電極２４（Ａ）と表面導体４０との間の磁界相殺効果によるインダクタンス低減の効果が大きいことを示している。逆に、Ｘ＝７００μｍの場合、外部端子電極２７からグラウンド導体４３までの距離が長くなる上、磁界相殺効果も得られないため、インダクタンスＬが最も高くなっている。

この発明の第１の実施形態による実装構造に適用される積層コンデンサ２１の外観を示す斜視図である。 図１の線Ａ−Ａに沿う断面図である。 図１に示した積層コンデンサ２１を配線基板３６上に実装した状態を示す断面図である。 図３に示した実装状態を上から見た平面図である。 図４において積層コンデンサ２１を取り除いた状態を示す平面図である。 図３に相当する図であって、積層コンデンサ２１に流れる電流の状態を図解的に示す図である。 図６に示した表面導体４０での電流４６の流れる方向を実装面３７と平行な仮想平面に投影して示す図である。 実装面３７と平行な仮想平面に投影したときの内部電極２４（Ａ）を流れる電流４５の方向と表面導体４０での電流４６の方向とがなす角度θを示す図である。 この発明の第２の実施形態を説明するための図７に相当する図である。 この発明の第３の実施形態を説明するための図７に相当する図である。 この発明の第４の実施形態を説明するための図６に相当する図である。 この発明の第５の実施形態を説明するための図６に相当する図である。 この発明の第６の実施形態を説明するための図６に相当する図である。 この発明の第７の実施形態を説明するための図１に相当する図である。 この発明の第８の実施形態を説明するための図１に相当する図である。 図１５に示した積層コンデンサ５６の内部電極パターンを示す平面図である。 図１５に示した積層コンデンサ５６を実装するための配線基板８１を示す平面図である。 この発明に従って実施した実験例において作製した実装構造を示す断面図である。 図１８に示した配線基板３６を示す平面図である。 この発明にとって興味ある従来の積層コンデンサの実装構造を示す断面図である。

符号の説明

２１，５３，５６ 積層コンデンサ
２２，５７ 絶縁体層
２３，５８ 積層体
２４，２５，５９〜６６ 内部電極
２６，２７，６７〜７４ 外部端子電極
３６，８１ 配線基板
３７ 実装面、
３８ 基板本体
３９，４０，８２〜８６ 表面導体
４１，４９，９５〜９８ ビア導体
４２ 配線導体
４３ グラウンド導体
４５，４６，５０，８７〜９４ 電流

Claims (8)

1. 積層された複数の絶縁体層をもって構成された積層体と、前記積層体の内部に形成された内部電極と、前記積層体の外表面上に形成されかつ前記内部電極と電気的に接続された外部端子電極とを備える、積層型電子部品と、
   実装面を有する基板本体と、前記実装面上に形成された表面導体と、前記基板本体の内部に形成されかつ前記表面導体と電気的に接続されたビア導体とを備える、配線基板と
   を含み、
   前記積層型電子部品の前記内部電極と前記配線基板の前記表面導体とが互いに面対向するように配置されるとともに、前記外部端子電極と前記表面導体とが電気的に接続された状態で、前記配線基板上に前記積層型電子部品が実装された、積層型電子部品の実装構造であって、
   前記積層型電子部品の前記内部電極の引出し方向であって前記実装面と垂直な方向に延びる仮想平面に投影したとき、前記内部電極を流れる電流の方向と、前記表面導体から前記ビア導体に向かって流れる電流または前記ビア導体から前記表面導体に向かって流れる電流の方向とが逆向きとなるように、前記ビア導体が配置されている、
   積層型電子部品の実装構造。
2. １個の前記内部電極と２個の前記表面導体とが互いに面対向するように配置され、２個の表面導体の各々について、前記内部電極を流れる電流の方向と、前記表面導体から前記ビア導体に向かって流れる電流または前記ビア導体から前記表面導体に向かって流れる電流の方向とが逆向きとなるように、前記ビア導体が配置されている、請求項１に記載の積層型電子部品の実装構造。
3. 積層された複数の絶縁体層をもって構成された積層体と、前記積層体の内部に形成された内部電極と、前記積層体の外表面上に形成されかつ前記内部電極と電気的に接続された外部端子電極とを備える、積層型電子部品と、
   実装面を有する基板本体と、前記実装面上に形成された表面導体と、前記基板本体の内部に形成されかつ前記表面導体と電気的に接続されたビア導体とを備える、配線基板と
   を含み、
   前記積層型電子部品の前記内部電極と前記配線基板の前記表面導体とが互いに面対向するように配置されるとともに、前記外部端子電極と前記表面導体とが電気的に接続された状態で、前記配線基板上に前記積層型電子部品が実装された、積層型電子部品の実装構造であって、
   前記実装面と平行な仮想平面に投影したとき、前記内部電極を流れる電流の方向と、前記表面導体から前記ビア導体に向かって流れる電流または前記ビア導体から前記表面導体に向かって流れる電流の方向とがなす角度θが、前記仮想平面内で９０°≦θ≦２７０°の範囲となるように、前記ビア導体が配置されている、
   積層型電子部品の実装構造。
4. 積層された複数の絶縁体層をもって構成された積層体と、前記積層体の内部に形成された内部電極と、前記積層体の外表面上に形成されかつ前記内部電極と電気的に接続された外部端子電極とを備える、積層型電子部品と、
   実装面を有する基板本体と、前記実装面上に形成された表面導体と、前記基板本体の内部に形成されかつ前記表面導体と電気的に接続されたビア導体とを備える、配線基板と
   を含み、
   前記積層型電子部品の前記内部電極と前記配線基板の前記表面導体とが互いに面対向するように配置されるとともに、前記外部端子電極と前記表面導体とが電気的に接続された状態で、前記配線基板上に前記積層型電子部品が実装された、積層型電子部品の実装構造であって、
   前記ビア導体は、前記積層体の、前記実装面に対向する面の中央近傍に対応する位置に配置されている、
   積層型電子部品の実装構造。
5. 前記ビア導体は、前記表面導体の端縁部において前記表面導体と電気的に接続されている、請求項１ないし４のいずれかに記載の積層型電子部品の実装構造。
6. 前記ビア導体は、１個の前記表面導体に対して複数個配置されている、請求項１ないし５のいずれかに記載の積層型電子部品の実装構造。
7. 前記積層体の内部であって、前記積層体の、前記実装面に対向する面に最も近い位置にある導体が、前記表面導体と面対向する前記内部電極である、請求項１ないし６のいずれかに記載の積層型電子部品の実装構造。
8. 前記積層型電子部品は積層コンデンサである、請求項１ないし７のいずれかに記載の積層型電子部品の実装構造。

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