KR101548879B1 - 칩 부품 및 이의 실장 기판 - Google Patents
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- 239000010410 layer Substances 0.000 claims description 32
- 239000011241 protective layer Substances 0.000 claims description 23
- 239000004020 conductor Substances 0.000 claims description 20
- 238000000034 method Methods 0.000 claims description 9
- 239000003990 capacitor Substances 0.000 claims description 5
- 238000003475 lamination Methods 0.000 claims description 3
- 239000000919 ceramic Substances 0.000 claims description 2
- 239000012792 core layer Substances 0.000 claims 2
- 239000000758 substrate Substances 0.000 description 18
- 229910052751 metal Inorganic materials 0.000 description 16
- 239000002184 metal Substances 0.000 description 16
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 12
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 9
- 229910000859 α-Fe Inorganic materials 0.000 description 8
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 7
- 239000010949 copper Substances 0.000 description 7
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 4
- 239000006249 magnetic particle Substances 0.000 description 4
- 229910052763 palladium Inorganic materials 0.000 description 4
- 229910052709 silver Inorganic materials 0.000 description 4
- 239000004332 silver Substances 0.000 description 4
- 239000010936 titanium Substances 0.000 description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 3
- 229910045601 alloy Inorganic materials 0.000 description 3
- 239000000956 alloy Substances 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 239000003985 ceramic capacitor Substances 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 229910052759 nickel Inorganic materials 0.000 description 3
- 229910052697 platinum Inorganic materials 0.000 description 3
- 239000010409 thin film Substances 0.000 description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910002113 barium titanate Inorganic materials 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 239000000696 magnetic material Substances 0.000 description 2
- 238000007747 plating Methods 0.000 description 2
- 229920001451 polypropylene glycol Polymers 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- 229910018605 Ni—Zn Inorganic materials 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- 229910007565 Zn—Cu Inorganic materials 0.000 description 1
- JRPBQTZRNDNNOP-UHFFFAOYSA-N barium titanate Chemical compound [Ba+2].[Ba+2].[O-][Ti]([O-])([O-])[O-] JRPBQTZRNDNNOP-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 230000001747 exhibiting effect Effects 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000007646 gravure printing Methods 0.000 description 1
- 229910052742 iron Inorganic materials 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000005300 metallic glass Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- -1 or the like Inorganic materials 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 239000000843 powder Substances 0.000 description 1
- 238000007639 printing Methods 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 238000007650 screen-printing Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- VEALVRVVWBQVSL-UHFFFAOYSA-N strontium titanate Chemical compound [Sr+2].[O-][Ti]([O-])=O VEALVRVVWBQVSL-UHFFFAOYSA-N 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
- H01F27/00—Details of transformers or inductances, in general
- H01F27/28—Coils; Windings; Conductive connections
- H01F27/29—Terminals; Tapping arrangements for signal inductances
- H01F27/292—Surface mounted devices
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- H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
- H01F17/00—Fixed inductances of the signal type
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Abstract
본 발명은 칩 부품 및 이의 실장 기판에 관한 것이다. 본 발명의 일 실시예에 따른 칩 부품은, 복수의 절연층을 포함하고, 실장면으로 제공되는 하면 및 이에 대향하는 상면을 갖는 적층 본체 및 상기 적층 본체의 길이 방향의 양 측면에 배치되는 외부전극; 을 포함하고, 상기 적층 본체는, 상기 적층 본체의 상면에 배치되는 제1 돌출부와 폭 방향의 양 측면에 배치되는 제2 및 제3 돌출부를 더 포함하며, 상기 제1 돌출부의 상기 적층 본체의 길이 방향의 길이는, 상기 제2 및 제3 돌출부의 길이 방향의 길이보다 짧을 수 있다.
Description
본 발명은 칩 부품 및 이의 실장 기판에 관한 것이다.
전자제품의 소형화, 슬림화, 다기능화에 따라 칩 부품도 소형화가 요구되고 있으며, 전자부품의 실장도 고집적화되고 있다. 이러한 경향에 부응하여 실장되는 전자부품 사이의 공간이 최소화되고 있다.
상기 전자부품 중 하나인 인덕터(inductor)는 저항, 커패시터와 더불어 전자회로를 이루어 노이즈(Noise)를 제거하는 대표적인 수동소자로써, 전자기적 특성을 이용하여 커패시터와 조합하여 특정 주파수 대역의 신호를 증폭시키는 공진회로, 필터(Filter) 회로 등의 구성에 사용된다.
또한, 전자부품 중 하나인 적층 세라믹 커패시터는 액정 표시 장치(LCD: Liquid Crystal Display) 및 플라즈마 표시 장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 개인 휴대용 단말기(PDA: Personal Digital Assistants) 및 휴대폰 등 여러 전자 제품의 인쇄회로기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 하는 칩 형태의 콘덴서이다. 이러한 적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 소형이면서 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 다양한 전자 장치의 부품으로 사용될 수 있다.
다만, 상기의 칩 부품은 인쇄 회로 기판에 실장되는 경우에 발생되는 방사 노이즈를 제거하기 위해 메탈 캔(metal can)을 형성할 수 있지만, 칩 부품의 외부전극과 메탈 캔과의 접촉, 쇼트(short) 및 실장 공간 부족 문제가 발생할 수 있다.
본 발명은 전술한 종래 기술의 문제점을 해결하기 위해, 적층 본체의 상면 및 폭 방향의 양 측면에 단차를 형성함으로써, 적층 본체의 상면 또는 길이 방향의 양 측면에 형성되는 외부전극과의 쇼트를 방지할 수 있는 칩 부품 및 이의 실장 기판을 제안한다.
본 발명의 제1 기술적인 측면에 따른 칩 부품은, 복수의 절연층을 포함하고, 실장면으로 제공되는 하면 및 이에 대향하는 상면을 갖는 적층 본체; 및 상기 적층 본체의 길이 방향의 양 측면에 배치되는 외부전극; 을 포함하고, 상기 적층 본체는, 상기 적층 본체의 상면에 배치되는 제1 돌출부와 폭 방향의 양 측면에 배치되는 제2 및 제3 돌출부를 더 포함하며, 상기 제1 돌출부의 상기 적층 본체의 길이 방향의 길이는 상기 제2 및 제3 돌출부의 길이 방향의 길이보다 짧을 수 있다.
본 발명의 제2 기술적인 측면에 따른 칩 부품은, 내부 도체 패턴이 배치되는 복수의 절연층을 갖는 용량 형성부를 포함하고, 실장면으로 제공되는 하면 및 이에 대향하는 상면을 갖는 적층 본체; 및 상기 적층 본체의 길이 방향의 양 측면에 배치되는 외부전극; 을 포함하고, 상기 적층 본체는 상기 적층 본체의 상면에 배치되는 제1 보호층과, 상기 적층 본체의 폭 방향의 양 측면에 배치되는 제2 및 제3 보호층을 더 포함하고, 상기 제1 보호층의 상기 적층 본체의 길이 방향의 길이는, 상기 제2 및 제3 보호층의 길이 방향의 길이와 동일할 수 있다.
본 발명의 제3 기술적인 측면에 따른 칩 부품의 실장기판은, 일면에 배치되는 복수의 전극 패드를 갖는 인쇄 회로 기판; 및 상기 인쇄 회로 기판 위에 배치되는 칩 부품; 을 포함하고, 상기 칩 부품은, 복수의 절연층을 포함하고, 실장면으로 제공되는 하면 및 이에 대향하는 상면을 갖는 적층 본체; 및 상기 적층 본체의 길이 방향의 양 측면에 배치되는 외부전극; 을 포함하고, 상기 적층 본체는, 상기 적층 본체의 상면에 배치되는 제1 돌출부와 폭 방향의 양 측면에 배치되는 제2 및 제3 돌출부를 더 포함하며, 상기 제1 돌출부의 상기 적층 본체의 길이 방향의 길이는 상기 제2 및 제3 돌출부의 길이 방향의 길이보다 짧을 수 있다.
본 발명의 제4 기술적인 측면에 따른 칩 부품의 실장기판은, 일면에 배치되는 복수의 전극 패드를 갖는 인쇄 회로 기판; 및 상기 인쇄 회로 기판 위에 배치되는 칩 부품; 을 포함하고, 상기 칩 부품은, 내부 도체 패턴이 배치되는 복수의 절연층을 갖는 용량 형성부를 포함하고, 실장면으로 제공되는 하면 및 이에 대향하는 상면을 갖는 적층 본체; 및 상기 적층 본체의 길이 방향의 양 측면에 배치되는 외부전극; 을 포함하고, 상기 적층 본체는 상기 적층 본체의 상면에 배치되는 제1 돌출부와, 상기 적층 본체의 폭 방향의 양 측면에 배치되는 제2 및 제3 돌출부를 더 포함하고, 상기 제1 돌출부의 상기 적층 본체의 길이 방향의 길이는, 상기 제2 및 제3 돌출부의 길이 방향의 길이와 동일할 수 있다.
본 발명의 일 실시예에 따른 칩 부품 및 이의 실장 기판은, 메탈 캔과 외부전극 간의 쇼트를 방지할 수 있으며, 칩 부품이 소형화됨으로써, 실장 공간을 충분히 확보할 수 있다.
또한, 적층 본체의 체적 증가를 통해 칩 부품의 특성을 개선할 수 있다.
도 1은 본 발명의 일 실시예에 따른 칩 부품을 나타낸 사시도이다.
도 2는 도 1에 도시한 칩 부품의 구성 중 적층 본체의 실시예를 나타낸 사시도이다.
도 3a 및 도 3b는 도 2에 도시한 칩 부품을 정면에서 바라본 모습을 도시한 도면이다.
도 4a 및 도 4b는 도 2에 도시한 칩 부품을 위쪽에서 바라본 모습을 도시한 도면이다.
도 5a 내지 도 5c는 도 1에 도시한 칩 부품을 길이 방향으로 잘랐을 때의 단면의 실시예를 나타낸 도면이다.
도 6은 본 발명의 일 실시예에 따른 칩 부품의 기판 실장 모습을 나타낸 사시도이다.
도 7은 본 발명의 다른 실시예에 따른 칩 부품을 나타낸 사시도이다.
도 8은 도 7에 도시한 칩 부품의 구성 중 적층 본체의 실시예를 나타낸 사시도이다.
도 9a 및 도 9b는 도 7에 도시한 칩 부품을 정면에서 바라본 모습을 도시한 도면이다.
도 10은 본 발명의 다른 실시예에 따른 칩 부품의 기판 실장 모습을 나타낸 사시도이다.
도 2는 도 1에 도시한 칩 부품의 구성 중 적층 본체의 실시예를 나타낸 사시도이다.
도 3a 및 도 3b는 도 2에 도시한 칩 부품을 정면에서 바라본 모습을 도시한 도면이다.
도 4a 및 도 4b는 도 2에 도시한 칩 부품을 위쪽에서 바라본 모습을 도시한 도면이다.
도 5a 내지 도 5c는 도 1에 도시한 칩 부품을 길이 방향으로 잘랐을 때의 단면의 실시예를 나타낸 도면이다.
도 6은 본 발명의 일 실시예에 따른 칩 부품의 기판 실장 모습을 나타낸 사시도이다.
도 7은 본 발명의 다른 실시예에 따른 칩 부품을 나타낸 사시도이다.
도 8은 도 7에 도시한 칩 부품의 구성 중 적층 본체의 실시예를 나타낸 사시도이다.
도 9a 및 도 9b는 도 7에 도시한 칩 부품을 정면에서 바라본 모습을 도시한 도면이다.
도 10은 본 발명의 다른 실시예에 따른 칩 부품의 기판 실장 모습을 나타낸 사시도이다.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 일 실시예에 따른 칩 부품을 나타낸 사시도이다.
도 1을 참조하면, 본 발명에 따른 칩 부품은, 적층 본체(100) 및 외부전극(200)을 포함할 수 있다.
적층 본체(100)는 복수의 절연층이 적층되어 형성될 수 있다. 적층 본체(100)는 상기 복수의 절연층이 소결된 상태일 수 있으며, 인접하는 복수의 절연층 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)을 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
본 발명의 실시형태를 명확하게 설명하기 위해 적층 본체(100)의 방향을 정의하면, 도 1에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향, 두께 방향을 나타낸다. 또한, 적층 본체(100)는 실장면으로 제공되는 하면, 이에 대향하는 상면, 길이 방향의 양 측면 및 폭 방향의 양 측면을 구비할 수 있다.
도 2는 도 1에 도시한 칩 부품의 구성 중 적층 본체(100)의 실시예를 나타낸 사시도이다.
도 1 및 도 2를 참조하면, 적층 본체(100)는 적층 본체(100)의 상면에 배치되는 제1 돌출부(110) 및 폭 방향의 양 측면에 배치되는 제2, 제3 돌출부(120, 130)를 포함할 수 있다.
제1 돌출부(110)는 적층 본체(100)의 길이 방향의 중심에 배치될 수 있으며, 마찬가지로 제2 및 제3 돌출부(120, 130)도 적층 본체의 길이 방향의 중심에 배치될 수 있다. 다만, 제1 내지 제3 돌출부(110, 120, 130)의 위치는 상술한 바에 의해 제한되지는 않는다.
적층 본체(100)는 제1 돌출부(110)의 적층 본체(100)의 길이 방향의 길이(l)가 제2 및 제3 돌출부(120, 130)의 적층 본체(100)의 길이 방향의 길이(L)보다 짧을 수 있다.
상기 제1 내지 제3 돌출부(110, 120, 130)는 용량 형성에 직접적으로 기여하지 않으며, 도금 공정시 발생될 수 있는 도금액 침투 현상을 방지하기 위한 보호층의 역할을 수행할 수 있다.
결국 제1 내지 제3 돌출부(110, 120, 130)는 각각 제1 내지 제3 보호층에 대응될 수 있다.
다시 도 1을 참조하면, 외부전극(200)은 적층 본체(100)의 길이 방향의 양 측면에 배치될 수 있다.
외부전극(200)은 은(Ag), 백금(Pt), 구리(Cu), 은(Ag) 및 팔라듐(Pd)으로 이루어진 군에서 선택되는 어느 하나 이상을 포함할 수 있다.
보다 상세하게 외부전극(200)에 대해 설명하면, 외부전극(200)은 적층 본체(100)의 길이 방향의 양 측면 각각에서 적층 본체(100)의 상면으로 연장되어 형성될 수 있다.
이때, 적층 본체(100)는 제1 돌출부(110)의 적층 본체(100)의 길이 방향의 길이(l)가 제2 및 제3 돌출부(120, 130)의 적층 본체(100)의 길이 방향의 길이(L)보다 짧음으로써, L과 l의 차(t1)만큼 적층 본체(100)의 상면에 형성되는 외부전극(200)과 제1 돌출부(110)는 이격되어, 직접적으로 맞닿지 않을 수 있다.
외부전극(200)은 적층 본체(100)의 폭 방향의 양 측면으로 연장되어 배치될 수 있으며, 나아가, 외부전극(200)은 적층 본체(100)의 길이 방향의 양 측면에서 적층 본체(100)의 하면으로 연장되어 배치될 수 있다.
따라서, 본 발명에 따른 칩 부품은, 적층 본체(100) 중 제1 내지 제3 돌출부(110 내지 130)를 제외한 나머지 부분, 즉, 적층 본체(100)의 길이 방향의 양 측면, 폭 방향의 양 측면, 적층 본체(100)의 상, 하면에 외부전극(200)이 도포될 수 있다.
도 3a 및 도 3b는 도 2에 도시한 칩 부품을 정면에서 바라본 모습을 도시한 도면이다.
도 3a 및 도 3b를 참조하면, 적층 본체(100)의 두께 방향의 길이(A)와 외부전극(200)의 적층 본체(100)의 두께 방향의 길이(B) 및 적층 본체(100)의 하면에서 제1 돌출부(110)까지의 거리(C)간의 관계는 A < B < C일 수 있다.
특히, B < C를 만족함으로써 적층 본체(100)의 상면에 형성되는 메탈 캔과의 쇼트를 방지할 수 있다.
다음으로, 적층 본체(100)의 폭 방향의 양 측면으로 연장되어 형성되는 외부전극(200)에 대해 구체적으로 설명하기로 한다.
도 3a의 경우, 외부전극(200)은 적층 본체(100)의 폭 방향의 양 측면으로 연장되어 배치될 수 있으며, 제2 및 제3 돌출부(120, 130)의 적층 본체(100)의 길이 방향의 양 단면과 소정의 거리(t2) 이격되어 배치될 수 있다.
도 3b의 경우, 외부전극(200)은 적층 본체(100)의 폭 방향의 양 측면에서 제2 및 제3 돌출부(120, 130)의 적층 본체(100)의 길이 방향의 양 단면까지 연장되어 배치될 수 있다. 즉, 서로 맞닿을 수 있다.
이때, 각각의 경우에 적층 본체(100)의 상면에 배치되는 외부전극(200)은 제1 돌출부(110)와 일정 거리(t1) 이격될 수 있으며(즉, D < E), 도 3a의 경우가 도 3b의 경우보다 t1값이 더 클 수 있다. 이는, 도 3a의 경우가 외부전극(200)이 제2 및 제3 돌출부(120, 130)의 적층 본체(100)의 길이 방향의 양 단면과 소정의 거리(t2) 이격되어 배치되기 때문이다.
도 4a 및 도 4b는 도 2에 도시한 칩 부품을 위쪽에서 바라본 모습을 도시한 도면이다.
도 4a와 도 4b의 경우는, 외부전극(200)이 적층 본체(100)의 폭 방향의 양 측면에서 연장되는 길이에서 차이가 있음은 도 3a 및 도 3b에서 살펴본 바와 같다.
도 4a 및 도 4b를 참조하면, 상술한 바와 같이 제1 돌출부(110)의 적층 본체(100)의 길이 방향의 길이(l)는 제2 및 제3 돌출부(120, 130)의 적층 본체(100)의 길이 방향의 길이(L)보다 짧을 수 있다.
또한, 적층 본체(100)의 폭 방향의 길이(F)와, 외부전극(200)의 적층 본체(100)의 폭 방향의 길이(G) 및 상기 제2 돌출부(120)에서 제3 돌출부(130)까지의 적층 본체(100)의 폭 방향의 길이(H)는, F < G < H를 만족할 수 있다.
도 5a 내지 도 5c는 도 1에 도시한 칩 부품을 길이 방향으로 잘랐을 때의 단면의 실시예를 나타낸 도면이다.
도 5a를 참조하면, 본 발명에 따른 칩 부품의 일 실시예는 적층형 인덕터일 수 있다.
적층 본체(100)에 포함되는 복수의 절연층은 Al2O3계 유전체와 Mn-Zn계 페라이트, Ni-Zn계 페라이트, Ni-Zn-Cu계 페라이트, Mn-Mg계 페라이트, Ba계 페라이트, Li계 페라이트 등의 공지된 유전체와 페라이트를 포함하는 복합 자성체일 수 있다. 다만, 이에 제한되는 것은 아니며 자기 특성을 나타내는 자료라면 제한되지 않고 포함될 수 있다.
또한, 본 발명에 따른 칩 부품은, 상기 복수의 절연층 상에 배치되는 내부 도체 패턴을 갖는 내부 코일부(300)를 더 포함할 수 있다.
적층 본체(100)는 내부 도체 패턴이 형성된 복수의 절연층이 적층되어 형성될 수 있으며, 이때, 내부 도체 패턴은 적층 본체(100) 내에서 비아홀을 통해 서로 전기적으로 연결되어 하나의 내부 코일부(300)를 형성할 수 있다. 이로써 목표로 하는 인덕턴스(inductance)를 구현할 수 있다. 또한, 내부 코일부(300)는 복수의 인출부를 통해 외부전극(200)과 전기적으로 연결될 수 있다.
내부 도체 패턴은 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 형성할 수 있다. 상기 도전성 금속은 전기 전도도가 우수한 금속이라면 특별히 제한되지 않으며 예를 들면, 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu) 또는 백금(Pt) 등의 단독 또는 혼합 형태일 수 있다.
도 5b를 참조하면, 본 발명에 따른 칩 부품의 일 실시예는 박막형 인덕터일 수 있다.
이때, 박막형 인덕터는, 적층 본체(100) 및 상기 적층 본체(100)의 내부에 매설되는 내부 코일부(305)를 포함할 수 있따.
본 발명의 일 실시예에 따른 박막형 인덕터에 포함되는 복수의 절연층은 페라이트. 또는 금속자성입자를 포함할 수 있으나, 반드시 이에 제한되는 것은 아니고, 자기 특성을 나타내는 재료라면 제한되지 않고 포함할 수 있다.
상기 금속자성입자로, Fe, Si, Cr, Al 및 Ni로 이루어진 군에서 선택된 어느 하나 이상을 포함하는 합금일 수 있고, 예를 들어, Fe-Si-B-Cr계 비정질 금속 입자를 포함할 수 있으나, 반드시 이에 제한되는 것은 아니다.
상기 금속자성입자는 에폭시(epoxy) 수지 또는 폴리이미드(polyimide) 등의 고분자 상에 분산된 형태로 포함될 수 있다.
상기 적층 본체(100)의 내부에 배치되는 절연 기판(306)은 예를 들어, 폴리프로필렌글리콜(PPG) 기판, 페라이트 기판 또는 금속계 연자성 기판 등으로 형성된다.
상기 절연 기판(306)의 중앙부는 관통되어 홀을 형성하고, 상기 홀은 페라이트 또는 금속자성입자 등의 자성체로 충진되어 중심부를 형성한다. 자성체로 충진되는 중심부를 형성함에 따라 인덕턴스(Inductance, L)를 향상시킬 수 있다.
상기 절연 기판(306)의 일면에 코일 형상의 패턴을 가지는 내부 코일부(305)가 형성되며, 상기 절연 기판(306)의 반대 면에도 코일 형상의 패턴을 가지는 내부 코일부(305)가 형성된다.
상기 내부 코일부(305)는 스파이럴(spiral) 형상으로 코일 패턴이 형성될 수 있으며, 상기 절연 기판(306)의 일면과 반대 면에 형성되는 내부 코일부(305)는 상기 절연 기판(305)에 형성되는 비아 전극(도면 미도시)을 통해 전기적으로 접속된다.
상기 내부 코일부(305) 및 비아 전극(도면 미도시)은 전기 전도성이 뛰어난 금속을 포함하여 형성될 수 있으며 예를 들어, 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu), 백금(Pt) 또는 이들의 합금 등으로 형성될 수 있다.
절연 기판(306)의 일면에 형성되는 내부 코일부(305)의 일 단부는 적층 본체(100)의 길이 방향의 일 단면으로 노출될 수 있으며, 절연 기판(20)의 반대 면에 형성되는 내부 코일부(305)의 일 단부는 적층 본체(100)의 길이 방향의 타 단면으로 노출될 수 있다.
도 5c를 참조하면, 본 발명에 따른 칩 부품의 일 실시예는 커패시터일 수 있다. 다만, 도 5c 및 이하에서는 본 발명에 따른 칩 부품의 일 실시예를 적층 세라믹 커패시터로 설명하지만, 이에 제한되는 것은 아니다.
도 5c를 참조하면, 적층 본체(100)에 포함되는 복수의 절연층은 유전체일 수있으며, 특히 고 유전률을 갖는 세라믹 분말, 예를 들어 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 분말을 포함할 수 있다.
또한, 본 발명에 따른 칩 부품은, 상기 복수의 절연층 상에 서로 교대로 배치되는 복수의 내부 도체 패턴을 갖는 액티브층(310)를 더 포함할 수 있다.
서로 교대로 배치되는 내부 도체 패턴 간에는 서로 다른 극성을 가질 수 있으며, 절연층에 소정의 두께로 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 절연층의 적층 방향을 따라 양 단면을 통해 번갈아 노출되도록 형성될 수 있으며, 중간에 배치되는 절연층에 의해 서로 전기적으로 절연될 수 있다.
액티브층(310)에 포함되는 복수의 내부 도체 패턴은 적층 본체(100)의 길이 방향의 양 단면을 통해 번갈아 노출될 수 있으며, 노출되는 부분은 외부전극(200)과 각각 전기적으로 연결될 수 있다.
따라서, 외부전극(200)에 전압을 인가하면, 서로 대향하는 내부 도체 패턴 사이에 전하가 축적되고, 이때, 칩 부품의 정전 용량은 액티브층(310)에서 내부 도체 패턴이 서로 중첩되는 영역의 면적과 비례하게 된다.
이러한 내부 도체 패턴의 두께는 용도에 따라 결정될 수 있는데, 예를 들어 적층 본체(100)의 크기를 고려하여 0.2 내지 1.0 ㎛의 범위 내에 있도록 결정될 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 내부 도체 패턴을 형성하는 도전성 페이스트에 포함되는 도전성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd) 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
도 6은 본 발명의 일 실시예에 따른 칩 부품(10)의 기판 실장 모습을 나타낸 사시도이다.
도 6을 참조하면, 칩 부품(10)의 실장기판(400)은 칩 부품(10)이 수평하게 실장되는 인쇄 회로 기판(400)과, 인쇄 회로 기판(400)의 상면에 적층 본체(100)를 기준으로 서로 대각선으로 마주보는 위치에 배치되는 제1 및 제2 전극 패드(410, 420)를 포함한다.
이때, 본 발명에 따른 칩 부품(10)은 적층 본체(100)의 하면에 배치되는 외부전극(200)이 각각 제1 및 제2 전극 패드(410, 420) 위에 접촉되게 위치한 상태에서 솔더(430)에 의해 인쇄 회로 기판(400)과 전기적으로 연결될 수 있다.
도 7은 본 발명의 다른 실시예에 따른 칩 부품을 나타낸 사시도이다.
도 8은 도 7에 도시한 칩 부품의 구성 중 적층 본체(100)의 실시예를 나타낸 사시도이다.
이하, 도 1 내지 도 6과 설명이 중복되는 부분은 생략하기로 한다.
도 7 및 도 8을 참조하면, 본 발명의 다른 실시예에 따른 칩 부품은, 적층 본체(100) 및 외부전극(200)을 포함할 수 있다.
적층 본체(100)는 내부 도체 패턴이 배치되는 복수의 절연층을 갖는 용량 형성부를 포함할 수 있다.
또한, 적층 본체(100)는 상면에 배치되는 제1 보호층(110)과, 적층 본체(100)의 폭 방향의 양 측면에 배치되는 제2 및 제3 보호층(120, 130)을 더 포함할 수 있다.
이때, 제1 보호층(110)의 적층 본체(100)의 길이 방향의 길이와 상기 제2 및 제3 보호층(120, 130)의 적층 본체(100)의 길이 방향의 길이는 L로써 서로 동일할 수 있다.
도 9a 및 도 9b는 도 7에 도시한 칩 부품을 정면에서 바라본 모습을 도시한 도면이다.
도 9a 및 도 9b를 참조하면, 외부전극(200)은 적층 본체(100)의 길이 방향의 양 측면에서 적층 본체(100)의 상면으로 연장되어 배치될 수 있다.
이때, 도 9a를 참조하면, 외부전극(200)은 상기 제1 보호층(110)의 적층 본체의 길이 방향의 양 단면과 소정의 거리(t1)로 서로 이격되어 배치될 수 있다. 이 경우, 외부전극(200)은 적층 본체(100)의 폭 방향의 양 측면으로도 연장되어 형성될 수 있으나, t1의 길이만큼 제2 및 제3 보호층(120, 130)과 이격될 수 있다(D < E).
또한, 도 9b를 참조하면, 외부전극(200)은 적층 본체(100)의 길이 방향의 양 측면에서 상기 제1 보호층(110)까지 연장되어 형성될 수도 있다. 이 경우, 외부전극(200)은 적층 본체(100)의 폭 방향의 양 측면으로도 연장되어 2 및 제3 보호층(120, 130)과 맞닿을 수 있다(D = E).
즉, 본 발명의 다른 실시예에 따른 칩 부품은, D <= E를 만족할 수 있다.
도 10은 본 발명의 다른 실시예에 따른 칩 부품(20)의 기판 실장 모습을 나타낸 사시도이다.
도 10을 참조하면, 칩 부품(20)은 적층 본체(100)의 하면에 배치되는 외부전극(200)이 각각 제1 및 제2 전극 패드(410, 420) 위에 접촉되게 위치한 상태에서 솔더(430)에 의해 인쇄 회로 기판(400)과 전기적으로 연결될 수 있다.
이때, 본 발명의 다른 실시예에 따른 칩 부품(20)은, 제1 보호층(110)의 적층 본체(100)의 길이 방향의 길이와 상기 제2 및 제3 보호층(120, 130)의 적층 본체(100)의 길이 방향의 길이는 L(도 7 참조)로써 서로 동일할 수 있다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100: 적층 본체;
110: 제1 돌출부, 제1 보호층;
120: 제2 돌출부, 제2 보호층;
130: 제3 돌출부, 제3 보호층;
200: 외부전극;
300: 내부 코일부;
400: 인쇄 회로 기판;
110: 제1 돌출부, 제1 보호층;
120: 제2 돌출부, 제2 보호층;
130: 제3 돌출부, 제3 보호층;
200: 외부전극;
300: 내부 코일부;
400: 인쇄 회로 기판;
Claims (21)
- 복수의 절연층을 포함하고, 실장면으로 제공되는 하면 및 이에 대향하는 상면을 갖는 적층 본체; 및
상기 적층 본체의 길이 방향의 양 측면에 배치되는 외부전극; 을 포함하고,
상기 적층 본체는, 상기 적층 본체의 상면에 배치되는 제1 돌출부와 폭 방향의 양 측면에 배치되는 제2 및 제3 돌출부를 더 포함하며,
상기 제1 돌출부의 상기 적층 본체의 길이 방향의 길이는, 상기 제2 및 제3 돌출부의 길이 방향의 길이보다 짧은 칩 부품.
- 제1항에 있어서, 상기 외부전극은,
상기 적층 본체의 길이 방향의 양 측면에서 상기 적층 본체의 상면으로 연장되어 배치되며, 상기 제1 돌출부와 이격되어 배치되는 칩 부품.
- 제1항에 있어서, 상기 외부전극은,
상기 적층 본체의 길이 방향의 양 측면에서 상기 제2 및 제3 돌출부의 상기 적층 본체의 길이 방향의 양 단면까지 연장되어 배치되는 칩 부품.
- 제1항에 있어서, 상기 외부전극은,
상기 적층 본체의 폭 방향의 양 측면으로 연장되어 배치되며, 상기 제2 및 제3 돌출부의 상기 적층 본체의 길이 방향의 양 단면과 이격되어 배치되는 칩 부품.
- 제1항에 있어서, 상기 외부전극은,
상기 적층 본체의 길이 방향의 양 측면에서 상기 적층 본체의 하면으로 연장되어 배치되는 칩 부품.
- 제1항에 있어서, 상기 제1 내지 제3 돌출부 중 적어도 하나는,
상기 적층 본체의 길이 방향의 중심에 배치되는 칩 부품.
- 제1항에 있어서,
상기 제1 돌출부의 상기 적층 본체의 두께 방향의 길이는, 상기 적층 본체의 상면에 배치되는 외부전극의 상기 적층 본체의 두께 방향의 길이보다 긴 칩 부품.
- 제1항에 있어서,
상기 제2 돌출부에서 제3 돌출부까지의 상기 적층 본체의 폭 방향의 길이는, 상기 적층 본체의 폭 방향의 양 측면에 배치되는 외부전극의 상기 적층 본체의 폭 방향의 길이보다 긴 칩 부품.
- 내부 도체 패턴이 배치되는 복수의 절연층을 갖는 용량 형성부를 포함하고, 실장면으로 제공되는 하면 및 이에 대향하는 상면을 갖는 적층 본체; 및
상기 적층 본체의 길이 방향의 양 측면에 배치되는 외부전극; 을 포함하고,
상기 적층 본체는 상기 적층 본체의 상면에 배치되는 제1 보호층과, 상기 적층 본체의 폭 방향의 양 측면에 배치되는 제2 및 제3 보호층을 더 포함하고,
상기 제1 보호층의 상기 적층 본체의 길이 방향의 길이는, 상기 제2 및 제3 보호층의 길이 방향의 길이와 동일한 칩 부품.
- 제9항에 있어서, 상기 외부전극은,
상기 적층 본체의 길이 방향의 양 측면에서 상기 적층 본체의 상면으로 연장되어 배치되며, 상기 제1 보호층과 이격되어 배치되는 칩 부품.
- 제9항에 있어서, 상기 외부전극은,
상기 적층 본체의 폭 방향의 양 측면에서 상기 제2 및 제3 보호층의 세라믹 본체의 길이 방향의 양 단면까지 연장되어 배치되는 칩 부품.
- 제9항에 있어서,
상기 복수의 절연층 상에 배치되는 내부 도체 패턴을 갖는 내부 코일부; 를 더 포함하는 칩 부품.
- 제9항에 있어서,
상기 적층 본체에 매설되는 내부 코일부; 를 더 포함하고,
상기 적층 본체는, 상기 내부 코일부를 갖는 코어층; 을 더 포함하는 칩 부품.
- 제9항에 있어서, 상기 용량 형성부는,
상기 내부 도체 패턴이 서로 교대로 상기 복수의 절연층 상에 배치되는 칩 부품.
- 제9항에 있어서, 상기 외부전극은,
상기 적층 본체의 길이 방향의 양 측면에서 상기 적층 본체의 하면으로 연장되어 배치되는 칩 부품.
- 일면에 배치되는 복수의 전극 패드를 갖는 인쇄 회로 기판; 및
상기 인쇄 회로 기판 위에 배치되는 칩 부품; 을 포함하고,
상기 칩 부품은, 복수의 절연층을 포함하고, 실장면으로 제공되는 하면 및 이에 대향하는 상면을 갖는 적층 본체; 및 상기 적층 본체의 길이 방향의 양 측면에 배치되는 외부전극; 을 포함하고, 상기 적층 본체는, 상기 적층 본체의 상면에 배치되는 제1 돌출부와 폭 방향의 양 측면에 배치되는 제2 및 제3 돌출부를 더 포함하며, 상기 제1 돌출부의 상기 적층 본체의 길이 방향의 길이는 상기 제2 및 제3 돌출부의 길이 방향의 길이보다 짧은 칩 부품의 실장기판.
- 일면에 배치되는 복수의 전극 패드를 갖는 인쇄 회로 기판; 및
상기 인쇄 회로 기판 위에 배치되는 칩 부품; 을 포함하고,
상기 칩 부품은, 복수의 절연층을 갖는 용량 형성부를 포함하고, 실장면으로 제공되는 하면 및 이에 대향하는 상면을 갖는 적층 본체; 및 상기 적층 본체의 길이 방향의 양 측면에 배치되는 외부전극; 을 포함하고, 상기 적층 본체는 상기 적층 본체의 상면에 배치되는 제1 돌출부와, 상기 적층 본체의 폭 방향의 양 측면에 배치되는 제2 및 제3 돌출부를 더 포함하고, 상기 제1 돌출부의 상기 적층 본체의 길이 방향의 길이는, 상기 제2 및 제3 돌출부의 길이 방향의 길이와 동일한 칩 부품의 실장기판.
- 제16항 및 제17항 중 어느 한 항에 있어서, 상기 외부전극은,
상기 적층 본체의 길이 방향의 양 측면에서 상기 적층 본체의 상면으로 연장되어 배치되며, 상기 제1 돌출부와 이격되어 배치되는 칩 부품의 실장기판.
- 제16항 및 제17항 중 어느 한 항에 있어서, 상기 칩 부품은,
상기 복수의 절연층 상에 배치되는 내부 도체 패턴을 갖는 내부 코일부; 를 더 포함하는 칩 부품의 실장기판.
- 제16항 및 제17항 중 어느 한 항에 있어서, 상기 적층 본체는,
상기 복수의 절연층 상에 배치되는 내부 도체 패턴을 갖는 내부 코일부를 포함하는 코어층; 을 더 포함하는 칩 부품의 실장기판.
- 제16항 및 제17항 중 어느 한 항에 있어서, 상기 칩 부품은,
상기 복수의 절연층 상의 내부 도체 패턴이 서로 교대로 배치되는 용량 형성부; 를 더 포함하는 칩 부품의 실장기판.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020140124354A KR101548879B1 (ko) | 2014-09-18 | 2014-09-18 | 칩 부품 및 이의 실장 기판 |
| US14/858,776 US20160086727A1 (en) | 2014-09-18 | 2015-09-18 | Electronic component and board having the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020140124354A KR101548879B1 (ko) | 2014-09-18 | 2014-09-18 | 칩 부품 및 이의 실장 기판 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR101548879B1 true KR101548879B1 (ko) | 2015-08-31 |
Family
ID=54062333
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020140124354A KR101548879B1 (ko) | 2014-09-18 | 2014-09-18 | 칩 부품 및 이의 실장 기판 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20160086727A1 (ko) |
| KR (1) | KR101548879B1 (ko) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPWO2021049380A1 (ko) * | 2019-09-13 | 2021-03-18 | ||
| CN114521277A (zh) * | 2019-09-30 | 2022-05-20 | 京瓷株式会社 | 薄膜电容器元件 |
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2014
- 2014-09-18 KR KR1020140124354A patent/KR101548879B1/ko active IP Right Grant
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Also Published As
| Publication number | Publication date |
|---|---|
| US20160086727A1 (en) | 2016-03-24 |
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| Date | Code | Title | Description |
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| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
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Payment date: 20190701 Year of fee payment: 5 |