JP3810296B2 - 配線基板 - Google Patents
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Description
【発明の属する技術分野】
本発明は、コア基板に電子部品を内蔵し且つコア基板の表面および裏面に形成した配線層同士を導通するスルーホール導体を有する配線基板に関する。
【0002】
【従来の技術】
近年における配線基板の小型化および配線基板内における配線の高密度化に対応するため、配線基板の第1主面上にICチップなどの電子部品を搭載するだけでなく、コア基板の内部に電子部品を内蔵する配線基板が提案されている。
例えば、図8(A)に示す配線基板50は、絶縁性のコア基板51に設けた貫通孔52に埋込樹脂53を介して複数のチップコンデンサ(電子部品)54を内蔵している。各チップコンデンサ54は、図8(B)にも示すように、平面視で一対の長辺から上下端に突出する複数の電極55,56を該長辺に沿って有している。
【0003】
また、図8(A),(B)に示すように、コア基板51における貫通孔52の周囲には、コア基板51を貫通するスルーホール導体57,58が貫通孔52の側面に沿って形成されている。該導体57,58は、内部に充填樹脂59を有する。更に、コア基板51の表面と裏面とには、図8(A)に示すように、絶縁層60,61が形成されると共に、所定パターンを有し且つ各チップコンデンサ54の電極55,56と接続する配線層62,63が形成される。加えて、絶縁層60,61には、これを貫通し且つ配線層62,63と接続するビア導体64,65が形成され、その上下端には別の配線層66,67が形成されると共に、これらの上下に絶縁層68,69が個別に形成されている。
【0004】
そして、前記スルーホール導体57は、配線基板50における電源回路またはグランド用回路に接続されており、スルーホール導体58は、信号用回路に接続されている。ところで、チップコンデンサ54は、電極55,56を介して配線層62,63などとの間で導通する際に、スイッチングノイズを発生させることがある。このため、スルーホール導体58が接続されている信号用回路は、かかるスイッチングノイズの影響を受けて誤動作を生じる、という問題があった。この誤動作は、電極55,56に近接するスルーホール導体58にて生じ易い。
【0005】
一方、電源回路またはグランド用回路に接続される前記スルーホール導体57が、貫通孔52から離れた位置のコア基板51に形成されていると、第1主面上に搭載する図示しないICチップまでの導通経路が長くなる。このため、かかるICチップを高速動作させる際にスイッチングに対する反応が遅れて、ノイズを生じることにより、ICチップが誤動作を引き起こす、という問題があった。この場合、上記導通経路の付近に配置された信号用回路も上記ノイズの影響を受けることがあった。
【0006】
【発明が解決すべき課題】
本発明は、以上に説明した従来の技術における問題点を解決し、コア基板に内蔵した電子部品によって基板内の信号用回路が誤動作しないようにした配線基板を提供する、ことを課題とする。
【0007】
【課題を解決するための手段】
本発明は、上記課題を解決するため、内蔵する電子部品に近接するスルーホール導体を電源用またはグランド(接地)用回路に接続することに着想して成されたものである。
即ち、本発明の配線基板(請求項1)は、表面および裏面を有するコア基板と、このコア基板の表面と裏面との間を貫通する貫通孔、あるいは、コア基板の表面または裏面に開口する凹部と、上記貫通孔または凹部に埋込樹脂を介して内蔵される電子部品と、上記貫通孔または凹部内における電子部品に隣接し且つ当該貫通孔または凹部の周囲を囲むように上記コア基板を貫通する複数のスルーホール導体と、上記コア基板の表面上および裏面上にそれぞれ形成される配線層および絶縁層と、を備え、上記複数のスルーホール導体は、電源用回路またはグランド用回路に接続されている、ことを特徴とする。
【0008】
これによれば、電子部品がスイッチングノイズを発生させた場合でも、かかる電子部品が内蔵されている上記貫通孔または凹部の周囲に信号用回路に接続されるスルーホール導体がないため、上記ノイズにより間近に位置する基板内の信号用回路が誤動作を引き起こすことを防止できる。また、貫通孔または凹部の周囲には電源用回路またはグランド用回路に接続するスルーホール導体が位置するため、第1主面上に搭載するICチップまでの導通経路が短くなる。これにより、基板内部におけるループインダクタンスが低減し、且つノイズの発生を低減すると共に、上記ICチップへの高速給電が可能となる。しかも、電子部品を埋込樹脂によって埋設しつつコア基板の貫通孔または凹部に強固に内蔵しているため、電子部品を基板内の配線層と正確に接続し且つ所要の動作を確実に発揮せしめることが可能となる。
尚、本明細書において、「隣接する」とは「間近」、即ち「一番近い」ことを指す。また、上記コア基板には、単層の絶縁層からなる形態の他、複数の絶縁層とそれらの間に配置される配線層とからなる多層基板とした形態も含まれる。
【0009】
尚、電子部品には、コンデンサ、インダクタ、抵抗、フィルタなどの受動部品や、ローノイズアンプ(LNA)、トランジスタ、半導体素子、FETなどの能動部品、あるいはSAWフィルタ、LCフィルタ、アンテナスイッチモジュール、カプラ、ダイプレクサなどが含まれる。且つこれらのチップ状のものも含まれると共に、これらの異種の電子部品同士を同じ貫通孔や凹部内に内蔵しても良い。
【0010】
また、前記貫通孔または凹部から見て、電源用回路またはグランド用回路に接続されている前記スルーホール導体の外側に位置して前記コア基板を貫通するスルーホール導体は、信号用回路に接続されている、配線基板(請求項2)も本発明に含まれる。これによれば、仮に電子部品からスイッチングノイズが漏洩しても、信号用回路に接続されるスルーホール導体は、貫通孔または凹部から見て、電源用回路またはグランド用回路に接続されるスルーホール導体よりも離れた位置にある。このため、上記ノイズは、電源用回路などに接続されたスルーホール導体により遮蔽されているため、信号用回路に接続されるスルーホール導体には確実に影響しなくなる。従って、配線基板内における信号用回路の誤動作をなくし、正常な動作を安定して行わしめることができる。
尚、上記配線基板で、貫通孔または凹部に隣接して電源用またはグランド用回路に接続されるスルーホール導体の上記貫通孔または凹部から見て外側に、1または複数の電源用またはグランド用回路に接続されるスルーホール導体を配置し、更にその外側に信号用回路に接続されるスルーホール導体を配置しても良い。
【0011】
また、本発明には、前記電子部品の電極と前記貫通孔または凹部に隣接するスルーホール導体とが、第1電位、または第1電位と逆の電荷に帯電された第2電位となるように配置されている、配線基板(請求項3)も含まれる。
更に、本発明には、前記電子部品の電極と前記貫通孔または凹部に隣接するスルーホール導体とが、第1電位、または第1電位と逆の電荷に帯電された第2電位となるように配置されている、配線基板(請求項4)も含まれる。
上記第1電位と第2電位とは、正・負逆の電荷に帯電され、逆向きに通電されていることを示し、これによる場合、隣接する電極とスルーホール導体との間における相互インダクタンスを増加させ、且つ両者に跨る全体のループインダクタンスを低減することが可能となる。これにより、基板内の電子部品と配線層間の通電や、配線層同士間の通電を安定させ且つ確実に行わしめ得る。
更に、本発明には、前記コア基板の表面および裏面の上にそれぞれ形成される配線層と前記電子部品の電極とが接続されている、配線基板(請求項5)も含まれる。
また、本発明には、前記電子部品の電極と前記電源用回路またはグランド用回路に接続されているスルーホール導体とは、前記コア基板の表面および裏面の上にそれぞれ形成される配線層を介して導通されている、配線基板(請求項6)も含まれる。
加えて、本発明には、前記コア基板の表面の上に形成される複数の配線層および複数の絶縁層からなるビルドアップ層の主面上に半導体素子が搭載される、配線基板(請求項7)も含まれる。
【0012】
【発明の実施の形態】
以下において、本発明の実施に好適な形態を図面と共に説明する。
図1は、本発明の一形態の配線基板1における主要部の断面を示す。
配線基板1は、図1に示すように、絶縁性のコア基板2と、その表面3上または裏面4下に形成した配線層14,20,26,15,21,27および絶縁層16,22,28,17,23,29からなるビルドアップ層と、を有する多層基板である。上記配線層14などの厚さは約15μm程度であり、絶縁層16などの厚さは約30μm程度である。
コア基板2は、平面視がほぼ正方形で厚さ約0.8mmのガラス布入りのエポキシ樹脂からなる絶縁層で、その中央部をパンチングすることにより、図1に示すように、平面視がほぼ正方形で一辺が12mmの貫通孔5が穿孔されている。
【0013】
コア基板2の貫通孔5内には、シリカフィラなどの無機フィラを含むエポキシ系の埋込樹脂13を介して、複数のチップコンデンサ(電子部品)10が内蔵されている。チップコンデンサ10は、両側面において上下端に突出する電極11,12を対称に複数設けており、例えばチタン酸バリウムを主成分とする誘電体層と内部電極であるNi層とを交互に積層したセラミックスコンデンサである。各チップコンデンサ10は、3.2mm×1.6mm×0.7mmの寸法を有する。貫通孔5の周囲には、コア基板2の表面3と裏面4との間を貫通するスルーホール7,7が少なくとも内外2重にして穿孔され、その内部に銅メッキからなるスルーホール導体8a,8bおよびシリカフィラを含む充填樹脂9がそれぞれ形成されている。尚、かかる充填樹脂9に替えて、多量の金属粉末を含む導電性樹脂、または微量の金属粉末を含む非導電性樹脂を用いても良い。
【0014】
図2(A)および(B)に示すように、貫通孔5に近接する、即ちチップコンデンサ10に間近のスルーホール導体8aは、配線基板1内の電源用回路またはグランド用回路に接続されている。また、図2(A),(B)に示すように、貫通孔5から見て外側に位置するスルーホール導体8bの全部または一部は、配線基板1内の信号用回路に接続されている。
【0015】
図1に示すように、コア基板2の表面3上には、銅メッキからなる配線層14と、シリカフィラを含むエポキシ樹脂からなる絶縁層16とが形成され、且つスルーホール導体8a,8bの上端にも配線層14が形成されている。絶縁層16内の所定の位置には、配線層14に接続するフィルドビア導体18が形成され、且つその上端と絶縁層16の上には配線層20が形成される。同様にして、配線層20の上には絶縁層22が形成され、且つフィルドビア導体24が上記ビア導体18の真上にスタックドビア(積み上げビア)として形成されると共に、フィルドビア導体24の上端と絶縁層22の上には配線層26が形成される。
【0016】
配線層26の上には、ソルダーレジスト層(絶縁層)28と、これを貫通し且つ第1主面30よりも高く突出する複数のハンダバンプ(IC接続端子(Pb−Sn系、Sn−Ag系、Sn−Sb系、Sn−Zn系など))32とが形成される。ハンダバンプ32は、第1主面30上に搭載されるICチップ(半導体素子)34の底面に突設された接続端子36と個別に接続される。尚、接続端子36およびハンダバンプ32の周囲には、これらを埋設するようにICチップ34と第1主面30との間に図示しないアンダーフィル材が充填される。
【0017】
図1に示すように、コア基板2の裏面4下にも、銅メッキからなる配線層15とシリカフィラ入りのエポキシ樹脂からなる絶縁層17とが形成され、且つスルーホール導体8a,8bの下端にも配線層15が形成されている。絶縁層17の所定の位置には、配線層15に上端が接続するフィルドビア導体19が形成され、且つその下端と絶縁層17の下には配線層21が形成される。同様にして配線層21の下には絶縁層23およびフィルドビア導体25が形成されると共に、当該ビア導体25の下端と絶縁層23の下には配線層27が形成される。この配線層27の下には、ソルダーレジスト層(絶縁層)29が形成され、第2主面31側に開口する開口部33内に露出する上記配線層27内の配線35は、その表面にNiおよびAuメッキが被覆され、当該配線基板1自体を搭載する図示しないプリント基板などのマザーボードとの接続端子となる。
【0018】
尚、配線層14,20,26,15,21,27、絶縁層16,22,28,17,23,29、および、ビア導体18,24,19,25は、貫通孔5内に複数のチップコンデンサ10を挿入し、埋込樹脂13により埋設・固化して、コア基板2の表面3および裏面4を研磨して整面した後、公知のビルドアップ工程(セミアディティブ法、フルアディティブ法、サブトラクティブ法、フィルム状樹脂材料のラミネートによる絶縁層の形成、フォトリソグラフィ技術、レーザ加工によるビアホールの穿孔など)により形成される。
【0019】
以上のような配線基板1によれば、コア基板2の貫通孔5内に埋込樹脂13を介して内蔵された複数のチップコンデンサ10は、これらに隣接して貫通孔5の周囲に沿って形成され且つ電源用回路またはグランド用回路に接続されたスルーホール導体8aに包囲されている。これにより、チップコンデンサ10からスイチッングノイズが発生しても、貫通孔5の周囲に位置するスルーホール導体8aに遮蔽され、これらの外側に位置する信号用回路に接続されたスルーホール導体8bに影響しなくなる。従って、配線基板1内の信号用回路において、誤動作が生じにくくなり、所定の動作を正確に行わしめることができる。
【0020】
同時に、外部からのノイズが貫通孔5に内蔵されたチップコンデンサ10に影響しにくくなり、所要の動作を確実に行わしめることができる。
また、電源用回路またはグランド用回路に接続されたスルーホール導体8aが貫通孔5の周囲に沿って形成されているため、ICチップ34までの導通経路が短くなる。これにより、かかる経路におけるループインダクタンスを低減でき、ICチップ34に対し高速給電を行うことも可能となると共に、高速動作時におけるノイズも生じにくくなるため、これによる誤動作も防ぐことができる。
【0021】
図3は、異なる形態の配線基板40における主要部の断面を示す。尚、以下においては、前記形態と同じ部分や要素には共通の符号を用いるものとする。
図3に示すように、配線基板40のコア基板2には、その表面3側に開口し且つ平面視がほぼ正方形で一辺が12mmの凹部6がルータ加工により形成されている。かかる凹部6には、前記同様のチップコンデンサ10が複数挿入され、且つ前記同様のエポキシ系の埋込樹脂13中に埋設されることで、コア基板2に内蔵されている。各チップコンデンサ10の下端側の電極12は、凹部6の底面6aに形成されたパッド(電子部品接続端子)44に図示しないハンダを介して接続され、このパッド44は底面6aからコア基板2の裏面4に貫通するスルーホール導体42を介して、裏面4の配線層15と導通している。
尚、かかるスルーホール導体42の内部にも前記同様の充填樹脂46、導電性樹脂、または非導電性樹脂が埋設されている。
【0022】
図3に示すように、凹部6の周囲には、コア基板2の表面3と裏面4との間を貫通するスルーホール7,7が少なくとも内外2重にして穿孔され、その内部にスルーホール導体8a,8bおよび充填樹脂9がそれぞれ形成されている。前記同様に、凹部6に近接するスルーホール導体8aは、配線基板40内の電源用回路またはグランド用回路に接続されている。また、前記同様に凹部6から見て外側に位置するスルーホール導体8bの全部または一部は、配線基板40内の信号用回路に接続されている。
【0023】
コア基板2の表面3上には、前記同様に配線層14,20,26、フィルドビア導体18,24、および、絶縁層16,22,28が形成されている。配線層26の上には、第1主面30よりも高く突出するハンダバンプ32が形成され、これらは第1主面30上に搭載されるICチップ34の底面に突設された接続端子36と個別に接続される。尚、ハンダバンプ32と接続端子36の周囲には、これらを埋設するようにICチップ34と第1主面30との間に、図示しないアンダーフィル材が充填される。
【0024】
図3に示すように、コア基板2の裏面4下にも、前記同様に配線層15,21,27、フィルドビア導体19,25、および絶縁層17,23が形成されている。配線層27の下には、ソルダーレジスト層(絶縁層)29が形成され、その第2主面31側に開口した開口部33内に露出する上記配線層27内の配線35は、表面にNiおよびAuメッキが被覆された接続端子である。
コア基板2を挟んだ上下の配線層14,15は、スルーホール導体8a,8bを介して導通されると共に、各チップコンデンサ10の電極11,12、パッド44、およびスルーホール導体42を介しても導通されている。
【0025】
以上のような配線基板40においても、コア基板2の凹部6に埋込樹脂13を介して内蔵されたチップコンデンサ10は、これらに隣接して凹部6の周囲に沿って形成され且つ電源用回路またはグランド用回路に接続されたスルーホール導体8aに包囲されている。このため、チップコンデンサ10からスイチッングノイズが発生しても、凹部6の周囲に位置するスルーホール導体8aに遮蔽され、これらの外側に位置する信号用回路に接続されたスルーホール導体8bに影響しなくなる。従って、チップコンデンサ(電子部品)10を内蔵する配線基板40内の信号用回路において、誤動作が生じにくくなり、所定の動作を正確に行わせることができる。
【0026】
しかも、外部からのノイズが凹部6に内蔵されたチップコンデンサ10に影響しにくくなり、所要の動作を確実に行わしめることができる。
更に、電源用回路またはグランド用回路に接続されたスルーホール導体8aが凹部6の周囲に沿って形成されているため、ICチップ34までの導通経路が短くなることにより、かかる経路におけるループインダクタンスを低減でき、ICチップ34に対し高速給電を行うことも可能となる。このため、高速動作時におけるノイズも生じにくくなるため、これによる誤動作も防止することができる。
【0027】
また、本発明には、次のような形態も含まれる。
図4に示すように、コア基板2に2つの貫通孔5,5が隣接して形成されている場合、各貫通孔5の周囲には、電源用回路またはグランド用回路と接続されたスルーホール導体8aが形成され、貫通孔5,5から見て外側の位置には、信号用回路と接続されたスルーホール導体8bを形成することも可能である。この場合、隣接するスルーホール導体8b,8bには、互いに逆向きの電流を通電することにより、両者全体のループインダクタンスを低減することが可能である。付言すると、以上のようなスルーホール導体8a,8bの配置は、コア基板2において複数の凹部6,6が隣接する場合にも適用される。
【0028】
図5は、更に異なる形態の配線基板40aにおける主要部の断面を示す。
図5に示すように、配線基板40aのコア基板2には、その裏面4側に開口し且つ平面視がほぼ正方形の凹部6がルータ加工により形成されている。かかる凹部6には、前記同様のチップコンデンサ10が複数挿入され、且つ前記同様のエポキシ系の埋込樹脂13中に埋設されることで、コア基板2に内蔵されている。各チップコンデンサ10の上端側の電極11は、凹部6の底面(天井面)6bに形成されたパッド(電子部品接続端子)44に図示しないハンダ(Sn−Sb系等)を介して接続され、このパッド44は底面6bからコア基板2の表面3に貫通するスルーホール導体42を介して、表面3の配線層14と導通している。尚、かかるスルーホール導体42の内部にも前記同様の充填樹脂46、導電性樹脂、または非導電性樹脂が埋設されている。
【0029】
図5に示すように、凹部6の周囲には、前記同様にスルーホール7,7が少なくとも内外2重にして穿孔され、その内部にスルーホール導体8a,8bおよび充填樹脂9がそれぞれ形成されている。凹部6に近接するスルーホール導体8aは、前記同様に配線基板40a内の電源用回路またはグランド用回路に接続されている。また、前記同様に凹部6から見て外側に位置するスルーホール導体8bの全部または一部は、配線基板40a内の信号用回路に接続されている。
更に、コア基板2の表面3上には、前記同様の絶縁層16,22,28、配線層14,20,26、およびハンダバンプ28などが形成され、且つ裏面4下にも、前記同様の絶縁層17,23,29、配線層15,21,27、および配線(接続端子)35などが形成されている。
以上のような配線基板40aによっても、前記配線基板40と同様な作用が成され且つ同様な効果が得られる。
【0030】
図6は、更に別なる形態の配線基板40bにおける主要部の断面を示す。
配線基板40bは、図6に示すように、絶縁性のコア基板Kと、その裏面4b側に開口し且つ平面視がほぼ正方形の凹部6と、かかる凹部6に埋込樹脂13を介して内蔵されたチップコンデンサ10と、コア基板Kの表面3a上に形成されたビルドアップ層(配線層20,26や絶縁層16,22などで、それぞれ厚みが15〜30μm程度)と、を備えている。
コア基板Kは、図6に示すように、ガラス−エポキシ系樹脂からなり厚みが約200μmの絶縁層2aと、上記と同じ素材からなり厚みが約550μmの絶縁層2bとを、厚みが約60μmのプリプレグ(接着層)49を介して厚み方向に積層した多層基板である。プリプレグ49を挟んだ絶縁層2aの裏面3bおよび絶縁層2bの表面4aには、所定パターンの配線層47,48が形成されている。
【0031】
図6に示すように、コア基板Kにおける絶縁層2bに予め穿孔した貫通孔は、プリプレグ49を介して絶縁層2aおよび絶縁層2bが接着された際、コア基板Kの裏面4b側に開口する凹部6となる。
図6に示すように、凹部6の周囲におけるコア基板Kの表面3aと裏面4bとの間には、前記同様のスルーホール導体8a,8bが内外2重に貫通すると共に、スルーホール導体8a,8bの中間に配線層47,48が接続されている。
【0032】
図6に示すように、コア基板Kにおける絶縁層2aの表面3aと裏面3bとの間には、前記同様に複数のスルーホール導体42および充填樹脂46が形成される。各スルーホール導体42の上端には、コア基板Kの表面3aに形成した配線層14が接続される。また、各スルーホール導体42の下端には、凹部6の底面(天井面)6bに位置するパッド(電子部品接続配線)44が形成され、かかるパッド44は前記同様に図示しないハンダを介して各チップコンデンサ10における上端の電極11と接続される。更に、チップコンデンサ10における下端の電極12は、埋込樹脂13の整面された表面で且つコア基板Kの裏面4bに露出し、かかる裏面4bに形成した配線層15と接続される。
尚、コア基板Kの表面3a上には、ビルドアップ層(配線層20,26や絶縁層16,22などでそれぞれ厚みが15〜30μm程度)が前記同様に形成される。
【0033】
また、図6に示すように、コア基板Kの裏面4b下には、ソルダーレジスト層(絶縁層)29が形成され、その第2主面31側に開口する開口部33内に露出する上記配線層15内の配線35は、その表面にNiおよびAuメッキが被覆され、当該配線基板1自体を搭載する図示しないプリント基板などのマザーボードとの接続端子となる。尚、チップコンデンサ10の電極12と接続する配線層15の下側にも開口部33が形成されるため、係る配線層15の露出部分もマザーボードとの接続端子となる。
以上のような配線基板40bによれば、前記配線層40の効果に加え、コア基板K自体に配線層47,48が内蔵されるため配線密度が向上すると共に、各チップコンデンサ10とマザーボードとの導通距離を短くでき、かかる導通経路の電気的特性をも安定化させることができる。
【0034】
図7は、参考形態の配線基板40cにおける主要部の断面を示す。
配線基板40cは、図7に示すように、前記同様のコア基板Kと、その裏面4b側に開口する凹部6と、かかる凹部6の底面(天井面)6bに形成したパット44に上端側の電極11を接続して実装(内蔵)した複数のチップコンデンサ10と、を備えている。コア基板Kの裏面4bには、凹部6を除いた位置にソルダーレジスト層(絶縁層)29が形成され、その第2主面31側に開口する開口部33内に露出する配線層15内の配線35は前記同様の接続端子となる。凹部6の真下におけるソルダーレジスト層29には、凹部6に連通する開口部29aが形成され、チップコンデンサ10の下端側の電極12が露出している。
以上のような配線基板40cによる場合、配線基板40,40bの効果に加え、チップコンデンサ10とマザーボードなどとの接続が直に行え、且つ前記埋込樹脂13でチップコンデンサ10をモールドする工程を省くなどの製造工数を低減することが可能である。
【0035】
本発明は、以上に説明した各形態に限定されるものではない。
前記電子部品は、コア基板2などの表面3と裏面4の両側で、その電極11,12とビルドアップ層の配線層14,15などと接続する前記形態の他、コア基板2の片面、例えば表面3側(ICチップ34の搭載側)のみで接続しても良い。また、前記貫通孔5や凹部6に内蔵する電子部品は、1つのみでも良い。逆に、多数のコア基板2を含む多数個取りの基板(パネル)内における製品単位1個内に、複数の貫通孔5や凹部6を形成しても良い。
更に、複数のチップ状電子部品を互いの側面間で予め接着したユニットとし、これを前記貫通孔5または凹部6内に挿入し内蔵することもできる。
また、チップ状電子部品には、前記チップコンデンサ10の他、チップ状にしたインダクタ、抵抗、フィルタなどの受動部品や、トランジスタ、半導体素子、FET、ローノイズアンプ(LNA)などの能動部品も含まれると共に、互いに異種の電子部品同士を、コア基板の同じ貫通孔または凹部内に併せて内蔵することも可能である。
【0036】
更に、前記コア基板2や絶縁層2a,2bの材質は、前記エポキシ樹脂またはガラス−エポキシ樹脂系の複合材料の他、ビスマレイミド・トリアジン(BT)樹脂、同様の耐熱性、機械強度、可撓性、加工容易性などを有するガラス織布や、ガラス織布などのガラス繊維とエポキシ樹脂、ポリイミド樹脂、またはBT樹脂等の樹脂との複合材料であるガラス繊維−樹脂系の材料を用いても良い。あるいは、ポリイミド繊維などの有機繊維と樹脂との複合材料や、連続気孔を有するPTFEなど3次元網目構造のフッ素系樹脂にエポキシ樹脂などの樹脂を含浸させた樹脂−樹脂複合材料などを用いることも可能である。
また、前記スルーホール導体8a,8bや配線層14,15などの材質は、前記Cuの他、Ag、Ni、Ni−Auなどにしても良く、あるいは、これら金属のメッキ膜を用いず、導電性樹脂を塗布するなどの方法により形成しても良い。
【0037】
更に、前記ビア導体18などは、ビアホール内を埋め尽くす形態の前記フィルドビアに限らず、ビアホールの断面形状に倣った円錐形状の形態としても良い。更に、絶縁層16,17などの材質は、前記エポキシ樹脂を主成分とするもののほか、同様の耐熱性、パターン成形性などを有するポリイミド樹脂、BT樹脂、PPE樹脂、あるいは、連続気孔を有するPTFEなど3次元網目構造のフッ素系樹脂にエポキシ樹脂などの樹脂を含浸させた樹脂−樹脂複合材料などを用いることもできる。尚、絶縁層の形成には、絶縁性の樹脂フィルムを熱圧着する方法の他、液状の樹脂をロールコータにより塗布する方法を用いることもできる。
【0038】
以上において説明した本発明の配線基板(請求項1)によれば、電子部品がスイッチングノイズを発生させた場合でも、当該電子部品が内蔵されている貫通孔または凹部の周囲に信号用回路に接続されるスルーホール導体がないため、上記ノイズにより基板内の信号用回路が誤動作を引き起こす事態を防止できる。また、貫通孔または凹部の周囲に電源用回路またはグランド用回路に接続するスルーホール導体が位置するため、第1主面上に搭載するICチップまでの導通経路が短くなることにより、基板内部におけるループインダクタンスが低減し、上記ICチップへの高速給電が可能となる。しかも、電子部品を埋込樹脂によって埋設しつつコア基板の貫通孔または凹部に強固に内蔵しているため、電子部品を基板内の配線層と正確に接続し且つ所要の動作を確実に発揮せしめることが可能となる。
【0039】
また、請求項2の配線基板によれば、信号用回路に接続されるスルーホール導体は、貫通孔または凹部から見て、電源用回路またはグランド用回路に接続されるスルーホール導体よりも離れている。このため、電子部品からスイッチングノイズが漏洩しても、かかるノイズは、電源用回路などのスルーホール導体により遮蔽されているため、信号用回路に接続されるスルーホール導体には確実に影響しなくできる。従って、配線基板内における信号用回路の誤動作をなくし、正常な動作を安定して行わしめることができる。
【図面の簡単な説明】
【図1】 本発明の一形態の配線基板における主要部を示す断面図。
【図2】 (A)は図1中のa−a線に沿った視角による断面図、(B)は(A)中の一点鎖線部分Bの拡大図。
【図3】 異なる形態の配線基板における主要部を示す断面図。
【図4】 更に異なる形態の配線基板における図2(A)と同様な断面図。
【図5】 更にまた異なる形態の配線基板における主要部を示す断面図。
【図6】 更に別なる形態の配線基板における主要部を示す断面図。
【図7】 参考形態の配線基板における主要部を示す断面図。
【図8】(A)は従来の配線基板における主要部を示す断面図、(B)は(A)中のB−B線に沿った視角による断面図。
【符号の説明】
1,40,40a,40b…配線基板
2,K…………………………コア基板
3,3a………………………表面
4,4b………………………裏面
5………………………………貫通孔
6………………………………凹部
8a,8b……………………スルーホール導体
10……………………………チップコンデンサ(電子部品)
13……………………………埋込樹脂
14 , 15,20 , 21………配線層
16 , 17 , 22 , 23 , 29…絶縁層
30……………………………主面
34……………………………ICチップ ( 半導体素子 )
Claims (7)
- 表面および裏面を有するコア基板と、
上記コア基板の表面と裏面との間を貫通する貫通孔、あるいは、コア基板の表面または裏面に開口する凹部と、
上記貫通孔または凹部に埋込樹脂を介して内蔵される電子部品と、
上記貫通孔または凹部内における電子部品に隣接し且つ当該貫通孔または凹部の周囲を囲むように上記コア基板を貫通する複数のスルーホール導体と、
上記コア基板の表面上および裏面上にそれぞれ形成される配線層および絶縁層と、を備え、
上記複数のスルーホール導体は、電源用回路またはグランド用回路に接続されている、
ことを特徴とする配線基板。 - 前記貫通孔または凹部から見て、電源用回路またはグランド用回路に接続されている前記スルーホール導体の外側に位置して前記コア基板を貫通するスルーホール導体は、信号用回路に接続されている、
ことを特徴とする請求項1に記載の配線基板。 - 前記貫通孔または凹部内における電子部品に隣接し且つそれらの側面に沿った複数のスルーホール導体の何れもが、電源用回路またはグランド用回路に接続されている、
ことを特徴とする請求項1または2に記載の配線基板。 - 前記電子部品の電極と前記貫通孔または凹部に隣接するスルーホール導体とが、第1電位、または第1電位と逆の電荷に帯電された第2電位となるように配置されている、
ことを特徴とする請求項1乃至3の何れか一項に記載の配線基板。 - 前記コア基板の表面および裏面の上にそれぞれ形成される配線層と前記電子部品の電極とが接続されている、
ことを特徴とする請求項1乃至4の何れか一項に記載の配線基板。 - 前記電子部品の電極と前記電源用回路またはグランド用回路に接続されているスルーホール導体とは、前記コア基板の表面および裏面の上にそれぞれ形成される配線層を介して導通されている、
ことを特徴とする請求項1乃至5の何れか一項に記載の配線基板。 - 前記コア基板の表面の上に形成される複数の配線層および複数の絶縁層からなるビルドアップ層の主面上に半導体素子が搭載される、
ことを特徴とする請求項1乃至6の何れか一項に記載の配線基板。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001284957A JP3810296B2 (ja) | 2000-09-19 | 2001-09-19 | 配線基板 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000283282 | 2000-09-19 | ||
JP2000-283282 | 2000-09-19 | ||
JP2001284957A JP3810296B2 (ja) | 2000-09-19 | 2001-09-19 | 配線基板 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002171072A JP2002171072A (ja) | 2002-06-14 |
JP3810296B2 true JP3810296B2 (ja) | 2006-08-16 |
Family
ID=26600208
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001284957A Expired - Lifetime JP3810296B2 (ja) | 2000-09-19 | 2001-09-19 | 配線基板 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3810296B2 (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4365641B2 (ja) * | 2002-07-10 | 2009-11-18 | 日本特殊陶業株式会社 | 多層配線基板及び多層配線基板の製造方法 |
US7438969B2 (en) | 2002-07-10 | 2008-10-21 | Ngk Spark Plug Co., Ltd. | Filling material, multilayer wiring board, and process of producing multilayer wiring board |
JP2004214428A (ja) * | 2003-01-06 | 2004-07-29 | Hitachi Ltd | 厚膜多層配線基板 |
JP2005277075A (ja) * | 2004-03-24 | 2005-10-06 | Kyocera Corp | 配線基板 |
JP5236826B1 (ja) * | 2012-08-15 | 2013-07-17 | 太陽誘電株式会社 | 電子部品内蔵基板 |
JP2018107307A (ja) * | 2016-12-27 | 2018-07-05 | 富士通株式会社 | プリント基板及び電子装置 |
KR102239126B1 (ko) * | 2019-11-19 | 2021-04-12 | 한양대학교 산학협력단 | 전류 검출이 가능한 적층형 회로 구조체 |
-
2001
- 2001-09-19 JP JP2001284957A patent/JP3810296B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JP2002171072A (ja) | 2002-06-14 |
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Legal Events
Date | Code | Title | Description |
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A977 | Report on retrieval |
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A131 | Notification of reasons for refusal |
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A521 | Written amendment |
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R150 | Certificate of patent or registration of utility model |
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