JP4778148B2 - 多層配線基板 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、基板の貫通孔などに埋込樹脂を介して電子部品を内臓する多層配線基板に関する。
【０００２】
【従来の技術】
近年における配線基板の小型化および基板内における配線の高密度化に対応するため、配線基板の第１主面上にＩＣチップなどの電子部品を搭載するだけでなく、基板の内部に電子部品を内蔵する多層配線基板が提案されている。
例えば図８に示す多層配線基板７０は、絶縁性の基板(コア基板)７１の表・裏面７２，７３の間を貫通する貫通孔７６内に埋込樹脂７７を介して複数のチップ状電子部品７８を内臓している。かかる電子部品７８は、図８に示すように、一対の側面から上・下に突出する電極７９ａ，７９ｂをそれぞれ対称に複数個有している。かかる電極７９ａ，７９ｂは、基板７１の表・裏面７２，７３に形成される配線層８０，８１と個別に接続されている。
【０００３】
また、図８に示すように、基板７１には、その表・裏面７２，７３間を貫通する複数のスルーホール７４内にスルーホール導体７５および充填樹脂７５ａが個別に形成され、スルーホール導体７５は、その上下端で配線層８０，８１と個別に接続される。基板７１の表面７２および配線層８０の上には、樹脂絶縁層８２，８８，９４、配線層８６，９２、およびビア導体８４，９０を含むビルドアップ層が形成されている。最上層の絶縁層(ソルダーレジスト)９４には、これを貫通し且つ配線層９２上から第１主面９４ａよりも高く突出するハンダバンプ９６が複数形成されている。かかるバンプ９６は、図８に示すように、第１主面９４ａに実装されるＩＣチップ(半導体素子)９８と端子と個別に接続される。
【０００４】
更に、図８に示すように、基板７１の裏面７３および配線層８１の下には、樹脂絶縁層８３，８９，９５、配線層８７，９３、およびビア導体８５，９１を含むビルドアップ層が形成されている。最下層の絶縁層(ソルダーレジスト)９５には、第２主面９５ａ側に開口する複数の開口部９７が形成され、配線層９３から延びて各開口部９７内で露出する配線９９は、表面にＮｉおよびＡｕメッキが被覆され、当該配線基板７０自体を搭載する図示しないマザーボードなどとの接続用端子として用いられる。
【０００５】
【発明が解決すべき課題】
ところで、多層配線基板７０では、図８に示すように、基板７１に内蔵した電子部品７８の電極７９ａと第１主面９４ａに実装されるＩＣチップ９８との間には、配線層８０，８６，９２、ビア導体８４，９０、およびハンダバンプ９６からなる長い導通経路が介在している。このため、かかる導通経路におけるループインダクタンスが増加することにより、スイッチングノイズやクロストークノイズが生じ易くなり、電子部品７８やＩＣチップ９８が誤動作を生じるおそれがある、という問題があった。
本発明は、以上に説明した従来の技術における問題点を解決し、基板に内蔵する電子部品と第１主面に実装されるＩＣチップなどとの間における電気的特性を高め、かかる電子部品やＩＣチップなどを正常で且つ高速度にて作動させ得る多層配線基板を提供する、ことを課題とする。
【０００６】
【課題を解決するための手段】
本発明は、上記の課題を解決するため、基板に内蔵する電子部品と実装されるＩＣチップなどとの間における導通経路を可及的に短くする、ことに着想して成されたものである。
即ち、本発明の多層配線基板（請求項１）は、絶縁層と配線層とを交互に積層し且つ表面および裏面を有する基板と、この基板の表面と裏面との間を貫通する貫通孔と、この貫通孔に埋込樹脂を介して内蔵される電子部品と、上記基板の表面に形成され且つ樹脂絶縁層と配線層とを含むビルドアップ層と、を備え、上記埋込樹脂の表面に露出する電子部品の電極と、上記基板を貫通し且つ該基板の表面に位置するスルーホール導体の端部とは、上記埋込樹脂の表面に形成された上記ビルドアップ層に含まれる配線層により接続されている、ことを特徴とする。
また、前記基板の表面の上方における前記ビルドアップ層は、その配線層と当該ビルドアップ層の第１主面に実装されるＩＣチップなどの半導体素子とを接続する端子を上記第１主面付近に有する、多層配線基板（請求項２）も本発明に含まれる。
【０００７】
これらによれば、全体の厚みがほぼ同じで且つ内部の配線層の層数が同一である場合、単一の基板(コア基板)に電子部品を内蔵する前記図８に示した多層配線基板７０に比べ、電子部品の電極と第１主面に実装されるＩＣチップなどとの導通経路を可及的に短くできる。この結果、かかる導通経路におけるループインダクタンスを低減できるため、スイッチングノイズやクロストークノイズを低減できるなどの電気的特性を高めることが可能となる。従って、内蔵した電子部品や実装されるＩＣチップなどを正常且つ高速度により動作させ得る多層配線基板とすることができる。
尚、本明細書において、基板の表面とは、絶縁層または埋込樹脂の表面を指し、基板の裏面とは、絶縁層または埋込樹脂の裏面を指す。
【０００８】
また、前記基板は、絶縁層本体の表面および裏面に配線層と絶縁層とを交互に積層している、多層配線基板を本発明に含めることも可能である。上記絶縁層本体は、いわゆるコア基板であり、かかる多層構造の基板を用いることにより、配線の高密度化と内蔵する電子部品などの正常な動作とを図ることが可能となる。
【０００９】
尚、貫通孔は、多層構造の基板に対しレーザ加工やドリル加工することにより形成される。
また、前記電子部品には、コンデンサ、インダクタ、抵抗、フィルタなどの受動部品や、ローノイズアンプ(ＬＮＡ)、トランジスタ、半導体素子、ＦＥＴなどの能動部品、ＳＡＷフィルタ、ＬＣフィルタ、アンテナスイッチモジュール、カプラ、ダイプレクサなどや、これらをチップ状にしたものが含まれるがこれらに限らない。また、これらのうちで異種の電子部品同士を同じ貫通孔や凹部内に内蔵しても良い。更に、電子部品には、基板の表面または裏面の一方にのみ電極を有する形態も含まれる。
【００１０】
付言すれば、前記貫通孔は、平面視でほぼ矩形状であり、その側壁間のコーナにアール面または面取りが形成されている、配線基板を本発明に含めることも可能である。これによる場合、前記貫通孔の側壁同士間のコーナ部における基板と埋設樹脂との密着性も向上し且つ安定させることができるので、かかるコーナ付近における隙間やクラックの発生を確実に防止することができる。
【００１１】
尚更に、前記貫通孔の側壁および底面には、予め有機化合物(カップリング剤)が塗布されている、配線基板を本発明に含めることも可能である。これによる場合も、基板と埋設樹脂との密着性をより一層向上させることが可能となる。尚、かかる有機化合物(カップリング剤)には、チタン系、アルミニウム系、シラン系の何れかからなる有機系化合物、またはこれら有機系化合物の混合物が含まれる。これらにより、基板と埋込樹脂との界面における両者の密着性と水分不透過性とを一層確実にすることができる。上記混合物には、チタン系とアルミニウム系、チタン系とシラン系、アルミニウム系とシラン系、チタン系とアルミニウム系とシラン系、チタン系と別のチタン系、アルミニウム系と別のアルミニウム系、シラン系と別のシラン系、あるいはこれらの３種以上の組合せによる種類などが含まれる。
【００１２】
【発明の実施の形態】
以下において本発明の実施に好適な形態を図面と共に説明する。
図１は、本発明の１形態の多層配線基板１における主要部の断面を示す。
多層配線基板１は、図１に示すように、絶縁層３，４，５とこれらの間に位置する配線層６，７からなる基板２と、その表面４ａ上および裏面５ａ下に形成した配線層１６，２２，１７，２３、および樹脂絶縁層１８，２４，１９，２５からなるビルドアップ層ＢＵ１，ＢＵ２とを有する。上記配線層１６などの厚さは約１５μｍ程度であり、樹脂絶縁層１８などの厚さは約３０μｍ程度である。
基板２は、平面視がほぼ正方形で且つ全体の厚みが約０．８ｍｍであり、ガラス布入りのエポキシ樹脂からなる絶縁層(コア基板、絶縁層本体とも言う)３と、その上下に積層したシリカフィラなどの無機フィラ入りのエポキシ系樹脂からなる絶縁層４，５と、これらの間に位置する銅製の配線層６，７とからなる多層構造を有する。
【００１３】
また、基板２の中央部をドリル加工やレーザ加工することにより、図１に示すように、平面視がほぼ正方形で一辺が１２ｍｍの貫通孔８が穿孔されている。
尚、貫通孔８の側壁の表面粗さは、中心線平均粗さＲａで０．５〜５．０μｍの範囲であって、十点平均粗さＲｚで５．０〜３０．０μｍの範囲に入るようにすのが望ましい。このため、ドリル加工などの後、貫通孔８の側壁に対し必要に応じて過マンガン酸カリウムやクロム酸による化学的粗化処理が施される。これにより、基板２と後述する埋込樹脂９との密着性を高めることができる。
【００１４】
尚また、貫通孔８の側壁に対して、更に有機化合物（カップリング剤：チタン系、アルミニウム系、シラン系の何れかからなる有機系化合物、またはこれら有機系化合物の混合物）を塗布しても良い。
上記有機化合物には、チタン系、アルミニウム系、シラン系の何れかからなる有機系化合物、またはこれら有機系化合物の混合物が含まれる。更に、かかる有機化合物の厚みは、約０．５μｍ以下(但し０は含まず)にして被覆するのが望ましい。厚さを０．５μｍ以下としたのは、これよりも厚くなると、表面にゼリー状の固まりが生じ、有機系化合物による密着性や防水作用が低下するためである。更に望ましくは、有機系化合物は、厚さ約０．２μｍ以下(但し０は含まず)の皮膜にして被覆するのが望ましい。これにより、表面にゼリー状の固まりが生じにくくなり、より一層の密着性が得られるためである。かかる有機系化合物は、貫通孔８の側壁や基板２の表・裏面４ａ，５ａと共に、貫通孔８に内蔵されるチップコンデンサ(電子部品)１０の表面にも被覆されていても良い。
【００１５】
尚さらに、貫通孔８における側壁間のコーナには、面取りまたはアール面を形成しても良い。これにより、チップコンデンサ１０を埋設した埋込樹脂９を脱泡処理後に加熱しても、貫通孔８のコーナに応力集中が発生しにくくなり、かかる面取りまたはアール面を含む各側壁の前記表面粗さと相まって、基板２と埋込樹脂９との密着性を更に高められる。
【００１６】
また、基板２の貫通孔８内には、シリカフィラなどの無機フィラを含むエポキシ系の埋込樹脂９を介して、複数のチップコンデンサ(電子部品)１０が内蔵されている。かかる埋込樹脂９の体積熱膨張係数は、４０ｐｐｍ／℃以下、好ましくは３０ｐｐｍ／℃以下、より好ましくは１５ｐｐｍ／℃以下であり、且つその下限値としては１０ｐｐｍ／℃以上である。これにより、多層配線基板１に内臓された電子部品１０と配線基板１の表面に実装されるＩＣチップ(半導体素子)との熱膨張係数の差に起因する応力集中を少なくすることが可能となり、クラックの発生防止に役立つ。尚、無機フィラとしては、特に制限しないが、結晶性シリカ、溶融シリカ、アルミナ、または窒化ケイ素などが用いられる。
【００１７】
また、チップコンデンサ１０は、両側面において上下端に突出し且つ基板２の表面４ａまたは裏面５ａに位置する複数の電極１１，１２を対称に有する。かかるチップコンデンサ１０は、例えばチタン酸バリウムを主成分とする誘電層と内部電極となるＮｉ層とを交互に積層したセラミックスコンデンサであり、３．２ｍｍ×１．６ｍｍ×０．７ｍｍのサイズを有する。
図１に示すように、貫通孔８の周囲には、所要のスペースを置いて基板２の表・裏面４ａ，５ａ間を貫通する複数のスルーホール１３が穿孔され、その内部に銅メッキからなるスルーホール導体１４およびシリカフィラを含む充填樹脂１５がそれぞれ形成されている。各スルーホール導体１４は、その中間で基板２の配線層６，７と接続されている。尚、充填樹脂１５に替え、多量の金属粉末を含む導電性樹脂、または金属粉末を含む非導電性樹脂を用いても良い。
【００１８】
図１に示すように、基板２の表面４ａと埋込樹脂９の表面９ｃの上には、銅メッキからなる配線層１６と、シリカフィラを含むエポキシ樹脂からなる樹脂絶縁層１８とが形成されている。配線層１６は、チップコンデンサ１０の電極１１およびスルーホール導体１４の上端と接続される。また、図１に示すように、絶縁層１８内の所定の位置には、複数のフィルドビア導体２０が形成され、これらのビア導体２０の上端と絶縁層１８との上には配線層２２が形成されている。
尚、本実施形態において、基板２の表面とは、絶縁層４の表面４ａまたは埋込樹脂９の表面９ｃを指す。
【００１９】
配線層２２の上には、ソルダーレジスト層(絶縁層)２４と、これを貫通し且つ第１主面２６よりも高く突出する複数のハンダバンプ(ＩＣ接続端子(Ｐｂ−Ｓｎ系、Ｓｎ−Ａｇ系、Ｓｎ−Ｓｂ系、Ｓｎ−Ｚｎ系など))２８とが形成される。
以上の配線層１６，２２および樹脂絶縁層１８，２４は、ビルドアップ層ＢＵ１を形成する。また、上記ハンダバンプ２８は、第１主面２６上に実装されるＩＣチップ(半導体素子)２９の底面に突設された図示しない接続端子と個別に接続される。尚、ＩＣチップ２９の接続端子およびハンダバンプ２８の周囲には、これらを埋設するようにＩＣチップ２９と第１主面２６との間に図示しないアンダーフィル材が充填される。
【００２０】
図１に示すように、基板２の裏面５ａおよび埋込樹脂９の裏面９ｂの下にも銅メッキからなる配線層１７とシリカフィラ入りのエポキシ樹脂からなる樹脂絶縁層１９とが形成されている。配線層１７は、チップコンデンサ１０の電極１２およびスルーホール導体１４の下端と接続されている。尚、本実施形態において、基板２の裏面とは、絶縁層５の裏面５ａまたは埋込樹脂９の裏面９ｂを指す。
また、樹脂絶縁層１９の所定の位置には、複数のフィルドビア導体２１が形成され、かかるビア導体２１の下端と絶縁層１９の下には配線層２３が形成されている。配線層２３の下には、ソルダーレジスト層(絶縁層)２５が形成され、第２主面２５ａ側に開口する開口部２５ｂ内に露出する配線層２３内の配線２７は、その表面にＮｉおよびＡｕメッキが被覆され、当該配線基板１自体を搭載する図示しないプリント基板などのマザーボードとの接続端子となる。
以上の配線層１７，２３および樹脂絶縁層１９，２５は、ビルドアップ層ＢＵ２を形成する。尚、基板２を挟んだ上下の配線層１６，１７は、スルーホール導体１４を介して導通する共に、各チップコンデンサ１０の電極１１，１２を介しても導通している。
【００２１】
以上のような多層配線基板１によれば、基板２の貫通孔８に内蔵したチップコンデンサ１０の電極１１と第１主面２６に実装されるＩＣチップ２９との間には、配線層１６，２２、ビア導体２０、およびハンダバンプ２８からなる比較的短い導通経路が介在している。このため、全体の厚みがほぼ同じで且つ配線層の層数が同一の場合、前記図８に示した従来の多層配線基板７０に比べて、多層配線基板１は、上記の各導通経路におけるループインダクタンスが低減する。
この結果、スイッチングノイズやクロストークノイズが生じにくくなるなどの電気的特性が高められるので、チップコンデンサ１０やＩＣチップ２９を正常且つ高速度により動作させることができる。しかも、チップコンデンサ１０を多層構造の基板２に内蔵したので、コア基板３を例えば５００μｍ未満と薄肉化し且つ当該基板２に配線層６，７を内臓したので、配線を高密度化し且つ全体を小型化する要求にも容易に対応することが可能となる。
【００２２】
尚、基板２の絶縁層４，５には、配線層６，１６間または配線層７，１７間を接続するビア導体を形成しても良い。また、本実施形態において、ビア導体はフィルドビア導体２０などでなく、完全に導体で埋まってないコンフォーマルビア導体とすることもできる。前記基板２の構造によれば、図１に示すように、スルーホール導体１４が絶縁層４，５を貫通するため、その直上(図１で上側／下側)にビア導体２０，２１を形成可能となるので、かかるスルーホール導体１４の部分(絶縁層４，５の貫通部分)にフィルドビア導体を形成して、スタックドビア(積み上げビア)構造とする必要がなくなる。これにより、フィルドビア導体を絶縁層４，５に形成する必要がなく、ビア形成のコストを低減することもできる。
【００２３】
図２乃至図５に基づいて、前記配線基板１の主要な製造工程を説明する。
図２(Ａ)に示すように、表・裏面に厚さ１６μｍの銅箔３ａ,３ｂを有する厚さ０．４５ｍｍのガラスーエポキシ樹脂からなるコア基板(絶縁層)３を用意する。次に、銅箔３ａ，３ｂ上に所定のパターンを有する図示しないエッチングレジストを形成した後、エッチング(公知のサブトラクティブ法)を施す。
この結果、図２(Ｂ)に示すように、コア基板３の表・裏面に所定パターンの配線層６，７が形成される。
次いで、コア基板３の表・裏面および配線層６，７を粗化した後、これらの上に厚さ６００μｍで且つシリカフィラ入りのエポキシ系樹脂のフィルムを熱圧着により貼り付ける。この結果、図２(Ｃ)に示すように、コア基板３の上下に絶縁層４，５が形成される。これにより、多層構造の基板２が得られる。
【００２４】
更に、図２(Ｃ)に示すように、基板２の絶縁層４側からレーザＬｓ(本形態ではＣＯ２レーザ)を所定の位置に照射する。この結果、図２(Ｄ)に示すように、直径３５０μｍの複数のスルーホール１３が基板２の表・裏面４ａ，５ａ間を貫通して形成される。
次に、各スルーホール１３の内壁および絶縁層４，５の表・裏面４ａ，５ａに対して、無電解銅メッキおよび電解銅メッキを施す。かかるメッキは、当該基板２を含む多数個取り用のパネルにおける複数の製品単位(多層配線基板１)に対して施される。この結果、図３(Ａ)に示すように、各スルーホール１３の内壁に沿って厚さ１８μｍのスルーホール導体１４が形成されると共に、絶縁層４，５の表・裏面４ａ，５ａに銅メッキ層４ｂ，５ｂが形成される。更に、図３(Ｂ)に示すように、スルーホール導体１４の内側の中空部に充填樹脂１５を充填する。
【００２５】
更に、図３(Ｃ)に示すように、基板２の中央部をドリル加工して、縦１２ｍｍ×横１２ｍｍの貫通孔８を穿設する。この際、貫通孔８における側壁間のコーナに、面取りまたはアール面を同時に形成しても良い。また、貫通孔８の側壁に対し、必要に応じて化学的粗化処理を施すことにより、表面粗さが中心線平均粗さＲａで０．５〜５．０μｍの範囲で、且つ十点平均粗さＲｚで５．０〜３０．０μｍの範囲に入るようにしても良い。更に、かかる貫通孔８の側壁に対し有機化合物(カップリング剤)を塗布しても良い。
次に、図３(Ｃ)に示すように、基板２を１８０°回転し、表・裏面４ａ，５ａを上下逆にした状態で、貫通孔８の表面４ａ側に、当該基板２を含む多数個取り用のパネルにおける複数の製品単位(多層配線基板１)に跨ってテープＴを貼り付ける。かかるテープＴの粘着面は、貫通孔８側に向けられている。
【００２６】
次いで、図４(Ａ)に示すように、複数のチップコンデンサ１０を図示しないチップマウンタを用いて貫通孔８内に挿入すると共に、各チップコンデンサ１０の電極１１をテープＴの粘着面上における所定の位置に接着する。図示のように、各チップコンデンサ１０における電極１１，１２の端面は、基板２の表・裏面４ａ，５ａ付近に位置している。
かかる状態で、図４(Ｂ)に示すように、基板２の裏面５ａ側から貫通孔８内に、エポキシ樹脂を主成分とする溶けた埋込樹脂９を充填した後、脱泡処理および約１００℃に加熱して約６０分保持する硬化処理を施す。次いで、埋込樹脂９の盛り上がった裏面９ａを、例えばバフ研磨などにより平坦に整面する。
この結果、図４(Ｃ)に示すように、各チップコンデンサ１０の電極１２が露出する平坦な裏面９ｂが形成される。また、図示のように、テープＴを剥離すると、埋込樹脂９の表面９ｃには各チップコンデンサ１０の電極１１がそれぞれ露出する。尚、表面９ｃも上記同様に整面すると各電極１１を確実に露出させ得る。
【００２７】
更に、図５(Ａ)に示すように、銅メッキ層４ｂ，５ｂおよび埋込樹脂９の表・裏面９ｂ，９ｃに渉って、銅メッキ層１６ａ，１７ａを形成する。尚、図５(Ａ)では、基板２は再度１８０°回転され、表・裏面４ａ，５ａが逆になっている。
次に、かかる銅メッキ層１６ａ，１７ａの上に、所定パターンの図示しないエッチングレジストを形成し、且つエッチングを施す。
この結果、図５(Ｂ)に示すように、基板２の表・裏面４ａ，５ａ上に所定パターンの配線層１６，１７が形成される。配線層１６，１７は、チップコンデンサ１０の電極１１，１２と接続され、且つ各スルーホール導体１４の上・下端４ｂ，５ｂとも接続される。同時に、スルーホール導体８の内側の充填樹脂１５は蓋メッキされると共に、埋込樹脂９の表・裏面９ｃ，９ｂ（基板２の表・裏面）が露出する。
【００２８】
次いで、図５(Ｃ)に示すように、配線層１６，１７の上／下に、エポキシ樹脂のフィルムを熱圧着により貼り付けて樹脂絶縁層１８，１９を形成する。かかる絶縁層１８，１９における所定の位置には、フォトリソグラフィ技術などにより底面に配線層１６，１７が露出するビアホール２０ａ，２１ａが形成され、且つこれらの内側に前記フィルドビア導体２０，２１が充填・形成される。
これ以降は、ビルドアップ層ＢＵ１，ＢＵ２を形成する配線層２２，２３、および樹脂絶縁層２４，２５を、公知のビルドアップ工程(セミアディティブ法、フルアディティブ法、サブトラクティブ法、フィルム状樹脂材料のラミネートによる絶縁層の形成、フォトリソグラフィ技術など)により形成する。これにより、前記図１に示した多層配線基板１を得ることができる。
【００２９】
図６は、参考形態の多層配線基板３０における主要部の断面を示す。
多層配線基板３０は、図６に示すように、絶縁層３３，３４，３５とこれらの間に位置する配線層３６，３７からなる基板３２と、その表面３４ａ上および裏面３５ａ下に形成した配線層４６，５２，４７，５３、および樹脂絶縁層４８，５４，４９，５５とからなるビルドアップ層ＢＵ３，ＢＵ４とを有する。
基板３２は、平面視がほぼ正方形で且つ全体の厚み約０．８ｍｍであり、ガラス布入りのエポキシ樹脂からなるコア基板(絶縁層)３３と、その上下に積層したシリカフィラなどの無機フィラ入りのエポキシ系樹脂からなる絶縁層３４，３５と、これらの間に位置する銅製の配線層３６，３７からなる多層構造を有する。 尚、本実施形態において、基板３２の表面とは、絶縁層３４の表面３４ａまたは後述する埋込樹脂３９の表面を指す。
【００３０】
図６に示すように、基板３２における絶縁層３３，３４の中央付近には、基板３２の表面３４ａ側に開口した凹部３８が形成されている。凹部３８は、平面視がほぼ正方形で一辺が１２ｍｍのサイズであり、絶縁層３３，３４をドリル加工した後、絶縁層３５を圧着するか、基板３２の表面３４ａ側からエンドミルによるルータ加工を、絶縁層３３，３４の合計厚さ分で行うことにより形成される。尚、凹部３８の側壁および底面も、前記貫通孔８と同様の表面粗さにしたり、前記有機化合物を被覆しても良く、そのコーナを面取りやアール面としても良い。
【００３１】
また、図６に示すように、凹部３８には、前記同様の埋込樹脂３９を介して、複数のチップコンデンサ(電子部品)４０が内蔵されている。このコンデンサ４０は、両側面において上端側のみに突出し且つ基板３２の表面３４ａ、即ち埋込樹脂３９の表面に位置する電極４１を対称に複数有する。かかるコンデンサ４０も、前記同様のセラミックスコンデンサである。
更に、図６に示すように、凹部３８の周囲には、所要のスペースを置いて基板３２の表・裏面３４ａ，３５ａ間を貫通する複数のスルーホール４３が穿設され、その内側に銅製のスルーホール導体４４と充填樹脂４５とが形成されている。各スルーホール導体４４は、その中間で配線層３６，３７と接続されている。
【００３２】
図６に示すように、基板３２の表面３４ａ上には、銅製の配線層４６と、シリカフィラを含むエポキシ樹脂からなる樹脂絶縁層４８とが形成され、配線層４６は、チップコンデンサ４０の電極４１およびスルーホール導体４４の上端と接続される。また、図６に示すように、絶縁層４８内の所定の位置には、複数のフィルドビア導体５０が形成され、これらのビア導体５０の上端と絶縁層４８との上には配線層５２が形成されている。この配線層５２の上には、ソルダーレジスト層(絶縁層)５４と、これを貫通し且つ第１主面５６よりも高く突出する複数のハンダバンプ(端子)５８とが形成される。以上の配線層４６，５２および樹脂絶縁層４８，５４は、ビルドアップ層ＢＵ３を形成する。上記ハンダバンプ５８は、第１主面５６上に実装されるＩＣチップ(半導体素子)２９の底面に突設された図示しない接続端子と個別に接続される。尚、ＩＣチップ２９の接続端子およびハンダバンプ５８の周囲には、これらを埋設するようにＩＣチップ２９と第１主面５６との間に図示しないアンダーフィル材が充填される。
【００３３】
図６に示すように、基板３２の裏面３５ａ下にも、銅製の配線層４７とシリカフィラ入りのエポキシ樹脂からなる樹脂絶縁層４９とが形成されている。配線層４７は、スルーホール導体４４の下端と接続されている。また、絶縁層４９の所定の位置には、複数のフィルドビア導体５１が形成され、かかるビア導体５１の下端と絶縁層４９の下には配線層５３が形成されている。配線層５３の下には、ソルダーレジスト層(絶縁層)５５が形成され、第２主面５５ａ側に開口する開口部５７内に露出する配線層５３内の配線５９は、その表面にＮｉおよびＡｕメッキが被覆され、当該配線基板３０自体を搭載する図示しないマザーボードとの接続端子となる。以上の配線層４７，５３および樹脂絶縁層４９，５５は、ビルドアップ層ＢＵ４を形成する。
尚、基板３２を挟んだ上下の配線層４６，４７は、スルーホール導体４４を介して導通し、チップコンデンサ４０の電極４１は、配線層４６およびスルーホール導体４４を介して裏面３５ａの配線層４７，５３と導通している。
【００３４】
以上のような配線基板３０によれば、基板３２の凹部３８に内蔵したチップコンデンサ４０の電極４１と第１主面５６に実装されるＩＣチップ２９との間には、配線層４６，５２、ビア導体５０、およびハンダバンプ５８からなる比較的短い導通経路が介在している。このため、前記図８の従来の多層配線基板７０に比べて、かかる導通経路におけるループインダクタンスが低減する。この結果、スイッチングノイズやクロストークノイズが生じにくくなるなどの電気的特性が高められるので、チップコンデンサ４０やＩＣチップ２９を正常且つ高速度により動作させることができる。尚、基板３２の前記絶縁層３４，３５には、配線層３６，４６間または配線層３７，４７間を接続するビア導体を形成しても良い。
【００３５】
図７は、異なる参考形態の多層配線基板３０ａにおける主要部の断面を示す。かかる配線基板３０ａは、図７に示すように、前記と同じ基板３２と、その表面３４ａ上および裏面３５ａ下に形成した配線層４６，５２，４７，５３、および樹脂絶縁層４８，５４，４９，５５とからなるビルドアップ層ＢＵ３，ＢＵ４と、を有する。絶縁層３３，３４，３５とこれらの間に位置する配線層３６，３７とからなる基板３２には、図７に示すように、前記と同じ凹部３８が形成され、かかる凹部３８には、前記同様の埋込樹脂３９を介して、複数のチップコンデンサ４０ａが内蔵されている。チップコンデンサ４０ａは、その両側面において上下端に突出し且つ基板３２の表面３４ａまたは裏面３５ａに位置する電極４１，４２を対称に複数有する。尚、本実施形態において、基板３２の表面とは、絶縁層３４の表面３４ａまたは埋込樹脂３９の表面を指し、基板３２の裏面とは、絶縁層３４の裏面３５ａを指す。
【００３６】
図７に示すように、凹部３８の底面３８ａには、基板３２の絶縁層３５を貫通する複数のスルーホール導体６０の上端に位置する配線層６２が形成され、上記コンデンサ４０ａの電極４２と個別に接続されている。各スルーホール導体６０は、その下端で基板３２の裏面３５ａに形成される配線層４７と接続されている。尚、各スルーホール導体６０の内側には、充填樹脂６４が形成されている。
更に、図７に示すように、基板３２の表面３４ａの上方には、前記と同様に、配線層４６，５２、樹脂絶縁層４８，５４、ビア導体５０、およびハンダバンプ(端子)５８が形成され、且つ第１主面５６にはＩＣチップ２９が実装可能とされている。また、基板３２の裏面３５ａの下方にも、前記と同様に、配線層４７，５３、樹脂絶縁層４９，５５、ビア導体５１、開口部５７、および接続端子用の配線５９が形成されている。
【００３７】
以上のような多層配線基板３０ａによれば、基板３２の凹部３８に内蔵したチップコンデンサ４０ａの電極４１と第１主面５６に実装されるＩＣチップ２９との間には、配線層４６，５２、ビア導体５０、およびハンダバンプ５８からなる比較的短い導通経路が介在している。尚、チップコンデンサ４０ａの電極４２は、第２主面５５ａ側のマザーボードとの間に、配線層６２，４７，５３、スルーホール導体６０、およびビア導体５１からなる導通経路を有する。
このため、前記図８に示した従来の多層配線基板７０に比べて、多層配線基板３０ａでも、電極４１とＩＣチップ２９との間の導通経路におけるループインダクタンスが低減する。この結果、スイッチングノイズやクロストークノイズが生じにくくなるなどの電気的特性が高められるので、チップコンデンサ４０ａやＩＣチップ２９を正常且つ高速度により動作させることができる。
【００３８】
本発明は、以上において説明した各形態に限定されるものではない。
前記基板２，３２内のコア基板(絶縁層)３，３３の材質は、前記ガラス−エポキシ樹脂系の複合材料の他、ビスマレイミド・トリアジン(ＢＴ)樹脂、エポキシ樹脂、同様の耐熱性、機械強度、可撓性、加工容易性などを有するガラス織布や、ガラス織布などのガラス繊維とエポキシ樹脂、ポリイミド樹脂、またはＢＴ樹脂などの樹脂との複合材料であるガラス繊維−樹脂系の複合材料を用いても良い。あるいは、ポリイミド繊維などの有機繊維と樹脂との複合材料や、連続気孔を有するＰＴＦＥなど３次元網目構造のフッ素系樹脂にエポキシ樹脂などの樹脂を含浸させた樹脂−樹脂系の複合材料などを用いることも可能である。
【００３９】
また、前記貫通孔８や凹部３８に内蔵する電子部品は、１つのみでも良い。逆に、多数の基板２，３２を含む多数個取りの基板(パネル)内における製品単位１個内に、複数の貫通孔８や凹部３８を形成しても良い。更に、複数のチップ状電子部品を互いの側面間で予め接着したユニットとし、これを前記貫通孔８または凹部３８内に挿入し内蔵することもできる。また、チップ状電子部品には、前記チップコンデンサ１０などの他、チップ状のインダクタ、抵抗、フィルタなどの受動部品や、トランジスタ、半導体素子、ＦＥＴ、ローノイズアンプ(ＬＮＡ)などの能動部品も含まれると共に、互いに異種の電子部品同士を、基板２，３２の同じ貫通孔８または凹部３８内に併せて内蔵することも可能である。
【００４０】
更に、本発明の多層配線基板には、チップコンデンサ１０などの電極がＩＣチップ側のみで配線層と接続している多層配線基板、即ちマザーボード側では電極と配線層とが接続されていない形態の多層配線基板も含まれる。
また、前記配線層１６，１７、スルーホール導体１４などの材質は、前記Ｃｕの他、Ａｇ、Ｎｉ、Ｎｉ−Ａｕ等にしても良く、あるいは、これら金属のメッキ層を用いず、導電性樹脂を塗布するなどの方法により形成しても良い。
更に、前記樹脂絶縁層１８，１９などの材質は、前記エポキシ樹脂を主成分とするもののほか、同様の耐熱性、パターン成形性等を有するポリイミド樹脂、ＢＴ樹脂、ＰＰＥ樹脂、あるいは、連続気孔を有するＰＴＦＥなど３次元網目構造のフッ素系樹脂にエポキシ樹脂などの樹脂を含浸させた樹脂−樹脂系の複合材料などを用いることもできる。尚、絶縁層の形成には、絶縁性の樹脂フィルムを熱圧着する方法のほか、液状の樹脂をロールコータにより塗布する方法を用いることもできる。尚また、絶縁層に混入するガラス布またはガラスフィラの組成は、Ｅガラス、Ｄガラス、Ｑガラス、Ｓガラスの何れか、またはこれらのうちの２種類以上を併用したものとしても良い。
また、ビア導体は、前記フィルドビア導体２０などでなく、完全に導体で埋まってないコンフォーマルビア導体とすることもできる。
【００４１】
【発明の効果】
以上において説明した本発明の多層配線基板によれば、従来の多層配線基板に比べ、基板に内蔵した電子部品の電極と第１主面に実装されるＩＣチップなどとの導通経路を可及的に短くできる。この結果、かかる導通経路におけるループインダクタンスを低減できるため、スイッチングノイズやクロストークノイズを低減できるなどの電気的特性を高めることが可能となる。従って、内蔵した電子部品や実装されるＩＣチップなどを正常且つ高速度にて動作させることができる。
【図面の簡単な説明】
【図１】本発明の多層配線基板の１形態における主要部を示す断面図。
【図２】(Ａ)〜(Ｄ)は図１の多層配線基板の製造方法における主な工程を示す概略図。
【図３】(Ａ)〜(Ｃ)は図２(Ｄ)に続く主な製造工程を示す概略図。
【図４】(Ａ)〜(Ｃ)は図３(Ｃ)に続く主な製造工程を示す概略図。
【図５】(Ａ)〜(Ｃ)は図４(Ｃ)に続く主な製造工程を示す概略図。
【図６】参考形態の多層配線基板における主要部を示す断面図。
【図７】異なる参考形態における主要部を示す断面図。
【図８】従来の多層配線基板における主要部を示す断面図。
【符号の説明】
１……………………………多層配線基板
２……………………………基板
３〜５………………………絶縁層
４ａ，９ｂ…………………表面
４ｂ…………………………スルーホール導体の上端
５ａ…………………………裏面
６,７,１６,１７,２２,２３…配線層
８……………………………貫通孔
９……………………………埋込樹脂
１０…………………………チップコンデンサ(電子部品)
１１…………………………電極
１４…………………………スルーホール導体
１８,１９,２４,２５………樹脂絶縁層
２６…………………………第１主面
２８…………………………ハンダバンプ(端子)
２９…………………………ＩＣチップ
ＢＵ１………………………ビルドアップ層
【発明の属する技術分野】
本発明は、基板の貫通孔などに埋込樹脂を介して電子部品を内臓する多層配線基板に関する。
【０００２】
【従来の技術】
近年における配線基板の小型化および基板内における配線の高密度化に対応するため、配線基板の第１主面上にＩＣチップなどの電子部品を搭載するだけでなく、基板の内部に電子部品を内蔵する多層配線基板が提案されている。
例えば図８に示す多層配線基板７０は、絶縁性の基板(コア基板)７１の表・裏面７２，７３の間を貫通する貫通孔７６内に埋込樹脂７７を介して複数のチップ状電子部品７８を内臓している。かかる電子部品７８は、図８に示すように、一対の側面から上・下に突出する電極７９ａ，７９ｂをそれぞれ対称に複数個有している。かかる電極７９ａ，７９ｂは、基板７１の表・裏面７２，７３に形成される配線層８０，８１と個別に接続されている。
【０００３】
また、図８に示すように、基板７１には、その表・裏面７２，７３間を貫通する複数のスルーホール７４内にスルーホール導体７５および充填樹脂７５ａが個別に形成され、スルーホール導体７５は、その上下端で配線層８０，８１と個別に接続される。基板７１の表面７２および配線層８０の上には、樹脂絶縁層８２，８８，９４、配線層８６，９２、およびビア導体８４，９０を含むビルドアップ層が形成されている。最上層の絶縁層(ソルダーレジスト)９４には、これを貫通し且つ配線層９２上から第１主面９４ａよりも高く突出するハンダバンプ９６が複数形成されている。かかるバンプ９６は、図８に示すように、第１主面９４ａに実装されるＩＣチップ(半導体素子)９８と端子と個別に接続される。
【０００４】
更に、図８に示すように、基板７１の裏面７３および配線層８１の下には、樹脂絶縁層８３，８９，９５、配線層８７，９３、およびビア導体８５，９１を含むビルドアップ層が形成されている。最下層の絶縁層(ソルダーレジスト)９５には、第２主面９５ａ側に開口する複数の開口部９７が形成され、配線層９３から延びて各開口部９７内で露出する配線９９は、表面にＮｉおよびＡｕメッキが被覆され、当該配線基板７０自体を搭載する図示しないマザーボードなどとの接続用端子として用いられる。
【０００５】
【発明が解決すべき課題】
ところで、多層配線基板７０では、図８に示すように、基板７１に内蔵した電子部品７８の電極７９ａと第１主面９４ａに実装されるＩＣチップ９８との間には、配線層８０，８６，９２、ビア導体８４，９０、およびハンダバンプ９６からなる長い導通経路が介在している。このため、かかる導通経路におけるループインダクタンスが増加することにより、スイッチングノイズやクロストークノイズが生じ易くなり、電子部品７８やＩＣチップ９８が誤動作を生じるおそれがある、という問題があった。
本発明は、以上に説明した従来の技術における問題点を解決し、基板に内蔵する電子部品と第１主面に実装されるＩＣチップなどとの間における電気的特性を高め、かかる電子部品やＩＣチップなどを正常で且つ高速度にて作動させ得る多層配線基板を提供する、ことを課題とする。
【０００６】
【課題を解決するための手段】
本発明は、上記の課題を解決するため、基板に内蔵する電子部品と実装されるＩＣチップなどとの間における導通経路を可及的に短くする、ことに着想して成されたものである。
即ち、本発明の多層配線基板（請求項１）は、絶縁層と配線層とを交互に積層し且つ表面および裏面を有する基板と、この基板の表面と裏面との間を貫通する貫通孔と、この貫通孔に埋込樹脂を介して内蔵される電子部品と、上記基板の表面に形成され且つ樹脂絶縁層と配線層とを含むビルドアップ層と、を備え、上記埋込樹脂の表面に露出する電子部品の電極と、上記基板を貫通し且つ該基板の表面に位置するスルーホール導体の端部とは、上記埋込樹脂の表面に形成された上記ビルドアップ層に含まれる配線層により接続されている、ことを特徴とする。
また、前記基板の表面の上方における前記ビルドアップ層は、その配線層と当該ビルドアップ層の第１主面に実装されるＩＣチップなどの半導体素子とを接続する端子を上記第１主面付近に有する、多層配線基板（請求項２）も本発明に含まれる。
【０００７】
これらによれば、全体の厚みがほぼ同じで且つ内部の配線層の層数が同一である場合、単一の基板(コア基板)に電子部品を内蔵する前記図８に示した多層配線基板７０に比べ、電子部品の電極と第１主面に実装されるＩＣチップなどとの導通経路を可及的に短くできる。この結果、かかる導通経路におけるループインダクタンスを低減できるため、スイッチングノイズやクロストークノイズを低減できるなどの電気的特性を高めることが可能となる。従って、内蔵した電子部品や実装されるＩＣチップなどを正常且つ高速度により動作させ得る多層配線基板とすることができる。
尚、本明細書において、基板の表面とは、絶縁層または埋込樹脂の表面を指し、基板の裏面とは、絶縁層または埋込樹脂の裏面を指す。
【０００８】
また、前記基板は、絶縁層本体の表面および裏面に配線層と絶縁層とを交互に積層している、多層配線基板を本発明に含めることも可能である。上記絶縁層本体は、いわゆるコア基板であり、かかる多層構造の基板を用いることにより、配線の高密度化と内蔵する電子部品などの正常な動作とを図ることが可能となる。
【０００９】
尚、貫通孔は、多層構造の基板に対しレーザ加工やドリル加工することにより形成される。
また、前記電子部品には、コンデンサ、インダクタ、抵抗、フィルタなどの受動部品や、ローノイズアンプ(ＬＮＡ)、トランジスタ、半導体素子、ＦＥＴなどの能動部品、ＳＡＷフィルタ、ＬＣフィルタ、アンテナスイッチモジュール、カプラ、ダイプレクサなどや、これらをチップ状にしたものが含まれるがこれらに限らない。また、これらのうちで異種の電子部品同士を同じ貫通孔や凹部内に内蔵しても良い。更に、電子部品には、基板の表面または裏面の一方にのみ電極を有する形態も含まれる。
【００１０】
付言すれば、前記貫通孔は、平面視でほぼ矩形状であり、その側壁間のコーナにアール面または面取りが形成されている、配線基板を本発明に含めることも可能である。これによる場合、前記貫通孔の側壁同士間のコーナ部における基板と埋設樹脂との密着性も向上し且つ安定させることができるので、かかるコーナ付近における隙間やクラックの発生を確実に防止することができる。
【００１１】
尚更に、前記貫通孔の側壁および底面には、予め有機化合物(カップリング剤)が塗布されている、配線基板を本発明に含めることも可能である。これによる場合も、基板と埋設樹脂との密着性をより一層向上させることが可能となる。尚、かかる有機化合物(カップリング剤)には、チタン系、アルミニウム系、シラン系の何れかからなる有機系化合物、またはこれら有機系化合物の混合物が含まれる。これらにより、基板と埋込樹脂との界面における両者の密着性と水分不透過性とを一層確実にすることができる。上記混合物には、チタン系とアルミニウム系、チタン系とシラン系、アルミニウム系とシラン系、チタン系とアルミニウム系とシラン系、チタン系と別のチタン系、アルミニウム系と別のアルミニウム系、シラン系と別のシラン系、あるいはこれらの３種以上の組合せによる種類などが含まれる。
【００１２】
【発明の実施の形態】
以下において本発明の実施に好適な形態を図面と共に説明する。
図１は、本発明の１形態の多層配線基板１における主要部の断面を示す。
多層配線基板１は、図１に示すように、絶縁層３，４，５とこれらの間に位置する配線層６，７からなる基板２と、その表面４ａ上および裏面５ａ下に形成した配線層１６，２２，１７，２３、および樹脂絶縁層１８，２４，１９，２５からなるビルドアップ層ＢＵ１，ＢＵ２とを有する。上記配線層１６などの厚さは約１５μｍ程度であり、樹脂絶縁層１８などの厚さは約３０μｍ程度である。
基板２は、平面視がほぼ正方形で且つ全体の厚みが約０．８ｍｍであり、ガラス布入りのエポキシ樹脂からなる絶縁層(コア基板、絶縁層本体とも言う)３と、その上下に積層したシリカフィラなどの無機フィラ入りのエポキシ系樹脂からなる絶縁層４，５と、これらの間に位置する銅製の配線層６，７とからなる多層構造を有する。
【００１３】
また、基板２の中央部をドリル加工やレーザ加工することにより、図１に示すように、平面視がほぼ正方形で一辺が１２ｍｍの貫通孔８が穿孔されている。
尚、貫通孔８の側壁の表面粗さは、中心線平均粗さＲａで０．５〜５．０μｍの範囲であって、十点平均粗さＲｚで５．０〜３０．０μｍの範囲に入るようにすのが望ましい。このため、ドリル加工などの後、貫通孔８の側壁に対し必要に応じて過マンガン酸カリウムやクロム酸による化学的粗化処理が施される。これにより、基板２と後述する埋込樹脂９との密着性を高めることができる。
【００１４】
尚また、貫通孔８の側壁に対して、更に有機化合物（カップリング剤：チタン系、アルミニウム系、シラン系の何れかからなる有機系化合物、またはこれら有機系化合物の混合物）を塗布しても良い。
上記有機化合物には、チタン系、アルミニウム系、シラン系の何れかからなる有機系化合物、またはこれら有機系化合物の混合物が含まれる。更に、かかる有機化合物の厚みは、約０．５μｍ以下(但し０は含まず)にして被覆するのが望ましい。厚さを０．５μｍ以下としたのは、これよりも厚くなると、表面にゼリー状の固まりが生じ、有機系化合物による密着性や防水作用が低下するためである。更に望ましくは、有機系化合物は、厚さ約０．２μｍ以下(但し０は含まず)の皮膜にして被覆するのが望ましい。これにより、表面にゼリー状の固まりが生じにくくなり、より一層の密着性が得られるためである。かかる有機系化合物は、貫通孔８の側壁や基板２の表・裏面４ａ，５ａと共に、貫通孔８に内蔵されるチップコンデンサ(電子部品)１０の表面にも被覆されていても良い。
【００１５】
尚さらに、貫通孔８における側壁間のコーナには、面取りまたはアール面を形成しても良い。これにより、チップコンデンサ１０を埋設した埋込樹脂９を脱泡処理後に加熱しても、貫通孔８のコーナに応力集中が発生しにくくなり、かかる面取りまたはアール面を含む各側壁の前記表面粗さと相まって、基板２と埋込樹脂９との密着性を更に高められる。
【００１６】
また、基板２の貫通孔８内には、シリカフィラなどの無機フィラを含むエポキシ系の埋込樹脂９を介して、複数のチップコンデンサ(電子部品)１０が内蔵されている。かかる埋込樹脂９の体積熱膨張係数は、４０ｐｐｍ／℃以下、好ましくは３０ｐｐｍ／℃以下、より好ましくは１５ｐｐｍ／℃以下であり、且つその下限値としては１０ｐｐｍ／℃以上である。これにより、多層配線基板１に内臓された電子部品１０と配線基板１の表面に実装されるＩＣチップ(半導体素子)との熱膨張係数の差に起因する応力集中を少なくすることが可能となり、クラックの発生防止に役立つ。尚、無機フィラとしては、特に制限しないが、結晶性シリカ、溶融シリカ、アルミナ、または窒化ケイ素などが用いられる。
【００１７】
また、チップコンデンサ１０は、両側面において上下端に突出し且つ基板２の表面４ａまたは裏面５ａに位置する複数の電極１１，１２を対称に有する。かかるチップコンデンサ１０は、例えばチタン酸バリウムを主成分とする誘電層と内部電極となるＮｉ層とを交互に積層したセラミックスコンデンサであり、３．２ｍｍ×１．６ｍｍ×０．７ｍｍのサイズを有する。
図１に示すように、貫通孔８の周囲には、所要のスペースを置いて基板２の表・裏面４ａ，５ａ間を貫通する複数のスルーホール１３が穿孔され、その内部に銅メッキからなるスルーホール導体１４およびシリカフィラを含む充填樹脂１５がそれぞれ形成されている。各スルーホール導体１４は、その中間で基板２の配線層６，７と接続されている。尚、充填樹脂１５に替え、多量の金属粉末を含む導電性樹脂、または金属粉末を含む非導電性樹脂を用いても良い。
【００１８】
図１に示すように、基板２の表面４ａと埋込樹脂９の表面９ｃの上には、銅メッキからなる配線層１６と、シリカフィラを含むエポキシ樹脂からなる樹脂絶縁層１８とが形成されている。配線層１６は、チップコンデンサ１０の電極１１およびスルーホール導体１４の上端と接続される。また、図１に示すように、絶縁層１８内の所定の位置には、複数のフィルドビア導体２０が形成され、これらのビア導体２０の上端と絶縁層１８との上には配線層２２が形成されている。
尚、本実施形態において、基板２の表面とは、絶縁層４の表面４ａまたは埋込樹脂９の表面９ｃを指す。
【００１９】
配線層２２の上には、ソルダーレジスト層(絶縁層)２４と、これを貫通し且つ第１主面２６よりも高く突出する複数のハンダバンプ(ＩＣ接続端子(Ｐｂ−Ｓｎ系、Ｓｎ−Ａｇ系、Ｓｎ−Ｓｂ系、Ｓｎ−Ｚｎ系など))２８とが形成される。
以上の配線層１６，２２および樹脂絶縁層１８，２４は、ビルドアップ層ＢＵ１を形成する。また、上記ハンダバンプ２８は、第１主面２６上に実装されるＩＣチップ(半導体素子)２９の底面に突設された図示しない接続端子と個別に接続される。尚、ＩＣチップ２９の接続端子およびハンダバンプ２８の周囲には、これらを埋設するようにＩＣチップ２９と第１主面２６との間に図示しないアンダーフィル材が充填される。
【００２０】
図１に示すように、基板２の裏面５ａおよび埋込樹脂９の裏面９ｂの下にも銅メッキからなる配線層１７とシリカフィラ入りのエポキシ樹脂からなる樹脂絶縁層１９とが形成されている。配線層１７は、チップコンデンサ１０の電極１２およびスルーホール導体１４の下端と接続されている。尚、本実施形態において、基板２の裏面とは、絶縁層５の裏面５ａまたは埋込樹脂９の裏面９ｂを指す。
また、樹脂絶縁層１９の所定の位置には、複数のフィルドビア導体２１が形成され、かかるビア導体２１の下端と絶縁層１９の下には配線層２３が形成されている。配線層２３の下には、ソルダーレジスト層(絶縁層)２５が形成され、第２主面２５ａ側に開口する開口部２５ｂ内に露出する配線層２３内の配線２７は、その表面にＮｉおよびＡｕメッキが被覆され、当該配線基板１自体を搭載する図示しないプリント基板などのマザーボードとの接続端子となる。
以上の配線層１７，２３および樹脂絶縁層１９，２５は、ビルドアップ層ＢＵ２を形成する。尚、基板２を挟んだ上下の配線層１６，１７は、スルーホール導体１４を介して導通する共に、各チップコンデンサ１０の電極１１，１２を介しても導通している。
【００２１】
以上のような多層配線基板１によれば、基板２の貫通孔８に内蔵したチップコンデンサ１０の電極１１と第１主面２６に実装されるＩＣチップ２９との間には、配線層１６，２２、ビア導体２０、およびハンダバンプ２８からなる比較的短い導通経路が介在している。このため、全体の厚みがほぼ同じで且つ配線層の層数が同一の場合、前記図８に示した従来の多層配線基板７０に比べて、多層配線基板１は、上記の各導通経路におけるループインダクタンスが低減する。
この結果、スイッチングノイズやクロストークノイズが生じにくくなるなどの電気的特性が高められるので、チップコンデンサ１０やＩＣチップ２９を正常且つ高速度により動作させることができる。しかも、チップコンデンサ１０を多層構造の基板２に内蔵したので、コア基板３を例えば５００μｍ未満と薄肉化し且つ当該基板２に配線層６，７を内臓したので、配線を高密度化し且つ全体を小型化する要求にも容易に対応することが可能となる。
【００２２】
尚、基板２の絶縁層４，５には、配線層６，１６間または配線層７，１７間を接続するビア導体を形成しても良い。また、本実施形態において、ビア導体はフィルドビア導体２０などでなく、完全に導体で埋まってないコンフォーマルビア導体とすることもできる。前記基板２の構造によれば、図１に示すように、スルーホール導体１４が絶縁層４，５を貫通するため、その直上(図１で上側／下側)にビア導体２０，２１を形成可能となるので、かかるスルーホール導体１４の部分(絶縁層４，５の貫通部分)にフィルドビア導体を形成して、スタックドビア(積み上げビア)構造とする必要がなくなる。これにより、フィルドビア導体を絶縁層４，５に形成する必要がなく、ビア形成のコストを低減することもできる。
【００２３】
図２乃至図５に基づいて、前記配線基板１の主要な製造工程を説明する。
図２(Ａ)に示すように、表・裏面に厚さ１６μｍの銅箔３ａ,３ｂを有する厚さ０．４５ｍｍのガラスーエポキシ樹脂からなるコア基板(絶縁層)３を用意する。次に、銅箔３ａ，３ｂ上に所定のパターンを有する図示しないエッチングレジストを形成した後、エッチング(公知のサブトラクティブ法)を施す。
この結果、図２(Ｂ)に示すように、コア基板３の表・裏面に所定パターンの配線層６，７が形成される。
次いで、コア基板３の表・裏面および配線層６，７を粗化した後、これらの上に厚さ６００μｍで且つシリカフィラ入りのエポキシ系樹脂のフィルムを熱圧着により貼り付ける。この結果、図２(Ｃ)に示すように、コア基板３の上下に絶縁層４，５が形成される。これにより、多層構造の基板２が得られる。
【００２４】
更に、図２(Ｃ)に示すように、基板２の絶縁層４側からレーザＬｓ(本形態ではＣＯ２レーザ)を所定の位置に照射する。この結果、図２(Ｄ)に示すように、直径３５０μｍの複数のスルーホール１３が基板２の表・裏面４ａ，５ａ間を貫通して形成される。
次に、各スルーホール１３の内壁および絶縁層４，５の表・裏面４ａ，５ａに対して、無電解銅メッキおよび電解銅メッキを施す。かかるメッキは、当該基板２を含む多数個取り用のパネルにおける複数の製品単位(多層配線基板１)に対して施される。この結果、図３(Ａ)に示すように、各スルーホール１３の内壁に沿って厚さ１８μｍのスルーホール導体１４が形成されると共に、絶縁層４，５の表・裏面４ａ，５ａに銅メッキ層４ｂ，５ｂが形成される。更に、図３(Ｂ)に示すように、スルーホール導体１４の内側の中空部に充填樹脂１５を充填する。
【００２５】
更に、図３(Ｃ)に示すように、基板２の中央部をドリル加工して、縦１２ｍｍ×横１２ｍｍの貫通孔８を穿設する。この際、貫通孔８における側壁間のコーナに、面取りまたはアール面を同時に形成しても良い。また、貫通孔８の側壁に対し、必要に応じて化学的粗化処理を施すことにより、表面粗さが中心線平均粗さＲａで０．５〜５．０μｍの範囲で、且つ十点平均粗さＲｚで５．０〜３０．０μｍの範囲に入るようにしても良い。更に、かかる貫通孔８の側壁に対し有機化合物(カップリング剤)を塗布しても良い。
次に、図３(Ｃ)に示すように、基板２を１８０°回転し、表・裏面４ａ，５ａを上下逆にした状態で、貫通孔８の表面４ａ側に、当該基板２を含む多数個取り用のパネルにおける複数の製品単位(多層配線基板１)に跨ってテープＴを貼り付ける。かかるテープＴの粘着面は、貫通孔８側に向けられている。
【００２６】
次いで、図４(Ａ)に示すように、複数のチップコンデンサ１０を図示しないチップマウンタを用いて貫通孔８内に挿入すると共に、各チップコンデンサ１０の電極１１をテープＴの粘着面上における所定の位置に接着する。図示のように、各チップコンデンサ１０における電極１１，１２の端面は、基板２の表・裏面４ａ，５ａ付近に位置している。
かかる状態で、図４(Ｂ)に示すように、基板２の裏面５ａ側から貫通孔８内に、エポキシ樹脂を主成分とする溶けた埋込樹脂９を充填した後、脱泡処理および約１００℃に加熱して約６０分保持する硬化処理を施す。次いで、埋込樹脂９の盛り上がった裏面９ａを、例えばバフ研磨などにより平坦に整面する。
この結果、図４(Ｃ)に示すように、各チップコンデンサ１０の電極１２が露出する平坦な裏面９ｂが形成される。また、図示のように、テープＴを剥離すると、埋込樹脂９の表面９ｃには各チップコンデンサ１０の電極１１がそれぞれ露出する。尚、表面９ｃも上記同様に整面すると各電極１１を確実に露出させ得る。
【００２７】
更に、図５(Ａ)に示すように、銅メッキ層４ｂ，５ｂおよび埋込樹脂９の表・裏面９ｂ，９ｃに渉って、銅メッキ層１６ａ，１７ａを形成する。尚、図５(Ａ)では、基板２は再度１８０°回転され、表・裏面４ａ，５ａが逆になっている。
次に、かかる銅メッキ層１６ａ，１７ａの上に、所定パターンの図示しないエッチングレジストを形成し、且つエッチングを施す。
この結果、図５(Ｂ)に示すように、基板２の表・裏面４ａ，５ａ上に所定パターンの配線層１６，１７が形成される。配線層１６，１７は、チップコンデンサ１０の電極１１，１２と接続され、且つ各スルーホール導体１４の上・下端４ｂ，５ｂとも接続される。同時に、スルーホール導体８の内側の充填樹脂１５は蓋メッキされると共に、埋込樹脂９の表・裏面９ｃ，９ｂ（基板２の表・裏面）が露出する。
【００２８】
次いで、図５(Ｃ)に示すように、配線層１６，１７の上／下に、エポキシ樹脂のフィルムを熱圧着により貼り付けて樹脂絶縁層１８，１９を形成する。かかる絶縁層１８，１９における所定の位置には、フォトリソグラフィ技術などにより底面に配線層１６，１７が露出するビアホール２０ａ，２１ａが形成され、且つこれらの内側に前記フィルドビア導体２０，２１が充填・形成される。
これ以降は、ビルドアップ層ＢＵ１，ＢＵ２を形成する配線層２２，２３、および樹脂絶縁層２４，２５を、公知のビルドアップ工程(セミアディティブ法、フルアディティブ法、サブトラクティブ法、フィルム状樹脂材料のラミネートによる絶縁層の形成、フォトリソグラフィ技術など)により形成する。これにより、前記図１に示した多層配線基板１を得ることができる。
【００２９】
図６は、参考形態の多層配線基板３０における主要部の断面を示す。
多層配線基板３０は、図６に示すように、絶縁層３３，３４，３５とこれらの間に位置する配線層３６，３７からなる基板３２と、その表面３４ａ上および裏面３５ａ下に形成した配線層４６，５２，４７，５３、および樹脂絶縁層４８，５４，４９，５５とからなるビルドアップ層ＢＵ３，ＢＵ４とを有する。
基板３２は、平面視がほぼ正方形で且つ全体の厚み約０．８ｍｍであり、ガラス布入りのエポキシ樹脂からなるコア基板(絶縁層)３３と、その上下に積層したシリカフィラなどの無機フィラ入りのエポキシ系樹脂からなる絶縁層３４，３５と、これらの間に位置する銅製の配線層３６，３７からなる多層構造を有する。 尚、本実施形態において、基板３２の表面とは、絶縁層３４の表面３４ａまたは後述する埋込樹脂３９の表面を指す。
【００３０】
図６に示すように、基板３２における絶縁層３３，３４の中央付近には、基板３２の表面３４ａ側に開口した凹部３８が形成されている。凹部３８は、平面視がほぼ正方形で一辺が１２ｍｍのサイズであり、絶縁層３３，３４をドリル加工した後、絶縁層３５を圧着するか、基板３２の表面３４ａ側からエンドミルによるルータ加工を、絶縁層３３，３４の合計厚さ分で行うことにより形成される。尚、凹部３８の側壁および底面も、前記貫通孔８と同様の表面粗さにしたり、前記有機化合物を被覆しても良く、そのコーナを面取りやアール面としても良い。
【００３１】
また、図６に示すように、凹部３８には、前記同様の埋込樹脂３９を介して、複数のチップコンデンサ(電子部品)４０が内蔵されている。このコンデンサ４０は、両側面において上端側のみに突出し且つ基板３２の表面３４ａ、即ち埋込樹脂３９の表面に位置する電極４１を対称に複数有する。かかるコンデンサ４０も、前記同様のセラミックスコンデンサである。
更に、図６に示すように、凹部３８の周囲には、所要のスペースを置いて基板３２の表・裏面３４ａ，３５ａ間を貫通する複数のスルーホール４３が穿設され、その内側に銅製のスルーホール導体４４と充填樹脂４５とが形成されている。各スルーホール導体４４は、その中間で配線層３６，３７と接続されている。
【００３２】
図６に示すように、基板３２の表面３４ａ上には、銅製の配線層４６と、シリカフィラを含むエポキシ樹脂からなる樹脂絶縁層４８とが形成され、配線層４６は、チップコンデンサ４０の電極４１およびスルーホール導体４４の上端と接続される。また、図６に示すように、絶縁層４８内の所定の位置には、複数のフィルドビア導体５０が形成され、これらのビア導体５０の上端と絶縁層４８との上には配線層５２が形成されている。この配線層５２の上には、ソルダーレジスト層(絶縁層)５４と、これを貫通し且つ第１主面５６よりも高く突出する複数のハンダバンプ(端子)５８とが形成される。以上の配線層４６，５２および樹脂絶縁層４８，５４は、ビルドアップ層ＢＵ３を形成する。上記ハンダバンプ５８は、第１主面５６上に実装されるＩＣチップ(半導体素子)２９の底面に突設された図示しない接続端子と個別に接続される。尚、ＩＣチップ２９の接続端子およびハンダバンプ５８の周囲には、これらを埋設するようにＩＣチップ２９と第１主面５６との間に図示しないアンダーフィル材が充填される。
【００３３】
図６に示すように、基板３２の裏面３５ａ下にも、銅製の配線層４７とシリカフィラ入りのエポキシ樹脂からなる樹脂絶縁層４９とが形成されている。配線層４７は、スルーホール導体４４の下端と接続されている。また、絶縁層４９の所定の位置には、複数のフィルドビア導体５１が形成され、かかるビア導体５１の下端と絶縁層４９の下には配線層５３が形成されている。配線層５３の下には、ソルダーレジスト層(絶縁層)５５が形成され、第２主面５５ａ側に開口する開口部５７内に露出する配線層５３内の配線５９は、その表面にＮｉおよびＡｕメッキが被覆され、当該配線基板３０自体を搭載する図示しないマザーボードとの接続端子となる。以上の配線層４７，５３および樹脂絶縁層４９，５５は、ビルドアップ層ＢＵ４を形成する。
尚、基板３２を挟んだ上下の配線層４６，４７は、スルーホール導体４４を介して導通し、チップコンデンサ４０の電極４１は、配線層４６およびスルーホール導体４４を介して裏面３５ａの配線層４７，５３と導通している。
【００３４】
以上のような配線基板３０によれば、基板３２の凹部３８に内蔵したチップコンデンサ４０の電極４１と第１主面５６に実装されるＩＣチップ２９との間には、配線層４６，５２、ビア導体５０、およびハンダバンプ５８からなる比較的短い導通経路が介在している。このため、前記図８の従来の多層配線基板７０に比べて、かかる導通経路におけるループインダクタンスが低減する。この結果、スイッチングノイズやクロストークノイズが生じにくくなるなどの電気的特性が高められるので、チップコンデンサ４０やＩＣチップ２９を正常且つ高速度により動作させることができる。尚、基板３２の前記絶縁層３４，３５には、配線層３６，４６間または配線層３７，４７間を接続するビア導体を形成しても良い。
【００３５】
図７は、異なる参考形態の多層配線基板３０ａにおける主要部の断面を示す。かかる配線基板３０ａは、図７に示すように、前記と同じ基板３２と、その表面３４ａ上および裏面３５ａ下に形成した配線層４６，５２，４７，５３、および樹脂絶縁層４８，５４，４９，５５とからなるビルドアップ層ＢＵ３，ＢＵ４と、を有する。絶縁層３３，３４，３５とこれらの間に位置する配線層３６，３７とからなる基板３２には、図７に示すように、前記と同じ凹部３８が形成され、かかる凹部３８には、前記同様の埋込樹脂３９を介して、複数のチップコンデンサ４０ａが内蔵されている。チップコンデンサ４０ａは、その両側面において上下端に突出し且つ基板３２の表面３４ａまたは裏面３５ａに位置する電極４１，４２を対称に複数有する。尚、本実施形態において、基板３２の表面とは、絶縁層３４の表面３４ａまたは埋込樹脂３９の表面を指し、基板３２の裏面とは、絶縁層３４の裏面３５ａを指す。
【００３６】
図７に示すように、凹部３８の底面３８ａには、基板３２の絶縁層３５を貫通する複数のスルーホール導体６０の上端に位置する配線層６２が形成され、上記コンデンサ４０ａの電極４２と個別に接続されている。各スルーホール導体６０は、その下端で基板３２の裏面３５ａに形成される配線層４７と接続されている。尚、各スルーホール導体６０の内側には、充填樹脂６４が形成されている。
更に、図７に示すように、基板３２の表面３４ａの上方には、前記と同様に、配線層４６，５２、樹脂絶縁層４８，５４、ビア導体５０、およびハンダバンプ(端子)５８が形成され、且つ第１主面５６にはＩＣチップ２９が実装可能とされている。また、基板３２の裏面３５ａの下方にも、前記と同様に、配線層４７，５３、樹脂絶縁層４９，５５、ビア導体５１、開口部５７、および接続端子用の配線５９が形成されている。
【００３７】
以上のような多層配線基板３０ａによれば、基板３２の凹部３８に内蔵したチップコンデンサ４０ａの電極４１と第１主面５６に実装されるＩＣチップ２９との間には、配線層４６，５２、ビア導体５０、およびハンダバンプ５８からなる比較的短い導通経路が介在している。尚、チップコンデンサ４０ａの電極４２は、第２主面５５ａ側のマザーボードとの間に、配線層６２，４７，５３、スルーホール導体６０、およびビア導体５１からなる導通経路を有する。
このため、前記図８に示した従来の多層配線基板７０に比べて、多層配線基板３０ａでも、電極４１とＩＣチップ２９との間の導通経路におけるループインダクタンスが低減する。この結果、スイッチングノイズやクロストークノイズが生じにくくなるなどの電気的特性が高められるので、チップコンデンサ４０ａやＩＣチップ２９を正常且つ高速度により動作させることができる。
【００３８】
本発明は、以上において説明した各形態に限定されるものではない。
前記基板２，３２内のコア基板(絶縁層)３，３３の材質は、前記ガラス−エポキシ樹脂系の複合材料の他、ビスマレイミド・トリアジン(ＢＴ)樹脂、エポキシ樹脂、同様の耐熱性、機械強度、可撓性、加工容易性などを有するガラス織布や、ガラス織布などのガラス繊維とエポキシ樹脂、ポリイミド樹脂、またはＢＴ樹脂などの樹脂との複合材料であるガラス繊維−樹脂系の複合材料を用いても良い。あるいは、ポリイミド繊維などの有機繊維と樹脂との複合材料や、連続気孔を有するＰＴＦＥなど３次元網目構造のフッ素系樹脂にエポキシ樹脂などの樹脂を含浸させた樹脂−樹脂系の複合材料などを用いることも可能である。
【００３９】
また、前記貫通孔８や凹部３８に内蔵する電子部品は、１つのみでも良い。逆に、多数の基板２，３２を含む多数個取りの基板(パネル)内における製品単位１個内に、複数の貫通孔８や凹部３８を形成しても良い。更に、複数のチップ状電子部品を互いの側面間で予め接着したユニットとし、これを前記貫通孔８または凹部３８内に挿入し内蔵することもできる。また、チップ状電子部品には、前記チップコンデンサ１０などの他、チップ状のインダクタ、抵抗、フィルタなどの受動部品や、トランジスタ、半導体素子、ＦＥＴ、ローノイズアンプ(ＬＮＡ)などの能動部品も含まれると共に、互いに異種の電子部品同士を、基板２，３２の同じ貫通孔８または凹部３８内に併せて内蔵することも可能である。
【００４０】
更に、本発明の多層配線基板には、チップコンデンサ１０などの電極がＩＣチップ側のみで配線層と接続している多層配線基板、即ちマザーボード側では電極と配線層とが接続されていない形態の多層配線基板も含まれる。
また、前記配線層１６，１７、スルーホール導体１４などの材質は、前記Ｃｕの他、Ａｇ、Ｎｉ、Ｎｉ−Ａｕ等にしても良く、あるいは、これら金属のメッキ層を用いず、導電性樹脂を塗布するなどの方法により形成しても良い。
更に、前記樹脂絶縁層１８，１９などの材質は、前記エポキシ樹脂を主成分とするもののほか、同様の耐熱性、パターン成形性等を有するポリイミド樹脂、ＢＴ樹脂、ＰＰＥ樹脂、あるいは、連続気孔を有するＰＴＦＥなど３次元網目構造のフッ素系樹脂にエポキシ樹脂などの樹脂を含浸させた樹脂−樹脂系の複合材料などを用いることもできる。尚、絶縁層の形成には、絶縁性の樹脂フィルムを熱圧着する方法のほか、液状の樹脂をロールコータにより塗布する方法を用いることもできる。尚また、絶縁層に混入するガラス布またはガラスフィラの組成は、Ｅガラス、Ｄガラス、Ｑガラス、Ｓガラスの何れか、またはこれらのうちの２種類以上を併用したものとしても良い。
また、ビア導体は、前記フィルドビア導体２０などでなく、完全に導体で埋まってないコンフォーマルビア導体とすることもできる。
【００４１】
【発明の効果】
以上において説明した本発明の多層配線基板によれば、従来の多層配線基板に比べ、基板に内蔵した電子部品の電極と第１主面に実装されるＩＣチップなどとの導通経路を可及的に短くできる。この結果、かかる導通経路におけるループインダクタンスを低減できるため、スイッチングノイズやクロストークノイズを低減できるなどの電気的特性を高めることが可能となる。従って、内蔵した電子部品や実装されるＩＣチップなどを正常且つ高速度にて動作させることができる。
【図面の簡単な説明】
【図１】本発明の多層配線基板の１形態における主要部を示す断面図。
【図２】(Ａ)〜(Ｄ)は図１の多層配線基板の製造方法における主な工程を示す概略図。
【図３】(Ａ)〜(Ｃ)は図２(Ｄ)に続く主な製造工程を示す概略図。
【図４】(Ａ)〜(Ｃ)は図３(Ｃ)に続く主な製造工程を示す概略図。
【図５】(Ａ)〜(Ｃ)は図４(Ｃ)に続く主な製造工程を示す概略図。
【図６】参考形態の多層配線基板における主要部を示す断面図。
【図７】異なる参考形態における主要部を示す断面図。
【図８】従来の多層配線基板における主要部を示す断面図。
【符号の説明】
１……………………………多層配線基板
２……………………………基板
３〜５………………………絶縁層
４ａ，９ｂ…………………表面
４ｂ…………………………スルーホール導体の上端
５ａ…………………………裏面
６,７,１６,１７,２２,２３…配線層
８……………………………貫通孔
９……………………………埋込樹脂
１０…………………………チップコンデンサ(電子部品)
１１…………………………電極
１４…………………………スルーホール導体
１８,１９,２４,２５………樹脂絶縁層
２６…………………………第１主面
２８…………………………ハンダバンプ(端子)
２９…………………………ＩＣチップ
ＢＵ１………………………ビルドアップ層
Claims (2)
- 絶縁層と配線層とを交互に積層し且つ表面および裏面を有する基板と、
上記基板の表面と裏面との間を貫通する貫通孔と、
上記貫通孔に埋込樹脂を介して内蔵される電子部品と、
上記基板の表面に形成され且つ樹脂絶縁層と配線層とを含むビルドアップ層と、を備え、
上記埋込樹脂の表面に露出する電子部品の電極と、上記基板を貫通し且つ該基板の表面に位置するスルーホール導体の端部とは、上記埋込樹脂の表面に形成された上記ビルドアップ層に含まれる配線層により接続されている、
ことを特徴とする多層配線基板。 - 前記基板の表面の上方における前記ビルドアップ層は、その配線層と当該ビルドアップ層の第１主面に実装されるＩＣチップなどの半導体素子とを接続する端子を上記第１主面付近に有する、
ことを特徴とする請求項１に記載の多層配線基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001019144A JP4778148B2 (ja) | 2001-01-26 | 2001-01-26 | 多層配線基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001019144A JP4778148B2 (ja) | 2001-01-26 | 2001-01-26 | 多層配線基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002223076A JP2002223076A (ja) | 2002-08-09 |
| JP4778148B2 true JP4778148B2 (ja) | 2011-09-21 |
Family
ID=18885076
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001019144A Expired - Lifetime JP4778148B2 (ja) | 2001-01-26 | 2001-01-26 | 多層配線基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4778148B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101472639B1 (ko) * | 2012-12-31 | 2014-12-15 | 삼성전기주식회사 | 전자부품 내장기판 및 그 제조방법 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4346333B2 (ja) * | 2003-03-26 | 2009-10-21 | 新光電気工業株式会社 | 半導体素子を内蔵した多層回路基板の製造方法 |
| US6928726B2 (en) * | 2003-07-24 | 2005-08-16 | Motorola, Inc. | Circuit board with embedded components and method of manufacture |
| US7286366B2 (en) | 2005-03-24 | 2007-10-23 | Motorola, Inc. | Multilayer circuit board with embedded components and method of manufacture |
| JP4766049B2 (ja) * | 2005-09-20 | 2011-09-07 | 株式会社村田製作所 | 部品内蔵モジュールの製造方法および部品内蔵モジュール |
| JP4648230B2 (ja) * | 2006-03-24 | 2011-03-09 | 日本特殊陶業株式会社 | 配線基板の製造方法 |
| US7808799B2 (en) | 2006-04-25 | 2010-10-05 | Ngk Spark Plug Co., Ltd. | Wiring board |
| TWI407870B (zh) * | 2006-04-25 | 2013-09-01 | Ngk Spark Plug Co | 配線基板之製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH036867A (ja) * | 1989-06-05 | 1991-01-14 | Mitsubishi Electric Corp | 光発電素子の電極構造、形成方法、及びその製造装置 |
| US5672546A (en) * | 1995-12-04 | 1997-09-30 | General Electric Company | Semiconductor interconnect method and structure for high temperature applications |
| JP3522571B2 (ja) * | 1999-03-05 | 2004-04-26 | 日本特殊陶業株式会社 | 配線基板 |
-
2001
- 2001-01-26 JP JP2001019144A patent/JP4778148B2/ja not_active Expired - Lifetime
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|---|---|---|---|---|
| KR101472639B1 (ko) * | 2012-12-31 | 2014-12-15 | 삼성전기주식회사 | 전자부품 내장기판 및 그 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002223076A (ja) | 2002-08-09 |
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Legal Events
| Date | Code | Title | Description |
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| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080110 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100831 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101029 |
|
| A521 | Written amendment |
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|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110322 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110512 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110607 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110701 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4778148 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140708 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140708 Year of fee payment: 3 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
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