KR20160090626A - 전자부품내장형 인쇄회로기판 및 그 제조방법 - Google Patents

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KR20160090626A
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Abstract

본 발명의 전자부품내장형 인쇄회로기판은, 절연층의 일면에 접속단자가 노출되도록 매립된 전자부품 및 상기 절연층의 일면에 상기 전자부품의 노출된 접속단자에 형성된 금속범프를 포함하여, 전자부품의 접속단자가 노출된 상태에 외장 부품과 비아홀을 가공할 필요없이 직접 연결됨으로써 신호전달에 유리하여 전송 손실을 최소화 할 수 있다.

Description

전자부품내장형 인쇄회로기판 및 그 제조방법{Printed circuit board having embedded electronic devices and method of manufacturing the same}
본 발명은 전자부품내장형 인쇄회로기판 및 그 제조방법에 관한 것이다.
일반적으로, 인쇄회로기판은 각종 열경화성 합성수지로 이루어진 보드의 일면 또는 양면에 동박으로 배선한 후 보드 상에 IC 또는 전자부품들을 배치 고정하고 이들 간의 전기적 배선을 구현하여 절연체로 코팅한 것이다.
특히, 반도체 패키지에서 프로파일 감소와 다양한 기능을 요구하는 시장의 경향에 따라 인쇄회로기판 구현에 있어서도 다양한 기술이 요구된다. 최근에는 차세대 다기능성 및 소형 패키지 기술의 일환으로써 임베디드 PCB의 개발이 주목받고 있다. 임베디드 PCB(Embedded Printed Circuit Board, 이하 “임베디드 기판”이라 함) 는 기판 표면 위에 실장하여 전자회로를 구성하는 3가지 기본요소인 커패시터(C), 저항(R), 인덕터(L) 등의 수동소자를 PCB의 내층에 삽입시켜 PCB 내부 자체에서 그 역할을 수행할 수 있도록 한 기술로서, 기판 표면 상의 수동소자가 차지하던 면적을 줄일 수 있고, PCB 크기의 축소로 인한 제품의 효율성 증대와 원가 절감을 기대할 수 있으며, 능동소자와 수동소자 간의 접속 길이의 단축에 의한 인덕턴스 성분의 감소로 전기적 성능 향상을 가져올 수 있다. 또한, 납땜 접합 개소의 감소로 PCB 기판에 대한 실장 신뢰성을 향상 시킬 수 있는 등 우수한 특성을 나타내고 있다.
미국 특허 번호 US 8314480B
일 측면(또는 관점)은 전자회로부품의 전극 패드를 노출하여 비아 대신 직접 금속 범프와 연결하도록 하는 것으로, 추가적인 비아 형성없이 매립된 회로 패턴, 회로 패턴에 실장된 칩, 절연층 상부에 형성된 상부 회로 패턴의 구조를 갖는 전자부품내장형 인쇄회로기판을 제공하는 것이다.
다른 측면은 전자회로부품의 전극 패드를 노출하여 비아 대신 직접 금속 범프와 연결하도록 인쇄회로기판의 제조방법을 제공하는 것이다.
일 실시 예에 따른 전자부품내장형 인쇄회로기판은 절연층의 일면에 접속단자가 노출되도록 매립된 전자부품 및 상기 절연층의 일면에 상기 전자부품의 노출된 접속단자에 형성된 금속범프를 포함하여 구성된다.
또한, 일 실시 예에 따른 전자부품내장형 인쇄회로기판의 제조방법은 캐리어 부재상에 매립용 회로패턴을 형성하는 단계; 상기 회로패턴이 형성된 소자 실장 영역에 전자부품을 실장하는 단계; 상기 전자부품이 매립되도록 절연층을 형성하는 단계; 상기 캐리어 부재를 제거하는 단계; 상기 캐리어 부재를 제거한 적층체의 양면에 회로층을 형성하고, 전자 부품 일측의 전극을 노출시키는 단계; 및 상기 전자부품의 노출된 전극상에 금속 범프 형성하는 단계를 포함한다.
본 발명의 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로 더욱 명백해질 것이다.
이에 앞서 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이고 사전적인 의미로 해석되어서는 아니되며, 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합되는 의미와 개념으로 해석되어야만 한다.
도 1은 본 발명의 제 1 실시 예에 따른 전자부품내장형 인쇄회로기판의 단면도이다.
도 2는 상기 제 1 실시 예에 따른 전자부품내장형 인쇄회로기판 상에 전자소자를 구비한 패키지 구조에 대한 단면도이다.
도 3은 상기 제 1 실시 예에 따른 전자부품내장형 인쇄회로기판의 일면에 빌드업층을 구비한 패키지 구조에 대한 단면도이다.
도 4는 본 발명의 제 2 실시 예에 따른 전자부품내장형 인쇄회로기판의 단면도이다.
도 5a 내지 도 5h는 본 발명의 제 1 실시 예에 따른 전자부품내장형 인쇄회로기판의 제조방법에 대한 공정 순서도이다.
도 6a 내지 도 6d 본 발명의 제 2 실시 예에 따른 전자부품내장형 인쇄회로기판의 제조방법에 대한 공정 순서도이다.
본 발명의 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 연관되어지는 이하의 상세한 설명과 실시예들로부터 더욱 명백해질 것이다. 본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서에서, 제1, 제2 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위해 사용되는 것으로, 구성요소가 상기 용어들에 의해 제한되는 것은 아니다. 첨부 도면에 있어서, 일부 구성요소는 과장되거나 생략되거나 또는 개략적으로 도시되었으며, 각 구성요소의 크기는 실제 크기를 전적으로 반영하는 것은 아니다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.
전자부품 내장형 인쇄회로기판
먼저, 본 발명의 일 실시예에 따른 부품내장형 인쇄회로기판은 도면을 참조하여 구체적으로 살펴볼 것이다. 이때, 참조되는 도면에 기재되지 않은 도면부호는 동일한 구성을 나타내는 다른 도면에서의 도면부호일 수 있다.
도 1은 본 발명의 제 1 실시 예에 따른 전자부품내장형 인쇄회로기판의 단면도이다. 도 1에 도시된 바와 같이, 회로층(120), 접착층(125), 전자부품(130), 제1, 제2 절연층(140,150), 솔더 레지스트층(180), 표면처리층(190) 및 금속범프(195)를 포함하여 구성된다.
회로층(120)은 상기 제1 절연층(140)에 일면이 노출되도록 매립되어 형성되어 접속패턴을 통해서 전자부품(130)의 접속단자와 연결되는 것이다.
여기서, 회로층(120)은 분리 공정으로 제거된 캐리어 부재에 드라이필름을 도포하여 회로형성용 개구부를 패터닝하는 공정을 통해 형성된다.
접착층(125)은 상기 회로층(120)과 동일면상에 에폭시 비전도성접착물질을 이용하여 전자부품(130)이 캐리어 부재상에 견고하게 부착되도록 형성하는 것이 바람직하다. 여기서, 접착층(125)은 전자부품의 전극부위에 침범하지 않도록 도포량을 조절하여 그 영역을 최소화한다.
전자부품(130)은 인쇄회로기판과 전기적으로 연결되어 특정기능을 수행하는 부품으로 반도체 소자와 같은 능동 소자 또는 커패시터와 같은 수동소자가 될 수 있다. 여기서, 전자부품(130)의 활성면은 제1 절연층(140)의 일면과 일치하고, 그에 따라 비아홀을 가공할 필요없이 접속단자(131)에 접속패턴(111)을 도금하여 직접 연결된다. 다만, 여기서 활성면이 제1 절연층(140)의 일면에 일치한다는 것은 수학적으로 완전히 동일 평면상에 위치한다는 것은 아니고, 제조 공정에서 발생하는 가공오차 등에 의한 미미한 공차를 포함하는 의미이다.
한편, 전자부품(130)의 활성면은 일반적으로 접속단자(131)가 구비된 최외각면을 의미한다. 더욱 상세히 살펴보면 접속단자(131)가 제1 절연층(140)에 매립된 경우 전자부품(130)의 활성면은 제1 절연층(140)의 노출면이 된다. 여기서, 전자부품(130)의 활성면은 제1 절연층(140)의 일면과 일치하므로 종래의 공법과 달리 별도의 비아가 필요 없어 접속 신뢰성이 우수하고, 레이저 공정을 생략할 수 있어 제조비용을 절약할 수 있다.
제1 절연층(140) 및 제2 절연층(150)에는 제1, 제2 절연층(140,150)을 관통하도록 비아가 형성되고, 제2 절연층(150)에는 제1 절연층(140)내에 매립된 전자부품의 전극과 연결되는 마이크로 비아가 형성된다.
제1 절연층(140)은 프리프레그(prepreg)를 이용하여 형성되는 것이 바람직하고, 상기 전자부품(130)이 실장된 기판상에 상기 전자부품(130)의 실장영역에 대응하여 제1 절연층을 타발하여 형성한 후, 전자부품(130)을 실장하게 된다. 여기서, 제1 절연층(140)은 코어리스 형태의 기판 제조방법으로 부품이 실장되는 영역에 미리 절연재를 타발하여 1차 레이 업(lay up)을 진행하여 형성된다.
그리고, 제2 절연층(150)은 제1 절연층(140)의 일면에 형성되는 것으로, 제1 절연층(140)에 형성된 전자부품(130)을 매립, 고정시키는 역할을 한다. 따라서, 제2 절연층(150)은 유동성이 있는 절연자재를 사용하며, 특히 반경화된 절연자재를 사용하는 것이 바람직할 것이다. 예시적으로, 제1, 제2 절연층(140,150)은 프리프레그(prepreg)층으로 형성되는 것이 바람직하고, 열경화성 또는 열가소성 고분자 물질, 세라믹, 유-무기 복합 소재, 또는 글라스 섬유 함침 일 수 있으며, 고분자 수지를 포함하는 경우, FR-4, BT(Bismaleimide Triazine), ABF(Ajinomoto Build up Film) 등의 에폭시계 절연 수지를 포함할 수 있으며, 이와 달리 폴리이미드계 수지를 포함할 수 있으나 특별히 이에 한정되는 것은 아니다.
솔더 레지스트층(180)은 내열성 피복 재료로 솔더링(soldering)시 외부 회로층에 땜납이 도포되지 않도록 보호하는 역할을 한다. 또한, 외부회로와의 전기적 연결을 위해서 솔더레지스트층(180)에 개구부를 가공하여 패드 및 전자부품의 접속단자를 노출시키는 것이 바람직하다.
표면처리층(190)은 노출된 외부 회로층(170)이 산화되는 것을 방지할 뿐만 아니라, 실장되는 전자부품(130)의 납땜성을 향상시키고 높은 전도성을 부여하는 역할을 수행한다. 여기서, 표면처리층(190)은 예를 들어 금도금막, 전해 금도금막, 무전해 금도금막, 또는 무전해 니켈/금도금(ENIG: Electroless Nickel Immersion Gold) 막으로 형성될 수 있다.
금속범프(195)는 상기 표면처리층(190)상에 전도성 솔더로 이루어진 범프가 일체로 형성된 상태에서, 각 범프가 상부의 전자소자의 접속패드(111)와 본딩된다. 즉, 상부 전자소자와 같은 상대부품의 본딩영역과 각 범프의 전도성솔더를 상호 접착시키되, 소정의 온도에서 가압하는 써멀 컴프레션 방식의 본딩 방법을 이용하여 상대부품을 범프의 전도성솔더에 접착시킴으로써, 반도체 칩간의 적층이 이루어지거나, 반도체 칩이 기판에 도전 가능하게 연결된다.
한편, 도 2는 상기 제 1 실시 예에 따른 전자부품내장형 인쇄회로기판 상에 전자소자를 구비한 패키지 구조에 대한 단면도이고, 도 3은 상기 제 1 실시 예에 따른 전자부품내장형 인쇄회로기판의 일면에 빌드업층을 구비한 패키지 구조에 대한 단면도이다.
도 2에 도시된 바와 같이, 인쇄회로기판의 반도체 패키지는, 상기 제 1 실시 예의 전자부품 내장형 인쇄회로기판의 상부에 형성된 금속범프를 통해 연결되는 제 1 전자(491)와 상기 제 1 소자(491) 상에 마련된 제 2 소자(495)의 본딩 영역에 형성된 접속패드와 상기 인쇄회로기판에 노출된 접속패드(480)와 와이어 본딩을 통해 연결된 인쇄회로기판의 패키지 구조를 보여주고 있다.
여기서, 상기 제 1 실시 예와 동일한 구성에 대한 상세한 설명은 제 1 실시 예를 참고하여 생략하기로 한다.
도 3에 도시된 바와 같이, 본 실시예에 따른 전자부품 내장형 인쇄회로기판은 도 2의 다층 기판이 인쇄회로기판상에 형성된 결과물에 빌드업층(545)을 더 포함할 수 있는데, 빌드업층(545)은 절연층(540)의 일면에 적층된다. 여기서, 빌드업층(545)은 별도의 절연소재를 적층하고 YAG 레이저 또는 CO2 레이저를 이용하여 비아홀을 형성한 후, SAP(Semi-Additive Process) 또는 MSAP(Modified Semi-Additive Process) 등을 수행하여 비아를 포함한 회로층을 형성함으로써 완성할 수 있다. 한편, 도 3은 빌드업층(545)이 절연층의 일면에 한 층이 더 형성된 구조이지만 반드시 2층 구조이어야 하는 것은 아니고, 빌드업층(545)은 2층 이상의 구조로 형성되어도 본 발명의 권리범위에 포함되는 것은 물론이다.
또한, 도 4는 본 발명의 제 2 실시 예에 따른 전자부품 내장형 인쇄회로기판의 단면도이다. 도 4에 도시된 바와 같이, 전자부품(630)의 활성면의 접속단자가 최외각면에 노출되고, 제1 절연층(640)의 일면과 일치하도록 하고, 전자부품의 타면과 연결되는 별도의 비아가 없는 구조이다. 또한, 이러한 구조에 도 2 및 도 3과 같이 다층 기판이 적층되거나 빌드업층 구조를 형성할 수 있다.
전자부품 내장형 인쇄회로기판의 제조방법
도 5a 내지 도 5h는 본 발명의 제 1 실시예에 따른 전자부품내장형 인쇄회로기판의 제조방법에 대한 공정 순서도이다.
도 5a 내지 도 5h에 도시된 바와 같이, 본 발명의 제1 실시예에 따른 전자부품내장형 인쇄회로기판의 제조방법은, 캐리어 부재상에 매립용 회로패턴을 형성하는 단계; 상기 회로패턴이 형성된 소자 실장 영역에 전자부품을 실장하는 단계; 상기 전자부품이 매립되도록 절연층을 형성하는 단계; 상기 캐리어 부재를 제거하는 단계; 상기 캐리어 부재를 제거한 적층체의 양면에 회로층을 형성하고, 전자 부품 일측의 전극을 노출시키는 단계; 및 상기 전자부품의 노출된 전극상에 금속 범프 형성하는 단계를 포함한다.
먼저, 도 5a에 도시된 바와 같이, 씨드층(111)을 형성한 캐리어 부재(110)에 제1 드라이 필름(112)을 도포하여 회로형성용 개구부를 패터닝하는 공정을 수행한다. 여기서, 제1 드라이필름(112)은 후술할 회로층(120)을 형성하는 단계에서 도금레지스트 역할을 수행하는 것으로, 라미네이션(lamination)을 이용하여 씨드층(111)에 도포한다. 이때, 제1 드라이필름(130)에 회로형성용 개구부(135)를 패터닝하는 공정을 상세히 살펴보면, 우선, 제1 드라이필름(130)에 아트위크 필름을 밀착시킨후 자외선을 조사하여 제1 드라이필름(130)을 선택적으로 경화시키는 노광 공정을 수행한다. 그 후, 탄산나트륨이나 탄산칼륨 등을 이용하여 경화되지 않은 제1 드라이필름(112)을 용해시켜 제거하는 현상 공정을 수행함으로써 회로형성용 개구부를 패터닝할 수 있다.
여기서, 상기 캐리어 부재(110)의 일면에 형성된 씨드층(111)은 통상 무전해 동도금 공정을 이용하여 형성할 수 있으나 반드시 이에 한정되는 것은 아니고, 스퍼터링(sputtering) 공정 또는 CVD(Chemical vapor deposition) 공정 등을 이용하여 형성할 수 있다.
그리고, 도 5b에 도시된 바와 같이, 상기 캐리어 부재(110)상에 형성된 상기 회로형성용 개구부에 매립용 회로층(120)을 형성한다. 상기 매립용 회로층(120)은 전해도금 공정을 통해서 씨드층(111)을 인입선으로 이용하여 형성한다. 본 단계에서 제 1 드라이필름(112)이 도금레지스트 역할을 수행하므로 제1 드라이필름(112)의 회로형성용 개구부에만 선택적으로 매립용 회로층(120)이 형성되고, 매립용 회로층(120)은 최종적으로 외부 회로층(120)을 구성하는 것이므로 구리를 이용하여 형성하는 것이 바람직하다. 여기서, 상기 회로층의 형성이 완료되면, 상기 드라이 필름을 제거하게 된다. 드라이 필름의 제거 방법은 NaOH 또는 KOH 등의 박리액을 이용하여 제거하는 것이 바람직하다.
그 다음, 5c에 도시된 바와 같이, 상기 회로층(120)이 형성된 캐리어 부재(110)의 동일면상에 접착층(125)을 형성하여 전자부품(130)을 실장한다. 여기서, 접착층(125)은 상기 회로층(120)과 동일면상의 전자부품(130)이 실장된 영역에 비전도성접착물질로 형성되어 상기 전자부품(130)이 캐리어 부재(110)상에 견고하게 부착되도록 형성한다. 여기서, 접착층(125)은 전자부품의 전극부위에 침범하지 않도록 도포량을 조절하여 그 영역을 최소화한다.
한편, 전자부품(130)은 인쇄회로기판과 전기적으로 연결되어 특정기능을 수행하는 부품으로 반도체 소자와 같은 능동 소자 또는 커패시터와 같은 수동소자가 될 수 있다.
이어서, 도 5d에 도시된 바와 같이, 제1 절연층(140)은 프리프레그(prepreg)를 이용하여 형성되는 것이 바람직하고, 상기 전자부품(130)이 실장된 기판상에 상기 전자부품(130)의 실장영역에 대응하여 제1 절연층을 타발하여 형성한 후, 전자부품(130)을 실장하게 된다. 여기서, 제1 절연층(140)은 코어리스 형태의 기판 제조방법으로 부품이 실장되는 영역에 미리 절연재를 타발하여 1차 레이 업(lay up)을 진행하여 형성된다.
그리고, 제2 절연층(150)은 제1 절연층(140)의 일면에 형성하여 제1 절연층(140)에 형성된 전자부품(130)의 실장 영역의 캐비티에 충진되어 전자부품(130)을 매립, 고정시키는 역할을 한다. 따라서, 제2 절연층(150)은 유동성이 있는 절연자재를 사용하며, 특히 반경화된 절연자재를 사용하는 것이 바람직할 것이다. 예시적으로, 제1, 제2 절연층(140,150)은 프리프레그(prepreg)층으로 형성되는 것이 바람직하고, 열경화성 또는 열가소성 고분자 물질, 세라믹, 유-무기 복합 소재, 또는 글라스 섬유 함침 일 수 있으며, 고분자 수지를 포함하는 경우, FR-4, BT(Bismaleimide Triazine), ABF(Ajinomoto Build up Film) 등의 에폭시계 절연 수지를 포함할 수 있으며, 이와 달리 폴리이미드계 수지를 포함할 수 있으나 특별히 이에 한정되는 것은 아니다.
또한, 상기 제2 절연층상에는 씨드층(151)은 형성하며, 씨드층(151)은 통상 무전해 동도금 공정을 이용하여 형성할 수 있으나 반드시 이에 한정되는 것은 아니고, 스퍼터링(sputtering) 공정 또는 CVD(Chemical vapor deposition) 공정 등을 이용하여 형성할 수 있다
그리고, 도 5e에 도시된 바와 같이, 제1 절연층 및 제2 절연층을 고온, 고압에 의해 압착하여 라미네이션 공정을 진행한 후, 제1, 제2 절연층(140, 150)을 드릴 가공하여 비아홀(155b) 및 전자부품(140)의 전극이 노출되도록 마이크로 비아홀(155a)를 형성하게 된다. 여기서 YAG 레이저 또는 CO2 레이저를 이용하여 홀 공정을 진행하는 것이 바람직하다. (이하 본 발명에서는 155a 및 155b를 155 비아홀이라 칭함.)
그 다음, 도 5f에 도시된 바와 같이, 제 2 드라이필름을 도포하여 상기 형성된 비아홀(155b) 및 개구부가 노출되도록 패터닝한 후, 금속물질로 충진하여 외층 회로층(170)을 형성하게 된다. 여기서, SAP(Semi-Additive Process) 또는 MSAP(Modified Semi-Additive Process) 등을 수행하여 비아(155)를 포함한 외층 회로층을 형성할 수 있다. 또한, 상기에서 기재한 공정에 특별히 한정되지 않고 당업계에 공지된 서브트렉티브, SAP, MASP 등을 포함하는 통상의 회로 형성 공정이 적용될 수 있다. 여기서, 제2 드라이 필름(160)은 상기 제1 드라이필름(112)과 동일하게 도금레지스트 역할을 하는 것으로 자세한 설명은 도 4b를 참조하여 생략하기로 한다.
이어, 도 5g에 도시된 바와 같이, 상기 외층 회로층(170)의 형성이 완료되면, 상기 제2 드라이 필름(160) 및 씨드층(111,151)을 제거한 후, 솔더 레지스트층(180)을 형성한다. 여기서, 상기 제2 드라이 필름(160)의 제거 방법은 상기 제1 드라이 필름(112)의 제거방식과 동일하게 적용된다.
그리고, 상기 씨드층(111,151)을 더 이상 전해도금 공정을 수행할 필요가 없으므로 본 단계에서 노출된 씨드층(111,151)을 제거하게 된다. 이때, 노출된 씨드층(111,151)은 언더컷(under cut)이 발생하지 않도록 소프트 에칭(soft etching) 등을 이용하여 제거하는 것이 바람직하다.
상기 제1 절연층 및 제2 절연층(140,150)의 노출면에 개구부를 갖는 솔더 레지스트층(180)을 형성하게 된다. 보다 바람직하게, 솔더 레지스트층(180)의 개구부는 마스크를 패터닝하여 노광 및 현상하는 공정을 포함한다.
마지막으로, 도 5h에 도시된 바와 같이, 솔더 레지스트층(180)의 개구부에 노출된 외부 회로층(170)에는 표면처리층(190) 및 금속범프(195)를 형성한다.
여기서, 상기 표면처리층(190)은 노출된 회로층이 산화되는 것을 방지할 뿐만 아니라, 실장되는 전자부품(130)의 납땜성을 향상시키고 높은 전도성을 부여하는 역할을 하게 된다. 이러한, 표면처리층(190)은 예를 들어 금도금막, 전해 금도금막, 무전해 금도금막, 또는 무전해 니켈/금도금(ENIG: Electroless Nickel Immersion Gold) 막으로 형성될 수 있다.
또한, 금속범프(195)는 상기 표면처리층(190)상에 전도성 솔더로 형성되어 각 범프가 상부칩 또는 기판의 본딩영역 등에 본딩된다. 즉, 상부칩 또는 기판과 같은 외장부품의 본딩영역과 각 범프의 전도성솔더를 상호 접착시키되, 소정의 온도에서 가압하는 써멀 컴프레션 방식의 본딩 방법을 이용하여 외장 부품을 범프의 전도성 솔더에 접착시킴으로써, 전자부품의 접속단자가 노출된 상태에 직접 외장 부품과 직접 연결되어 신호 전달 거리가 가까워 부품간 신호전달이 유리하여 전송손실을 최소화 할 수 있다.
도 6a 내지 도 6d 본 발명의 제 2 실시 예에 따른 전자부품내장형 인쇄회로기판의 제조방법에 대한 공정 순서도이다. 이하 제조방법의 순서대로 자세히 살펴보기로 한다. 이때, 전술한 제 1 실시 예가 참조될 것이고, 이에 따라 중복되는 설명들은 생략될 수 있다.
도 6a에서와 같이, 얇은 동박을 갖는 캐리어에 패턴 도금으로 회로 형성 시 제1 실시 예와 다르게 IVH(Interstitial via-hole) 형성하고, 이후 적층 공정은 제 1실시 예와 동일하게 진행한다.
이러한, 캐리어를 적용하는 전자부품내장형 인쇄회로기판은 캐리어 분리를 기준으로 even/odd layer(2L, 3L, 4L, 5L 및 그 이상의 다층기판) 형성이 가능하다.
이상 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.
110, 310 --- 캐리어 부재
111, 311 --- 씨드층
120, 320, 420, 520, 620 --- 회로층
130, 330, 430, 530, 630 --- 전자부품
131, 331, 431, 531, 631 --- 접속 단자
140, 340 --- 제1 절연층
150 --- 제2 절연층
160, 345 --- 제2 드라이 필름
170, 360 --- 외부 회로층
180, 370 --- 솔더 레지스트층
190, 380 --- 표면처리층
195, 390, 490, 590, 695 --- 금속범프
491, 591 --- 제 1 소자
495, 595 --- 제 2 소자

Claims (20)

  1. 절연층의 일면에 접속단자가 노출되도록 매립된 전자부품 및
    상기 절연층의 일면에 상기 전자부품의 노출된 접속단자에 형성된 금속범프를 포함하는 전자부품내장형 인쇄회로기판.
  2. 청구항 1에 있어서,
    상기 절연층의 일면에 매립하여 형성된 회로층을 더 포함하는 전자부품내장형 인쇄회로기판.
  3. 청구항 2에 있어서,
    상기 회로층은 상기 전자부품의 접속단자가 노출된 상기 절연층의 동일면상에 매립되어 형성되는 전자부품내장형 인쇄회로기판.
  4. 청구항 1에 있어서,
    상기 절연층의 양면에 형성된 솔더 레지스트층을 더 포함하는 전자부품내장형 인쇄회로기판.
  5. 청구항 4에 있어서,
    상기 솔더 레지스트층은 상기 전자부품의 전극이 노출되도록 개구부가 형성된 전자부품내장형 인쇄회로기판.
  6. 청구항 5에 있어서,
    상기 전자 부품의 접속단자가 노출되도록 형성된 개구부에 표면처리층이 더 형성된 전자부품내장형 인쇄회로기판.
  7. 청구항 1에 있어서,
    상기 회로층과 동일면상에 상기 전자부품을 부착시키는 접착층을 더 포함하는 전자부품내장형 인쇄회로기판
  8. 청구항 1에 있어서,
    상기 절연층은 열경화성 또는 열가소성 고분자 물질, 세라믹, 유-무기 복합 소재, 글라스 섬유 함침(prepreg), FR-4, BT(Bismaleimide Triazine), ABF(Ajinomoto Build up Film) 에폭시계 절연 수지 중 어느 하나로 형성된 전자부품내장형 인쇄회로기판.
  9. 청구항 1에 있어서,
    상기 절연층의 타면에 적층된 빌드업층을 더 포함하는 전자부품내장형 인쇄회로기판.
  10. 절연층의 일면에 접속단자가 노출되도록 매립된 전자부품;
    상기 절연층의 일면에 상기 전자부품의 노출된 접속단자에 형성된 금속범프를 포함하는 전자부품내장형 인쇄회로기판 및
    상기 인쇄회로기판의 상기 금속 범프와 연결되어 실장되는 제 1 소자;를 포함하는 반도체 패키지.
  11. 청구항 10에 있어서,
    상기 제 1 소자상에 형성되는 제 2 소자를 더 포함하고, 상기 제 2 소자는 상기 인쇄회로기판의 회로층과 와이어 본딩으로 연결되는 반도체 패키지.
  12. (A) 캐리어 부재상에 매립용 회로패턴을 형성하는 단계;
    (B) 상기 회로패턴이 형성된 소자 실장 영역에 전자부품을 실장하는 단계;
    (C) 상기 전자부품이 매립되도록 절연층을 형성하는 단계;
    (D) 상기 캐리어 부재를 제거하는 단계;
    (E) 상기 캐리어 부재를 제거한 적층체의 양면에 회로층을 형성하고, 전자 부품 일측의 전극을 노출시키는 단계;
    (F) 상기 전자부품의 노출된 전극상에 금속 범프 형성하는 단계를 포함하는 전자부품내장형 인쇄회로기판의 제조방법.
  13. 청구항 12에 있어서,
    상기 (A) 단계는,
    (A-1) 상기 캐리어 부재상에 제 1 드라이 필름을 소정 패턴으로 에칭한 후 라미네이션하는 단계;
    (A-2) 상기 에칭된 소정 패턴에 금속 물질을 도포하는 단계; 및
    (A-3) 제 1 드라이 필름을 제거한 후, 전자부품이 실장 될 영역에 접착층을 형성하는 단계;를 포함하는 전자부품내장형 인쇄회로기판의 제조방법.
  14. 청구항 12에 있어서,
    상기 (C) 단계에서,
    상기 전자부품이 매립되도록 제1 절연층 및 제2 절연층으로 형성하는 전자부품내장형 인쇄회로기판의 제조방법.
  15. 청구항 14에 있어서,
    상기 제1 절연층 및 제 2 절연층은 열경화성 또는 열가소성 고분자 물질, 세라믹, 유-무기 복합 소재, 글라스 섬유 함침(prepreg), FR-4, BT(Bismaleimide Triazine), ABF(Ajinomoto Build up Film) 에폭시계 절연 수지 중 어느 하나로 형성하는 전자부품내장형 인쇄회로기판의 제조방법.
  16. 청구항 12에 있어서,
    상기 (E) 단계는,
    (E-1) 상기 캐리어 부재를 제거한 후, 상기 절연층에 전자부품의 전극이 노출되도록 마이크로 비아홀을 포함하는 비아홀을 가공하는 단계;
    (E-2) 상기 절연층의 일면 및 타면에 제 2 드라이 필름을 형성하여 상기 비아홀이 노출되도록 패턴 후 라미네이션하는 단계;
    (E-3) 상기 노출된 비아홀에 금속물질을 충진하는 단계를 포함하는 전자부품내장형 인쇄회로기판의 제조방법.
  17. 청구항 12에 있어서,
    상기 노출된 전자부품 전극상에 표면처리층을 더 형성하는 전자부품내장형 인쇄회로기판의 제조방법.
  18. 청구항 12에 있어서,
    상기 절연층의 타면에 적층된 빌드업층을 더 형성하는 전자부품내장형 인쇄회로기판의 제조방법.
  19. 캐리어 부재상에 매립용 회로패턴을 형성하는 단계;
    상기 회로패턴이 형성된 소자 실장 영역에 전자부품을 실장하는 단계;
    상기 전자부품이 매립되도록 절연층을 형성하는 단계;
    상기 캐리어 부재를 제거하는 단계;
    상기 캐리어 부재를 제거한 적층체의 양면에 회로층을 형성하고, 전자 부품 일측의 전극을 노출시키는 단계; 및 상기 전자부품의 노출된 전극상에 금속 범프 형성하는 단계를 포함하는 전자부품내장형 인쇄회로기판의 제조방법 및
    상기 인쇄회로기판의 상기 금속 범프와 연결되도록 제 1 소자를 실장하는 단계;를 포함하는 반도체 패키지의 제조방법.
  20. 청구항 19에 있어서,
    상기 제 1 소자상에 제 2 소자를 형성하는 단계를 더 포함하고, 상기 제 2 소자는 상기 인쇄회로기판의 회로층과 와이어 본딩으로 연결되는 반도체 패키지의 제조방법.
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