KR100773331B1 - 플립칩 접속용 기판 및 그 제조방법 - Google Patents

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Abstract

플립칩 접속용 기판 및 그 제조방법이 개시된다. (a) 절연층을 포함하는 코어기판에, 시드층(seed layer)의 표면에 회로패턴이 형성되어 있는 매립(buried)패턴 기판을, 회로패턴이 코어기판에 대향하도록 적층하는 단계, (b) 시드층, 또는 시드층 및 코어기판의 일부를 천공하여 비아홀을 형성하는 단계, (c) 비아홀에 도전성 페이스트를 충전하는 단계, 및 (d) 시드층을 제거하는 단계를 포함하는 플립칩 접속용 기판 제조방법은, 플립칩 접속용 패드의 크기 및 돌출 높이를 용이하고 저렴하게 조절할 수 있고, 회로패턴이 절연재에 매립되어 있기 때문에 미세회로에서 발생하는 일종의 단락 현상인 소위 'copper migration'을 방지하는 데에 유리하며, 기판의 표면이 매끄럽게 형성되므로 플립칩 실장 후 충전되는 언더필 수지의 주입이 원활하고, 플립칩 뿐만 아니라 수동소자도 동시에 실장할 수 있으며, 페리페럴(peripheral) 타입 뿐만 아니라 어레이(array) 타입의 플립칩의 실장에도 용이하게 대응할 수 있고, 비아홀 내에 도전성 페이스트를 충전하므로 종래 방식에 비해 동도금 두께를 얇게 할 수 있어 동도금 시간을 단축할 수 있다.
플립칩, 시드층, 매립 회로패턴

Description

플립칩 접속용 기판 및 그 제조방법{Substrate for mounting flip chip and the manufacturing method thereof}
도 1은 종래기술에 따른 플립칩 실장용 기판을 나타낸 평면도.
도 2는 본 발명의 바람직한 일 실시예에 따른 플립칩 접속용 기판 제조방법을 나타낸 순서도.
도 3은 본 발명의 바람직한 일 실시예에 따른 플립칩 접속용 기판 제조공정을 나타낸 흐름도.
도 4는 본 발명의 바람직한 일 실시예에 따른 플립칩 접속용 기판을 나타낸 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 플립칩 3 : 수동소자
10 : 절연층 12 : 내층회로
14 : IVH 20 : 시드층
22 : 회로패턴 24 : 캐리어 필름
30 : 절연재 40, 42 : 드라이 필름
50 : BVH 52 : 도금층
54 : 접속비아 60 : 소(小)비아홀
62 : 접속패드
본 발명은 플립칩 접속용 기판 및 그 제조방법에 관한 것이다.
플립칩(flip chip) 접속이란 칩크기패키지(CSP : Chip Scale Package)의 한 형태로서 반도체칩과 패키지 기판 간에 리드프레임을 사용하지 않고 전도성 패드를 직접 접속하여 반도체를 제조하는 방법을 말한다. 플립칩 접속은 패키징된 칩의 크기가 기존 와이어접속으로 제조된 칩의 크기보다 매우 작고 각 전송선의 경로차가 적어 칩 내에 흐르는 전기적 신호의 위상차 등을 줄이는데 매우 좋기 때문에 근래 및 미래에 반도체칩과 소자의 접속방법으로 매우 유용하여 널리 사용될 것이다.
현재 CSP 제작 기술은 와이어 본딩(wire bonding) 실장이 중심이지만, 고주파 및 얇은 기판의 추세에 대응하기 위해서 플립칩 실장의 요구가 많을 것으로 예상되고 있다. 와이어 본딩이 장악해 온 배선영역이 점차 플립칩 접속으로 대체되고 있는 시점에서, 기판에서의 플립칩 접속용 패드가 갈수록 좁아지기 때문에 접속에 필요한 도전성 페이스트의 일정량 관리가 필요하다.
이에 대해 종래의 플립칩 실장방법의 하나로서 도 1에 도시된 것과 같은 소위 '슈퍼 주핏(Super Juffit)' 공법을 들 수 있다. 플립칩 접속을 하려면 플립칩의 범프의 위치에 대응하는 기판상의 패드에 솔더를 모아야 하는데, 상기 종래기술에 따르면 플립칩을 기판에 접속할 때 기판의 외층 회로의 폭이 같은 경우 작은 솔 더(solder) 입자를 전체에 도포하여 열을 가하면 회로상에 물결과 같은 요철이 발생되는 점을 활용하여 도 1과 같은 회로를 설계하였다. 이러한 '슈퍼 주핏' 공법을 적용하면 기판 상에 솔더가 패드 부분에 일정량 모이게 되어 플립칩 접속이 가능해진다.
그러나 전술한 종래기술은 기판 상에 돌출되는 플립칩 접속용 패드의 돌출높이를 정밀하게 제어하지 못하며, 재료의 공급이 한정되어 있다는 한계가 있다.
본 발명은 플립칩이 접속되는 패드의 크기 및 돌출높이를 용이하고 저렴하게 조절할 수 있는 플립칩 접속용 기판 및 그 제조방법을 제공하는 것이다.
본 발명의 일 측면에 따르면, (a) 절연층을 포함하는 코어기판에, 시드층(seed layer)의 표면에 회로패턴이 형성되어 있는 매립(buried)패턴 기판을, 회로패턴이 코어기판에 대향하도록 적층하는 단계, (b) 시드층, 또는 시드층 및 코어기판의 일부를 천공하여 비아홀을 형성하는 단계, (c) 비아홀에 도전성 페이스트를 충전하는 단계, 및 (d) 시드층을 제거하는 단계를 포함하는 플립칩 접속용 기판 제조방법이 제공된다.
단계 (a) 이전에 절연층의 표면에 내층회로를 형성하고, 절연층을 관통하는 IVH(interstitial via hole)를 형성하는 단계를 더 포함할 수 있다.
단계 (a) 이전에 시드층이 적층되어 있는 캐리어(carrier) 필름상에 MSAP(modified semi additive process) 공법을 적용하여 회로패턴을 형성하는 단계를 더 포함하고, 단계 (a)는 매립패턴 기판을 절연재를 개재하여 코어기판에 적층하고, 캐리어 필름을 제거하는 단계를 포함할 수 있다.
단계 (b)는 (b1) 시드층의 표면에 드라이 필름을 적층하는 단계, (b2) 비아홀이 형성될 위치에 대응하여 드라이 필름의 일부를 제거하는 단계, (b3) 드라이 필름이 제거된 부분의 시드층을 에칭하는 단계, (b4) 시드층의 표면에 잔존하는 드라이 필름을 박리하는 단계, 및/또는 (b5) 비아홀을 천공하여 절연재를 제거하고 내층회로를 노출시키는 단계를 포함할 수 있다. 단계 (b5) 이후에 비아홀의 표면을 도금하는 것이 바람직하다.
또한, 본 발명의 다른 측면에 따르면, 절연층을 포함하는 코어기판과, 코어기판에 매립되고, 그 일부가 코어기판의 표면에 노출되는 매립(buried) 회로패턴과, 코어기판의 표면으로부터 소정 높이 돌설되며, 매립 회로패턴과 전기적으로 연결되는 접속패드를 포함하는 플립칩 접속용 기판이 제공된다. 접속패드는 도전성 페이스트를 충전하여 형성될 수 있다.
코어기판은 절연층의 표면에 적층되는 내층회로와, 절연층을 관통하는 IVH(interstitial via hole)와, 내층회로에 적층되는 절연재를 더 포함할 수 있다.
또한, 내층회로의 일부가 노출되도록 절연재를 천공하여 형성되는 비아홀과, 비아홀에 도전성 페이스트를 충전하여 형성되며, 내층회로와 전기적으로 연결되고, 코어기판의 표면으로부터 소정 높이 돌출되는 접속비아를 더 포함할 수 있다.
전술한 바와 같이 비아홀의 표면을 도금하여 비아홀의 표면과 도전성 페이스 트 사이에 도금층이 개재되도록 하는 것이 좋다.
본 발명의 또 다른 측면에 따르면, 절연층과, 절연층의 표면에 적층되는 내층회로와, 절연층을 관통하는 IVH와, 내층회로에 적층되는 절연재를 포함하는 코어기판과, 코어기판에 매립되고, 그 일부가 코어기판의 표면에 노출되는 매립 회로패턴과, 내층회로의 일부가 노출되도록 절연재를 천공하여 형성되는 비아홀과, 비아홀에 도전성 페이스트를 충전하여 형성되며, 내층회로와 전기적으로 연결되고, 코어기판의 표면으로부터 소정 높이 돌출되는 접속비아와, 코어기판의 표면으로부터 소정 높이 돌설되며, 매립 회로패턴과 전기적으로 연결되는 접속패드와, 접속비아, 또는 접속패드, 또는 접속비아 및 접속패드와 전기적으로 연결되도록 코어기판의 표면에 실장되는 전자소자와, 코어기판과 전자소자 사이에 충전되는 언더필(under-fill) 수지를 포함하는 플립칩 패키지가 제공된다.
전술한 것 외의 다른 측면, 특징, 잇점이 이하의 도면, 특허청구범위 및 발명의 상세한 설명으로부터 명확해질 것이다.
이하, 본 발명에 따른 플립칩 접속용 기판 및 그 제조방법의 바람직한 실시예를 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
도 2는 본 발명의 바람직한 일 실시예에 따른 플립칩 접속용 기판 제조방법을 나타낸 순서도이다.
본 실시예는 다층의 회로패턴이 형성되는 플립칩 접속용 기판을 대상으로 하여, 외층의 회로패턴을 매립(buried) 회로패턴으로 형성하고 플립칩 접속용 비아홀 및 접속패드를 형성하여 솔더 페이스트를 충전한 후, 매립 회로패턴의 시드층(seed layer)을 제거함으로써 시드층의 두께만큼 기판의 표면 위로 돌출되는 비아홀 및 접속패드를 형성한 것을 특징으로 한다.
이를 위해 먼저 절연층의 표면에 내층회로를 형성하고, 절연층을 관통하는 IVH(interstitial via hole)를 형성하여 코어기판을 제조한다(80). 절연층의 표면에 내층회로를 형성하기 위해서는 절연층의 표면을 도금, 노광, 에칭하는 MSAP(modified semi additive process) 공법을 적용할 수 있으며, 절연층의 표면에 동박판이 부착되어 있는 동박적층판(CCL)에 서브트랙티브(subtractive) 공법을 적용하는 것도 가능하다. IVH는 절연층을 관통하여 코어기판의 표면에 형성된 회로패턴 간을 전기적으로 연결하기 위한 것으로 기계적(mechanical) 드릴링 또는 레이저 드릴링 등에 의해 형성할 수 있다.
다음으로, 코어기판의 표면에 매립 회로패턴을 형성하기 위해, 캐리어(carrier) 필름이 부착되어 있는 시드층에 MSAP 공법 등을 적용하여 회로패턴을 형성한다(90). 시드층의 두께가 얇기 때문에 미세회로 구현에 유리한 MSAP 공법이 적용된다. 이와 같이 표면에 회로패턴이 형성된 시드층(이하, '매립패턴 기판'이라 한다.)을 코어기판에 적층한다(100). 매립 회로패턴이 형성되도록 하기 위해서는 회로패턴이 코어기판에 대향하도록 매립패턴 기판을 적층하는 것이 좋다.
전술한 것과 같이 다층의 회로패턴층으로 포함하는 플립칩 접속용 기판을 제 조하기 위해서는 코어기판의 표면에 미리 내층회로를 형성해 두는 것이 좋으며, 이 경우 매립패턴 기판을 코어기판에 적층하는 과정에서 그 사이에 절연재를 개재시킨다. 매립패턴 기판의 표면에 형성된 회로패턴이 절연재 내에 매립되도록 하기 위해 매립패턴 기판을 코어기판에 압착하는 것도 가능하다.
매립패턴 기판을 절연재를 개재하여 코어기판에 적층하여 회로패턴이 절연재 내에 매립되도록 한 후에는 시드층을 지지하기 위해 사용했던 캐리어 필름을 제거한다.
다음으로, 시드층, 또는 시드층과 코어기판을 천공하여 비아홀을 형성한다(110). 기판에 접속되는 플립칩이 매립된 회로패턴에 전기적으로 연결될 경우에는 시드층만을 천공하여 비아홀을 형성하고, 플립칩이 코어기판의 표면에 형성된 내층회로와 전기적으로 연결될 경우에는 시드층 뿐만 아니라 코어기판과 매립패턴 기판 사이에 개재된 절연재를 천공하여 비아홀을 형성한다.
한편, 다층의 회로패턴을 형성하지 않고 절연층의 표면에 회로패턴을 형성한 후 곧바로 플립칩을 실장할 경우에는 전술한 절연재 개재 공정은 생략될 수 있으며, 절연층의 표면에 매립패턴 기판을 적층한 후 시드층을 천공하여 비아홀을 형성한다.
시드층을 천공하는 공정은, 먼저, 시드층의 표면에 드라이 필름을 적층하고(112), 비아홀이 형성될 위치의 드라이 필름을 제거하고(114), 드라이 필름이 제거된 부분의 시드층을 에칭하여 천공한 후(116), 시드층의 표면에 잔존하는 드라이 필름을 박리하여 제거한다(118). 이와 같이 시드층만을 천공하여 형성되는 비아홀 에 후술하는 바와 같이 솔더 페이스트를 충전하여 플립칩 또는 수동소자를 실장하기 위한 접속패드를 형성한다.
한편, 다층의 회로패턴을 형성한 경우에는 시드층이 제거된 부분을 더 천공하여 매립패턴 기판과 코어기판 사이에 개재된 절연재를 제거하고 내층회로를 노출시켜 플립칩과 내층회로와의 전기적 연결을 위한 비아홀을 형성한다(120). 이와 같이 시드층 및 절연재를 천공하여 형성되는 비아홀에 후술하는 바와 같이 솔더 페이스트를 충전하여 플립칩 또는 수동소자와 내층회로를 전기적으로 연결하기 위한 접속비아를 형성한다.
한편, 비아홀의 표면은 솔더 페이스트의 충전성을 높이기 위해 도금을 할 수 있다(122). 비아홀의 표면은 절연재에 해당하기 때문에 무전해 동도금 공정을 적용하는 것이 좋다.
다음으로, 시드층 또는 시드층과 절연재를 천공하여 형성된 비아홀에 도전성 페이스트를 충전한다(130). 도전성 페이스트로는 솔더 페이스트가 사용되었으며, 전술한 바와 같이 비아홀에 솔더 페이스트를 충전하여 플립칩 등의 전자소자와 기판 간의 전기적 연결통로인 접속패드 또는 접속비아를 형성한다.
마지막으로 매립패턴 기판의 시드층을 에칭하여 제거한다(140). 이로써 비아홀에 충전된 솔더 페이스트의 일부가 기판의 표면 위로 돌출되어 플립칩 접속용 패드로서 기능하게 된다. 솔더 페이스트의 돌출높이는 시드층의 두께에 상당하며, 따라서 본 실시예에 따라 플립칩 접속용 기판을 제조할 경우에는 매립패턴 기판의 시드층의 두께를 조절함으로써 접속패드, 접속비아의 돌출높이를 조절할 수 있다. 또 한, 전술한 시드층 제거 공정에서 시드층이 제거되는 부분의 크기를 조절함으로써 접속패드, 접속비아의 크기를 조절할 수 있다.
즉, 본 실시예에 따른 플립칩 접속용 기판은 매립패턴 기판의 시드층의 두께와 시드층을 천공하여 형성되는 비아홀의 크기를 조절함으로써 플립칩 접속을 위한 접속패드, 접속비아의 크기 및 돌출높이를 용이하게 조절할 수 있게 된다.
도 3은 본 발명의 바람직한 일 실시예에 따른 플립칩 접속용 기판 제조공정을 나타낸 흐름도이다. 도 3을 참조하면, 절연층(10), 내층회로(12), IVH(14), 시드층(20), 회로패턴(22), 캐리어 필름(24), 절연재(30), 드라이 필름(40, 42), BVH(50), 도금층(52), 접속비아(54), 소(小)비아홀(60), 접속패드(62)가 도시되어 있다.
도 3은 내층회로(12)가 형성된 코어기판에 매설패턴 기판을 적층하여 다층의 회로패턴을 형성하고, 표면에 BVH(blind via hole)(50)을 형성하여 동도금한 후, 다시 소(小)비아홀(60)을 형성하고 BVH(50)와 소(小)비아홀(60)에 솔더 페이스트를 충전하여 접속비아(54)와 접속패드(62)를 형성한 후, 매설패턴 기판의 시드층(20)을 제거하여 접속비아(54)와 접속패드(62)의 돌출높이를 조절한 사례를 나타낸 것이다. 본 실시예에서 BVH(50)와 소(小)비아홀(60) 형성공정은 반드시 분리된 별도의 공정으로 진행되어야 하는 것은 아니며, 비아홀 형성공정의 종류에 따라 동시에 진행될 수도 있다.
IVH(14)나 BVH(50)와 같은 비아홀은 회로패턴층 간의 전기적 연결을 위해 절연층(10)을 관통하도록 천공되나, 본 실시예의 소(小)비아홀(60)은 시드층(20)만을 천공하여 플립칩과 매립 회로패턴 간의 전기적 도통을 구현하는 접속패드(62) 형성을 위한 작은 크기의 비아홀이라는 점에서 '소(小)비아홀'로 명명하였다.
먼저, 도 3의 (a)와 같이 코어기판을 제작한다. 코어기판에는 회로패턴층 간의 전기적 도통을 위한 IVH(14)가 가공되어 있으며, 그 표면에는 도금, 노광, 에칭 등의 공정을 거쳐 내층회로(12)가 형성되어 있다.
다음으로, 도 3의 (b)와 같이 캐리어 필름(24)에 부착되어 있는 시드층(20)에 MSAP 공법을 적용하여 회로패턴(22)을 형성한다. 시드층(20)과 그 표면에 형성되는 회로패턴(22)은 매설패턴 기판으로서, 코어기판에 적층되어 매설 회로패턴(22)을 형성하게 된다.
다음으로, 도 3의 (c)와 같이 코어기판에 PPG 등의 절연재(30)를 개재하여 도 3의 (b)에서 제작한 매설패턴 기판을 회로패턴(22)이 절연재(30)쪽으로 향하게 하여 적층하고, 캐리어 필름(24)은 제거한다. 이로서 4층의 회로패턴층을 갖는 다층 회로기판이 형성된다.
다음으로, 도 3의 (d)와 같이 드라이 필름(40)을 적층하고, BVH(50)가 형성될 부분만 개방되도록 드라이 필름(40)을 노광 및 현상한다. 다음으로, 도 3의 (e)와 같이 드라이 필름(40)이 개방된 부분을 에칭하여 시드층(20)을 제거한 후, 잔존하는 드라이 필름(40)을 박리한다.
다음으로, 도 3의 (f)와 같이 시드층(20)이 제거된 부분에 BVH(50)를 가공하여 절연재(30)가 제거되고 내층회로(12)가 노출되도록 한 후 BVH(50)의 표면을 동도금한다. BVH(50)의 표면은 절연재(30)이므로 무전해 동도금 공정을 적용하는 것 이 좋다. BVH(50)의 표면에 도금층(52)을 형성하여 둠으로써 추후 솔더 페이스트의 충전성이 향상되는 효과가 있다.
다음으로, 도 3의 (g)와 같이 드라이 필름(42)을 적층하고, 소(小)비아홀(60)이 형성될 부분만 개방되도록 드라이 필름(42)을 노광, 현상하여 개방하고, 개방된 시드층(20)을 에칭하여 제거함으로써 소(小)비아홀(60)을 형성한다.
다음으로, 도 3의 (h)와 같이 잔존하는 드라이 필름(42)을 박리한 후, BVH(50) 및 소(小)비아홀(60)에 솔더 페이스트를 스크리닝(screening)하여 충전한다. 마지막으로, 도 3의 (i)와 같이 매설패턴 기판의 시드층(20)을 에칭으로 제거한다. 이로써 기판의 표면 위로 접속비아(54)와 접속패드(62)가 돌출되어 플립칩이나 수동소자 등의 전자소자를 실장할 수 있게 된다.
도 4는 본 발명의 바람직한 일 실시예에 따른 플립칩 접속용 기판을 나타낸 단면도이다. 도 4를 참조하면, 플립칩(1), 수동소자(3), 절연층(10), 내층회로(12), IVH(14), 매립 회로패턴(22), 절연재(30), 도금층(52), 접속비아(54), 접속패드(62)가 도시되어 있다.
전술한 실시예에 따른 플립칩 접속용 기판 제조방법에 따라 제조되는 플립칩 접속용 기판은, 코어기판의 표면에 매립 회로패턴(22)을 형성하고, 비아홀을 천공하여 비아홀 내에 솔더 페이스트를 충전한 후, 매립 회로패턴(22) 형성에 사용된 시드층(20)을 제거함으로써 기판의 표면 위로 접속비아(54) 및 접속패드(62)가 소정 높이 돌출된 구조로 형성된다.
다층의 회로패턴이 형성된 플립칩 접속용 기판을 제조할 경우, 코어기판은 절연층(10)의 표면에 내층회로(12)가 적층되고, 절연층(10)을 관통하는 IVH(14)가 형성되며, 내층회로(12)에는 절연재(30)가 적층된 구조로 이루어진다.
내층회로(12) 위에 절연재(30)를 더 적층하는 것은, 시드층(20) 표면에 회로패턴을 형성하여 제조되는 매립패턴 기판을 코어기판에 적층하여 매립 회로패턴(22)을 형성하는 과정에서 코어기판과 매립패턴 기판 사이에 절연재(30)가 개재되도록 하기 위함이다.
매립패턴 기판을 적층하고, 접속비아(54) 및 접속패드(62)를 형성한 후 시드층(20)이 제거되기 때문에 기판의 표면에 형성된 매립 회로패턴(22)은 도 4에 도시된 것과 같이 절연재(30) 내에 매립됨과 동시에 그 일부가 코어기판의 표면에 노출된다. 이와 같이 매립 회로패턴(22)을 형성하여 코어기판의 표면을 매끄럽게 하는 이유는, 플립칩(1) 접속 후 기판과 플립칩(1) 사이에 충전되는 언더필(under-fill) 수지의 충전성을 좋게 하기 위해서이다.
시드층(20)을 제거하기 전에 기판의 일부를 천공하여 BVH(50) 및 소(小)비아홀(60)을 형성하고 솔더 페이스트를 충전하여 접속비아(54)와 접속패드(62)를 형성한 후에 시드층(20)을 제거하기 때문에, 본 실시예에 따른 플립칩 접속용 기판의 표면에는 접속비아(54)와 접속패드(62)가 소정 높이만큼 돌출되며, 이는 기판에 실장되는 플립칩(1)이나 수동소자(3) 등의 전자소자가 코어기판의 내층회로(12)나 매립 회로패턴(22)과 전기적으로 연결되도록 하는 전기적 접점으로서 기능한다.
BVH(50)는 그 내부에 솔더 페이스트를 충전함으로써 플립칩(1)이 코어기판의 표면에 형성된 내층회로(12)와 전기적으로 연결되도록 하는 접속비아(54)가 되는 부분이므로, 시드층(20) 및 절연층(10)을 제거하여 내층회로(12)의 일부가 노출되도록 천공된다. BVH(50)를 형성한 후 그 내부에 충전되는 솔더 페이스트의 충전성을 좋게 하기 위해서는, 비아홀의 표면을 도금하여 도금층(52)을 형성하는 것이 좋다. 전술한 것과 같이 BVH(50)의 표면은 절연재(30)에 해당하므로 도금방법으로는 무전해 동도금 공정이 적용될 수 있다.
이와 같이 형성된 플립칩 접속용 기판의 특징은, 첫째, 외층의 회로패턴이 절연재(30) 내에 매립된 매립 회로패턴(22)이라는 점이고, 둘째, BVH(50), IVH(14), PTH(plated through hole) 등의 비아홀을 가공하여 코어기판의 내층회로(12)와 외층의 매립 회로패턴(22)이 전기적으로 연결된다는 점이며, 셋째, 플립칩(1) 접속을 위해 비아홀에 도전성 페이스트가 충전되어 있고 그 일부는 기판의 표면 위로 소정 높이 돌출되어 있다는 점이다.
한편, 본 실시예에 따른 플립칩 접속용 접속패드(62)는 플립칩(1) 뿐만 아니라 컨덴서나 저항(resistor)과 같은 수동소자(3)의 접속을 위한 전기적 통로로서도 기능할 수 있다. 도 4를 참조하면, 기판의 플립칩(1)이 접속되는 면의 반대측 면에 수동소자(3) 접속을 위한 접속패드(62)가 형성되어 있음을 볼 수 있다.
도 4와 같이 본 실시예에 따른 플립칩 접속용 기판에 플립칩(1)이나 수동소자(3) 등의 전자소자를 접속하여 플립칩 패키지를 형성할 수 있다. 플립칩 패키지는 전술한 구조로 형성된 기판의 표면 위로 돌출된 접속비아(54) 및/또는 접속패드(62)와 전기적으로 연결되도록 전자소자를 실장하고, 기판의 표면과 전자소자 사이에 언더필 수지를 충전하여 제조된다. 이 때 언더필 수지의 충전성을 좋게 하기 위해 기판의 표면에 형성되는 회로패턴을 매립 회로패턴(22)을 형성하였음은 전술한 바와 같다.
또한, 본 실시예에 따른 플립칩 접속용 기판은 통상의 다층 인쇄회로기판 형성방법을 적용하여 플립칩 접속용 패드를 형성할 수 있으므로, 페리페럴(peripheral) 타입의 플립칩이 실장되는 경우와, 어레이(array) 타입의 플립칩의 실장되는 경우에 있어서 접속비아(54), 접속패드(62)를 형성하는 공정에 난이도의 차이가 없어 어레이(array) 타입의 플립칩이 실장되는 경우에도 용이하게 적용할 수 있다.
전술한 실시예는 4층의 회로패턴이 형성되는 기판을 예로 들어 설명하였으나, 이는 설명의 편의를 위한 것이며, 그 이상이나 그 이하의 회로패턴층을 갖는 기판의 제조 및 구조에도 본 발명의 기술적 사상이 적용될 수 있음은 물론이다.
전술한 실시예 외의 많은 실시예들이 본 발명의 특허청구범위 내에 존재한다.
상술한 바와 같이 본 발명의 바람직한 실시예에 따르면, 플립칩 접속용 패드의 크기 및 돌출 높이를 용이하고 저렴하게 조절할 수 있고, 회로패턴이 절연재에 매립되어 있기 때문에 미세회로에서 발생하는 일종의 단락 현상인 소위 'copper migration'을 방지하는 데에 유리하며, 기판의 표면이 매끄럽게 형성되므로 플립칩 실장 후 충전되는 언더필 수지의 주입이 원활하고, 플립칩 뿐만 아니라 수동소자도 동시에 실장할 수 있으며, 페리페럴(peripheral) 타입 뿐만 아니라 어레이(array) 타입의 플립칩의 실장에도 용이하게 대응할 수 있고, 비아홀 내에 도전성 페이스트를 충전하므로 종래 방식에 비해 동도금 공정을 생략하거나 동도금 두께를 얇게 할 수 있어 동도금 시간을 단축할 수 있다.

Claims (12)

  1. (a) 절연층을 포함하는 코어기판에, 시드층(seed layer)의 표면에 회로패턴이 형성되어 있는 매립(buried)패턴 기판을, 상기 회로패턴이 상기 코어기판에 대향하도록 적층하는 단계;
    (b) 상기 시드층, 또는 상기 시드층 및 상기 코어기판의 일부를 천공하여 비아홀을 형성하는 단계;
    (c) 상기 비아홀에 도전성 페이스트를 충전하는 단계; 및
    (d) 상기 시드층을 제거하는 단계를 포함하는 플립칩 접속용 기판 제조방법.
  2. 제1항에 있어서,
    상기 단계 (a) 이전에 상기 절연층의 표면에 내층회로를 형성하고, 상기 절연층을 관통하는 IVH(interstitial via hole)를 형성하는 단계를 더 포함하는 플립칩 접속용 기판 제조방법.
  3. 제2항에 있어서,
    상기 단계 (a) 이전에 상기 시드층이 적층되어 있는 캐리어(carrier) 필름상에 MSAP(modified semi additive process) 공법을 적용하여 상기 회로패턴을 형성 하는 단계를 더 포함하고,
    상기 단계 (a)는 상기 매립패턴 기판을 절연재를 개재하여 상기 코어기판에 적층하고, 상기 캐리어 필름을 제거하는 단계를 포함하는 플립칩 접속용 기판 제조방법.
  4. 제3항에 있어서,
    상기 단계 (b)는
    (b1) 상기 시드층의 표면에 드라이 필름을 적층하는 단계;
    (b2) 상기 비아홀이 형성될 위치에 대응하여 상기 드라이 필름의 일부를 제거하는 단계;
    (b3) 상기 드라이 필름이 제거된 부분의 상기 시드층을 에칭하는 단계;
    (b4) 상기 시드층의 표면에 잔존하는 상기 드라이 필름을 박리하는 단계; 및
    (b5) 상기 비아홀을 천공하여 상기 절연재를 제거하고 상기 내층회로를 노출시키는 단계를 포함하는 플립칩 접속용 기판 제조방법.
  5. 제4항에 있어서,
    상기 단계 (b5) 이후에 상기 비아홀의 표면을 도금하는 단계를 더 포함하는 플립칩 접속용 기판 제조방법.
  6. 제1항에 있어서,
    상기 단계 (b)는
    (b6) 상기 시드층의 표면에 드라이 필름을 적층하는 단계;
    (b7) 상기 비아홀이 형성될 위치에 대응하여 상기 드라이 필름의 일부를 제거하는 단계;
    (b8) 상기 드라이 필름이 제거된 부분의 상기 시드층을 에칭하는 단계; 및
    (b9) 상기 시드층의 표면에 잔존하는 상기 드라이 필름을 박리하는 단계를 포함하는 플립칩 접속용 기판 제조방법.
  7. 절연층을 포함하는 코어기판과;
    상기 코어기판의 표면에 노출되도록 상기 코어기판에 매립되는 매립(buried) 회로패턴과;
    상기 코어기판의 표면으로부터 소정 높이 돌설되며, 상기 매립 회로패턴과 전기적으로 연결되는 접속패드를 포함하는 플립칩 접속용 기판.
  8. 제7항에 있어서,
    상기 코어기판은
    상기 절연층의 표면에 적층되는 내층회로와;
    상기 절연층을 관통하는 IVH(interstitial via hole)와;
    상기 내층회로에 적층되는 절연재를 더 포함하는 플립칩 접속용 기판.
  9. 제8항에 있어서,
    상기 내층회로의 일부가 노출되도록 상기 절연재를 천공하여 형성되는 비아홀과;
    상기 비아홀에 도전성 페이스트를 충전하여 형성되며, 상기 내층회로와 전기적으로 연결되고, 상기 코어기판의 표면으로부터 소정 높이 돌출되는 접속비아를 더 포함하는 플립칩 접속용 기판.
  10. 제9항에 있어서,
    상기 비아홀의 표면과 상기 도전성 페이스트 사이에 도금층이 개재되는 플립칩 접속용 기판.
  11. 제7항에 있어서,
    상기 접속패드는 도전성 페이스트를 충전하여 형성되는 플립칩 접속용 기판.
  12. 절연층과, 상기 절연층의 표면에 적층되는 내층회로와, 상기 절연층을 관통하는 IVH와, 상기 내층회로에 적층되는 절연재를 포함하는 코어기판과;
    상기 코어기판에 매립되고, 그 일부가 상기 코어기판의 표면에 노출되는 매립 회로패턴과;
    상기 내층회로의 일부가 노출되도록 상기 절연재를 천공하여 형성되는 비아홀과;
    상기 비아홀에 도전성 페이스트를 충전하여 형성되며, 상기 내층회로와 전기적으로 연결되고, 상기 코어기판의 표면으로부터 소정 높이 돌출되는 접속비아와;
    상기 코어기판의 표면으로부터 소정 높이 돌설되며, 상기 매립 회로패턴과 전기적으로 연결되는 접속패드와;
    상기 접속비아, 또는 상기 접속패드, 또는 상기 접속비아 및 상기 접속패드와 전기적으로 연결되도록 상기 코어기판의 표면에 실장되는 전자소자와;
    상기 코어기판과 상기 전자소자 사이에 충전되는 언더필(under-fill) 수지를 포함하는 플립칩 패키지.
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