RU2327311C2 - Способ встраивания компонента в основание - Google Patents

Способ встраивания компонента в основание Download PDF

Info

Publication number
RU2327311C2
RU2327311C2 RU2004126136/09A RU2004126136A RU2327311C2 RU 2327311 C2 RU2327311 C2 RU 2327311C2 RU 2004126136/09 A RU2004126136/09 A RU 2004126136/09A RU 2004126136 A RU2004126136 A RU 2004126136A RU 2327311 C2 RU2327311 C2 RU 2327311C2
Authority
RU
Russia
Prior art keywords
component
base
base plate
insulating polymer
polymer layer
Prior art date
Application number
RU2004126136/09A
Other languages
English (en)
Other versions
RU2004126136A (ru
Inventor
Ристо ТУОМИНЕН (FI)
Ристо ТУОМИНЕН
Original Assignee
Имбера Электроникс Ой
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=8563008&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=RU2327311(C2) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by Имбера Электроникс Ой filed Critical Имбера Электроникс Ой
Publication of RU2004126136A publication Critical patent/RU2004126136A/ru
Application granted granted Critical
Publication of RU2327311C2 publication Critical patent/RU2327311C2/ru

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0216—Reduction of cross-talk, noise or electromagnetic interference
    • H05K1/0218—Reduction of cross-talk, noise or electromagnetic interference by printed shielding conductors, ground planes or power plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H05K1/188—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit manufactured by mounting on or attaching to a structure having a conductive layer, e.g. a metal foil, such that the terminals of the component are connected to or adjacent to the conductive layer before embedding, and by using the conductive layer, which is patterned after embedding, at least partially for connecting the component
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/24227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect not connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the semiconductor or solid-state body being mounted in a cavity or on a protrusion of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82009—Pre-treatment of the connector or the bonding area
    • H01L2224/8203—Reshaping, e.g. forming vias
    • H01L2224/82035—Reshaping, e.g. forming vias by heating means
    • H01L2224/82039—Reshaping, e.g. forming vias by heating means using a laser
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92142—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92144—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01027—Cobalt [Co]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01057—Lanthanum [La]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01061—Promethium [Pm]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12044—OLED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09818—Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
    • H05K2201/09981—Metallised walls
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10674—Flip chip
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/06—Lamination
    • H05K2203/061—Lamination of previously made multilayered subassemblies
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/06—Lamination
    • H05K2203/063—Lamination of preperforated insulating layer
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/14—Related to the order of processing steps
    • H05K2203/1461—Applying or finishing the circuit pattern after another process, e.g. after filling of vias with conductive paste, after making printed resistors
    • H05K2203/1469—Circuit made after mounting or encapsulation of the components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42—Plated through-holes or plated via connections
    • H05K3/429—Plated through-holes specially for multilayer circuits, e.g. having connections to inner circuit layers
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4602—Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4652—Adding a circuit layer by laminating a metal foil or a preformed metal foil pattern

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Electromagnetism (AREA)
  • Manufacturing & Machinery (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Structure Of Printed Boards (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Non-Metallic Protective Coatings For Printed Circuits (AREA)

Abstract

Изобретение относится к способу, согласно которому полупроводниковые компоненты, образующие часть электронной схемы, или по меньшей мере некоторые из таких компонентов, встраивают в основание, например, в печатную плату в процессе ее изготовления. Технический результат - создание способа, посредством которого бескорпусные микросхемы могут быть встроены в основание надежным, но экономичным образом. Достигается тем, что в основании выполняют сквозные отверстия для полупроводниковых компонентов, причем отверстия проходят между первой и второй поверхностями основания. После выполнения отверстий на вторую поверхность структуры основания наносят полимерную пленку, причем полимерная пленка закрывает сквозные отверстия для полупроводниковых компонентов со стороны второй поверхности структуры основания. Перед отверждением полимерной пленки или после ее частичного отверждения в отверстия вводят полупроводниковые компоненты со стороны первой поверхности. Полупроводниковые компоненты прижимают к полимерной пленке, в результате чего они приклеиваются к ней. После этого производят окончательное отверждение полимерной пленки. 2 н. и 22 з.п. ф-лы, 23 ил.

Description

Область техники, к которой относится изобретение
Настоящее изобретение относится к способу встраивания одного или более компонентов в основание.
Уровень техники
Основания, обрабатываемые способами, к которым относится настоящее изобретение, применяются в качестве оснований для электрических компонентов, как правило, полупроводниковых компонентов, в особенности микросхем, в изделиях электроники. Основания предназначены для механического крепления компонентов и образования необходимых электрических соединений с другими компонентами на основании и за пределами основания. В качестве основания может служить печатная плата, так что способ, являющийся предметом изобретения, тесно связан с технологией изготовления печатных плат. Но основание может быть также другого типа, например, основанием для упаковки компонента или компонентов, или основанием целого функционального модуля.
Технология изготовления печатных плат отличается от технологии изготовления микросхем, среди прочего, также тем обстоятельством, что подложка, используемая при изготовлении микросхем, представляет собой полупроводниковый материал, тогда как базовый материал печатной платы является изолятором. Поэтому изготовление микросхем, как правило, требует гораздо более дорогостоящей технологии, чем изготовление печатных плат.
Технология изготовления печатных плат отличается от технологии упаковки тем, что последняя направлена на образование вокруг полупроводникового компонента корпуса, который упростит обращение с ним. На поверхности корпуса полупроводникового компонента имеются контактные части, обычно выступы, позволяющие легко установить компонент в корпусе на печатной плате. Корпус полупроводника содержит также проводники, через которые напряжение может быть подано на сам полупроводник, соединяющие выступающие контактные части вне корпуса с контактными площадками на поверхности полупроводникового компонента.
Однако корпуса компонентов, изготовленные с применением обычной технологии, занимают довольно много места. Миниатюризация электронных устройств вызвала к жизни попытки исключить упаковку полупроводниковых компонентов. Для этой цели была, например, разработана так называемая "флип-чип" технология (технология перевернутого кристалла), при которой бескорпусный полупроводниковый компонент устанавливается непосредственно на поверхности печатной платы. Однако технология перевернутого кристалла сопряжена с определенными трудностями. Например, могут возникнуть проблемы с надежностью соединений, особенно в устройствах, в которых возможны механические напряжения между печатной платой и полупроводниковым компонентом. Механические напряжения приходится выравнивать за счет добавления соответствующей прокладки между микросхемой и печатной платой. Эта процедура замедляет процесс и повышает стоимость изготовления. Напряжения возникают, в особенности, в устройствах, где используются гибкие печатные платы, подвергающиеся сильному изгибу.
Раскрытие изобретения
Задачей изобретения является создание способа, посредством которого бескорпусные микросхемы могут быть встроены в основание надежным, но экономичным образом.
Изобретение основано на встраивании полупроводниковых компонентов или по меньшей мере некоторых из таких компонентов в основание, например в печатную плату в процессе ее изготовления, так что часть структуры основания образована вокруг полупроводниковых компонентов.
Более конкретно, изобретение в первом аспекте предлагает способ встраивания в основание по меньшей мере одного компонента, например полупроводникового компонента, первая поверхность которого снабжена контактными площадками. Способ включает обеспечение в качестве основания базовой пластины, имеющей первую поверхность и вторую поверхность, создание на базовой пластине проводящих рисунков и выполнение в ней по меньшей мере одного отверстия для по меньшей мере одного компонента, причем каждое отверстие проходит сквозь базовую пластину между первой и второй поверхностями, нанесение изолирующего полимерного слоя на вторую поверхность базовой пластины таким образом, что изолирующий полимерный слой закрывает по меньшей мере одно отверстие для компонента, установку по меньшей мере одного компонента в по меньшей мере одном отверстии таким образом, что компонент совмещен с проводящими рисунками, выполненными на базовой пластине, а первая поверхность компонента прижата к изолирующему полимерному слою, и отверждение изолирующего полимерного слоя.
Первую поверхность компонента вжимают либо в неотвержденный изолирующий полимерный слой, либо в частично отвержденный изолирующий полимерный слой.
Изолирующий полимерный слой создают либо путем размещения покрытой смолой медной фольги на второй поверхности базовой пластины, либо нанесением пленки, предварительно пропитанной эпоксидным связующим, на вторую поверхность базовой пластины.
В предпочтительном варианте способа на стенках отверстия для компонента наращивают проводящий материал для обеспечения вокруг компонента защиты от помех.
Контактные площадки компонента могут иметь соединенные с ними контактные выступы, в этом случае компонент устанавливают в отверстии таким образом, что контактные выступы входят внутрь изолирующего полимерного слоя. Контактные площадки компонента могут иметь соединенные с ними контактные выступы, высота которых по меньшей мере равна толщине изолирующего полимерного слоя, в этом случае компонент устанавливают в отверстии таким образом, что контактные выступы проходят сквозь изолирующий полимерный слой.
В следующем предпочтительном варианте контактные отверстия для компонента выполняют в отвержденном изолирующем полимерном слое, а в контактных отверстиях и поверх изолирующего полимерного слоя создают проводники для образования электрических контактов с компонентом.
Проводящие рисунки могут быть созданы по меньшей мере на второй поверхности базовой пластины, а изолирующий полимерный слой может быть нанесен на вторую поверхность базовой пластины таким образом, что он закрывает проводящие рисунки на второй поверхности.
В еще одном предпочтительном варианте первую поверхность компонента вжимают в изолирующий полимерный слой, находящийся в контакте с проводящими рисунками в проводящем слое.
В наиболее предпочтительном варианте по меньшей мере один набор проводящих рисунков размещают между изолирующим полимерным слоем, в который вжимают первую поверхность компонента, и базовой пластиной печатной платы.
Базовая пластина, как правило, выполнена из изоляционного материала.
Компонент может быть закреплен в отверстии посредством заполнения отверстия, выполненного в базовой пластине, наполнителем.
Компонент может представлять собой микросхему, а электрический контакт с микросхемой образуют со стороны первой поверхности базовой пластины после установки микросхемы в отверстии, выполненном в базовой пластине.
В другом варианте электрический контакт с компонентом образуют путем наращивания электропроводного материала на контактных площадках компонента или на концах его контактных выступов.
В случае микросхемы электрический контакт с микросхемой может быть образован без применения пайки с использованием технологии изготовления печатных плат.
В альтернативном варианте в основание встраивают более одного компонента, причем в базовой пластине выполняют отдельное отверстие для каждого компонента, встраиваемого в основание, и каждый компонент, встраиваемый в основание, устанавливают в его собственном отверстии. Могут также изготавливать многослойную структуру, имеющую по меньшей мере четыре проводящих слоя, расположенных один поверх другого. В этом случае изготавливают, например, первое основание, в которое встраивают по меньшей мере две микросхемы, и по меньшей мере одно второе основание, в которое встраивают по меньшей мере две микросхемы, причем основания монтируют и закрепляют друг на друге с взаимным совмещением. Предпочтительно изготавливают первое и второе основания и промежуточный слой, второе основание размещают над первым основанием с совмещением относительно первого основания, между первым и вторым основанием размещают промежуточный слой и скрепляют между собой первое и второе основания при помощи промежуточного слоя. Наиболее предпочтительно изготавливают по меньшей мере одно третье основание и промежуточный слой для каждого третьего основания, каждое третье основание в свою очередь размещают над первым и вторым основаниями с совмещением относительно одного из нижележащих оснований, под каждым третьим основанием размещают промежуточный слой и скрепляют между собой первое, второе и каждое третье основания при помощи промежуточных слоев. В основаниях, закрепленных друг на друге, просверливают отверстия для сквозных соединений, а в просверленных отверстиях создают проводники для соединения между собой электронных цепей каждого основания для образования операционной совокупности.
Температура базовой пластины, компонента или проводящего слоя, непосредственно связанного с компонентом, не превышает в ходе процесса 200°С, и предпочтительно находится в диапазоне от 20 до 85°С.
Во втором аспекте изобретение относится к электронному модулю, изготовленному с применением описанного способа.
С помощью изобретения достигаются значительные преимущества. Это вызвано тем, что печатная плата может быть изготовлена с встроенными в нее полупроводниковыми компонентами. Изобретение также обеспечивает возможность изготовления небольших и надежных корпусов вокруг компонентов.
Например, с помощью изобретения этап заключения компонента в корпус, этап изготовления печатной платы и этап формирования контактов полупроводниковых компонентов могут быть объединены в одно целое. Комбинирование отдельных этапов процесса дает значительные преимущества с точки зрения логистики и позволяет изготавливать более надежные электронные модули меньшего размера. Дальнейшим достоинством способа является широкое использование общеупотребительных методов изготовления печатных плат и технологий сборки.
Комбинированный процесс в соответствии с предпочтительным вариантом изобретения в целом проще, чем, например, изготовление печатной платы по технологии перевернутого кристалла для прикрепления компонентов к печатной плате. С помощью таких предпочтительных вариантов достигаются следующие преимущества по сравнению с известными решениями.
Не требуется пайка для образования контакта с компонентами, вместо этого электрический контакт может быть образован наращиванием проводников поверх контактных площадок полупроводникового компонента. Это означает отсутствие необходимости в использовании расплавленного металла для соединения компонентов, так что между металлами не образуются химические соединения. Эти соединения между металлами обычно хрупкие, и поэтому по сравнению с контактами, выполненными посредством пайки, контакты согласно настоящему изобретению обладают повышенной надежностью. Особенно в небольших контактах хрупкость соединений металлов создает большие проблемы. Согласно предпочтительному варианту беспаечная технология позволяет получить структуры значительно меньшего размера по сравнению с паяными структурами. Беспаечный метод образования контактов обладает еще тем преимуществом, что для образования контакта не требуются высокие температуры. Более низкие температуры технологического процесса предоставляют более широкие возможности выбора других материалов для печатной платы, корпусов компонентов и электронных модулей. В предлагаемом способе температура печатной платы, компонентов и проводящего слоя находится в пределах 20-85°С. Более высокие температуры, например, порядка 150°С могут потребоваться только в том случае, если применяется отверждение (полимеризация) каких-либо полимерных пленок. Однако температура базовой пластины и компонентов может поддерживаться ниже 200°С в течение всего процесса. Способ допускает также применение полимерных пленок, которые отверждаются не за счет высокой температуры, а, например, химически или с помощью электромагнитного, например, ультрафиолетового, излучения. В таком предпочтительном варианте изобретения температура базовой пластины и компонентов может поддерживаться ниже 100°С в течение всего процесса.
Поскольку применение способа позволяет изготавливать структуры меньшего размера, компоненты могут располагаться более плотно. Проводники между компонентами могут, следовательно, быть короче, что улучшает электрические свойства электронных схем, например, за счет уменьшения потерь, наводок и запаздывания.
Способ позволяет также изготавливать трехмерные структуры, поскольку основания и компоненты, встроенные в основания, могут располагаться друг над другом. Способ позволяет также уменьшить границы раздела между различными металлами. Способ допускает применение бессвинцовой технологии.
Изобретение допускает также другие предпочтительные реализации. Изобретение применимо, например, к гибким печатным платам. Способ допускает также установку печатных плат одну над другой.
Изобретение позволяет также изготавливать сверхтонкие структуры, в которых полупроводниковые компоненты, несмотря на малую толщину, полностью защищены внутри основания, например, печатной платы.
Поскольку полупроводниковые компоненты могут быть полностью размещены внутри печатной платы, соединения между печатной платой и полупроводниковыми компонентами механически прочны и надежны.
Краткое описание чертежей
Далее изобретение рассматривается на примерах со ссылками на сопроводительные чертежи, где
на фиг.1 изображена последовательность сечений для одного процесса согласно изобретению;
на фиг.2 изображена последовательность сечений для второго процесса согласно изобретению;
на фиг.3 изображена схематическая диаграмма возможного способа формирования контактов.
на фиг.4 изображена последовательность сечений для третьего процесса согласно изобретению.
Осуществление изобретения
Последовательность иллюстраций, приведенная на фиг.1, изображает один возможный процесс согласно изобретению. Далее процесс, изображенный на фиг.1, рассматривается поэтапно.
Этап А (фиг.1А)
На этапе А обеспечивают базовую пластину 1, подходящую для изготовления печатной платы. В качестве базовой пластины может использоваться, например, эпоксидная пластина, армированная стекловолокном, например пластина типа FR4. Базовая пластина 1 может быть также органической пластиной, поскольку описываемый в примере процесс не требует высоких температур. Поэтому в качестве базовой пластины 1 можно выбрать гибкую и дешевую органическую пластину. Как правило, базовая пластина 1 уже покрыта проводящим материалом 2, обычно медью. Разумеется могут использоваться и неорганические пластины.
Этап В (фиг.1В)
На этапе В в базовой пластине проделывают сквозные отверстия 3 для электрических контактов. Отверстия 3 могут быть выполнены любым известным способом, принятым при изготовлении печатных плат, например, механическим сверлением.
Этап С (фиг.1C)
На этапе С в сквозных отверстиях, выполненных на этапе В, наращивают металл. В описываемом процессе металл 4 наращивают также сверху на печатной плате, вследствие чего увеличивается толщина проводящего материала 2.
Проводящий слой наращивают из металла 4, являющегося медью или каким-либо другим материалом, обладающим достаточной электрической проводимостью. Металлизация медью осуществляется в виде покрытия отверстий тонким слоем химической меди и продолжения покрытия с использованием электрохимического метода наращивания меди. Химическая медь используется в данном примере, поскольку она будет также покрывать полимер сверху и действовать как электрический проводник в электрохимическом покрытии. Наращивание металла может, таким образом, производиться дешевым мокрым химическим способом. В альтернативном варианте проводящий слой из металла 4 может быть изготовлен, например, посредством заполнения сквозных отверстий электропроводящей пастой.
Этап D (фиг.1D)
На этапе D в проводящем слое на поверхности печатной платы создают проводящий рисунок схемных соединений. Это может быть выполнено с использованием общеизвестных методов изготовления печатных плат. Нанесение рисунка на проводящий слой привязывается, например, к отверстиям, выполненным на этапе В.
Проводящий рисунок схемных соединений может быть создан, например, нанесением на поверхность металла 4 фотолитографической полимерной пленки, на которой нужный рисунок схемных соединений образуют путем воздействия света через маску для рисунка. После экспозиции полимерную пленку проявляют и удаляют с нее нужные участки. Под полимером открывается металл 4 в виде меди. Затем вытравливают медь, открывшуюся под пленкой, и остается нужный рисунок схемных соединений. Полимер играет роль так называемой маски для травления, и в слое из металла 4 образуются отверстия 5, на дне которых обнажена нижняя часть печатной платы. После этого полимерную пленку удаляют с поверхности металла 4.
Этап Е (фиг.1Е)
На этапе Е в базовой пластине проделывают отверстия 6 для микросхем. Отверстия проходят сквозь основание от первой поверхности 1а до второй поверхности 1b. Отверстия могут быть выполнены, например, механическим фрезерованием на фрезерном станке. Отверстия б могут быть выполнены также, например, штамповкой. Отверстия 6 привязаны к проводящему рисунку схемных соединений печатной платы. Сквозные отверстия 3, проделанные на этапе В, могут быть использованы для привязки, но при этом привязка также производится относительно рисунка схемных соединений, поскольку рисунок схемных соединений имеет определенное положение относительно сквозных отверстий 3.
Этап F (фиг.1F)
На этапе F на вторую поверхность 1b базовой пластины наносят полимерную пленку 7, обеспечивающую электрическую изоляцию и закрывающую отверстия 6. Полимерная пленка 7 обладает достаточной жесткостью, чтобы в основном сохранять свою форму, но предотвращать затвердение, так что компоненты могут быть прикреплены, если их вжимают в пленку. Полимерная пленка должна быть достаточно жесткой, чтобы вжатые в нее компоненты сохраняли неподвижность относительно основания во время следующих этапов процесса.
Полимерная пленка, наносимая на этапе F, может быть, например препрег пленкой (пленкой, предварительно пропитанной связующим).
При желании на этапе F на полимерную пленку 7 можно нанести металлическое покрытие 8.
В описываемом примере этап F выполняют путем нанесения на поверхность печатной платы тонкой полимерной пленки, толщиной, например, около 40 мкм, которую покрывают слоем меди, толщиной, например, около 5 мкм. Нанесение производят посредством давления и нагрева. В описываемом процессе в качестве пленки используется фольга RCC (медь, покрытая смолой). Сцепление пленки с поверхностью не должно быть полностью завершено, то есть не должно быть завершено отверждение полимера. Для этого процесс проводят при значительно пониженной температуре и/или сокращают время тепловой обработки.
Этап G (фиг.1G)
На этапе G в отверстиях 6 со стороны первой поверхности 1а базовой пластины устанавливают микросхемы 18. Установка может производиться с помощью прецизионной монтажной машины, микросхемы 18 совмещают с проводящим рисунком схемных соединений печатной платы. Так же как на этапе Е, отверстия, проделанные на этапе В, могут использоваться для привязки.
Микросхемы 18 устанавливают таким образом, чтобы они были приклеены к полимерной пленке 7 на "дне" отверстий 6. Наиболее удобный способ выполнения монтажа состоит в том, чтобы с небольшим усилием вдавливать микросхемы 18 в полимерную пленку 7 для их лучшего удерживания на своем месте. Предпочтительно, чтобы микросхемы имели контактные выступы 9, прокалывающие полимерную пленку 7 насквозь.
На фиг.3 изображен интересный альтернативный вариант, где контактные выступы 9 микросхем настолько длинные, что они проходят сквозь полимерную пленку 7 до металлического покрытия 8. В этом случае нет необходимости проделывать отверстия в полимерной пленке 7 (этап К) для образования контактов в микросхемах, поскольку такие отверстия образуются уже во время монтажа компонентов. Кроме того, может быть упрощен этап металлизации отверстий (этап L), так как контактные выступы 9 автоматически создают проводниковые колонки сквозь полимерную пленку 7. В конструктивном варианте, изображенном на фиг.3, контактные выступы могут иметь заостренную форму для повышения их прокалывающей способности. Если контактные выступы 9 достаточно длинны и остры, они могут проходить и сквозь металлическое покрытие 8, и в принципе образовывать электрический контакт между микросхемой 18 и металлическим покрытием 8.
Этап Н (не изображен)
На этапе Н отверждают полимерную пленку 7. Отверждение обычно включает тепловую обработку, но для отверждения полимера могут применяться и нетепловые способы обработки. При желании этап Н можно исключить, особенно когда отверждение полимера производится посредством тепловой обработки. Однако отверждение полимера на этом этапе не позволит микросхеме сместиться относительно основания на этапе I.
Этап I (фиг.1I)
На этапе 1 микросхемы прикрепляют к базовой пластине печатной платы посредством заполнения отверстий под микросхемы заполнителем 10. В описываемом процессе этот этап осуществляют посредством заливки в отверстия и нанесения сверху на микросхемы эпоксидной смолы со стороны первой поверхности (1а) печатной платы. Эпоксидную смолу разравнивают шпателем и отверждают посредством выдержки в автоклаве. Одновременно отверждается и полимерная пленка 7, если в процесс не был включен этап Н.
Этап J (фиг.1J)
На этапе J на первую поверхность (1а) печатной платы наносят полимерную пленку 11 и покрывают сверху тонким металлическим слоем 12.
В описываемом примере этап J выполняют посредством нанесения на поверхность печатной платы тонкой полимерной пленки, например, толщиной около 40 мкм, на которую сверху наносят слой меди толщиной, например, около 5 мкм. Нанесение производят посредством давления и нагрева. В описываемом процессе в качестве пленки используется фольга RCC (медь, покрытая смолой).
Полимерная пленка может быть также образована, например, нанесением на печатную плату жидкого полимера. Способ нанесения пленки на этапе J неважен. Важно, чтобы на печатной плате, содержащей вмонтированные компоненты, в особенности вмонтированные микросхемы, был образован изолирующий слой, как правило, из полимерной пленки. Сама полимерная пленка может быть согласно изобретению наполненной или ненаполненной. Полимерная пленка может иметь металлическое покрытие, но это несущественно, поскольку проводящая поверхность может быть создана позднее поверх уже нанесенного на печатную плату полимерного слоя.
Этап J позволяет использовать общепринятые методы изготовления и технологические этапы при производстве печатных плат в описываемом примере и, тем не менее, включать в печатную плату микросхемы и другие компоненты.
Этап К (фиг.1 К)
На этапе К в полимерных пленках 7 и 11, и в то же время в металлическом покрытии 8 и слое 12, проделывают отверстия 13, через которые можно обеспечить контакт с проводящим рисунком и сквозными соединениями (металл 4) печатной платы, а также с микросхемами.
Отверстия 13 могут быть выполнены, например, с помощью лазера или другим подходящим способом. Проводящий рисунок, созданный на этапе D, или сквозные отверстия, выполненные на этапе В, могут быть использованы для привязки.
Этап 1 (фиг.1L)
Этап L соответствует этапу С. На этапе L в отверстиях 13 и на поверхности печатной платы образуют проводящий слой 14.
В описываемом примере сквозные соединения (отверстия 13) прежде всего очищают посредством трехступенчатой обработки. Затем сквозные соединения металлизируют. Для этого на поверхности полимера вначале создают катализирующую поверхность SnPd, а затем на поверхность наносят тонкий слой (около 2 фемтометров) химической меди. Толщина проводящего слоя 14 меди увеличивается при электрохимическом осаждении.
В альтернативном варианте сквозные соединения могут заполняться электропроводящей пастой, или может использоваться другой подходящий способ металлизации.
Этап М (фиг.1М)
На этапе М образуют проводящий рисунок тем же способом, что и на этапе D.
Этапы N и О (фиг.1N и 1О)
На этапах N и О на поверхность печатной платы наносят фотолитографический полимер 15, в котором создают требуемый рисунок (аналогично этапам D и М). Экспонированный полимер проявляют, но остающийся на печатной плате узор полимерной пленки не удаляется.
Этап Р (фиг.1Р)
На этапе Р на соединительные участки рисунка полимерной пленки, образованные на предшествующих этапах, наносят покрытие 16. Покрытие 16 может быть выполнено, например, из Ni/Au или OSP (органическая защита поверхности).
Пример, приведенный на фиг.1, изображает процесс, который может быть использован при реализации изобретения. Однако изобретение никоим образом не ограничивается вышеописанным процессом, так как оно в соответствии с формулой изобретения охватывает большую группу различных процессов и их конечных продуктов, и допускает эквиваленты. В частности, изобретение никоим образом не ограничивается топологией, представленной в примере, но, напротив, для опытного специалиста будет очевидно, что процессы, соответствующие изобретению, могут быть использованы для изготовления различных видов печатных плат, весьма отличающихся от представленных примеров. Отсюда следует, что микросхемы и соединения на чертежах служат только для иллюстрации процесса изготовления.
В вышеописанный процесс могут быть внесены существенные изменения без отступления от идей, заложенных в изобретении. Изменения могут относиться к технологическим операциям, изображенным на различных этапах, или, например, к взаимной последовательности выполнения этапов. Например, этап В может выполняться после этапа D, т.е. процедура может состоять в совмещении просверливаемых отверстий с рисунком, вместо того, чтобы совмещать рисунок с просверленными отверстиями. Соответственно может быть изменен порядок следования этапов D и Е. Отверстия под компоненты могут быть выполнены до образования проводящих рисунков. В этом случае проводящий рисунок совмещается с отверстиями 6, а также отверстиями 3. Вне зависимости от порядка, в котором выполняются этапы В, D и Е, полимерная пленка 7, которая должна наноситься на этапе F, закрывает отверстия 6 и проводящий рисунок на второй стороне 1b базовой пластины.
К процессу, описанному выше, могут добавляться этапы, если в них возникнет необходимость. Например, первая поверхность 1а печатной платы может быть покрыта фольгой, которая будет защищать поверхность печатной платы во время заливки, производимой на этапе Н. Такая защитная фольга закрывает все области, кроме отверстий 6. Защитная фольга обеспечивает чистоту поверхности печатной платы при разравнивании эпоксидной заливки шпателем. Защитная фольга может наноситься на любом подходящем этапе, предшествующем этапу I, и удаляться с поверхности печатной платы непосредственно после заливки.
С помощью предлагаемого способа можно также изготовлять пакеты компонентов, присоединяемые к печатной плате. Такие пакеты могут содержать несколько полупроводниковых компонентов, электрически соединенных друг с другом.
Предлагаемый способ может быть также использован для изготовления целых электрических модулей. Процесс, изображенный на фиг.1, может быть применен таким образом, чтобы проводящие структуры создавались только на второй поверхности 1b печатной платы, относительно которой ориентированы контактные поверхности микросхем.
Этот способ позволяет изготавливать, например, печатные платы или электрические модули с толщиной используемого основания порядка 50-200 микрон и с толщиной микросхем порядка 50-150 микрон. Шаг проводников может изменяться, например, в диапазоне 50-250 микрон, а диаметр токоведущих микроотверстий может составлять, например, 15-50 микрон. Таким образом, полная толщина одной платы однослойной конструкции будет около 100-300 микрон.
Изобретение позволяет также устанавливать печатные платы одну на другую, образуя, таким образом, многослойные проводящие структуры, в которых различные печатные платы, изготовленные в соответствии с фиг.1, установлены одна на другой и электрически соединены между собой. Печатные платы, установленные одна на другой, могут также быть платами, в которых проводящая структура образована только на второй поверхности 1b печатной платы. Они, тем не менее, содержат токоведущие отверстия, через которые может быть осуществлен электрический контакт с микросхемами с первой стороны печатной платы. На фиг.2 изображен один такой процесс.
Фиг.2 изображает соединение печатных плат. Далее следует поэтапное описание процесса.
Этап 2А (фиг.2А)
На этапе 2А устанавливают печатные платы одну на другую. Самая нижняя плата может быть получена, например, после этапа J модифицированного процесса по фиг.1. В этом случае модификация процесса по фиг.1 состоит в исключении этапа 1C.
Средняя и верхняя печатные платы в свою очередь могут быть получены после этапа М модифицированного процесса по фиг.1. В этом случае модификация процесса по фиг.1 состоит в исключении этапа 1C и в выполнении этапов J, К и L только на второй поверхности 1b печатной платы.
В дополнение к печатным платам на фиг.2А показаны также слои 21, предварительно пропитанные эпоксидным связующим, проложенные между печатными платами.
Этап 2В (фиг.2В)
На этапе 2В печатные платы склеивают вместе с помощью слоев 21, предварительно пропитанных эпоксидным связующим. Кроме того, обе стороны печатной платы покрывают полимерной пленкой 22 с металлическим покрытием. Процесс соответствует этапу J процесса, изображенного на фиг.1. В изображенном примере полимерная пленка 22 с металлическим покрытием уже нанесена на нижнюю сторону печатной платы.
Этап 2С (фиг.2С)
На этапе 2С в печатной плате просверливают отверстия 23 для образования контактов.
После этапа 2С процесс может быть продолжен, например, следующим образом.
Этап 2D
На этапе 2D поверх печатной платы и в сквозных отверстиях 23 наращивают проводящий материал тем же способом, что и на этапе 1C.
Этап 2Е
На этапе 2Е в проводящем слое на поверхности печатной платы образуют рисунок тем же способом, что и на этапе 1D.
Этап 2F
На этапе 2F на поверхность печатной платы наносят фотолитографический полимер и в полимере образуют желаемый рисунок таким же образом, как на этапах 1N и 10. Экспонированную полимерную пленку проявляют, но остающийся на печатной плате узор полимерной пленки не удаляется.
Этап 2G
На этапе 2G соединительные области рисунка полимерной пленки, полученные на предшествующем этапе, металлизируют таким же образом, как на этапе 1Р.
Из примера, изображенного на фиг.2, следует, что способ может быть также использован для изготовления разного рода трехмерных структур. Например, способ может быть использован таким образом, чтобы несколько запоминающих ячеек были установлены одна на другой, образуя пакет, содержащий несколько запоминающих ячеек, в котором запоминающие ячейки соединены между собой, образуя операционную совокупность. Такой пакет может рассматриваться как трехмерный многокристальный модуль. Микросхемы в таких модулях могут выбираться свободно, и контакты между микросхемами могут быть просто реализованы в соответствии с выбранными ячейками.
Изобретение позволяет осуществить электромагнитную защиту вокруг компонентов, встроенных в основание. Для этого способ по фиг.1 нужно модифицировать таким образом, чтобы отверстия 6, выполняемые на этапе 1Е, можно было выполнять в соединении с отверстиями 3, выполняемыми на этапе 1В. В этом случае проводящий слой из металла 4, который выполняют на этапе 1C, будет также покрывать стенки отверстий 6, предназначенных для компонентов. На фиг.4А показано сечение структуры основания после этапа 1F, если процесс модифицирован вышеописанным способом.
После промежуточного этапа, изображенного на фиг.4А, процесс может быть продолжен монтажом микросхем аналогично тому, как это делалось на этапе 1G, отверждением полимерной пленки, как на этапе 1Н, и прикреплением микросхем, как на этапе 11. После этого полимер и металлическая фольга могут быть нанесены на первую поверхность печатной платы так же, как на этапе 1J. На фиг.4В изображен пример сечения структуры основания после выполнения всех этих этапов.
После промежуточного этапа, изображенного на фиг.4В, процесс может быть продолжен выполнением отверстий в полимерной пленке для образования контактов аналогично тому, как это делалось на этапе 1К. После этого в отверстиях и на поверхности платы создают проводящий слой аналогично тому, как это делалось на этапе 1L. На фиг.4С изображен пример сечения структуры основания после выполнения этих этапов процесса. Для большей наглядности проводящий слой, выполненный в отверстиях и на поверхности платы аналогично тому, как это делалось на этапе 1L, выделен черной заливкой.
После промежуточного этапа, изображенного на фиг.4С, процесс может быть продолжен созданием проводящего рисунка на поверхностях платы, как на этапе 1М, и покрытием поверхностей платы, как на этапе 1N. После этих этапов микросхемы почти полностью окружены практически целой металлической фольгой, обеспечивающей эффективную защиту от помех, вызываемых электромагнитным воздействием. Эта конструкция изображена на фиг.4D. После промежуточного этапа, изображенного на фиг.4D, выполняют этапы, соответствующие этапам 10 и 1Р, на которых на поверхность печатной платы наносят защитную фольгу и выполняют соединения.
На фиг.4D сечения металлических слоев, защищающих микросхемы, выделены черной заливкой. Кроме того, задний план микросхем выделен штриховкой. Штриховка должна напомнить, что все стороны отверстия под микросхему покрыты металлической фольгой. Таким образом, микросхема окружена с боков неразрывным слоем металлической фольги. В дополнение к этому, над микросхемой может быть предусмотрена металлическая пластинка, изготовляемая одновременно с проводящим рисунком на печатной плате. Подобно этому, металлическая фольга должна быть проложена под микросхемой, по возможности, без разрывов. Формирование контактов под микросхемой требует, чтобы в металлической фольге были проделаны маленькие отверстия, как показано, например, на фиг.4D. Эти разрывы, однако, могут быть такими узкими по горизонтали и такими тонкими по вертикали, что они не смогут ослабить эффект защиты от электромагнитных помех.
При рассмотрении примера на фиг.4D нужно также принять во внимание, что конечная структура содержит элементы, расположенные под прямым углом к плоскости чертежа. Такая структура, выступающая под прямым углом, изображена проводником, соединенным с контактным столбиком на левой стороне левой микросхемы на фиг.4D, который направлен в сторону наблюдателя и расположен между металлической фольгой, окружающей микросхему с боков, и проводящими слоями под микросхемой.
Конструкция, изображенная на фиг.4D, обеспечивает, таким образом, прекрасную защиту микросхемы от электромагнитных помех. Так как защита выполнена непосредственно вокруг микросхемы, конструкция обеспечивает также защиту от взаимных помех между компонентами, установленными на печатной плате. Большая часть электромагнитных защитных структур может быть также заземлена, поскольку металлическая фольга, окружающая сбоку микросхемы, может быть электрически соединена с металлической пластиной над схемой. Соединения печатной платы могут в свою очередь быть рассчитаны таким образом чтобы металлическая пластина заземлялась через проводящие структуры печатной платы.

Claims (25)

1. Способ встраивания в основание по меньшей мере одного компонента, первая поверхность которого снабжена контактными площадками, включающий обеспечение в качестве основания базовой пластины, имеющей первую поверхность и вторую поверхность, выполнение в базовой пластине сквозных отверстий для электрических контактов, создание на базовой пластине проводящих рисунков и выполнение в ней по меньшей мере одного отверстия для по меньшей мере одного компонента в соединении с отверстиями для электрических контактов, причем каждое отверстие проходит сквозь базовую пластину между первой и второй поверхностями, при этом на стенках отверстий для электрических контактов и по меньшей мере одного отверстия для по меньшей мере одного компонента наращивают проводящий материал для обеспечения вокруг компонента защиты от помех, нанесение изолирующего полимерного слоя на вторую поверхность базовой пластины таким образом, что изолирующий полимерный слой закрывает по меньшей мере одно отверстие для компонента, установку по меньшей мере одного компонента в по меньшей мере одном отверстии таким образом, что компонент совмещен с проводящими рисунками, выполненными на базовой пластине, а первая поверхность компонента прижата к изолирующему полимерному слою, и отверждение изолирующего полимерного слоя.
2. Способ по п.1, отличающийся тем, что первую поверхность компонента вжимают в неотвержденный изолирующий полимерный слой.
3. Способ по п.1, отличающийся тем, что первую поверхность компонента вжимают в частично отвержденный изолирующий полимерный слой.
4. Способ по одному из пп.1-3, отличающийся тем, что изолирующий полимерный слой создают путем размещения покрытой смолой медной фольги на второй поверхности базовой пластины.
5. Способ по одному из пп.1-3, отличающийся тем, что изолирующий полимерный слой создают нанесением пленки, предварительно пропитанной эпоксидным связующим, на вторую поверхность базовой пластины.
6. Способ по одному из пп.1-3, отличающийся тем, что контактные площадки компонента имеют соединенные с ними контактные выступы, а компонент устанавливают в отверстии таким образом, что контактные выступы входят внутрь изолирующего полимерного слоя.
7. Способ по одному из пп.1-3, отличающийся тем, что контактные площадки компонента имеют соединенные с ними контактные выступы, высота которых по меньшей мере равна толщине изолирующего полимерного слоя, а компонент устанавливают в отверстии таким образом, что контактные выступы проходят сквозь изолирующий полимерный слой.
8. Способ по одному из пп.1-3, отличающийся тем, что в отвержденном изолирующем полимерном слое выполняют контактные отверстия для компонента, а в контактных отверстиях и поверх изолирующего полимерного слоя создают проводники для образования электрических контактов с компонентом.
9. Способ по одному из пп.1-3, отличающийся тем, что проводящие рисунки создают по меньшей мере на второй поверхности (1b) базовой пластины, а изолирующий полимерный слой наносят на вторую поверхность (1b) базовой пластины таким образом, что он закрывает проводящие рисунки на второй поверхности (1b).
10. Способ по одному из пп.1-3, отличающийся тем, что первую поверхность компонента вжимают в изолирующий полимерный слой, находящийся в контакте с проводящими рисунками в проводящем слое.
11. Способ по одному из пп.1-3, отличающийся тем, что по меньшей мере один набор проводящих рисунков размещают между изолирующим полимерным слоем, в который вжимают первую поверхность компонента, и базовой пластиной печатной платы.
12. Способ по одному из пп.1-3, отличающийся тем, что базовая пластина выполнена из изоляционного материала.
13. Способ по одному из пп.1-3, отличающийся тем, что компонент закрепляют в отверстии посредством заполнения отверстия, выполненного в базовой пластине, наполнителем.
14. Способ по одному из пп.1-3, отличающийся тем, что компонент выполнен в виде микросхемы, а электрический контакт с микросхемой образуют со стороны первой поверхности базовой пластины после установки микросхемы в отверстии, выполненном в базовой пластине.
15. Способ по одному из пп.1-3, отличающийся тем, что электрический контакт с компонентом образуют путем наращивания электропроводного материала на контактных площадках компонента.
16. Способ по одному из пп.1-3, отличающийся тем, что контактные площадки компонента имеют соединенные с ними контактные выступы, а электрический контакт с компонентом образуют путем наращивания электропроводного материала на концах указанных контактных выступов.
17. Способ по п.14, отличающийся тем, что электрический контакт с микросхемой образуют без применения пайки, используя технологию изготовления печатных плат.
18. Способ по одному из пп.1-3, отличающийся тем, что в основание встраивают более одного компонента, причем в базовой пластине выполняют отдельное отверстие для каждого компонента, встраиваемого в основание, и каждый компонент, встраиваемый в основание, устанавливают в его собственном отверстии.
19. Способ по п.1, отличающийся тем, что изготавливают первое и второе основания и промежуточный слой, второе основание размещают над первым основанием с совмещением относительно первого основания, между первым и вторым основанием размещают промежуточный слой и скрепляют между собой первое и второе основания при помощи промежуточного слоя.
20. Способ по п.19, отличающийся тем, что изготавливают по меньшей мере одно третье основание и промежуточный слой для каждого третьего основания, каждое третье основание в свою очередь размещают над первым и вторым основаниями с совмещением относительно одного из нижележащих оснований, под каждым третьим основанием размещают промежуточный слой и скрепляют между собой первое, второе и каждое третье основания при помощи промежуточных слоев.
21. Способ по п.19 или 20, отличающийся тем, что в основаниях, закрепленных друг на друге, просверливают отверстия для сквозных соединений, а в просверленных отверстиях создают проводники для соединения между собой электронных цепей каждого основания для образования операционной совокупности.
22. Способ по одному из пп.1-3, отличающийся тем, что температура базовой пластины, компонента или проводящего слоя, непосредственно связанного с компонентом, не превышает в ходе процесса 200°С, и предпочтительно находится в диапазоне от 20 до 85°С.
23. Электронный модуль, содержащий по меньшей мере один встроенный в основание компонент, первая поверхность которого снабжена контактными площадками, причем в качестве основания использована базовая пластина с первой поверхностью и второй поверхностью, имеющая проводящие рисунки и по меньшей мере одно отверстие для по меньшей мере одного компонента, при этом каждое отверстие проходит сквозь базовую пластину между первой поверхностью и второй поверхностью, а вторая поверхность базовой пластины снабжена отвержденным изолирующим полимерным слоем, закрывающим по меньшей мере одно отверстие для компонента, при этом на стенках отверстия для компонента наращен проводящий материал для обеспечения вокруг компонента защиты от помех, а по меньшей мере один компонент установлен в по меньшей мере одном отверстии таким образом, что указанный компонент совмещен с проводящими рисунками на базовой пластине, а первая поверхность указанного компонента прижата к изолирующему полимерному слою.
24. Электронный модуль по п.23, отличающийся тем, что компонент выполнен в виде микросхемы, над которой предусмотрена металлическая пластинка.
25. Электронный модуль по п.23 или 24, отличающийся тем, что компонент выполнен в виде микросхемы, под которой проложена металлическая фольга.
RU2004126136/09A 2002-01-31 2003-01-28 Способ встраивания компонента в основание RU2327311C2 (ru)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FI20020191 2002-01-31
FI20020191A FI119215B (fi) 2002-01-31 2002-01-31 Menetelmä komponentin upottamiseksi alustaan ja elektroniikkamoduuli

Publications (2)

Publication Number Publication Date
RU2004126136A RU2004126136A (ru) 2005-05-27
RU2327311C2 true RU2327311C2 (ru) 2008-06-20

Family

ID=8563008

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2004126136/09A RU2327311C2 (ru) 2002-01-31 2003-01-28 Способ встраивания компонента в основание

Country Status (7)

Country Link
US (4) US7294529B2 (ru)
EP (1) EP1477048B1 (ru)
CN (1) CN1625926B (ru)
AT (1) ATE513453T1 (ru)
FI (1) FI119215B (ru)
RU (1) RU2327311C2 (ru)
WO (1) WO2003065779A1 (ru)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2572588C1 (ru) * 2014-08-19 2016-01-20 Федеральное государственное автономное образовательное учреждение высшего образования "Национальный исследовательский университет "Московский институт электронной техники" Способ изготовления электронных узлов на гибком носителе без процессов пайки и сварки
RU2575641C2 (ru) * 2014-07-10 2016-02-20 Акционерное общество "Федеральный научно-исследовательский центр "Нижегородский научно-исследовательский институт радиотехники" (АО "ФНПЦ "ННИИРТ") Способ изготовления радиоэлектронных узлов
RU2576666C1 (ru) * 2014-08-28 2016-03-10 Публичное акционерное общество "Радиофизика" Способ монтажа мощного полупроводникового элемента
RU2597210C1 (ru) * 2015-05-28 2016-09-10 Федеральное государственное автономное образовательное учреждение высшего образования "Национальный исследовательский университет "Московский институт электронной техники" Способ изготовления микроэлектронного узла на пластичном основании
RU2617284C2 (ru) * 2012-03-01 2017-04-24 Конинклейке Филипс Н.В. Устройство электронной схемы и способ его изготовления
RU2639720C2 (ru) * 2016-06-14 2017-12-22 Федеральное государственное унитарное предприятие "Научно-производственный центр автоматики и приборостроения имени академика Н.А. Пилюгина" (ФГУП "НПЦАП") Печатная плата с внутренним монтажом элементов и способ ее изготовления
RU196513U1 (ru) * 2019-12-19 2020-03-03 Федеральное государственное бюджетное образовательное учреждение высшего образования "МИРЭА - Российский технологический университет" Высокоплотный электронный модуль

Families Citing this family (101)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3617647B2 (ja) * 2002-11-08 2005-02-09 沖電気工業株式会社 半導体装置及びその製造方法
US8222723B2 (en) * 2003-04-01 2012-07-17 Imbera Electronics Oy Electric module having a conductive pattern layer
US6940705B2 (en) * 2003-07-25 2005-09-06 Taiwan Semiconductor Manufacturing Company, Ltd. Capacitor with enhanced performance and method of manufacture
US6936881B2 (en) 2003-07-25 2005-08-30 Taiwan Semiconductor Manufacturing Company, Ltd. Capacitor that includes high permittivity capacitor dielectric
US7078742B2 (en) 2003-07-25 2006-07-18 Taiwan Semiconductor Manufacturing Co., Ltd. Strained-channel semiconductor structure and method of fabricating the same
US7112495B2 (en) 2003-08-15 2006-09-26 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method of a strained channel transistor and a second semiconductor component in an integrated circuit
FI20031341A (fi) 2003-09-18 2005-03-19 Imbera Electronics Oy Menetelmä elektroniikkamoduulin valmistamiseksi
US7888201B2 (en) 2003-11-04 2011-02-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor-on-insulator SRAM configured using partially-depleted and fully-depleted transistors
FI117814B (fi) * 2004-06-15 2007-02-28 Imbera Electronics Oy Menetelmä elektroniikkamoduulin valmistamiseksi
US8487194B2 (en) * 2004-08-05 2013-07-16 Imbera Electronics Oy Circuit board including an embedded component
FI117812B (fi) * 2004-08-05 2007-02-28 Imbera Electronics Oy Komponentin sisältävän kerroksen valmistaminen
KR100594299B1 (ko) * 2004-10-29 2006-06-30 삼성전자주식회사 유연성 인쇄 회로 및 이것이 구비된 하드 디스크 드라이브
TWI256694B (en) * 2004-11-19 2006-06-11 Ind Tech Res Inst Structure with embedded active components and manufacturing method thereof
US20090008792A1 (en) * 2004-11-19 2009-01-08 Industrial Technology Research Institute Three-dimensional chip-stack package and active component on a substrate
FI117369B (fi) * 2004-11-26 2006-09-15 Imbera Electronics Oy Menetelmä elektroniikkamoduulin valmistamiseksi
FI122128B (fi) * 2005-06-16 2011-08-31 Imbera Electronics Oy Menetelmä piirilevyrakenteen valmistamiseksi
DE112006001506T5 (de) 2005-06-16 2008-04-30 Imbera Electronics Oy Platinenstruktur und Verfahren zu ihrer Herstellung
FI119714B (fi) 2005-06-16 2009-02-13 Imbera Electronics Oy Piirilevyrakenne ja menetelmä piirilevyrakenteen valmistamiseksi
US7859098B2 (en) * 2006-04-19 2010-12-28 Stats Chippac Ltd. Embedded integrated circuit package system
US8546929B2 (en) * 2006-04-19 2013-10-01 Stats Chippac Ltd. Embedded integrated circuit package-on-package system
US8072059B2 (en) * 2006-04-19 2011-12-06 Stats Chippac, Ltd. Semiconductor device and method of forming UBM fixed relative to interconnect structure for alignment of semiconductor die
JP3942190B1 (ja) * 2006-04-25 2007-07-11 国立大学法人九州工業大学 両面電極構造の半導体装置及びその製造方法
US8558278B2 (en) 2007-01-16 2013-10-15 Taiwan Semiconductor Manufacturing Company, Ltd. Strained transistor with optimized drive current and method of forming
DE102007024189A1 (de) * 2007-05-24 2008-11-27 Robert Bosch Gmbh Verfahren zur Herstellung einer elektronischen Baugruppe
JP5012896B2 (ja) * 2007-06-26 2012-08-29 株式会社村田製作所 部品内蔵基板の製造方法
TWI360207B (en) 2007-10-22 2012-03-11 Advanced Semiconductor Eng Chip package structure and method of manufacturing
US7943961B2 (en) 2008-03-13 2011-05-17 Taiwan Semiconductor Manufacturing Company, Ltd. Strain bars in stressed layers of MOS devices
DE102008000842A1 (de) * 2008-03-27 2009-10-01 Robert Bosch Gmbh Verfahren zur Herstellung einer elektronischen Baugruppe
US8259454B2 (en) * 2008-04-14 2012-09-04 General Electric Company Interconnect structure including hybrid frame panel
US8264085B2 (en) 2008-05-05 2012-09-11 Infineon Technologies Ag Semiconductor device package interconnections
AT10247U8 (de) * 2008-05-30 2008-12-15 Austria Tech & System Tech Verfahren zur integration wenigstens eines elektronischen bauteils in eine leiterplatte sowie leiterplatte
KR101055471B1 (ko) * 2008-09-29 2011-08-08 삼성전기주식회사 전자소자 내장형 인쇄회로기판 및 그 제조방법
US7808051B2 (en) 2008-09-29 2010-10-05 Taiwan Semiconductor Manufacturing Company, Ltd. Standard cell without OD space effect in Y-direction
US8114708B2 (en) * 2008-09-30 2012-02-14 General Electric Company System and method for pre-patterned embedded chip build-up
DE102008043122A1 (de) * 2008-10-23 2010-04-29 Robert Bosch Gmbh Elektrische Schaltungsanordnung sowie Verfahren zum Herstellen einer elektrischen Schaltungsanordnung
KR20110076979A (ko) 2008-10-30 2011-07-06 에이티 앤 에스 오스트리아 테크놀로지 앤 시스템테크니크 악치엔게젤샤프트 인쇄회로기판에 전자부품을 통합하는 방법
US8124449B2 (en) 2008-12-02 2012-02-28 Infineon Technologies Ag Device including a semiconductor chip and metal foils
US7935570B2 (en) * 2008-12-10 2011-05-03 Stats Chippac, Ltd. Semiconductor device and method of embedding integrated passive devices into the package electrically interconnected using conductive pillars
TWI417993B (zh) * 2009-02-04 2013-12-01 Unimicron Technology Corp 具凹穴結構的封裝基板、半導體封裝體及其製作方法
US7977785B2 (en) * 2009-03-05 2011-07-12 Freescale Semiconductor, Inc. Electronic device including dies, a dielectric layer, and a encapsulating layer
US8049114B2 (en) * 2009-03-22 2011-11-01 Unimicron Technology Corp. Package substrate with a cavity, semiconductor package and fabrication method thereof
JP5372579B2 (ja) * 2009-04-10 2013-12-18 新光電気工業株式会社 半導体装置及びその製造方法、並びに電子装置
TWI456715B (zh) 2009-06-19 2014-10-11 Advanced Semiconductor Eng 晶片封裝結構及其製造方法
KR101170878B1 (ko) * 2009-06-29 2012-08-02 삼성전기주식회사 반도체 칩 패키지 및 그의 제조방법
DE102009032219A1 (de) * 2009-07-06 2011-02-24 Institut Für Mikroelektronik Stuttgart Verfahren zum Herstellen einer integrierten Schaltung und resultierender Folienchip
JP5296636B2 (ja) * 2009-08-21 2013-09-25 新光電気工業株式会社 半導体パッケージの製造方法
US8569894B2 (en) 2010-01-13 2013-10-29 Advanced Semiconductor Engineering, Inc. Semiconductor package with single sided substrate design and manufacturing methods thereof
US8320134B2 (en) 2010-02-05 2012-11-27 Advanced Semiconductor Engineering, Inc. Embedded component substrate and manufacturing methods thereof
TWI411075B (zh) 2010-03-22 2013-10-01 Advanced Semiconductor Eng 半導體封裝件及其製造方法
WO2012005394A1 (en) * 2010-07-09 2012-01-12 Lg Innotek Co., Ltd. Printed circuit board and method of manufacturing the same
US8735735B2 (en) 2010-07-23 2014-05-27 Ge Embedded Electronics Oy Electronic module with embedded jumper conductor
US8941222B2 (en) 2010-11-11 2015-01-27 Advanced Semiconductor Engineering Inc. Wafer level semiconductor package and manufacturing methods thereof
US8680683B1 (en) 2010-11-30 2014-03-25 Triquint Semiconductor, Inc. Wafer level package with embedded passive components and method of manufacturing
US9406658B2 (en) 2010-12-17 2016-08-02 Advanced Semiconductor Engineering, Inc. Embedded component device and manufacturing methods thereof
AT13055U1 (de) 2011-01-26 2013-05-15 Austria Tech & System Tech Verfahren zur integration eines elektronischen bauteils in eine leiterplatte oder ein leiterplatten-zwischenprodukt sowie leiterplatte oder leiterplatten-zwischenprodukt
US8923008B2 (en) * 2011-03-08 2014-12-30 Ibiden Co., Ltd. Circuit board and method for manufacturing circuit board
US8487426B2 (en) 2011-03-15 2013-07-16 Advanced Semiconductor Engineering, Inc. Semiconductor package with embedded die and manufacturing methods thereof
US8603858B2 (en) 2011-07-12 2013-12-10 Infineon Technologies Ag Method for manufacturing a semiconductor package
AT13436U1 (de) 2011-08-31 2013-12-15 Austria Tech & System Tech Verfahren zur integration eines bauteils in eine leiterplatte oder ein leiterplatten-zwischenprodukt sowie leiterplatte oder leiterplatten-zwischenprodukt
AT13432U1 (de) 2011-08-31 2013-12-15 Austria Tech & System Tech Verfahren zur integration eines bauteils in eine leiterplatte oder ein leiterplatten-zwischenprodukt sowie leiterplatte oder leiterplatten-zwischenprodukt
US11445617B2 (en) * 2011-10-31 2022-09-13 Unimicron Technology Corp. Package structure and manufacturing method thereof
KR101233640B1 (ko) 2011-11-28 2013-02-15 대덕전자 주식회사 내장형 인쇄회로기판의 수율 향상방법
DE102011089415A1 (de) * 2011-12-21 2013-06-27 Siemens Aktiengesellschaft Schaltungsträger mit einem Leitpfad und einer elektrischen Schirmung und Verfahren zu dessen Herstellung
DE102011089927A1 (de) * 2011-12-27 2013-06-27 Robert Bosch Gmbh Kontaktsystem mit einem Verbindungsmittel und Verfahren
US9281260B2 (en) 2012-03-08 2016-03-08 Infineon Technologies Ag Semiconductor packages and methods of forming the same
US8901730B2 (en) 2012-05-03 2014-12-02 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for package on package devices
TWI540768B (zh) * 2012-12-21 2016-07-01 鴻海精密工業股份有限公司 發光晶片組合及其製造方法
AT514074B1 (de) 2013-04-02 2014-10-15 Austria Tech & System Tech Verfahren zum Herstellen eines Leiterplattenelements
JP6235575B2 (ja) * 2013-05-14 2017-11-22 株式会社メイコー 部品内蔵基板の製造方法及び部品内蔵基板
US8912663B1 (en) 2013-06-28 2014-12-16 Delta Electronics, Inc. Embedded package structure and method for manufacturing thereof
US8828807B1 (en) 2013-07-17 2014-09-09 Infineon Technologies Ag Method of packaging integrated circuits and a molded substrate with non-functional placeholders embedded in a molding compound
US20150041993A1 (en) * 2013-08-06 2015-02-12 Infineon Technologies Ag Method for manufacturing a chip arrangement, and a chip arrangement
US9275878B2 (en) 2013-10-01 2016-03-01 Infineon Technologies Ag Metal redistribution layer for molded substrates
US9171795B2 (en) * 2013-12-16 2015-10-27 Stats Chippac Ltd. Integrated circuit packaging system with embedded component and method of manufacture thereof
DE102014101366B3 (de) * 2014-02-04 2015-05-13 Infineon Technologies Ag Chip-Montage an über Chip hinausstehender Adhäsions- bzw. Dielektrikumsschicht auf Substrat
US10542917B2 (en) 2014-02-10 2020-01-28 Battelle Memorial Institute Printed circuit board with embedded sensor
SG10201400390YA (en) 2014-03-05 2015-10-29 Delta Electronics Int L Singapore Pte Ltd Package structure
SG10201400396WA (en) 2014-03-05 2015-10-29 Delta Electronics Int’L Singapore Pte Ltd Package structure and stacked package module with the same
CN104241219B (zh) 2014-08-26 2019-06-21 日月光半导体制造股份有限公司 元件嵌入式封装结构和其制造方法
TWI778938B (zh) 2015-03-16 2022-10-01 美商艾馬克科技公司 半導體裝置和製造其之方法
KR101678418B1 (ko) * 2015-03-16 2016-11-23 한국생산기술연구원 3차원 레이저 스캐닝 시스템
WO2017095419A1 (en) * 2015-12-03 2017-06-08 Intel Corporation A hybrid microelectronic substrate and methods for fabricating the same
US10763215B2 (en) 2015-12-09 2020-09-01 Intel Corporation Hybrid microelectronic substrate and methods for fabricating the same
KR20170112363A (ko) * 2016-03-31 2017-10-12 삼성전기주식회사 전자부품 패키지 및 그 제조방법
CN107295747B (zh) 2016-03-31 2021-03-12 奥特斯(中国)有限公司 器件载体及制造器件载体的方法
CN107295746B (zh) 2016-03-31 2021-06-15 奥特斯(中国)有限公司 器件载体及其制造方法
JP6625491B2 (ja) * 2016-06-29 2019-12-25 新光電気工業株式会社 配線基板、半導体装置、配線基板の製造方法
US9887167B1 (en) 2016-09-19 2018-02-06 Advanced Semiconductor Engineering, Inc. Embedded component package structure and method of manufacturing the same
JP6711229B2 (ja) * 2016-09-30 2020-06-17 日亜化学工業株式会社 プリント基板の製造方法及び発光装置の製造方法
US10312194B2 (en) 2016-11-04 2019-06-04 General Electric Company Stacked electronics package and method of manufacturing thereof
US9966361B1 (en) 2016-11-04 2018-05-08 General Electric Company Electronics package having a multi-thickness conductor layer and method of manufacturing thereof
US9966371B1 (en) 2016-11-04 2018-05-08 General Electric Company Electronics package having a multi-thickness conductor layer and method of manufacturing thereof
US10700035B2 (en) 2016-11-04 2020-06-30 General Electric Company Stacked electronics package and method of manufacturing thereof
US10206286B2 (en) 2017-06-26 2019-02-12 Infineon Technologies Austria Ag Embedding into printed circuit board with drilling
US10446521B2 (en) * 2017-11-07 2019-10-15 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated fan-out package and method of fabricating an integrated fan-out package
SG10201802515PA (en) 2018-03-27 2019-10-30 Delta Electronics Int’L Singapore Pte Ltd Packaging process
US10497648B2 (en) 2018-04-03 2019-12-03 General Electric Company Embedded electronics package with multi-thickness interconnect structure and method of making same
KR20200048971A (ko) * 2018-10-31 2020-05-08 삼성전자주식회사 반도체 패키지 및 이를 포함하는 안테나 모듈
CN111128977A (zh) * 2019-12-25 2020-05-08 华进半导体封装先导技术研发中心有限公司 一种多层芯片的封装结构和封装方法
KR20220027537A (ko) * 2020-08-27 2022-03-08 삼성전자주식회사 팬-아웃 타입 반도체 패키지
US11978699B2 (en) * 2021-08-19 2024-05-07 Texas Instruments Incorporated Electronic device multilevel package substrate for improved electromigration preformance

Family Cites Families (61)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4246595A (en) 1977-03-08 1981-01-20 Matsushita Electric Industrial Co., Ltd. Electronics circuit device and method of making the same
US4783695A (en) 1986-09-26 1988-11-08 General Electric Company Multichip integrated circuit packaging configuration and method
US4894115A (en) 1989-02-14 1990-01-16 General Electric Company Laser beam scanning method for forming via holes in polymer materials
US5208188A (en) * 1989-10-02 1993-05-04 Advanced Micro Devices, Inc. Process for making a multilayer lead frame assembly for an integrated circuit structure and multilayer integrated circuit die package formed by such process
JPH0744320B2 (ja) 1989-10-20 1995-05-15 松下電器産業株式会社 樹脂回路基板及びその製造方法
US5227338A (en) * 1990-04-30 1993-07-13 International Business Machines Corporation Three-dimensional memory card structure with internal direct chip attachment
JP3094481B2 (ja) 1991-03-13 2000-10-03 松下電器産業株式会社 電子回路装置とその製造方法
US5250843A (en) 1991-03-27 1993-10-05 Integrated System Assemblies Corp. Multichip integrated circuit modules
US5162613A (en) * 1991-07-01 1992-11-10 At&T Bell Laboratories Integrated circuit interconnection technique
US5102829A (en) * 1991-07-22 1992-04-07 At&T Bell Laboratories Plastic pin grid array package
US5216806A (en) * 1992-09-01 1993-06-08 Atmel Corporation Method of forming a chip package and package interconnects
US5353498A (en) 1993-02-08 1994-10-11 General Electric Company Method for fabricating an integrated circuit module
US5306670A (en) * 1993-02-09 1994-04-26 Texas Instruments Incorporated Multi-chip integrated circuit module and method for fabrication thereof
US5353195A (en) 1993-07-09 1994-10-04 General Electric Company Integral power and ground structure for multi-chip modules
EP0637070B1 (en) * 1993-07-28 1997-09-24 The Whitaker Corporation Perimeter independent precision locating member for a semiconductor chip and method of making said member
JPH08167630A (ja) 1994-12-15 1996-06-25 Hitachi Ltd チップ接続構造
DE69626747T2 (de) 1995-11-16 2003-09-04 Matsushita Electric Ind Co Ltd Gedruckte Leiterplatte und ihre Anordnung
US5869869A (en) * 1996-01-31 1999-02-09 Lsi Logic Corporation Microelectronic device with thin film electrostatic discharge protection structure
US5729049A (en) * 1996-03-19 1998-03-17 Micron Technology, Inc. Tape under frame for conventional-type IC package assembly
JP3345878B2 (ja) * 1997-02-17 2002-11-18 株式会社デンソー 電子回路装置の製造方法
US5943216A (en) 1997-06-03 1999-08-24 Photo Opto Electronic Technologies Apparatus for providing a two-sided, cavity, inverted-mounted component circuit board
US5919329A (en) * 1997-10-14 1999-07-06 Gore Enterprise Holdings, Inc. Method for assembling an integrated circuit chip package having at least one semiconductor device
US6038133A (en) * 1997-11-25 2000-03-14 Matsushita Electric Industrial Co., Ltd. Circuit component built-in module and method for producing the same
US6495394B1 (en) * 1999-02-16 2002-12-17 Sumitomo Metal (Smi) Electronics Devices Inc. Chip package and method for manufacturing the same
US6172419B1 (en) * 1998-02-24 2001-01-09 Micron Technology, Inc. Low profile ball grid array package
US6131269A (en) * 1998-05-18 2000-10-17 Trw Inc. Circuit isolation technique for RF and millimeter-wave modules
US6239485B1 (en) * 1998-11-13 2001-05-29 Fujitsu Limited Reduced cross-talk noise high density signal interposer with power and ground wrap
JP2000311229A (ja) 1999-04-27 2000-11-07 Hitachi Ltd Ｉｃカード及びその製造方法
JP3575001B2 (ja) * 1999-05-07 2004-10-06 アムコー テクノロジー コリア インコーポレーティド 半導体パッケージ及びその製造方法
JP2001053447A (ja) 1999-08-05 2001-02-23 Iwaki Denshi Kk 部品内蔵型多層配線基板およびその製造方法
US6312972B1 (en) * 1999-08-09 2001-11-06 International Business Machines Corporation Pre-bond encapsulation of area array terminated chip and wafer scale packages
US6284564B1 (en) 1999-09-20 2001-09-04 Lockheed Martin Corp. HDI chip attachment method for reduced processing
US6271469B1 (en) * 1999-11-12 2001-08-07 Intel Corporation Direct build-up layer on an encapsulated die package
US6154366A (en) * 1999-11-23 2000-11-28 Intel Corporation Structures and processes for fabricating moisture resistant chip-on-flex packages
US6538210B2 (en) * 1999-12-20 2003-03-25 Matsushita Electric Industrial Co., Ltd. Circuit component built-in module, radio device having the same, and method for producing the same
US6475877B1 (en) * 1999-12-22 2002-11-05 General Electric Company Method for aligning die to interconnect metal on flex substrate
JP3809053B2 (ja) 2000-01-20 2006-08-16 新光電気工業株式会社 電子部品パッケージ
JP4685251B2 (ja) 2000-02-09 2011-05-18 日本特殊陶業株式会社 配線基板の製造方法
US6396148B1 (en) 2000-02-10 2002-05-28 Epic Technologies, Inc. Electroless metal connection structures and methods
JP2002016327A (ja) * 2000-04-24 2002-01-18 Ngk Spark Plug Co Ltd 配線基板およびその製造方法
US6404043B1 (en) * 2000-06-21 2002-06-11 Dense-Pac Microsystems, Inc. Panel stacking of BGA devices to form three-dimensional modules
US6292366B1 (en) * 2000-06-26 2001-09-18 Intel Corporation Printed circuit board with embedded integrated circuit
US20020020898A1 (en) * 2000-08-16 2002-02-21 Vu Quat T. Microelectronic substrates with integrated devices
US6562657B1 (en) 2000-08-22 2003-05-13 Charles W. C. Lin Semiconductor chip assembly with simultaneously electrolessly plated contact terminal and connection joint
US6350633B1 (en) 2000-08-22 2002-02-26 Charles W. C. Lin Semiconductor chip assembly with simultaneously electroplated contact terminal and connection joint
US6489185B1 (en) * 2000-09-13 2002-12-03 Intel Corporation Protective film for the fabrication of direct build-up layers on an encapsulated die package
JP3554533B2 (ja) * 2000-10-13 2004-08-18 シャープ株式会社 チップオンフィルム用テープおよび半導体装置
JP2002202025A (ja) * 2000-11-06 2002-07-19 Auto Network Gijutsu Kenkyusho:Kk インジェクタ一体型モジュール
JP2002158307A (ja) 2000-11-22 2002-05-31 Toshiba Corp 半導体装置及びその製造方法
JP2003152317A (ja) * 2000-12-25 2003-05-23 Ngk Spark Plug Co Ltd 配線基板
TW511405B (en) * 2000-12-27 2002-11-21 Matsushita Electric Ind Co Ltd Device built-in module and manufacturing method thereof
TW511415B (en) * 2001-01-19 2002-11-21 Matsushita Electric Ind Co Ltd Component built-in module and its manufacturing method
SG100635A1 (en) * 2001-03-09 2003-12-26 Micron Technology Inc Die support structure
US6512182B2 (en) * 2001-03-12 2003-01-28 Ngk Spark Plug Co., Ltd. Wiring circuit board and method for producing same
TW579581B (en) * 2001-03-21 2004-03-11 Ultratera Corp Semiconductor device with chip separated from substrate and its manufacturing method
US6537848B2 (en) * 2001-05-30 2003-03-25 St. Assembly Test Services Ltd. Super thin/super thermal ball grid array package
JP2003037205A (ja) 2001-07-23 2003-02-07 Sony Corp Ｉｃチップ内蔵多層基板及びその製造方法
TW550997B (en) * 2001-10-18 2003-09-01 Matsushita Electric Ind Co Ltd Module with built-in components and the manufacturing method thereof
TW200302685A (en) * 2002-01-23 2003-08-01 Matsushita Electric Ind Co Ltd Circuit component built-in module and method of manufacturing the same
TWI237883B (en) * 2004-05-11 2005-08-11 Via Tech Inc Chip embedded package structure and process thereof
TWI251910B (en) * 2004-06-29 2006-03-21 Phoenix Prec Technology Corp Semiconductor device buried in a carrier and a method for fabricating the same

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2617284C2 (ru) * 2012-03-01 2017-04-24 Конинклейке Филипс Н.В. Устройство электронной схемы и способ его изготовления
RU2575641C2 (ru) * 2014-07-10 2016-02-20 Акционерное общество "Федеральный научно-исследовательский центр "Нижегородский научно-исследовательский институт радиотехники" (АО "ФНПЦ "ННИИРТ") Способ изготовления радиоэлектронных узлов
RU2572588C1 (ru) * 2014-08-19 2016-01-20 Федеральное государственное автономное образовательное учреждение высшего образования "Национальный исследовательский университет "Московский институт электронной техники" Способ изготовления электронных узлов на гибком носителе без процессов пайки и сварки
RU2576666C1 (ru) * 2014-08-28 2016-03-10 Публичное акционерное общество "Радиофизика" Способ монтажа мощного полупроводникового элемента
RU2597210C1 (ru) * 2015-05-28 2016-09-10 Федеральное государственное автономное образовательное учреждение высшего образования "Национальный исследовательский университет "Московский институт электронной техники" Способ изготовления микроэлектронного узла на пластичном основании
RU2639720C2 (ru) * 2016-06-14 2017-12-22 Федеральное государственное унитарное предприятие "Научно-производственный центр автоматики и приборостроения имени академика Н.А. Пилюгина" (ФГУП "НПЦАП") Печатная плата с внутренним монтажом элементов и способ ее изготовления
RU2784419C2 (ru) * 2018-03-14 2022-11-24 МАЙКРОСОФТ ТЕКНОЛОДЖИ ЛАЙСЕНСИНГ, ЭлЭлСи Вычислительная система со сверхпроводящими и несверхпроводящими компонентами, расположенными на общей подложке
RU196513U1 (ru) * 2019-12-19 2020-03-03 Федеральное государственное бюджетное образовательное учреждение высшего образования "МИРЭА - Российский технологический университет" Высокоплотный электронный модуль

Also Published As

Publication number Publication date
CN1625926A (zh) 2005-06-08
FI119215B (fi) 2008-08-29
RU2004126136A (ru) 2005-05-27
EP1477048B1 (en) 2011-06-15
US20050224988A1 (en) 2005-10-13
ATE513453T1 (de) 2011-07-15
US7989944B2 (en) 2011-08-02
US20110266041A1 (en) 2011-11-03
WO2003065779A1 (en) 2003-08-07
US7294529B2 (en) 2007-11-13
EP1477048A1 (en) 2004-11-17
CN1625926B (zh) 2010-05-26
US7732909B2 (en) 2010-06-08
US20080036093A1 (en) 2008-02-14
US20070206366A1 (en) 2007-09-06
FI20020191A (fi) 2003-08-01
US8368201B2 (en) 2013-02-05
FI20020191A0 (fi) 2002-01-31

Similar Documents

Publication Publication Date Title
RU2327311C2 (ru) Способ встраивания компонента в основание
RU2297736C2 (ru) Способ встраивания компонента в основание и формирования электрического контакта с компонентом
KR100687976B1 (ko) 전자 모듈 및 그의 제조 방법
CN103650650B (zh) 印刷电路板及其制造方法
CN102119588B (zh) 元器件内置模块的制造方法及元器件内置模块
KR20070030838A (ko) 도체 패턴층에 전기적으로 연결된 부품을 포함하는 전자모듈 제조방법
KR20160059125A (ko) 소자 내장형 인쇄회로기판 및 그 제조방법
US20120247822A1 (en) Coreless layer laminated chip carrier having system in package structure
KR20130078107A (ko) 부품 내장형 인쇄회로기판 및 이의 제조방법
US20120152606A1 (en) Printed wiring board
US20150156882A1 (en) Printed circuit board, manufacturing method thereof, and semiconductor package
CN107017211A (zh) 电子部件和方法
US20160353572A1 (en) Printed circuit board, semiconductor package and method of manufacturing the same
CN112996271A (zh) 制造部件承载件的方法及部件承载件
KR101609268B1 (ko) 임베디드 기판 및 임베디드 기판의 제조 방법
KR101197782B1 (ko) 매립형 인쇄회로기판 및 그 제조방법
JP4439248B2 (ja) 配線基板およびこれを用いた半導体装置
KR101197783B1 (ko) 매립형 인쇄회로기판 및 그 제조방법
CN116013870A (zh) 嵌埋器件封装基板及其制作方法

Legal Events

Date Code Title Description
PD4A Correction of name of patent owner
PC41 Official registration of the transfer of exclusive right

Effective date: 20201008