CN107017211A - 电子部件和方法 - Google Patents

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Abstract

本公开的实施例涉及电子部件和方法。在一个实施例中，一种电子部件包括：包括分解温度为至少180℃的有机成分的第一介电层；嵌入在第一介电层中的半导体管芯；布置在第一介电层的第一表面上的第二介电层，第二介电层包括光可限定的聚合物组合物并且定义具有导电材料的两个或更多个分立的开口；以及布置在第二介电层和导电材料上的第一衬底。第一衬底的最外表面上布置有一个或多个接触垫。

Description

电子部件和方法
背景技术
电子部件可以包括在封装件中的一个或多个半导体器件。封装件包括从半导体器件到衬底或者引线框的内部电连接，引线框包括外部接触。外部接触用于在重新分布板、诸如印刷电路板上安装电子部件。封装件可以包括覆盖半导体器件和内部电连接的壳体。壳体可以包括塑料材料，诸如环氧树脂，并且可以通过模制过程、诸如注射模制来形成。
发明内容
在一个实施例中，一种电子部件包括：包括分解温度为至少180℃的有机成分的第一介电层；嵌入在第一介电层中的半导体管芯；布置在第一介电层的第一表面上的第二介电层，第二介电层包括光可限定的聚合物组合物并且定义具有导电材料的两个或更多个分立的开口；布置在第二介电层和导电材料上的第一衬底；以及布置在第一衬底的最外表面上的一个或多个接触垫。
在一个实施例中，一种电子部件包括：包括分解温度为至少180℃的有机成分的第一介电层；嵌入在第一介电层中的半导体管芯；布置在第一介电层的第一表面和半导体管芯的第一表面上的第二介电层，第二介电层包括光可限定的聚合物组合物并且定义多个分立的开口，至少一个第一开口布置在第一介电层的第一表面上并且至少一个第二开口布置在半导体管芯上；以及布置在第一和第二分立的开口中的第一导电层。导电层的上表面与第二介电层的上表面基本上共面。
在一个实施例中，一种方法包括：在电子部件的第一表面上层压第一衬底，所述电子部件包括：包括分解温度为至少180℃的有机成分的第一介电层、嵌入在第一介电层中的半导体管芯、布置在第一介电层的第一表面上并且包括光可限定的聚合物组合物并且定义包括导电材料的两个或更多个分立的开口的第二介电层、以及布置在第二介电层和导电材料上的第一导电层；以及在第一衬底上层压第二导电层。
在一个实施例中，一种方法包括：在包括分解温度为至少180℃的有机成分的第一介电层中嵌入半导体管芯；向第一介电层的第一表面和半导体管芯的第一表面应用第二介电层，第二介电层包括光可限定的聚合物组合物；在第二介电层中限定多个开口，至少一个开口布置在第一介电层的第一表面上并且至少一个开口布置在半导体管芯上；以及向开口中应用导电材料。第二介电层和导电材料具有基本上共面的上表面。
在一个实施例中，一种方法包括：在包括分解温度为至少180℃的有机成分的第一介电层中嵌入半导体管芯；向第一介电层的第一表面和半导体管芯的第一表面应用第二介电层，第二介电层包括光可限定的聚合物组合物；在第二介电层中限定多个开口，至少一个开口布置在第一介电层的所述第一表面上并且至少一个开口布置在半导体管芯上；向开口中应用导电材料，第二介电层和导电材料具有基本上共面的上表面；应用电耦合布置在至少两个开口中的导电材料的第一导电层；在第二介电层和导电层上层压第一衬底；在第一衬底上层压第二导电层；以及将第二导电层电耦合至第一导电层。
本领域技术人员在阅读以下详细描述时以及在查看附图时应当认识到另外的特征和优点。
附图说明
附图的元件不一定相对于彼此成比例。相似的附图标记表示对应的类似部分。各种图示的实施例的特征可以组合，除非它们彼此排斥。示例性实施例在附图中描绘并且在以下描述中详述。
图1图示电子部件。
图2图示电子部件和重新分布结构的电子横截面视图。
图3a图示电介质面板的透视俯视图。
图3b图示电介质面板的透视仰视图。
图3c图示沿着线A-A的电介质面板的横截面视图。
图4a图示包括半导体管芯的电介质面板的透视俯视图。
图4b图示包括半导体管芯的电介质面板的透视仰视图。
图4c图示沿着线A-A的电介质面板和半导体管芯的横截面视图。
图5a图示应用于包括半导体管芯的电介质面板的介电层的透视俯视图。
图5b图示应用于包括半导体管芯的电介质面板的介电层的透视仰视图。
图5c图示应用于电介质面板和半导体管芯的介电层的横截面视图。
图6a图示应用于介电层、半导体管芯和电介质面板的种子层的透视俯视图。
图6b图示应用于介电层、半导体管芯和电介质面板的种子层的透视仰视图。
图6c图示应用于介电层、半导体管芯和电介质面板的种子层的横截面视图。
图7a图示应用于介电层中的开口的导电层的透视俯视图。
图7b图示应用于介电层中的开口的导电层的透视仰视图。
图7c图示被应用以包括介电层的导电层的横截面视图。
图8图示横截面视图，其图示应用于介电层的导电层的分立部分。
图9a图示应用于导电层的另外的导电层的透视俯视图。
图9b图示应用于导电层的另外的层的透视仰视图。
图9c图示应用于导电层的另外的层的横截面视图。
图10图示电子部件的截面视图。
图11图示包括应用于图10的电子部件的衬底的横截面视图。
图12图示层压的电子部件的横截面视图。
图13a图示图12的层压的电子部件的透视仰视图。
图13b图示图12的层压的电子部件的透视俯视图。
具体实施方式
在以下详细描述中，参考附图，附图形成以下详细描述的部分，并且附图中通过说明示出了其中能够实践本发明的具体实施例。在这一点上，方向术语、诸如“顶部”、“底部”、“前”、“后”、“前部”、“尾部”等参考所描述的附图的方位来使用。由于实施例的部件可以定位在大量不同的方位上，所以方向术语用于说明目的，而绝非限制。应当理解，可以使用其他实施例，并且可以在不偏离本发明的范围的情况下做出结构或逻辑变化。本发明的以下详细描述不应当在限制意义上来理解，并且本发明的范围由所附权利要求来定义。
下面将解释大量实施例。在这种情况下，在附图中，相同的结构特征用相同或相似的附图标记来表示。在本描述的上下文中，“横向”或“横向方向”应当被理解为表示通常平行于半导体材料或半导体载体的横向伸展的方向或延伸。横向方向因此通常平行于这些表面或侧面延伸。相比较而言，术语“垂直”或“垂直方向”应当被理解为表示通常垂直于这些表面或侧面并且因此垂直于横向方向的方向。垂直方向因此在半导体材料或半导体载体的厚度方向上。
如本说明书中采用的，当诸如层、区域或衬底的元件被称为在另一元件“上”或延伸到另一元件“上”时，其可以直接地在另一元件上或者直接地延伸到另一元件上，或者也可以存在中介元件。相比较而言，当元件被称为直接“在”另一元件上或者直接地延伸到另一元件“上”时，不存在中介元件。如本说明书中采用的，当元件被称为“连接”或“耦合”至另一元件时，其可以直接地连接或耦合至另一元件，或者可以存在中介元件。相比较而言，当元件被称为“直接连接”或“直接耦合”至另一元件时，不存在中介元件。
图1图示电子部件20，其包括第一介电层21、嵌入在第一介电层21中的半导体管芯25以及布置在第一介电层21上的第二介电层22。电子部件20还包括第三介电层23，第三介电层23布置在第一介电层21的第一表面24上并且在第一介电层21与第二介电层22之间。
第三介电层23限定包括导电材料27的至少两个分立的开口26。第二介电层22布置在第三介电层23上，并且导电材料27定位在开口26中。半导体管芯25可以具有与第一介电层21的厚度基本上相同的厚度。
在一些实施例中，半导体管芯25定位在第一介电层21中的孔径32中，并且与第一介电层21的材料间隔一距离。半导体管芯25可以通过载体或支撑带33的使用而被支撑在孔径内，载体或支撑带33布置在与第一表面24相对的第一介电层21的第二表面34上。在一些实施例中，半导体管芯25直接嵌入在第一介电层21的材料内。
可以认为电子部件20具有多层或层压结构，其中第三介电层23定位在第一介电层21与第二介电层22之间。三个介电层21、22、23可以具有不同的组合物。
第一介电层21包括分解温度为至少180℃的有机成分。第二介电层22由可以包括复合结构的衬底、例如嵌入在电介质基体中的填料来提供。第三介电层23包括光可限定的聚合物组合物。
第三介电层23包括不同于第一介电层21的组合物和第二介电层22的组合物的组合物。第三介电层23包括可以包括聚酰亚胺的光敏组合物。
开口26可以通过光成像技术形成在第三介电层23中。开口26延伸通过第三介电层23的厚度使得导电材料27延伸通过介电层23的厚度。导电材料27的上表面28和第三介电层23的上表面29可以基本上共面。第三介电层23包括由导电材料27形成的分立的导电区域。
虽然通过在第一介电层的第一表面24上积累(build up)材料并且使用光成像技术限定开口来应用第三介电层23，然而第二介电层22被预先制造并且作为层通过层压被应用到第三介电层23。积累和光结构化层的技术在晶圆级频繁地用在半导体器件的制造中。将预先制造的面板或板接合在一起的层压技术频繁地用在电路板的制造中。因此，两种不同技术的组合用于制造单个电子部件20。
介电层21、22、23中的至少一个可以用于将来自半导体管芯25的导电重新布线结构支撑到布置在第一介电层21和第二介电层22中的一个或多个介电层的最外表面上的一个或多个接触垫。在图1的横截面视图中不可见的一个或多个导电过孔可以用于将半导体管芯25电耦合至一个或多个接触垫。
半导体管芯25可以是晶体管器件，诸如MOSFET(金属氧化物半导体场效应晶体管)或者IGBT(绝缘栅双极型晶体管)或者BJT(双极结型晶体管)。半导体管芯25还可以包括集成电路。
电子部件20不限于包括单个半导体管芯25，而是可以包括可以嵌入在第一介电层21中的彼此横向地相邻的两个或更多个半导体管芯25。例如，半导体管芯25可以包括用于控制一个或多个另外的半导体管芯的控制电路系统。在一些实施例中，包括用于开关一个或多个晶体管器件的栅极驱动器的半导体管芯和所述一个或多个晶体管器件可以嵌入在第一介电层21中。
第三介电层23包括光可限定电介质材料，诸如光可限定的聚合物组合物，例如聚酰亚胺。光可限定的聚合物组合物包括在暴露于光、例如电磁光谱的紫外或可见范围内的的光时改变其结构的聚合物。结构变化导致光可限定的聚合物组合物在被暴露于这种光时由于聚合物链交联或者聚合物组合物的聚合作用而导致的硬化。包括光可限定的聚合物组合物的介电层在未固化状态下可以包括单体、低聚物和光引发剂的混合物，其在暴露于光之后变为硬化的聚合物材料。包括光可限定的聚合物组合物的介电层经历光诱导聚合作用以至少部分固化或者硬化介电层。
一些包括光可限定的聚合物组合物的介电层、诸如包括环氧树脂的介电层可以除了通过暴露于光而进行的部分固化处理之外还经历热固化处理。一些介电层、诸如包括基于丙烯酸酯的聚合物的介电层可以仅使用光诱导聚合作用而基本上被完全固化。
提供第二介电层22的衬底包括嵌入在电介质基体中的填料。填料可以用于在硬化或固化之前调节层的流变，调节热膨胀系数(CTE)和/或衬底的热阻。填料还可以增加复合物的机械强度。填料可以具有多个纤维、诸如玻璃纤维或碳纤维的形式，其可以与电介质材料、诸如聚合物交织和浸渍。填料不限于纤维，而是可以包括其他形状。例如，填料可以包括多个粒子，粒子可以具有基本上球形形状。衬底的电介质基体可以包括热固性树脂、诸如环氧树脂或者热塑性塑料作为基体。
在一些实施例中，衬底可以由所谓的预浸材料(prepreg)的层提供，预浸材料包括部分固化或B阶段的树脂浸渍的交织玻璃纤维或者完全固化的树脂浸渍的交织玻璃纤维。树脂可以是环氧树脂。在图1中图示的实施例中，衬底包括具有浸渍有热固性树脂31的玻璃纤维30的复合物。例如，第二介电层22可以包括FR4。
第一介电层21包括分解温度为至少180℃、或者在一些实施例中为至少220℃的有机成分。有机成分是主要共价键合的含碳成分。分解温度是有机成分开始化学分解的温度。因此，可以认为有机成分在低于分解温度的温度下在化学上是稳定的。
在一些实施例中，分解温度在180℃到300℃的范围内。在一些实施例中，分解温度在220℃到300℃的范围内。第一介电层21的有机成分可以被选择为使得其在随后的处理期间在化学上保持稳定。
在一些实施例中，第一介电层21包括在第三介电层23和第二介电层22被应用到第一介电层之前基本上完全固化的可固化电介质材料。例如，第一介电层可以包括在应用第三介电层23之前基本上完全固化的热固性聚合物，诸如环氧树脂。
在一些实施例中，第一介电层21由可以与第二介电层22包括相同的复合物的衬底来提供。在这些实施例中，第三介电层23布置在都包括填料的两个衬底21、22之间。这两个介电层21、22可以包括浸渍填料的热固性电介质，诸如环氧树脂，并且可以包括诸如FR4等复合物。
在一些实施例中，如果电介质材料具有足够的机械强度，则在嵌入有半导体管芯25的第一介电层21中不使用填料。例如，第一介电层21可以包括光可限定的聚合物组合物，光可限定的聚合物组合物在第三介电层23的应用、成像和固化以及第二介电层22的应用之前被固化。
光可限定的聚合物组合物可以基本上被完全固化使得第一介电层21不再通过暴露于光而可固化。因此，第一介电层21在第三介电层23的应用和光结构化期间在化学上和机械上保持稳定。
在一些实施例中，第一介电层21的光可限定的聚合物组合物被部分固化使得与第三介电层23的某种交联在随后的固化过程期间发生。
在一些实施例中，第一介电层21和第二介电层22被预先制造。半导体管芯22可以在第一介电层21处于完全固化状态或者B阶段状态时被嵌入在第一介电层21中。第三介电层23可以被应用到第一介电层21的第一表面24和半导体管芯25，开口26被形成并且填充有导电材料28。第二介电层22也被提供作为处于部分固化或者B阶段状态的包括填料和热固性树脂的面板形式的所谓的预浸或B阶段材料。在B阶段状态下，面板具有机械完整性，并且可以具有轻微粘附性以便使得面板能够被粘附到介电层23和导电材料27以产生具有层压或多层堆叠布置的电子部件20。
在第一介电层21和第二介电层22中的一个或多个包括延伸通过相应层的厚度的导电过孔的实施例中，可以形成通孔，并且在产生图1中图示的堆叠结构的层压过程之前或者之后应用至少沿通孔的壁排列成行的导电材料。
图2图示包括第一介电层21、第二介电层22以及位于第一介电层21与第二介电层22之间的第三介电层23的电子部件40。图示出在半导体管芯25与电子部件40的外部接触垫46之间的导电重新分布结构。电子部件40可以通过外部接触垫46安装到更高层的重新分布板(诸如电路板)上并且电耦合至该更高层的重新分布板。
半导体管芯25嵌入在第一介电层21中。半导体管芯25的厚度可以与第一介电层21的厚度基本上相同，或者可以小于第一介电层21的厚度，使得其背面35嵌入在第一介电层21内。半导体管芯的侧面36可以与第一介电层21的材料直接接触，或者可以与第一介电层21的材料间隔开。
在本特定实施例中，第一介电层21和第二介电层22通过包括填料和热固性电介质基体的衬底提供，并且第三介电层23包括通过暴露于具有合适波长的光可固化的光可限定的聚合物组合物。第一介电层21和第二介电层22可以包括FR4，并且第三介电层可以包括聚酰亚胺。
第三介电层23包括两个开口26。第一开口26布置在第一介电层21的第一表面24上，并且第二开口26布置在半导体管芯25上方。开口26填充有导电材料27。导电材料27例如可以是铜。第三介电层23包括没有电耦合至彼此的导电材料27的分立的区域。
电子部件40使用两个不同种类的制造技术来制造，并且可以被认为是混合技术。通常在晶圆级处理中使用的光成像积累技术用于通过中央部分的沉积来制造层，并且通常用在印刷电路板制造中的层压和微过孔(盲过孔)技术用于制造外部层。例如，第三介电层23使用光成像技术来沉积和结构化，因为第三介电层23包括光可限定的聚合物组合物。可以通过施加压力和热量来将预先制造的第二介电层22层压到第三介电层上。
图2图示在适合于安装使得半导体管芯25的上表面41和第三介电层的上表面29面朝下的方位中的电子部件40。在图2中图示的实施例中，提供重新布线结构，其从半导体管芯25的上表面41向第二介电层22的最外表面42延伸。第一导电层43布置在第三介电层23的上表面29和导电材料27的上表面28上使得其从被布置在被定位在半导体管芯25上的开口26上的导电材料27向被布置在被布置在第一介电层21上的开口26中的导电材料27延伸。第一介电层43电耦合导电材料27的两个分立的区域，并且可以用于提供从半导体管芯25到与半导体管芯25相邻的第一介电层21上延伸的电连接。
提供至少一个导电过孔44，其从第二介电层22的最外表面42向第一导电层43延伸。在图示的实施例中，导电过孔44布置在被布置在第一介电层21上的导电区域45上方。
第二导电层46布置在第二介电层22的最外表面42上。第二导电层46可以被结构化成提供电子部件40的外部接触垫。第一导电层43、第二导电层46和导电材料27可以包括铜。
第三介电层23可以被沉积到第一介电层21上并且使用光刻技术被结构化以形成分立的开口26。导电材料27和第一导电层43可以通过电镀来沉积。在将第一导电层43应用到第三介电层23之后，第二介电层22被层压到第一导电层43和第三介电层23上。可以提供箔形式的另外的导电层46，其被层压到第二介电层22上。可以通过施加压力和热量来将包括另外的导电层46的第二介电层22层压到第一导电层43和第三介电层23上。
在将第二介电层层压到第一介电层21上之后，可以通过从第一表面42向第二介电层22中引入过孔来形成导电过孔44，使得第一导电层43的部分形成过孔的基部。可以通过机械钻孔或者激光钻孔向第二介电层22中引入过孔。可以应用导电材料以在过孔的侧面上形成导电层从而产生导电过孔44并且将导电过孔44耦合至第二导电层46。
第一导电层43的最外表面47具有粗糙的表面以便改善第二介电层22与第一导电层43之间的粘附性。在一些实施例中，可以优选地蚀刻提供第一导电层43的金属的晶界以通过基本上V形晶界区域48提供如图2中所示的表面粗糙度。
用于沉积第三介质层23、导电材料27和第一导电层43的光成像方法与用于通过层压来应用第二介电层22和第二导电层46和形成导电过孔44的电路板制造方法的组合可以用于产生SMD(表面安装器件)部件。
光成像技术的使用允许实现非常高密度的连接以及大连接区域和小连接区域的制造。可以通过导电材料27在半导体管芯25上的开口26中的沉积以及另外的导电层43在半导体管芯25的导电材料上的沉积来接近半导体管芯25的表面积累厚度金属层。可以认为光成像过程是成本有效的，并且针对堆叠的内部层支持简单的积累阶段。最终的封装是阳性的，即最外导电层46比第二介电层22的周围区域高，这适合提供SMD部件。
在一些未图示出的实施例中，可以在第一介电层21与上表面41相对的第二表面49上布置具有嵌入在热固性电介质基体中的填料的衬底的形式的另外的介电层。另外的介电层可以覆盖半导体管芯25和第一介电层21的最外表面47。可以在第三介电层的最外表面上布置另外的导电层。半导体管芯嵌入在中央介电层中的相同或者非常相似的结构的三个介电层的堆叠(诸如嵌入在电介质基体中的填料)可以用于补偿电子部件内产生的任何应力。
将参考图3到10来描述制造包括嵌入在电介质面板中的半导体管芯的电子部件的方法。
图3a图示具有衬底50的包括多个部件位置的未图示出的面板的单个部件位置的上表面51的透视平面视图。图3b图示衬底50的下表面52的三维透视视图。图3c图示沿着线A-A的横截面视图。
将参考单个部件位置来描述方法。然而，实际上，方法可以在包括多个部件位置、例如10个、100个或1000个部件位置的面板上执行。
衬底50包括具有适合容纳半导体管芯的尺寸的孔径53。在本实施例中，衬底50提供包括热固性聚合物的基体和诸如交织玻璃纤维的填料的介电层。然而，在其他实施例中，可以省略填料。衬底50包括分解温度为180℃或更高的有机成分。在衬底50的上表面51的区域上并且在孔径53的外围周围布置第一导电层54。类似地，在衬底50的下表面52上布置第二导电层55。第一导电层54和第二导电层55可以包括金属箔，诸如铜箔。一个或多个通孔或过孔56被设置为与用于半导体管芯的孔径53相邻，并且延伸通过第一导电层54、衬底50和第二导电层55。通孔56的侧壁57由衬底50来界定和电绝缘。在其他未图示出的实施例中，导电层可以设置在侧壁57上以产生将第一导电层54电耦合至第二导电层55的导电过孔。
第一导电层54可以包括通过衬底50的中介区域彼此电绝缘的两个或更多个分立的部分。第二导电层55还可以包括两个或更多个分立的部分。通孔56可以设置在这些部分中的一个或多个部分中。在图3中图示的实施例中，第一导电层54和第二导电层55布置在孔径53的三个相邻侧面上。然而，第一导电层54和第二导电层55可以布置在孔径53的更少或更多侧面上，并且可以取决于所完成的电子部件的重新分布结构而布置在彼此不同数目的侧面上。
第一导电层54、衬底50和第二导电层55可以通过印刷电路板来提供，在印刷电路板中，孔径53、通孔56和导电层54、55使用诸如机械钻孔、激光钻孔和蚀刻等技术被结构化。
包括一个或多个部件位置的面板可以包括核心衬底，诸如在顶部和底部具有铜层的薄的FR4层压件。可以在将半导体管芯插入到孔径中之前，对面板完全处理。例如，可以对通孔或过孔56进行钻取和铜蚀刻以形成从半导体管芯孔径的所需要的拉回或间隔并且产生在衬底50上形成基本电路系统节点的分立的导电部分。包括提供金属化的导电层54、55的总的衬底厚度可以匹配包括管芯金属化的总的半导体管芯厚度。
可以在没有向过孔的侧壁应用导电层的情况下来钻取和蚀刻过孔。用于过孔的镀制在随后的镀制阶段期间可以不完全填充过孔。如果过孔仅被镀制为过孔周围的桶或柱体，则在随后的镀制过程期间，孔可能呈帐篷状以防止部分封闭和与化学诱捕(entrapment)相关联的可能的风险。
图4a图示在衬底50的孔径53中插入半导体管芯58之后的透视俯视图，图4b图示透视仰视图，图4c图示沿着线A-A的横截面视图。
半导体管芯58包括晶体管器件、特别地是垂直晶体管器件，其包括在上表面61上的源极垫59和栅极垫60以及在下表面63上的漏极垫62。然而，半导体管芯58不限于晶体管器件，而是可以包括其他类型的器件。半导体管芯58不限于包括垂直器件，而是可以包括垫布置在单个表面上的横向器件，诸如横向晶体管器件。
半导体管芯58的上表面61上的金属化的上表面64与第一导电层54的上表面65基本上共面。布置在半导体管芯58的背面63上的金属化的后部的下表面66与第二导电层55的下表面67基本上共面。在图示的实施例中，半导体管芯58的厚度与衬底50的厚度基本上相同。栅极垫60和源极垫59的厚度与第一导电层54的厚度基本上相同。漏极垫62的厚度基本上对应于第二导电层55的厚度。半导体管芯58的横向尺寸使得半导体管芯58的侧面69与定义孔径53的侧面70之间存在间隙68。
在将半导体管芯58插入衬底50中的孔径53中之前，可以向衬底50的下表面52应用粘附带或载体板以在随后的下一制造过程期间向孔径53提供临时基部以及用于半导体管芯58的支撑件。在设置有用于容纳半导体管芯的凹部的实施例中，凹部的基部可以通过衬底50的部分或者附接至衬底50的下表面52的另外的衬底来提供。如果使用凹部，则可以省略粘附带或载体板。
图5a图示特别地在第一导电层54与源极垫59和栅极垫60之间的区域中向衬底50的上表面51应用的第一介电层71的透视俯视图，图5b图示其透视仰视图，图5c图示其横截面视图。第一介电层71在半导体管芯58与衬底50之间的间隙68之上延伸，并且用于在孔径53中固定半导体管芯58。第一介电层71可以具有如下形式或结构：该形式或结构使得第一介电层71能够被定位在第一导电层54、源极垫59和栅极垫60的部分的边缘区域上并且覆盖这些边缘区域。边缘区域的这一交叠可以用于在半导体管芯58与衬底50之间以及在第一介电层71与第一导电层54、源极垫59和栅极垫60之间提供附加机械支撑。
第二介电层72布置在衬底50的下表面52上并且在第二介电层55的部分之间以及在衬底50与半导体管芯58之间的区域中。如果在第一介电层71的沉积期间使用粘附带在孔径53中固定半导体管芯58，则这一粘附带可以在第二介电层72的应用之前被去除。第二介电层72布置在孔径53的外围使得其从衬底50向半导体管芯58延伸，缩小孔径53的外围处的间隙并且帮助在孔径53内固定半导体管芯58。第二介电层72还可以具有横向延伸，使得第二介电层55和漏极垫62的外围区域被覆盖。通孔56保持没有介电层71、72。组件上的最高表面是介电层71、72的表面，其可以比周围铜区域高大约10-40μm。介电层71、72包括光可限定的聚合物组合物，并且可以通过光成像技术来结构化。
带或载体板可以用于随后在衬底50的上表面51上应用聚合物层、诸如光可成像的电介质聚合物期间将半导体管芯58保持就位。带可以是热释放带或者UV释放带。热释放带使得衬底50的上表面51上的聚合物层能够通过成像、显影以及完全或部分固化被完全处理。部分固化在第一层没有被完全固化的情况下使能第二次应用某种交叉聚合。电介质聚合物可以包括环氧树脂。环氧树脂可以在150℃和200℃之间被固化。例如，带可以具有粘附强度失效的175℃的温度。
提供电介质的材料可以包括高分子量的聚合物，并且具有可以通过添加挥发物控制的粘性(viscosity)。材料可以包括UV丙烯酸酯光敏成分以及也增加粘性的一种或多种填料。为了避免必须从厚膜去除溶剂，例如半导体管芯58与孔径53的侧面之间的间隙68中的材料，可以在管芯边缘与衬底之间的垂直部分中使用不含挥发性元素的100％的固态树脂系统。
在一些实施例中，一个或多个附加构件73可以布置在孔径53的侧面70与半导体管芯58的侧面69之间。附加构件73也具有粘附功能并且帮助将半导体管芯58的侧面69固定到孔径53的侧面70。附加构件73可以与被应用到衬底50的上表面51的第一介电层71以及被应用到衬底50的下表面52的第二介电层72二者接触。
介电层71、72被结构化或者图案化以界定具有由半导体管芯58的金属化的部分形成的基部的开口74以及具有由布置在衬底50上的导电层54、55的部分形成的基部的开口75。第一介电层71和第二介电层72与衬底50包括不同的结构和/或组成。在一些实施例中，介电层71、72的电介质材料可以光可成像以便能够使用光刻技术来结构化第一层71和第二层72从而提供多个开口74、75。
图6a图示种子层的透视俯视图，图6b图示种子层的透视仰视图，图6c图示种子层的横截面视图。应用导电种子层76，其可以基本上完全覆盖第一介电层71、第一导电层54、栅极垫60、源极垫59、第二介电层72、漏极垫62和第二导电层55。另外，导电种子层76覆盖通孔56的侧壁57。导电种子层76可以通过诸如无电沉积的方法或者通过直接金属化来应用。导电种子层76可以包括例如铜。
由于导电种子层76在所有导电部件之间延伸，所以第一导电层54电耦合至第二导电层54以及半导体管芯58的每个接触垫59、60、62。导电种子层76可以在随后的制造过程中用于提供导电表面，一个或多个另外的导电层可以通过电镀被应用到该导电表面上。
图7a图示通过电镀被应用到种子层76的第三导电层77的透视俯视图，图7b图示其透视仰视图，图7c图示其横截面视图。第三导电层77布置在第一导电层54上并且延伸通过通孔56到衬底50的相对侧并且还布置在第二导电层55上。第三导电层77还布置在栅极垫60、源极垫59和漏极垫62上。第三导电层77的横向延伸可以通过掩膜78的使用来限定，掩膜78被应用到布置在第一介电层71的上表面79和第二介电层72的下表面80上的种子层76的部分。掩膜78的横向形状对应于下面的介电层71、72。第三导电层77在与孔径53相邻的区域中电耦合导电层54、55，并且可以填充延伸通过衬底50的通孔56。在一些实施例中，第三导电层77可以与通孔56的侧壁57排列成行使得中央区域保持未被第三导电层77填充。
图8图示随后去除掩膜78之后的图7的布置。图8图示出，第三导电层77具有平面化效应以产生具有基本上平坦的上下表面的布置。第三导电层77的厚度可以使得其上表面81与第一介电层71的上表面79基本上共面并且其下表面82与布置在衬底50的下表面52上的种子层76的下表面80基本上共面。可以认为第三介电层77填充由第一介电层71和第二介电层72所形成的开口74、75。
图9a图示被应用到第三导电层77的第四导电层83的透视俯视图，图9b图示其透视仰视图，图9c图示其横截面视图。可以通过向第三导电层77应用第四导电层83来增加重新分布结构的厚度。可以向第一介电层71和第二介电层72的部分应用掩膜84使得所提供的开口88的横向延伸大于第三导电层77的下面区域的横向延伸。掩膜84中的这些开口88可以填充有第四导电层83。第四导电层83由于开口的横向布置而与第一介电层71和第二介电层72的外围部分交叠。第四导电层83可以通过例如电镀来应用，因为种子层76布置在第一介电层71和第二介电层72的部分上。第四导电层83可以具有不同于第三导电层77的横向延伸的横向延伸。第四导电层83可以被布置成将被耦合至半导体管芯58的分立的导电区域耦合至与半导体管芯58相邻的衬底50的第一表面51上的分立的导电区域。
第四导电层83的部分可以用于将源极垫59电耦合至被布置成在衬底50的上表面51上与孔径53相邻的第一导电层54的部分并且提供源极垫85。第四导电层83的另外的部分可以用于将栅极垫60电耦合至被布置成在衬底50的上表面51上与孔径53相邻的第一导电层54的部分并且提供栅极垫86。第四导电层83还用于将漏极垫62电耦合至填充通孔56的导电材料以及布置在下表面52上的第二导电层55的部分以及布置在衬底50的上表面52上的第一导电层54的部分。漏极垫62电耦合至由被布置在衬底50的相对侧的第四导电层83的部分提供的漏极接触垫87。
图10图示在去除掩膜84以及在第四导电层83的部分之间延伸的种子层76的部分以便将第四导电层83的各个部分彼此电绝缘之后的电子部件90。可以通过例如湿法蚀刻来去除种子层76的其余的自由放置(free-lying)的部分。可以使用包括甲酸的蚀刻剂来蚀刻包括铜的种子层。
电子部件90的重新分布结构可以通过向衬底50上沉积至少一个介电层53和至少一个导电层77、83来积累。如图10中图示的，电子部件90具有下表面91和上表面92。下表面91包括电耦合至半导体管芯的源极垫59的垫85、仅电耦合至栅极垫60的垫86以及通过定位在通孔56中的第三导电层77、布置在电子部件90的上表面上的第四导电层83的部分93电耦合至漏极垫62的垫87。垫85、86、87可以提供半导体管芯58嵌入在衬底50中的表面可安装电子部件90。
在剥去抗蚀剂或掩膜84之后，可以通过在整个表面上方使用的铜蚀刻的使用来去除种子层76。蚀刻可以从第四导电层83的顶部去除若干微米，并且可以在随后的层压过程中用作粗化蚀刻。可以使用甲酸化学蚀刻或“机械蚀刻”来产生用于粘附的表面，因为甲酸过程优选地侵袭晶界。
电子部件90可以用在各种应用中。在这些实施例中，接触垫85、86、87可以提供电耦合至例如软焊接至被布置在较高层衬底上的导电垫的电子部件90的外部接触表面。然而，电子部件90还可以用在包括至少一个另外的衬底的层压电子部件中。在这些实施例中，接触垫85、86、87可以提供内部重新分布结构的部分，并且可以具有不同于层压的电子部件的外部接触垫的横向布置的横向布置。
电子部件包括由在衬底50上的四个层(例如导电层54、种子层76、第三导电层77和第四导电层83)以及在半导体管芯58上的管芯金属化(诸如源极垫59、种子层76、第三导电层77和第四导电层83)积累的金属部分。
图11到13b图示使用包括嵌入在衬底50中的半导体管芯的电子部件90来制造层压电子部件，其中衬底50形成层压的电子部件110的第一介电层。
图11图示在向电子部件90的下表面91应用第二衬底100之后的电子部件90的横截面视图。另外的导电层101已经被应用到第二衬底100的最外表面102。第二衬底100可以与第一衬底50具有相同的组成。例如，第二衬底50可以包括浸渍热固性树脂、诸如环氧树脂的交织纤维填料。第一和第二衬底50、100可以包括例如FR4。第二衬底100可以被应用到电子部件90的下表面91并且同时处于部分固化状态，使得其符合电子部件90的下表面91并且布置在接触垫85、86、87之间的区域中。
在一些实施例中，第三衬底103可以被应用到电子部件90的背面92，使得电子部件90能够被认为夹在两个另外的衬底100、103之间。另外的导电层104可以布置在第三衬底103的最外表面105上。另外的导电层104可以与电子部件90电绝缘，并且可以用作用于散热或者用于到另外的热沉的热耦合的有用的表面。
通过引入穿过导电层101的厚度并且各具有由第二衬底100的部分形成的基部的通孔106，第一导电层101可以提供层压的器件的重新分布结构的部分和/或用作掩膜。通孔106可以通过蚀刻来形成，并且可以用于引导穿过第二衬底100的厚度的通孔108的引入使得接触垫85、86、87的部分在通孔108的基部中被暴露。通孔108可以通过例如激光钻孔或者机械钻孔来形成。由电子部件90的金属化59、60、62、种子层76、第三导电层77和第四导电层83产生的半导体管芯58上方的厚的铜促进深度钻取过孔或通孔形成工艺的使用。
图12图示向最外表面102应用的另外的导电层107的横截面视图，另外的导电层107至少与通孔108排列成行并且延伸到第二衬底100的最外表面102上。导电层107包括电耦合到半导体管芯58的电极之一并且通过第二衬底100的中介部分彼此电绝缘的分立的部分。另外的导电层107提供层压的电子部件100的外部接触。另外的导电层107可以包括布置在第二衬底100的最外表面102上的一个或多个漏极外部接触115、一个或多个栅极外部接触114以及一个或多个源极外部接触113。
在一些实施例中，在第二衬底100的层压并且在适用的情况下在第三衬底103的层压之前，可以粗糙化第四导电层83的最外表面以便在第四导电层83与衬底100、103的材料之间产生附加机械互锁。在一些实施例中，可以蚀刻第四导电层83以产生粗糙化的表面。可以执行蚀刻以优选地蚀刻第四导电层83的晶界从而增加第四导电层83的表面积。
在第二和第三衬底100、103在层压时包括部分固化的热固性树脂的实施例中，堆叠可以经历固化处理以进一步以及甚至完全固化第二衬底100和第三衬底103的热固性树脂。
图13a和图13b分别图示层压的电子部件、例如图12的层压的电子部件110的下表面111和上表面112的透视仰视图和透视俯视图。
图13a图示层压的电子部件110的接触垫的横向布置。如在下表面111的三维透视视图中可见，在本特定实施例中，层压的电子部件110包括两个源极垫113、113’、两个栅极垫114、114’以及两个漏极垫115、115’。栅极垫114布置在源极垫113与漏极垫115之间，栅极垫114’布置在源极垫113’与漏极垫115’之间。然而，层压的电子部件110的接触垫的数目和横向布置不限于图13a中图示的布置，而是可以变化。
如图13b中图示的，层压的电子部件110的上表面112可以包括通过第三衬底103与将半导体管芯58上的漏极垫62耦合至漏极垫115、115’的导电重新分布结构电绝缘的导电层104的部分。
在通孔108没有完全填充有导电材料的实施例中，通孔的部分可以在接触垫113、113’、114、114’、115和115’中可见。
层压的电子部件110可以是分立的功率器件。例如，层压的电子部件110可以包括嵌入在第一衬底50中的单个晶体管器件。然而，本文中描述的方法不限于包括单个半导体管芯的部件，而是也可以应用于半导体管芯安装在相反方向上的多芯片模块，例如第一晶体管器件可以具有源极向下、漏极向上布置，并且第二晶体管器件可以具有漏极向下、源极向上布置。
本文中描述的用于产生层压的电子器件的方法可以被认为是使用光成像和积累技术来制造内部层、诸如电子部件90的介电层53以及第三和第四导电层77和83并且在最外电介质层100、103上使用层压和微过孔(盲过孔)技术的混合技术。在产生SMD(表面安装器件)部件时，这一混合技术可以用于产生高密度连接，从而产生大小连接区域。可以接近半导体管芯的表面积累厚的导电结构，光成像加工可以是成本有效的，并且加工路线支持简单的积累阶段。最终空间占用是阳性的，因为其高于周围区域。
空间相对术语、诸如“下方”、“下面”、“下部”、“上方”、“上部”等用于方便描述以解释一个元件相对于第二元件的定位。除了在附图中描绘的这些方位，这些术语意图包括器件的不同方位。另外，术语、诸如“第一”、“第二”等也用于描述各种元件、区域、部分等，并且也没有意图限制。相似的术语遍及描述指代相似的元件。
如本文中使用的，术语“具有”、“包含”、“包括(including)”、“包括(comprising)”等是开放式术语，其表示所陈述的元件或特征的存在，但不排除附加元件或特征。冠词“一(a)”、“一个(an)”和“该(the)”意图也包括复数，除非上下文另外清楚地指出。应当理解，本文中描述的各种实施例的特征可以彼此组合，除非另外具体指出。
虽然本文中已经说明和描述了具体实施例，然而本领域普通技术人员应当理解，可以针对所示出和所描述的具体实施例做出各种替选和/或等同实现，而没有偏离本发明的范围。本申请意图覆盖本文中讨论的具体实施例的任何适配或变化。因此，意图在于，本发明仅受权利要求及其等同方案的限制。

Claims (48)

1.一种电子部件，包括：
第一介电层，包括分解温度为至少180℃的有机成分；
嵌入在所述第一介电层中的半导体管芯；
布置在所述第一介电层的第一表面上的第二介电层，所述第二介电层包括光可限定的聚合物组合物并且定义包括导电材料的两个或更多个分立的开口；
布置在所述第二介电层和所述导电材料上的第一衬底；以及
布置在所述第一衬底的最外表面上的一个或多个接触垫。
2.根据权利要求1所述的电子部件，还包括从所述第一衬底的所述最外表面向电耦合至所述导电材料的第一导电层延伸的至少一个导电过孔。
3.根据权利要求1所述的电子部件，其中所述一个或多个接触垫中的至少一个接触垫电耦合至所述半导体管芯。
4.根据权利要求1所述的电子部件，还包括布置在所述第一介电层的第二表面上的第二衬底，所述第二表面与所述第一表面相对。
5.根据权利要求4所述的电子部件，还包括布置在所述第二衬底上的第二导电层。
6.根据权利要求1所述的电子部件，其中所述第一介电层包括填料。
7.一种方法，包括：
在电子部件的第一表面上层压第一衬底，所述电子部件包括：第一介电层，包括分解温度为至少180℃的有机成分；嵌入在所述第一介电层中的半导体管芯；布置在所述第一介电层的第一表面上的第二介电层，所述第二介电层包括光可限定的聚合物组合物并且定义包括导电材料的两个或更多个分立的开口；以及布置在所述第二介电层和所述导电材料上的第一导电层；以及
在所述第一衬底上层压第二导电层。
8.根据权利要求7所述的方法，其中所述第一衬底包括部分固化的热固性树脂，并且所述方法还包括固化所述部分固化的热固性树脂。
9.根据权利要求7所述的方法，还包括：
向所述第一衬底中引入过孔并且暴露所述电子部件的所述第一导电层的部分；以及
向所述过孔中引入导电材料以使所述电子部件的所述第一导电层耦合至所述第二导电层。
10.根据权利要求7所述的方法，还包括图案化所述第二导电层以暴露所述第一衬底的区域，其中所述过孔被引入到所述第一衬底的所述区域中。
11.根据权利要求7所述的方法，还包括：
在所述第一衬底上应用另外的导电层；以及
图案化所述另外的导电层以产生接触垫。
12.根据权利要求7所述的方法，还包括：蚀刻所述电子部件的所述第一导电层的最外表面并且增加表面粗糙度。
13.根据权利要求12所述的方法，其中所述蚀刻包括蚀刻所述电子部件的所述第一导电层的晶界。
14.根据权利要求7所述的方法，还包括在所述电子部件的第二表面上层压第二衬底，所述第二表面与所述第一表面相对。
15.根据权利要求14所述的方法，还包括在所述第二衬底上层压第四导电层。
16.一种电子部件，包括：
第一介电层，包括分解温度为至少180℃的有机成分；
嵌入在所述第一介电层中的半导体管芯；
布置在所述第一介电层的第一表面和所述半导体管芯的第一表面上的第二介电层，所述第二介电层包括光可限定的聚合物组合物并且定义多个分立的开口，至少一个第一分立的开口布置在所述第一介电层的所述第一表面上并且至少一个第二分立的开口布置在所述半导体管芯上；以及
布置在所述至少一个第一和第二分立的开口中的第一导电层，其中所述第一导电层的上表面与所述第二介电层的上表面基本上共面。
17.根据权利要求16所述的电子部件，还包括至少布置在所述第二介电层和所述第一导电层的区域上的第二导电层。
18.根据权利要求17所述的电子部件，其中所述第二导电层包括使所述半导体管芯与布置在所述第一介电层的所述第一表面上的所述第一导电层的导电区域耦合的重新分布结构。
19.根据权利要求17所述的电子部件，其中所述第二导电层的最外表面包括经蚀刻的晶界。
20.根据权利要求16所述的电子部件，还包括布置在延伸通过所述第一介电层的至少一个过孔的侧面上、在所述第一介电层的部分上、以及在所述第一导电层上的种子层。
21.根据权利要求16所述的电子部件，其中所述第一介电层包括孔径，并且所述半导体管芯布置在所述孔径中。
22.根据权利要求21所述的电子部件，还包括布置在所述半导体管芯的侧面与所述孔径的侧面之间的间隔物。
23.根据权利要求22所述的电子部件，其中所述第二介电层布置在所述间隔物上。
24.根据权利要求16所述的电子部件，还包括布置在所述第一介电层的所述第一表面与所述第一导电层之间的附加导电层。
25.根据权利要求24所述的电子部件，其中所述半导体管芯包括金属化，所述金属化与所述附加导电层基本上共面。
26.根据权利要求16所述的电子部件，其中所述第一介电层包括填料。
27.一种方法，包括：
在包括分解温度为至少180℃的有机成分的第一介电层中嵌入半导体管芯；
向所述第一介电层的第一表面和所述半导体管芯的第一表面应用第二介电层，所述第二介电层包括光可限定的聚合物组合物；
在所述第二介电层中限定多个开口，至少一个开口布置在所述第一介电层的所述第一表面上并且至少一个开口布置在所述半导体管芯上；以及
向所述开口中应用导电材料，所述第二介电层和所述导电材料具有基本上共面的上表面。
28.根据权利要求27所述的方法，还包括至少向所述第二介电层和所述导电材料的区域上应用导电层。
29.根据权利要求28所述的方法，还包括图案化所述导电层以提供重新分布结构并且使包括所述导电材料的两个或更多个分立的区域耦合至彼此。
30.根据权利要求28所述的方法，还包括蚀刻所述导电层的最外表面。
31.根据权利要求30所述的方法，其中所述最外表面的晶界优选被蚀刻。
32.根据权利要求27所述的方法，其中所述第一介电层包括固化的热固性树脂和孔径，并且所述半导体管芯布置在所述孔径中。
33.根据权利要求32所述的方法，还包括在所述半导体管芯的侧面与所述孔径的侧面之间布置间隔物。
34.根据权利要求33所述的方法，其中所述第二介电层被应用到所述间隔物。
35.根据权利要求27所述的方法，其中所述第二介电层从所述第一介电层向所述半导体管芯延伸。
36.根据权利要求27所述的方法，还包括向至少一个通孔的侧面应用种子层，所述至少一个通孔延伸通过所述第一介电层到所述第二介电层和所述导电材料。
37.根据权利要求36所述的方法，其中所述种子层通过无电镀制应用。
38.根据权利要求36所述的方法，其中所述种子层通过直接金属化进行应用。
39.根据权利要求38所述的方法，其中所述导电材料被应用到所述种子层并且被引入到所述通孔中。
40.根据权利要求39所述的方法，其中所述导电材料通过电镀应用。
41.根据权利要求40所述的方法，其中所述导电层通过电镀被应用到所述导电材料。
42.根据权利要求41所述的方法，还包括去除没有被所述导电材料和所述导电层中的至少一项覆盖的所述种子层的部分。
43.根据权利要求42所述的方法，其中所述种子层通过湿法蚀刻来去除。
44.一种方法，包括：
在包括分解温度为至少180℃的有机成分的第一介电层中嵌入半导体管芯；
向所述第一介电层的第一表面和所述半导体管芯的第一表面应用第二介电层，所述第二介电层包括光可限定的聚合物组合物；
在所述第二介电层中限定多个开口，至少一个开口布置在所述第一介电层的所述第一表面上并且至少一个开口布置在所述半导体管芯上；
向所述开口中应用导电材料，所述第二介电层和所述导电材料具有基本上共面的上表面；
应用电耦合布置在所述开口中的至少两个开口中的所述导电材料的导电层；
在所述第二介电层和导电层上层压第一衬底；
在所述第一衬底上层压第二导电层；以及
将所述第二导电层电耦合至所述第一导电层。
45.根据权利要求44所述的方法，其中所述第一衬底包括部分固化的热固性树脂，并且所述方法还包括固化所述部分固化的热固性树脂。
46.根据权利要求44所述的方法，其中将所述第二导电层电耦合至所述第一导电层包括引入从所述第二导电层通过所述第一衬底到所述第一导电层的通孔并且向所述通孔中引入导电材料。
47.根据权利要求44所述的方法，还包括向至少一个通孔的侧面应用种子层，所述至少一个通孔延伸通过所述第一介电层到所述第二介电层和所述导电材料。
48.根据权利要求47所述的方法，其中所述导电材料和所述导电层通过电镀被应用到所述种子层。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3621104A1 (en) * 2018-09-05 2020-03-11 Infineon Technologies Austria AG Semiconductor package and method of manufacturing a semiconductor package
DE102019103281B4 (de) * 2019-02-11 2023-03-16 Infineon Technologies Ag Verfahren zum bilden eines die-gehäuses

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6734534B1 (en) * 2000-08-16 2004-05-11 Intel Corporation Microelectronic substrate with integrated devices
US20100072588A1 (en) * 2008-09-25 2010-03-25 Wen-Kun Yang Substrate structure with die embedded inside and dual build-up layers over both side surfaces and method of the same
US20120129299A1 (en) * 2010-11-22 2012-05-24 Bridge Semiconductor Corporation Method of making thermally enhanced semiconductor assembly with bump/base/flange heat spreader and build-up circuitry
CN103021982A (zh) * 2011-09-23 2013-04-03 德州仪器公司 集成电路及制造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
USRE43509E1 (en) * 1996-12-19 2012-07-17 Ibiden Co., Ltd. Printed wiring board and method for manufacturing the same
US20080136002A1 (en) 2006-12-07 2008-06-12 Advanced Chip Engineering Technology Inc. Multi-chips package and method of forming the same
US7812434B2 (en) 2007-01-03 2010-10-12 Advanced Chip Engineering Technology Inc Wafer level package with die receiving through-hole and method of the same
US8343808B2 (en) * 2010-11-22 2013-01-01 Bridge Semiconductor Corporation Method of making stackable semiconductor assembly with bump/base/flange heat spreader and build-up circuitry
DE102013111569B4 (de) 2012-10-19 2021-05-06 Infineon Technologies Ag Halbleiterpackages mit integrierter Antenne und Verfahren zu deren Herstellung
KR102506703B1 (ko) * 2014-12-16 2023-03-03 데카 테크놀로지 유에스에이 인코포레이티드 반도체 패키지를 마킹하는 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6734534B1 (en) * 2000-08-16 2004-05-11 Intel Corporation Microelectronic substrate with integrated devices
US20100072588A1 (en) * 2008-09-25 2010-03-25 Wen-Kun Yang Substrate structure with die embedded inside and dual build-up layers over both side surfaces and method of the same
US20120129299A1 (en) * 2010-11-22 2012-05-24 Bridge Semiconductor Corporation Method of making thermally enhanced semiconductor assembly with bump/base/flange heat spreader and build-up circuitry
CN103021982A (zh) * 2011-09-23 2013-04-03 德州仪器公司 集成电路及制造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111009573A (zh) * 2018-10-05 2020-04-14 英飞凌科技奥地利有限公司 半导体器件、半导体部件和制造半导体器件的方法

Also Published As

Publication number Publication date
DE102016123129B4 (de) 2022-01-05
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