DE102015105981B4 - Gehäuse und Verfahren zum Bilden von Gehäusen - Google Patents

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Abstract

Gehäuse, umfassend:einen Prozessorchip (20), der zumindest seitlich von einem Verkapselungsmittel (50) verkapselt ist;einen Speicherchip (22), der zumindest seitlich von dem Verkapselungsmittel (50) verkapselt ist; undeine Umverteilungsstruktur (60) auf dem Verkapselungsmittel (50), wobei der Prozessorchip (20) durch die Umverteilungsstruktur (60) kommunikativ mit dem Speicherchip (22) verbunden ist, undwobei der Prozessorchip (20) einen ersten Kontaktfleck (24, 26) auf einer aktiven Seite des Prozessorchips (20) und ein erstes Chip-Verbindungselement (34, 36) auf dem ersten Kontaktfleck (24, 26) aufweist, wobei sich auf der aktiven Seite des Prozessorchips (20) ein erstes Dielektrikumsmaterial (40) befindet, welches das erste Chip-Verbindungselement (34, 36) seitlich verkapselt und mit dem Prozessorchip (20) seitlich abschließt, undwobei der Speicherchip (22) einen zweiten Kontaktfleck (28, 120) auf einer aktiven Seite des Speicherchips (22) und ein zweites Chip-Verbindungselement (38, 88) auf dem zweiten Kontaktfleck (28, 120) aufweist, wobei sich auf der aktiven Seite des Speicherchips (22) ein zweites Dielektrikumsmaterial (42) befindet, welches das zweite Chip-Verbindungselement (38) seitlich verkapselt und mit dem Speicherchip (22) seitlich abschließt, undwobei eine Fläche des ersten Chip-Verbindungselements (34, 36), eine Fläche des zweiten Chip-Verbindungselements (38, 88), eine Fläche des ersten Dielektrikumsmaterials (40), eine Fläche des zweiten Dielektrikumsmaterials (42) und eine Fläche des Verkapselungsmittels (50) eine koplanare Fläche bilden, wobei sich die Umverteilungsstruktur (60) auf der koplanaren Fläche befindet, wobei das erste Chip-Verbindungselement (36) durch die Umverteilungsstruktur (60) mit dem zweiten Chip-Verbindungselement (38, 88) kommunikativ verbunden ist.

Description

  • HINTERGRUND
  • In einer herkömmlichen Prozessorarchitektur handelt es sich bei Cache-Speichern einer Zentralprozessoreinheit (Central Processing Unit, CPU) oder einer beschleunigten Prozessoreinheit (Accelerated Processor Unit, APU) in einer System-on-Chip-Einheit gewöhnlich um einen eingebetteten Statischen Direktzugriffsspeicher (Static Random Access Memory, SRAM) oder für System-in-Package(SiP)-Einheiten typischerweise um einen externen SRAM-Chip. Die SRAM-Architektur kann in Bezug auf die Chip-Fläche weniger effizient sein und ist im Allgemeinen teurer als andere Speicherarchitekturen. Moderne Technologieknoten (z.B. Knoten unterhalb von 20 nm, z.B. 16-nm-Finnen-Feldeffekttransistor(FinFET)-Knoten und Ähnliches) bieten möglicherweise keinen eingebetteten SRAM für SoC-Einheiten an, z.B. aufgrund der Schwierigkeit der Herstellung eines eingebetteten SRAM in solchen Knoten.
  • Gehäuse mit mehreren Halbleiterchips sind beispielsweise aus der US 2010 / 0 258 944 A1 , der US 2014/0091471 A1 und der US 2010 / 0 120 204 A1 bekannt.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • Erscheinungsformen der vorliegenden Offenbarung sind am besten durch die folgende detaillierte Beschreibung in Verbindung mit den begleitenden Figuren zu verstehen. Es sei angemerkt, dass entsprechend der üblichen Praxis in der Industrie verschiedene Merkmale nicht maßstabsgetreu dargestellt sind. In der Tat können die Dimensionen der verschiedenen Merkmale zur Verdeutlichung der Darstellung beliebig vergrößert oder verkleinert sein.
    • 1 veranschaulicht ein erstes Gehäuse (Package) gemäß einigen Ausführungsformen.
    • 2A und 2B sind Layout-Darstellungen eines Querschnitts durch das erste Gehäuse der 1 und mit überlagerten Chip-Chip-Verbindungen gemäß einigen Ausführungsformen.
    • 3 veranschaulicht ein zweites Gehäuse gemäß einigen Ausführungsformen.
    • 4A und 4B sind Layout-Darstellungen eines Querschnitts durch das zweite Gehäuse der 3 und mit überlagerten Chip-Chip-Verbindungen gemäß einigen Ausführungsformen.
    • 5 veranschaulicht ein drittes Gehäuse gemäß einigen Ausführungsformen.
    • 6 ist eine Layout-Darstellung eines Querschnitts durch das dritte Gehäuse der 5 und mit überlagerten Chip-Chip-Verbindungen gemäß einigen Ausführungsformen.
    • 7 veranschaulicht ein viertes Gehäuse gemäß einigen Ausführungsformen.
    • 8 ist eine Layout-Darstellung eines Querschnitts durch das vierte Gehäuse der 7 und mit überlagerten Chip-Chip-Verbindungen gemäß einigen Ausführungsformen.
    • 9 bis 15 veranschaulichen Querschnittsansichten von Zwischenschritten während eines Verfahrens zum Bilden eines Gehäuses gemäß einigen Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG
  • Die vorliegende Erfindung stellt Gehäuse mit den Merkmalen des Anspruchs 1 bzw. 8 sowie ein Verfahren mit den Merkmalen des Anspruchs 13 bereit. Beispielhafte Ausgestaltungen sind in den abhängigen Ansprüchen angegeben. In der folgenden Offenbarung werden viele verschiedene Ausführungsformen oder Beispiele zum Realisieren verschiedener Merkmale der bereitgestellten Erfindung vorgestellt. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Hierbei handelt es sich natürlich lediglich um Beispiele, die nicht beschränkend sein sollen. Zum Beispiel kann das Bilden eines ersten Merkmals über einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, in welchen das erste und zweite Merkmal in direktem Kontakt gebildet werden, und kann auch Ausführungsformen umfassen, in welchen zwischen dem ersten und zweiten Merkmal zusätzliche Merkmale gebildet werden, so dass das erste und zweite Merkmal möglicherweise nicht in direktem Kontakt stehen. Außerdem können in der vorliegenden Offenbarung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholt werden. Diese Wiederholung dient der Vereinfachung und Klarheit und bestimmt allein keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen.
  • Ferner können örtliche Relativbegriffe wie „unterhalb“, „unter“, „untere/-r/-s“, „über“, „obere/-r/-s“ und Ähnliches hierin zur Vereinfachung der Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem anderen Element oder Merkmal oder anderen Elementen oder Merkmalen zu beschreiben, wie in den Figuren veranschaulicht. Die örtlichen Relativbegriffe sollen andere Orientierungen der Einheit in Verwendung oder Betrieb als die Orientierung umfassen, die in den Figuren dargestellt ist. Die Einheit kann anders orientiert sein (um 90 Grad gedreht sein oder andere Orientierungen aufweisen) und die hierin verwendeten örtlichen Relativbegriffe können in ähnlicher Weise entsprechend interpretiert werden.
  • Die hierin erörterten Ausführungsformen können in einem speziellen Kontext erörtert werden, nämlich eines Ausgangsfächerungs- oder Eingangsfächerungs-Gehäuses (Package) auf Wafer-Ebene. Insbesondere betreffen einige Ausführungsformen einen ersten IC-Chip (IC-Die) und einen zweiten IC-Chip (IC-Die), die durch eine Umverteilungsstruktur in dem Gehäuse verbunden sind. So kann in einigen Ausführungsformen ein zweiter IC-Chip (IC-Die) einen Cache-Speicher, z.B. einen dynamischen Direktzugriffsspeicher (Dynamic Random Access Memory, DRAM), für den ersten IC-Chip (IC-Die) bereitstellen, der ein Prozessor sein kann, z.B. eine Zentralprozessoreinheit (CPU) oder eine beschleunigte Prozessoreinheit (APU). Andere Ausführungsformen sehen andere Anwendungen vor, z.B. andere Gehäusetypen oder andere Konfigurationen, welche für den Fachmann nach dem Lesen der vorliegenden Offenbarung leicht ersichtlich sind. Es sei angemerkt, dass in den hierin beschriebenen Ausführungsformen nicht notwendigerweise jede Komponente oder jedes Merkmal dargestellt wird, welche(s) in einer Struktur vorhanden sein kann. Zum Beispiel können Wiederholungen einer Komponente in einer Figur weggelassen werden, wenn z.B. die Erörterung einer der Komponenten ausreichend sein kann, um Aspekte der Ausführungsform darzustellen. Ferner können hierin beschriebene Verfahrensausführungsformen so beschrieben sein, dass sie in einer bestimmten Reihenfolge ausgeführt werden; andere Verfahrensausführungsformen können jedoch in einer beliebigen logischen Reihenfolge ausgeführt werden.
  • 1 veranschaulicht ein Gehäuse (Package) gemäß einigen Ausführungsformen. Das Gehäuse umfasst einen ersten IC-Chip (IC-Die) 20 und einen zweiten IC-Chip (IC-Die) 22, die mit einem Verkapselungsmittel 50 verkapselt sind. Gemäß einigen Ausführungsformen umfasst der erste IC-Chip (IC-Die) 20 eine integrierte Prozessorschaltung, z.B. einer CPU oder einer APU oder von Ähnlichem, und der zweite IC-Chip (IC-Die) 22 umfasst eine integrierte Speicherschaltung, z.B. eines DRAM oder von Ähnlichem. In diesem Beispiel erfüllt der zweite IC-Chip (IC-Die) 22 die Normen des Joint-Electron-Devices-Engineering-Council(JEDEC)-Wide-Input/Output(I/O)- oder Wide-I/O-2-Standards.
  • Der erste IC-Chip (IC-Die) 20 und der zweite IC-Chip (IC-Die) 22 können nach anwendbaren Herstellungsverfahren verarbeitet werden, um die integrierten Schaltungen zu bilden. Zum Beispiel können die IC-Chips (IC-Dies) 20 und 22 jeweils ein massives Halbleitersubstrat, ein Halbleiter-auf-Isolator(Semiconductor-on-Insulator, SOI)-Substrat, mehrschichtige oder Gradienten-Substrate oder Ähnliches umfassen. Im Allgemeinen umfasst ein SOI-Substrat eine Schicht eines Halbleitermaterials, die auf einer Isolatorschicht, z.B. einem vergrabenen Oxid (Buried Oxide, BOX), Siliciumoxid oder Ähnlichem, auf einem Substrat ausgebildet ist. Bei einem Halbleitermaterial des Substrats kann es sich um einen elementaren Halbleiter wie Silicium, Germanium oder Ähnliches; Verbindungsmaterialien wie Siliciumgermanium, Siliciumcarbid, Galliumarsenid, Indiumarsenid, Indiumphosphid, Siliciumgermaniumcarbid, Galliumarsenphosphid, Galliumindiumphosphid, eine Kombination dieser und Ähnliches; oder Ähnliches handeln. Einheiten wie Transistoren, Dioden, Kondensatoren, Widerstände usw. können in und/oder auf dem Halbleitersubstrat ausgebildet sein und können durch Verbindungsstrukturen verbunden sein, die z.B. durch Metallisierungsstrukturen in einer oder mehreren Dielektrikumsschichten auf dem Halbleitersubstrat gebildet werden, um eine integrierte Schaltung zu bilden.
  • Der erste IC-Chip (IC-Die) 20 umfasst ferner Kontaktflecken 24 und 26, z.B. Aluminiumkontaktflecken, zu welchen externe Verbindungen vorgenommen werden, und der zweite IC-Chip (IC-Die) 22 umfasst ferner Kontaktflecken 28, z.B. Aluminiumkontaktflecken, zu welchen externe Verbindungen vorgenommen werden. Die Kontaktflecken 24, 26 und 28 befinden sich auf, wie sie bezeichnet werden können, aktiven Seiten der entsprechenden IC-Chips (IC-Dies) 20 und 22. Ein Passivierungsfilm 30 befindet sich auf dem ersten IC-Chip (IC-Die) 20 und auf Teilen der Kontaktflecken 24 und 26 und ein Passivierungsfilm 32 befindet sich auf dem zweiten IC-Chip (IC-Die) 22 und auf Teilen der Kontaktflecken 28. Durch die Passivierungsfilme 30, 32 verlaufen Öffnungen zu den entsprechenden Kontaktflecken 24, 26 und 28.
  • Chip-Verbindungselemente 34, 36 und 38, z.B. leitfähige Säulen (welche zum Beispiel ein Metall wie Kupfer umfassen), befinden sich in den Öffnungen durch die Passivierungsfilme 30 und 32 und sind mechanisch und elektrisch mit den entsprechenden Kontaktflecken 24, 26 und 28 verbunden. Die Chip-Verbindungselemente 34, 36 und 38 verbinden die entsprechenden integrierten Schaltungen des ersten IC-Chips (IC-Dies) 20 und des zweiten IC-Chips (IC-Dies) 22 elektrisch. Aus Gründen der Klarheit und Vereinfachung ist auf dem ersten IC-Chip (IC-Die) 20 und dem zweiten IC-Chip (IC-Die) 22 nur eine verringerte Anzahl an Chip-Verbindungselementen dargestellt und der Fachmann versteht leicht, dass mehr Chip-Verbindungselemente vorhanden sein können. Ferner können die relativen Größen und/oder Abstände der Chip-Verbindungselemente in der Abbildung übertrieben dargestellt sein, um verschiedene Konzepte deutlicher darzustellen. Weitere Einzelheiten der Chip-Verbindungselemente 34, 36 und 38 werden in Bezug auf 2A und 2B erörtert.
  • Auf der aktiven Seite des ersten IC-Chips (IC-Dies) 20, z.B. auf dem Passivierungsfilm 30 und den Chip-Verbindungselementen 34 und 36, befindet sich ein Dielektrikumsmaterial 40 und auf der aktiven Seite des zweiten IC-Chips (IC-Dies) 22, z.B. auf dem Passivierungsfilm 32 und den Chip-Verbindungselementen 38, befindet sich ein Dielektrikumsmaterial 42. Das Dielektrikumsmaterial 40 verkapselt seitlich die Chip-Verbindungselemente 34 und 36 und das Dielektrikumsmaterial 40 schließt seitlich mit dem ersten IC-Chip (IC-Die) 20 ab. In ähnlicher Weise verkapselt das Dielektrikumsmaterial 42 seitlich die Chip-Verbindungselemente 38 und schließt das Dielektrikumsmaterial 42 seitlich mit dem zweiten IC-Chip (IC-Die) 22 ab. Bei den Dielektrikumsmaterialien 40 und 42 kann es sich um ein Polymer, z.B. Polybenzoxazol (PBO), Polyimid, Benzocyclobuten (BCB) oder Ähnliches; ein Nitrid wie Siliciumnitrid oder Ähnliches; ein Oxid wie Siliciumoxid oder Ähnliches; Phosphosilicatglas (PSG), Borosilicatglas (BSG), Bor-dotiertes Phosphosilicatglas (BPSG) oder Ähnliches; Ähnliches oder eine Kombination davon handeln.
  • Das Verkapselungsmittel 50 verkapselt seitlich den ersten IC-Chip (IC-Die) 20 und den zweiten IC-Chip (IC-Die) 22. Bei dem Verkapselungsmittel 50 kann es sich um eine Formmasse, ein Epoxid oder Ähnliches handeln. Eine erste Fläche 52 des Verkapselungsmittels 50 ist mit Flächen der Dielektrikumsmaterialien 40 und 42 und der Chip-Verbindungselemente 34, 36 und 38 koplanar. Eine zweite Fläche 54 des Verkapselungsmittels 50 gegenüber der ersten Fläche 52 ist mit Flächen von Rückseiten (z.B. gegenüber den aktiven Seiten) des ersten IC-Chips (IC-Dies) 20 und des zweiten IC-Chips (IC-Dies) 22 koplanar. In anderen Ausführungsformen sind die verschiedenen Flächen möglicherweise nicht koplanar. Wie dargestellt, befindet sich auf der zweiten Fläche 54 des Verkapselungsmittels 50 und den Flächen der Rückseiten des ersten IC-Chips (IC-Dies) 20 und des zweiten IC-Chips (IC-Dies) 22 ein Chip-Befestigungsfilm (Die-Attach-Film, DAF) 56, welcher ein Klebstofffilm sein kann. In einigen Ausführungsformen kann der DAF 56 weggelassen werden.
  • Auf der ersten Fläche 52 des Verkapselungsmittels 50 und auf Flächen des Dielektrikumsmaterials 40 und 42 und der Chip-Verbindungselemente 34, 36 und 38 befindet sich eine Umverteilungsstruktur 60. Die Umverteilungsstruktur 60 umfasst eine erste Dielektrikumsschicht 62, eine zweite Dielektrikumsschicht 72 und verschiedene Metallisierungsstrukturen und Durchkontaktierungen. Die erste Dielektrikumsschicht 62 befindet sich auf der ersten Fläche 52 des Verkapselungsmittels 50 und auf Flächen des Dielektrikumsmaterials 40 und 42. Durchkontaktierungen, z.B. Durchkontaktierungen 64 und 68, verlaufen durch die erste Dielektrikumsschicht 62 und sind direkt mit entsprechenden Chip-Verbindungselementen 34, 36 und 38 verbunden. Auf der ersten Dielektrikumsschicht 62 befindet sich eine Metallisierungsstruktur 66. Die zweite Dielektrikumsschicht 72 befindet sich auf der Metallisierungsstruktur 66 und der ersten Dielektrikumsschicht 62. Durch die zweite Dielektrikumsschicht 72 verlaufen (nicht dargestellte) Öffnungen und eine Metallisierungsstruktur ist in den Öffnungen ausgebildet, und um Kontaktflecken 74 auf der zweiten Dielektrikumsschicht 72 zu bilden. Bei der ersten Dielektrikumsschicht 62 und der zweiten Dielektrikumsschicht 72 kann es sich um ein Polymer wie PBO, Polyimid, BCB oder Ähnliches; ein Nitrid wie Siliciumnitrid; ein Oxid wie Siliciumoxid, PSG, BSG, BPSG; oder Ähnliches handeln. Die verschiedenen Metallisierungsstrukturen, Durchkontaktierungen und Kontaktflecken können ein Metall wie Kupfer, Titan, Wolfram, Aluminium, Ähnliches oder eine Kombination davon umfassen. Die Umverteilungsstruktur 60 kann eine beliebige Anzahl an Dielektrikumsschichten und Metallisierungsstrukturen umfassen. Auf den Kontaktflecken 74 befinden sich externe elektrische Verbindungselemente 76. Die externen elektrischen Verbindungselemente 76 können ein bei niedriger Temperatur aufschmelzbares Material umfassen, z.B. ein Lötmaterial, welches bleifrei oder bleihaltig sein kann. Bei den externen elektrischen Verbindungselemente 76 kann es sich um ein Ball-Grid-Array (BGA) handeln.
  • Durchkontaktierungen 68 und eine Leitung 70 in der Metallisierungsstruktur 66 bilden eine Chip-Chip-Verbindung innerhalb der Umverteilungsstruktur. Das Chip-Verbindungselement 36 auf dem ersten IC-Chip (IC-Die) 20 ist direkt mit einer Durchkontaktierung 68 verbunden, welche direkt mit der Leitung 70 verbunden ist. Die Leitung 70 ist direkt mit einer anderen Durchkontaktierung 68 verbunden, welche direkt mit dem Chip-Verbindungselement 38 auf dem zweiten IC-Chip (IC-Die) 22 verbunden ist. Somit sind der erste IC-Chip (IC-Die) 20 und der zweite IC-Chip (IC-Die) 22 innerhalb des Gehäuses kommunikativ verbunden, z.B. durch die Umverteilungsstruktur 60, ohne dass eine Verbindung außerhalb des Gehäuses benötigt wird. Die abgebildete Chip-Chip-Verbindung der 1 ist als ein Beispiel dargestellt, es können andere Konfigurationen für eine Chip-Chip-Verbindung innerhalb einer Umverteilungsstruktur eines Gehäuses verwendet werden.
  • 2A ist eine Layout-Darstellung der ersten Fläche 52 des Verkapselungsmittels 50, von Flächen der Dielektrikumsmaterialien 40 und 42, von Flächen der Chip-Verbindungselemente 34, 36 und 38 und mit überlagerten Chip-Chip-Verbindungen gemäß einigen Ausführungsformen. Die Chip-Verbindungselemente 34 sind im Allgemeinen als eine Matrix auf dem ersten IC-Chip (IC-Die) 20 angeordnet. Die Chip-Verbindungselemente 34 können einen ersten Abstand P1 (z.B. in einer y-Richtung) und einen zweiten Abstand P2 (z.B. in einer x-Richtung) zwischen entsprechenden Nachbarschaftspaaren der Chip-Verbindungselemente 34 aufweisen. Sowohl der erste Abstand P1 als auch der zweite Abstand P2 der Chip-Verbindungselemente 34 kann etwa 20 µm bis etwa 150 µm betragen, z.B. etwa 80 µm. Die Chip-Verbindungselemente 36 sind im Allgemeinen in einem Bereich 80a auf dem ersten IC-Chip (IC-Die) 20 angeordnet und die Chip-Verbindungselemente 38 sind im Allgemeinen in einem Bereich 80b auf dem zweiten IC-Chip (IC-Die) 22 angeordnet. Der Bereich 80b auf dem zweiten IC-Chip (IC-Die) 22 ist im Allgemeinen zentral auf dem zweiten IC-Chip (IC-Die) 22 angeordnet. Zwischen den Bereichen 80a und 80b sind Leitungen 70 dargestellt, um Chip-Chip-Verbindungen zwischen Chip-Verbindungselementen 36 des ersten IC-Chips (IC-Die) 20 und Chip-Verbindungselementen 38 des zweiten IC-Chips (IC-Dies) 22 darzustellen. Die Bereiche 80a und 80b sind in 2B als ein Bereich 80 in allgemeiner Form detaillierter dargestellt. In dem Bereich 80 befinden sich vier Quadranten, die jeweils eine Matrix von Chip-Verbindungselementen 36/38 umfassen (Chip-Verbindungselemente 36 für den ersten IC-Chip (IC-Die) 20 und Chip-Verbindungselemente 38 für den zweiten IC-Chip (IC-Die) 22). Die Chip-Verbindungselemente 36/38 können einen ersten Abstand P3 (z.B. in einer y-Richtung) und einen zweiten Abstand P4 (z.B. in einer x-Richtung) zwischen entsprechenden Nachbarschaftspaaren der Chip-Verbindungselemente 36/38 innerhalb eines Quadranten des Bereichs 80 aufweisen. Sowohl der erste Abstand P3 als auch der zweite Abstand P4 der Chip-Verbindungselemente 36/38 kann etwa 20 µm bis etwa 60 µm betragen, z.B. etwa 40 µm. Der erste Abstand P1 ist größer als der erste Abstand P3 und der zweite Abstand P2 ist größer als der zweite Abstand P4.
  • 3 veranschaulicht ein weiteres Gehäuse gemäß einigen Ausführungsformen. Das Gehäuse der 3 ähnelt im Allgemeinen dem Gehäuse der 1 und daher werden gemeinsame Komponenten, die in 3 und 1 dargestellt sind, hier zur Abkürzung nicht erörtert. In diesem Beispiel erfüllt der zweite IC-Chip (IC-Die) 22 die Normen des JEDEC-Double-Data-Rate(DDR)- oder Low-Power-DDR(LPDDR)-Standards. Die Chip-Verbindungselemente 36 und 38 in dem Gehäuse der 1 sind in dem Gehäuse der 3 durch die Chip-Verbindungselemente 86 und 88 ersetzt. Weitere Einzelheiten dieser Chip-Verbindungselemente 86 und 88 sind in 4A und 4B dargestellt.
  • 4A ist eine Layout-Darstellung der ersten Fläche 52 des Verkapselungsmittels 50, von Flächen der Dielektrikumsmaterialien 40 und 42, von Flächen der Chip-Verbindungselemente 34, 86 und 88 und mit überlagerten Chip-Chip-Verbindungen gemäß einigen Ausführungsformen. Die Chip-Verbindungselemente 34 sind im Allgemeinen angeordnet, wie in 2A beschrieben. Die Chip-Verbindungselemente 86 sind im Allgemeinen in einem Bereich 90 auf dem ersten IC-Chip (IC-Die) 20 angeordnet und die Chip-Verbindungselemente 88 sind im Allgemeinen in einem Bereich 92 auf dem zweiten IC-Chip (IC-Die) 22 angeordnet. Die Bereiche 90 und 92 sind im Allgemeinen entlang und in Regionen in der Nähe entsprechender seitlicher Ränder des ersten IC-Chips (IC-Dies) 20 bzw. des zweiten IC-Chips (IC-Dies) 22 angeordnet. Zwischen den Bereichen 90 und 92 sind Leitungen 70 dargestellt, um Chip-Chip-Verbindungen zwischen Chip-Verbindungselementen 86 des ersten IC-Chips (IC-Dies) 20 und Chip-Verbindungselementen 88 des zweiten IC-Chips (IC-Die) 22 darzustellen. Ein Teil 94 der Bereiche 90 und 92 ist in 4B in allgemeiner Form detaillierter dargestellt. Die Chip-Verbindungselemente 86 in dem Bereich 90 auf dem ersten IC-Chip (IC-Die) 20 sind im Allgemeinen in zwei Spalten parallel zu dem seitlichen Rand des ersten IC-Chips (IC-Dies) 20 angeordnet, dem der Bereich 90 am nächsten liegt, z.B. entlang einer y-Richtung. Die Chip-Verbindungselemente 86 sind in Bezug auf eine Richtung senkrecht zu dem seitlichen Rand des ersten IC-Chips (IC-Dies) 20, dem der Bereich 90 am nächsten liegt, z.B. in einer x-Richtung, versetzt. In ähnlicher Weise sind die Chip-Verbindungselemente 88 in dem Bereich 92 auf dem zweiten IC-Chip (IC-Die) 22 im Allgemeinen in zwei Spalten parallel zu dem seitlichen Rand des zweiten IC-Chips (IC-Dies) 22 angeordnet, dem der Bereich 92 am nächsten liegt. Die Chip-Verbindungselemente 88 sind in Bezug auf eine Richtung senkrecht zu dem seitlichen Rand des zweiten IC-Chips (IC-Dies) 22, dem der Bereich 92 am nächsten liegt, versetzt. Die Chip-Verbindungselemente 86 und 88 können einen ersten Abstand P5 (z.B. in einer y-Richtung) und einen zweiten Abstand P6 (z.B. in einer x-Richtung) zwischen entsprechenden Nachbarschaftspaaren der Chip-Verbindungselemente 86 und 88 auf dem ersten IC-Chip (IC-Die) 20 bzw. dem zweiten IC-Chip (IC-Die) 22 aufweisen. Sowohl der erste Abstand P5 als auch der zweite Abstand P6 der Chip-Verbindungselemente 86 und 88 kann etwa 40 µm bis etwa 200 µm betragen, z.B. etwa 80 µm. Der erste Abstand P1 ist größer als der erste Abstand P5 und der zweite Abstand P2 ist größer als der zweite Abstand P6.
  • 5 veranschaulicht ein weiteres Gehäuse gemäß einigen Ausführungsformen. Das Gehäuse der 5 ähnelt im Allgemeinen dem Gehäuse der 3 und daher werden gemeinsame Komponenten, die in 5 und 3 dargestellt sind, hier zur Abkürzung nicht erörtert. Der zweite IC-Chip (IC-Die) 22 umfasst ferner Dummy-Kontaktflecken (Pad) 100, z.B. Aluminium-Kontaktflecken, auf der aktiven Seite des zweiten IC-Chips (IC-Dies) 22. Der Passivierungsfilm 32 befindet sich auf Teilen der Dummy-Kontaktflecken 100. Durch den Passivierungsfilm 32 verlaufen Öffnungen zu den Dummy-Kontaktflecken 100. Dummy-Chip-Verbindungselemente 102, z.B. leitfähige Säulen (welche zum Beispiel ein Metall wie Kupfer umfassen), befinden sich in den Öffnungen durch den Passivierungsfilm 32 und sind mechanisch mit den Dummy-Kontaktflecken 100 verbunden. Die Dummy-Chip-Verbindungselemente 102 und die Dummy-Kontaktflecken 100 sind möglicherweise nicht elektrisch mit einer anderen Einheit oder einem leitfähigen Element verbunden. Aus Gründen der Klarheit und der Vereinfachung ist auf dem zweiten IC-Chip (IC-Die) 22 eine verringerte Anzahl an Dummy-Chip-Verbindungselementen 102 dargestellt und der Fachmann versteht leicht, dass mehr Dummy-Chip-Verbindungselemente vorhanden sein können. Ferner können die relativen Größen und/oder Abstände der Dummy-Chip-Verbindungselemente in der Abbildung übertrieben dargestellt sein, um verschiedene Konzepte deutlicher darzustellen. Weitere Einzelheiten der Dummy-Chip-Verbindungselemente 102 werden in Bezug auf 6 erörtert.
  • 6 ist eine Layout-Darstellung der ersten Fläche 52 des Verkapselungsmittels 50, von Flächen der Dielektrikumsmaterialien 40 und 42, von Flächen der Chip-Verbindungselemente 34, 86 und 88, von Flächen der Dummy-Chip-Verbindungselemente 102 und mit überlagerten Chip-Chip-Verbindungen gemäß einigen Ausführungsformen. Die Layout-Darstellung der 6 ist im Allgemeinen dieselbe wie die Layout-Darstellung der 4A mit den zusätzlichen Einzelheiten, die in 4B dargestellt sind. Dummy-Chip-Verbindungselemente 102 sind im Allgemeinen außerhalb des Bereichs 92 als eine Matrix auf dem zweiten IC-Chip (IC-Die) 22 angeordnet. Es kann eine beliebige Anzahl an Dummy-Chip-Verbindungselementen 102 verwendet werden und die Dummy-Chip-Verbindungselemente 102 können eine beliebige Konfiguration beliebiger Größe aufweisen. Die Dummy-Chip-Verbindungselemente 102 können in einigen Verfahren, die angewendet werden, um das Gehäuse herzustellen, z.B. während Photolithographie-, Plattier- und/oder Ätzverfahren, welche später erörtert werden, die Einheitlichkeit für die Verarbeitung verbessern. Obwohl 5 und 6 in dem Kontext der Bereiche 90 und 92 erörtert werden, die in 3, 4A und 4B erörtert werden, versteht der Fachmann leicht, dass die Dummy-Chip-Verbindungselemente 102 und Dummy-Kontaktflecken 100 auch in die Gehäuse der 1, 2A und 2B eingebaut werden können.
  • 7 veranschaulicht ein weiteres Gehäuse gemäß einigen Ausführungsformen. Das Gehäuse der 7 ähnelt im Allgemeinen dem Gehäuse der 3 und daher werden gemeinsame Komponenten, die in 7 und 3 dargestellt sind, hier zur Abkürzung nicht erörtert. Die Kontaktflecken 28 auf dem zweiten IC-Chip (IC-Die) 22 sind durch die Kontaktflecken 120, z.B. Aluminium-Kontaktflecken, auf dem zweiten IC-Chip (IC-Die) 22 ersetzt. Jeder der Kontaktflecken 120 kann länglicher Kontaktfleck sein, kann zwei Kontaktflecken mit einer Leitung umfassen, welche die beiden Kontaktflecken verbindet, oder Ähnliches. Der Passivierungsfilm 32 befindet sich auf zwei Teilen der Kontaktflecken 120. Durch den Passivierungsfilm 32 verlaufen Öffnungen zu den Kontaktflecken 120. Durch den Passivierungsfilm 32 können zu jedem Kontaktfleck 120 zwei Öffnungen verlaufen. Chip-Verbindungselemente 88 und Test-Chip-Verbindungselemente 122, z.B. leitfähige Säulen (welche zum Beispiel ein Metall wie Kupfer umfassen), befinden sich in den Öffnungen durch den Passivierungsfilm 32 und sind elektrisch und mechanisch mit den Kontaktflecken 120 verbunden. Für jeden Kontaktfleck 120 kann sich in einer Öffnung zu dem Kontaktfleck 120 ein Chip-Verbindungselement 88 befinden und in einer anderen Öffnung zu dem Kontaktfleck 120 kann sich ein Test-Chip-Verbindungselement 122 befinden. Aus Gründen der Klarheit und der Vereinfachung ist auf dem zweiten IC-Chip (IC-Die) 22 eine verringerte Anzahl an Test-Chip-Verbindungselementen 122 dargestellt und der Fachmann versteht leicht, dass mehr Test-Chip-Verbindungselemente vorhanden sein können. Ferner können die relativen Größen und/oder Abstände der Test-Chip-Verbindungselemente in der Abbildung übertrieben dargestellt sein, um verschiedene Konzepte deutlicher darzustellen. Weitere Einzelheiten der Test-Chip-Verbindungselemente 122 werden in Bezug auf 8 erörtert.
  • 8 ist eine Layout-Darstellung der ersten Fläche 52 des Verkapselungsmittels 50, von Flächen der Dielektrikumsmaterialien 40 und 42, von Flächen der Chip-Verbindungselemente 34, 86 und 88, von Flächen der Test-Chip-Verbindungselemente 122 und mit überlagerten Chip-Chip-Verbindungen gemäß einigen Ausführungsformen. Die Layout-Darstellung der 8 ist im Allgemeinen dieselbe wie die Layout-Darstellung der 4A mit den zusätzlichen Einzelheiten, die in 4B dargestellt sind. Test-Chip-Verbindungselemente 122 sind im Allgemeinen entlang und parallel dem Bereich 92 auf dem zweiten IC-Chip (IC-Die) 22 angeordnet. Es kann eine beliebige Anzahl an Test-Chip-Verbindungselementen 122 verwendet werden und die Test-Chip-Verbindungselemente 122 können eine beliebige Konfiguration beliebiger Größe aufweisen. Es sind Kontaktflecken 120, z.B. Leitungen, dargestellt, welche entsprechende der Chip-Verbindungselemente 88 im Bereich 92 und Test-Chip-Verbindungselemente 122 elektrisch verbinden. Die Test-Chip-Verbindungselemente 122 und/oder die darunter liegenden Teile der Kontaktflecken 120, mit welchen die Test-Chip-Verbindungselemente 122 verbunden sind, können verwendet werden, um bei der Chip-Prüfung zu helfen. Die Test-Chip-Verbindungselemente 122 und/oder die darunter liegenden Teile der Kontaktflecken 120 können im Allgemeinen eine größere Größe und einen größeren Abstand aufweisen als die Chip-Verbindungselemente 88 im Bereich 92. Somit kann das Testen der Test-Chip-Verbindungselemente 122 und/oder der darunter liegenden Teile der Kontaktflecken 120 einfacher sein als das Testen der Chip-Verbindungselemente 88 und/oder der Kontaktflecken 28. Obwohl 7 und 8 in dem Kontext der Bereiche 90 und 92 erörtert werden, die in 3, 4A und 4B erörtert werden, versteht der Fachmann leicht, dass die Kontaktflecken 120 und die Test-Chip-Verbindungselemente 122 auch in den Gehäusen der 1, 2A und 2B eingebaut werden können und dass ferner Dummy-Kontaktflecken und/oder Dummy-Chip-Verbindungselemente in jedem Gehäuse eingebaut werden können.
  • 9 bis 15 veranschaulichen Querschnittsansichten von Zwischenschritten während eines Verfahrens zum Bilden eines Gehäuses gemäß einigen Ausführungsformen. 9 bis 11 sind Querschnittsansichten während der Verarbeitung des zweiten IC-Chips (IC-Dies) 22 und der Fachmann versteht leicht, dass der erste IC-Chip (IC-Die) 20 ähnlich verarbeitet werden kann.
  • In 9 werden auf dem zweiten IC-Chip (IC-Die) 22 Kontaktflecken gebildet. Vor der Verarbeitung in 9 kann der zweite IC-Chip (IC-Die) 22 durch andere Back-End-Ofthe-Line(BEOL)-Verfahren verarbeitet worden sein. Zum Beispiel können auf einem Halbleitersubstrat des zweiten IC-Chips (IC-Dies) 22 verschiedene Metallisierungsschichten gebildet worden sein, welche verschiedene Einheiten verbinden können, die auf und/oder über dem Halbleitersubstrat gebildet werden, um eine integrierte Schaltung zu bilden. Die Kontaktflecken können auf einer Dielektrikumsschicht gebildet werden, welche die obere Metallisierungsschicht überlagert, und können mit einer Metallisierungsstruktur in der oberen Metallisierungsschicht verbunden werden. In der Ausführungsform der 9 bis 15 werden die Kontaktflecken 120 der 7 und 8 dargestellt. In anderen Ausführungsformen können die Kontaktflecken 28, 100 und/oder 120 anderer Figuren gebildet werden. Die Kontaktflecken können durch Abscheiden eines leitfähigen Materials, z.B. eines Metalls wie Aluminium, Kupfer, eine Metalllegierung oder Ähnliches, auf dem Substrat durch ein geeignetes Abscheidungsverfahren wie chemische Abscheidung aus der Gasphase (Chemical Vapor Deposition, CVD), physikalische Abscheidung aus der Gasphase (Physical Vapor Deposition, PVD) oder Ähnliches gebildet werden. Das leitfähige Material kann zum Beispiel unter Anwendung geeigneter Photolithographie- und Ätzverfahren zu den Kontaktflecken strukturiert werden.
  • Anschließend wird über den Kontaktflecken 120 und dem Substrat der Passivierungsfilm 32 gebildet. Der Passivierungsfilm 32 kann eine Dielektrikumsschicht wie Siliciumnitrid, Siliciumoxid oder Ähnliches sein, abgeschieden durch CVD oder Ähnliches. Öffnungen, welche die Kontaktflecken 120 frei legen, können durch den Passivierungsfilm 32 hindurch zum Beispiel unter Anwendung geeigneter Photolithographie- und Ätzverfahren gebildet werden.
  • Dann kann, wie in 9 dargestellt, der zweite IC-Chip (IC-Die) 22 einer Chipprüfung unterzogen werden. Das Prüfen kann das Aufbringen einer Sonde 128 auf einen oder mehrere der Kontaktflecken 120 auf dem zweiten IC-Chip (IC-Die) 22 und das Anwenden eines Signals von der Sonde 128 durch die Kontaktflecken 120 umfassen, um verschiedene Komponenten in dem zweiten IC-Chip (IC-Die) 22 zu prüfen. In Ausführungsformen, bei denen, wie abgebildet, Kontaktflecken 120 verwendet werden, kann die Sonde die Kontaktflecken 120 durch Öffnungen in dem Passivierungsfilm 32 kontaktieren, welche den Stellen der Test-Chip-Verbindungselemente 122 entsprechen. In anderen Ausführungsformen kann die Sonde 128 Kontaktflecken durch Öffnungen in dem Passivierungsfilm 32 kontaktieren, welche den Stellen der Chip-Verbindungselemente 38 oder 88 entsprechen. In weiteren Ausführungsformen kann eine Prüfung weggelassen werden.
  • In 10 werden auf den Kontaktflecken durch Öffnungen in dem Passivierungsfilm 32 hindurch Chip-Verbindungselemente gebildet. Bei den Chip-Verbindungselementen kann es sich um beliebige der Chip-Verbindungselemente 38, 88, 102 und/oder 122 anderer Figuren handeln, obwohl in der Ausführungsform der 9 bis 15 Chip-Verbindungselemente 88 und Test-Chip-Verbindungselemente 122 der 7 und 8 dargestellt sind. Als ein Beispiel zum Bilden von Chip-Verbindungselementen 88 und 122 wird über dem Passivierungsfilm 32 und in und entlang Flächen von Öffnungen durch den Passivierungsfilm 32 eine (nicht dargestellte) Keimschicht gebildet. In einigen Ausführungsformen ist die Keimschicht eine Metallschicht, welche eine Einzelschicht oder eine zusammengesetzte Schicht sein kann, die mehrere Teilschichten umfasst, die aus verschiedenen Materialien gebildet werden. In einigen Ausführungsformen umfasst die Keimschicht eine Titanschicht und eine Kupferschicht über der Titanschicht. Die Keimschicht kann zum Beispiel durch PVD oder Ähnliches gebildet werden. Anschließend wird ein Photoresist gebildet und auf der Keimschicht strukturiert. Der Photoresist kann durch Schleuderbeschichten oder Ähnliches gebildet werden und kann zum Strukturieren belichtet werden. Die Struktur des Photoresists entspricht den Chip-Verbindungselementen 88 und 122. Durch das Strukturieren werden Öffnungen durch den Photoresist gebildet, wodurch die Keimschicht frei gelegt wird. In den Öffnungen des Photoresists und auf frei liegenden Teilen der Keimschicht wird ein leitfähiges Material gebildet. Das leitfähige Material kann durch Plattieren, z.B. Elektroplattieren oder stromloses Plattieren, oder Ähnliches gebildet werden. Das leitfähige Material kann ein Metall wie Kupfer, Titan, Wolfram, Aluminium oder Ähnliches umfassen. Dann werden der Photoresist und Teile der Keimschicht entfernt, auf denen nicht das leitfähige Material gebildet wird. Der Photoresist kann durch ein geeignetes Veraschungs- oder Abhebeverfahren entfernt werden, z.B. unter Verwendung von Sauerstoffplasma oder Ähnlichem. Sobald der Photoresist entfernt ist, werden frei liegende Teile der Keimschicht entfernt, z.B. durch ein geeignetes Ätzverfahren, z.B. durch Nass- oder Trockenätzen. Die verbleibenden Teile der Keimschicht und leitfähiges Material bilden die Chip-Verbindungselemente 88 und 122.
  • In 11 wird auf den Chip-Verbindungselementen 88 und 122 und auf dem Passivierungsfilm 32 ein Dielektrikumsmaterial 42 gebildet. Das Dielektrikumsmaterial 42 weist eine Dicke auf, die ausreicht, um die frei liegenden Flächen der Chip-Verbindungselemente 88 und 122 zu bedecken. Bei dem Dielektrikumsmaterial 42 kann es sich um PBO, Polyimid, BCB oder Ähnliches handeln, gebildet durch ein beliebiges geeignetes Abscheidungsverfahren wie Schleuderbeschichten, Laminieren oder Ähnliches. Der Fachmann erkennt, dass die Verarbeitung bis einschließlich 11 auf mehreren zweiten IC-Chips (IC-Dies) 22 auf einem einzigen Substrat, z.B. einem Wafer, gleichzeitig erfolgen kann. Nachdem das Dielektrikumsmaterial 42 gebildet ist, können die zweiten IC-Chips (IC-Dies) 22 vereinzelt werden, z.B. durch Dicing oder Sägen.
  • In 12 werden der erste IC-Chip (IC-Die) 20 und der zweite IC-Chip (IC-Die) 22 an ein Trägersubstrat 130 geklebt. Das Trägersubstrat 130 kann ein Glasträgersubstrat, ein Keramikträgersubstrat oder Ähnliches sein. Das Trägersubstrat 130 kann ein Wafer sein. Auf dem Trägersubstrat 130 befindet sich eine Freigabeschicht 132 und der DAF 56 befindet sich auf der Freigabeschicht 132. Die Freigabeschicht 132 kann aus einem Material auf Polymerbasis gebildet werden, welches zusammen mit dem Trägersubstrat 130 von den darüber liegenden Strukturen entfernt werden kann, die in anschließenden Schritten gebildet werden. In einigen Ausführungsformen handelt es sich bei der Freigabeschicht 132 um ein Wärmefreigabematerial auf Epoxidbasis, welches seine Klebeeigenschaft bei Erwärmung verliert, z.B. um eine Licht-Wärme-Umwandlungs(Light-to-Heat-Conversion, LTHC)-Freigabebeschichtung. In anderen Ausführungsformen kann es sich bei der Freigabeschicht 132 um einen Ultraviolett(UV)-Klebstoff handeln, welcher seine Klebeeigenschaft verliert, wenn er UV-Licht ausgesetzt wird. Die Freigabeschicht 132 kann als eine Flüssigkeit abgegeben und gehärtet werden, kann ein Laminatfilm sein, der auf das Trägersubstrat 130 laminiert wird, oder Ähnliches. Der DAF 56 kann ein Klebstoff sein, welcher auf die Freigabeschicht aufgebracht wird und den ersten IC-Chip (IC-Die) 20 und den zweiten IC-Chip (IC-Die) 22 an das Trägersubstrat 130 klebt.
  • In 13 wird das Verkapselungsmittel 50 aufgebracht, um den ersten IC-Chip (IC-Die) 20 und den zweiten IC-Chip (IC-Die) 22 zu verkapseln. Das Verkapselungsmittel 50 kann eine Formmasse, ein Epoxid oder Ähnliches sein und kann durch Pressformen, Transferformen oder Ähnliches aufgebracht werden. Nach dem Härten kann das Verkapselungsmittel 50 einem Schleifverfahren unterzogen werden, um die Chip-Verbindungselemente 34, 86, 88 und 122 frei zu legen. Obere Flächen der Chip-Verbindungselemente 34, 86, 88 und 122, Dielektrikumsmaterialien 40, 42 und des Verkapselungsmittels 50 sind nach dem Schleifverfahren koplanar. In einigen Ausführungsformen kann das Schleifen weggelassen werden, zum Beispiel wenn die Chip-Verbindungselemente 34, 86, 88 und 122 nach dem Verkapselungsverfahren bereits frei liegen.
  • In 14 werden eine Umverteilungsstruktur 60 und externe elektrische Verbindungselemente 76 gebildet. Die Umverteilungsstruktur 60 kann eine beliebige Anzahl an Dielektrikumsschichten, Metallisierungsstrukturen und Durchkontaktierungen umfassen. Wie dargestellt, umfasst die Umverteilungsstruktur 60 eine erste Dielektrikumsschicht 62, eine zweite Dielektrikumsschicht 72, eine Metallisierungsstruktur 66 und verschiedene Durchkontaktierungen.
  • Die erste Dielektrikumsschicht 62 wird auf dem Verkapselungsmittel 50, den Dielektrikumsmaterialien 40 und 42 und den Chip-Verbindungselementen 34, 86, 88 und 122 gebildet. In einigen Ausführungsformen wird die erste Dielektrikumsschicht 62 aus einem Polymer gebildet, welches ein lichtempfindliches Material wie PBO, Polyimid, BCB oder Ähnliches sein kann, welches unter Verwendung einer Lithographiemaske einfach strukturiert werden kann. In anderen Ausführungsformen wird die erste Dielektrikumsschicht 62 aus einem Nitrid wie Siliciumnitrid; einem Oxid wie Siliciumoxid, PSG, BSG, BPSG; oder Ähnlichem gebildet. Die erste Dielektrikumsschicht 62 kann durch Schleuderbeschichten, Laminieren, CVD, Ähnliches oder eine Kombination davon gebildet werden. Die erste Dielektrikumsschicht 62 wird dann strukturiert, um Öffnungen zu bilden, um Teile der Chip-Verbindungselemente 34, 86, 88 und 122 frei zu legen. Das Strukturieren kann durch ein geeignetes Verfahren erfolgen, z.B. durch Belichten der ersten Dielektrikumsschicht 62, wenn die Dielektrikumsschicht ein lichtempfindliches Material ist, oder durch Ätzen, zum Beispiel anisotropes Ätzen.
  • Die Metallisierungsstruktur 66 mit Durchkontaktierungen wird zuerst auf der ersten Dielektrikumsschicht 62 gebildet. Als ein Beispiel zum Bilden der Metallisierungsstruktur 66 wird über der ersten Dielektrikumsschicht 62 eine (nicht dargestellte) Keimschicht gebildet. In einigen Ausführungsformen ist die Keimschicht eine Metallschicht, welche eine Einzelschicht oder eine zusammengesetzte Schicht sein kann, die mehrere Teilschichten umfasst, die aus verschiedenen Materialien gebildet werden. In einigen Ausführungsformen umfasst die Keimschicht eine Titanschicht und eine Kupferschicht über der Titanschicht. Die Keimschicht kann zum Beispiel durch PVD oder Ähnliches gebildet werden. Anschließend wird ein Photoresist gebildet und auf der Keimschicht strukturiert. Der Photoresist kann durch Schleuderbeschichten oder Ähnliches gebildet werden und kann zum Strukturieren belichtet werden. Die Struktur des Photoresists entspricht der Metallisierungsstruktur 66 und Durchkontaktierungen. Durch das Strukturieren werden Öffnungen durch den Photoresist gebildet, welche die Keimschicht frei legen. In den Öffnungen des Photoresists und auf den frei liegenden Teilen der Keimschicht wird ein leitfähiges Material gebildet. Das leitfähige Material kann durch Plattieren, z.B. Elektroplattieren oder stromloses Plattieren, oder Ähnliches gebildet werden. Das leitfähige Material kann ein Metall wie Kupfer, Titan, Wolfram, Aluminium oder Ähnliches umfassen. Dann werden der Photoresist und Teile der Keimschicht entfernt, auf denen nicht das leitfähige Material gebildet wird. Der Photoresist kann durch ein geeignetes Veraschungs- oder Abhebeverfahren entfernt werden, z.B. unter Verwendung von Sauerstoffplasma oder Ähnlichem. Sobald der Photoresist entfernt ist, werden frei liegende Teile der Keimschicht entfernt, z.B. durch ein geeignetes Ätzverfahren, z.B. durch Nass- oder Trockenätzen. Die verbleibenden Teile der Keimschicht und leitfähiges Material bilden die Metallisierungsstruktur 66 und Durchkontaktierungen durch die erste Dielektrikumsschicht 62. Die Durchkontaktierungen umfassen Durchkontaktierungen 64, welche die Metallisierungsstruktur 66 direkt mit den Chip-Verbindungselementen 34 verbinden, und Durchkontaktierungen 68, welche die Chip-Verbindungselementen 86 und 88 direkt mit der Leitung 70 der Metallisierungsstruktur 66 verbinden.
  • Die zweite Dielektrikumsschicht 72 wird auf der Metallisierungsstruktur 66 und der ersten Dielektrikumsschicht 62 gebildet. In einigen Ausführungsformen wird die zweite Dielektrikumsschicht 72 aus einem Polymer gebildet, welches ein lichtempfindliches Material wie PBO, Polyimid, BCB oder Ähnliches sein kann, welches unter Verwendung einer Lithographiemaske einfach strukturiert werden kann. In anderen Ausführungsformen wird die zweite Dielektrikumsschicht 72 aus einem Nitrid wie Siliciumnitrid; einem Oxid wie Siliciumoxid, PSG, BSG, BPSG; oder Ähnlichem gebildet. Die zweite Dielektrikumsschicht 72 kann durch Schleuderbeschichten, Laminieren, CVD, Ähnliches oder eine Kombination davon gebildet werden. Die zweite Dielektrikumsschicht 72 wird dann strukturiert, um Öffnungen zu bilden, um Teile der Metallisierungsstruktur 66 frei zu legen. Das Strukturieren kann durch ein geeignetes Verfahren erfolgen, z.B. durch Belichten der zweiten Dielektrikumsschicht 72, wenn die Dielektrikumsschicht ein lichtempfindliches Material ist, oder durch Ätzen, zum Beispiel anisotropes Ätzen.
  • In der Umverteilungsstruktur 60 können durch Wiederholung der Verfahren zum Bilden einer Metallisierungsstruktur und einer Dielektrikumsschicht eine oder mehrere zusätzliche Metallisierungsstrukturen und Dielektrikumsschichten gebildet werden. Die Durchkontaktierungen können während des Bildens einer Metallisierungsstruktur gebildet werden, indem die Keimschicht und das leitfähige Material der Metallisierungsstruktur in Öffnungen der zweiten Dielektrikumsschicht 72 gebildet werden. Die Durchkontaktierungen können daher die verschiedenen Metallisierungsstrukturen verbinden und elektrisch verbinden.
  • Die Kontaktflecken 74 werden auf einer Außenfläche der Umverteilungsstruktur 60 gebildet. In der dargestellten Ausführungsform umfassen die Kontaktflecken 74 (nicht dargestellte) Durchkontaktierungen durch Öffnungen in der zweiten Dielektrikumsschicht 72. Als ein Beispiel zum Bilden der Kontaktflecken 74 wird über der zweiten Dielektrikumsschicht 72 eine (nicht dargestellte) Keimschicht gebildet. In einigen Ausführungsformen ist die Keimschicht eine Metallschicht, welche eine Einzelschicht oder eine zusammengesetzte Schicht sein kann, die mehrere Teilschichten umfasst, die aus verschiedenen Materialien gebildet werden. In einigen Ausführungsformen umfasst die Keimschicht eine Titanschicht und eine Kupferschicht über der Titanschicht. Die Keimschicht kann zum Beispiel durch PVD oder Ähnliches gebildet werden. Anschließend wird ein Photoresist gebildet und auf der Keimschicht strukturiert. Der Photoresist kann durch Schleuderbeschichten oder Ähnliches gebildet werden und kann zum Strukturieren belichtet werden. Die Struktur des Photoresists entspricht den Kontaktflecken 74. Durch das Strukturieren werden Öffnungen durch den Photoresist gebildet, welche die Keimschicht frei legen. In den Öffnungen des Photoresists und auf den frei liegenden Teilen der Keimschicht wird ein leitfähiges Material gebildet. Das leitfähige Material kann durch Plattieren, z.B. Elektroplattieren oder stromloses Plattieren, oder Ähnliches gebildet werden. Das leitfähige Material kann ein Metall wie Kupfer, Titan, Wolfram, Aluminium oder Ähnliches umfassen. Dann werden der Photoresist und Teile der Keimschicht entfernt, auf denen nicht das leitfähige Material gebildet wird. Der Photoresist kann durch ein geeignetes Veraschungs- oder Abhebeverfahren entfernt werden, z.B. unter Verwendung von Sauerstoffplasma oder Ähnlichem. Sobald der Photoresist entfernt ist, werden frei liegende Teile der Keimschicht entfernt, z.B. durch ein geeignetes Ätzverfahren, z.B. durch Nass- oder Trockenätzen. Die verbleibenden Teile der Keimschicht und leitfähiges Material bilden die Kontaktflecken 74, welche Leitungen und die Durchkontaktierungen umfassen können, wo die Leitungen und Durchkontaktierungen die Kontaktflecken 74 elektrisch mit der Metallisierungsstruktur 66 verbinden. Die Durchkontaktierungen werden in Öffnungen in der zweiten Dielektrikumsschicht 72 gebildet.
  • Die externen elektrischen Verbindungselemente 76 werden auf den Kontaktflecken 116 gebildet. Die externen elektrischen Verbindungselemente 76 können ein bei niedriger Temperatur aufschmelzbares Material umfassen, z.B. ein Lötmaterial, welches bleifrei oder bleihaltig sein kann. Die externen elektrischen Verbindungselemente 76 können durch ein geeignetes Kugelabwurfverfahren gebildet werden. In anderen Ausführungsformen, wo die Kontaktflecken 116 weggelassen werden, werden die externen elektrischen Verbindungselemente durch verschiedene Öffnungen in der zweiten Dielektrikumsschicht 72 hindurch direkt auf der Metallisierungsstruktur 66 gebildet.
  • Der Fachmann erkennt leicht, dass die Verarbeitung bis zur 14 auf einem Trägersubstrat 130 durchgeführt werden kann, welches ein Wafer ist, wie oben erörtert, und somit können auf einem einzigen Trägersubstrat 130 mehrere Gehäusestrukturen gebildet werden. 15 veranschaulicht das Vereinzeln der Gehäuse. Vor der Vereinzelung wird das Trägersubstrat 130 von den Gehäusestrukturen abgelöst (oder entfernt). Gemäß einigen Ausführungsformen umfasst das Ablösen das Richten eines Lichts, z.B. eines Laser-Lichts oder eines UV-Lichts auf die Freigabeschicht 132, so dass sich die Freigabeschicht 132 unter der Wärme des Lichts zersetzt und dass Trägersubstrat 130 entfernt werden kann. Es kann ein Reinigungs- und/oder Schleifverfahren durchgeführt werden, um restliche Teile der Freigabeschicht 132 und/oder des DAF 56 zu entfernen. Die Gehäusestruktur wird dann umgeklappt und auf einem Band 140 angeordnet. Die Gehäuse werden zum Beispiel durch Sägen zwischen den Gehäusen mit einer Säge 142 vereinzelt.
  • Durch Ausführungsformen können Vorteile realisiert werden. In einigen Ausführungsformen kann ein Speicher von einem Prozessorchip entfernt werden und immer noch in enger Nähe zu dem Prozessorchip angeordnet sein. Wie oben in Ausführungsformen erörtert, kann der erste IC-Chip (IC-Die) 20 eine CPU oder eine APU sein und der zweite IC-Chip (IC-Die) 22 kann ein DRAM sein. Wie in den Beispielen gezeigt, kann die CPU/APU durch die Umverteilungsstruktur der Gehäuse ohne jede Verbindung außerhalb der Gehäuse kommunikativ mit dem DRAM verbunden sein. Die oben beschriebenen Gehäuse können ermöglichen, dass der DRAM ein Cache-Speicher für die CPU/APU ist. Ferner kann die Verwendung eines DRAM flächeneffizienter als die anderer Speicher erfolgen, z.B. eines Statischen Direktzugriffsspeichers (SRAM), der als ein Cache-Speicher verwendet werden kann. Ein DRAM kann ebenfalls eine hohe Bandbreite aufweisen, z.B. 51 Gigabytes/Sekunde (GB/s) für den JEDEC-Wide-I/O- oder -Wide-I/O-2-Standard oder 25,6 GB/s für den JEDEC-LPDDR4-Standard. Diese Vorteile können ferner dazu beitragen, ein Prozessorprodukt zum Standard zu machen.
  • Eine Ausführungsform ist ein Gehäuse. Das Gehäuse umfasst einen Prozessorchip, der zumindest seitlich von einem Verkapselungsmittel verkapselt ist, einen Speicherchip, der zumindest seitlich von dem Verkapselungsmittel verkapselt ist, und eine Umverteilungsstruktur auf dem Verkapselungsmittel. Der Prozessorchip ist durch die Umverteilungsstruktur kommunikativ mit dem Speicherchip verbunden.
  • Eine weitere Ausführungsform ist ein Gehäuse. Das Gehäuse umfasst ein Verkapselungsmittel, einen ersten Chip, der in das Verkapselungsmittel eingebettet ist, und einen zweiten Chip, der in das Verkapselungsmittel eingebettet ist. Der erste Chip umfasst eine integrierte Prozessorschaltung. Auf einer aktiven Seite des ersten Chips befindet sich ein erster Kontaktfleck und auf dem ersten Kontaktfleck befindet sich ein erstes Chip-Verbindungselement. Der zweite Chip umfasst eine integrierte Speicherschaltung. Auf einer aktiven Seite des zweiten Chips befindet sich ein zweiter Kontaktfleck und auf dem zweiten Kontaktfleck befindet sich ein zweites Chip-Verbindungselement. Eine Fläche des ersten Chip-Verbindungselements, eine Fläche des zweiten Chip-Verbindungselements und eine Fläche des Verkapselungsmittels sind eine koplanare Fläche. Das Gehäuse umfasst ferner eine Umverteilungsstruktur auf der koplanaren Fläche. Der erste Chip ist über das erste Chip-Verbindungselement, die Umverteilungsstruktur und das zweite Chip-Verbindungselement kommunikativ mit dem zweiten Chip verbunden.
  • Eine weitere Ausführungsform ist ein Verfahren. Das Verfahren umfasst das Verkapseln eines ersten Chips und eines zweiten Chips in einem Verkapselungsmittel und das Bilden einer Umverteilungsstruktur auf dem Verkapselungsmittel. Der erste Chip umfasst einen Prozessor und der zweite Chip umfasst einen Speicher. Die Umverteilungsstruktur verbindet den ersten Chip elektrisch mit dem zweiten Chip.

Claims (19)

  1. Gehäuse, umfassend: einen Prozessorchip (20), der zumindest seitlich von einem Verkapselungsmittel (50) verkapselt ist; einen Speicherchip (22), der zumindest seitlich von dem Verkapselungsmittel (50) verkapselt ist; und eine Umverteilungsstruktur (60) auf dem Verkapselungsmittel (50), wobei der Prozessorchip (20) durch die Umverteilungsstruktur (60) kommunikativ mit dem Speicherchip (22) verbunden ist, und wobei der Prozessorchip (20) einen ersten Kontaktfleck (24, 26) auf einer aktiven Seite des Prozessorchips (20) und ein erstes Chip-Verbindungselement (34, 36) auf dem ersten Kontaktfleck (24, 26) aufweist, wobei sich auf der aktiven Seite des Prozessorchips (20) ein erstes Dielektrikumsmaterial (40) befindet, welches das erste Chip-Verbindungselement (34, 36) seitlich verkapselt und mit dem Prozessorchip (20) seitlich abschließt, und wobei der Speicherchip (22) einen zweiten Kontaktfleck (28, 120) auf einer aktiven Seite des Speicherchips (22) und ein zweites Chip-Verbindungselement (38, 88) auf dem zweiten Kontaktfleck (28, 120) aufweist, wobei sich auf der aktiven Seite des Speicherchips (22) ein zweites Dielektrikumsmaterial (42) befindet, welches das zweite Chip-Verbindungselement (38) seitlich verkapselt und mit dem Speicherchip (22) seitlich abschließt, und wobei eine Fläche des ersten Chip-Verbindungselements (34, 36), eine Fläche des zweiten Chip-Verbindungselements (38, 88), eine Fläche des ersten Dielektrikumsmaterials (40), eine Fläche des zweiten Dielektrikumsmaterials (42) und eine Fläche des Verkapselungsmittels (50) eine koplanare Fläche bilden, wobei sich die Umverteilungsstruktur (60) auf der koplanaren Fläche befindet, wobei das erste Chip-Verbindungselement (36) durch die Umverteilungsstruktur (60) mit dem zweiten Chip-Verbindungselement (38, 88) kommunikativ verbunden ist.
  2. Gehäuse nach Anspruch 1, wobei der Speicherchip (22) einen Dynamischen Direktzugriffsspeicher (DRAM) umfasst.
  3. Gehäuse nach Anspruch 1 oder 2, wobei der Speicherchip (22) ein Wide-Input/Output-Chip oder ein Wide-Input/Output-2-Chip ist.
  4. Gehäuse nach einem der vorhergehenden Ansprüche, wobei der Speicherchip (22) ein Low-Power-Double-Date-Rate-Chip ist.
  5. Gehäuse nach einem der vorhergehenden Ansprüche, wobei der Speicherchip (22) einen Speicher umfasst, der ein Cache-Speicher des Prozessorchips (20) ist.
  6. Gehäuse nach einem der vorhergehenden Ansprüche, wobei der Speicherchip (22) das zweite Chip-Verbindungselement (88) und ein Dummy-Verbindungselement (102) auf der aktiven Seite des Speicherchips (22) aufweist, wobei der Speicherchip (22) über die Umverteilungsstruktur (60) und das zweite Chip-Verbindungselement (88) kommunikativ mit dem Prozessorchip (20) verbunden ist.
  7. Gehäuse nach einem der Ansprüche 1 bis 6, wobei der Speicherchip (22) ferner ein drittes Chip-Verbindungselement (122) auf dem zweiten Kontaktfleck (120) aufweist, wobei das dritte Chip-Verbindungselement (122) von dem zweiten Chip-Verbindungselement (88) getrennt ist, wobei der Speicherchip (22) über die Umverteilungsstruktur (60) und das zweite Chip-Verbindungselement (88) kommunikativ mit dem Prozessorchip (20) verbunden ist.
  8. Gehäuse, umfassend: ein Verkapselungsmittel (50); einen ersten Chip (20), der in das Verkapselungsmittel (50) eingebettet ist, wobei der erste Chip (20) eine integrierte Prozessorschaltung umfasst, wobei der erste Chip (20) einen ersten Kontaktfleck (24, 26) auf einer aktiven Seite des ersten Chips (20) und ein erstes Chip-Verbindungselement (34, 36) auf dem ersten Kontaktfleck (24, 26) aufweist, wobei sich auf der aktiven Seite des ersten Chips (20) ein erstes Dielektrikumsmaterial (40) befindet, welches das erste Chip-Verbindungselement (34, 36) seitlich verkapselt und mit dem ersten Chip (20) seitlich abschließt; einen zweiten Chip (22), der in das Verkapselungsmittel (50) eingebettet ist, wobei der zweite Chip (22) eine integrierte Speicherschaltung umfasst, wobei der zweite Chip (22) einen zweiten Kontaktfleck (28, 120) auf einer aktiven Seite des zweiten Chips (22) und ein zweites Chip-Verbindungselement (38, 88) auf dem zweiten Kontaktfleck (28, 120) aufweist, wobei sich auf der aktiven Seite des zweiten Chips (22) ein zweites Dielektrikumsmaterial (42) befindet, welches das zweite Chip-Verbindungselement (38) seitlich verkapselt und mit dem zweiten Chip (22) seitlich abschließt, wobei eine Fläche des ersten Chip-Verbindungselements (34, 36) eine Fläche des zweiten Chip-Verbindungselements (38, 88), eine Fläche des ersten Dielektrikumsmaterials (40), eine Fläche des zweiten Dielektrikumsmaterials (42) und eine Fläche des Verkapselungsmittels (50) eine koplanare Fläche sind; und eine Umverteilungsstruktur (60) auf der koplanaren Fläche, wobei der erste Chip (20) über das erste Chip-Verbindungselement (34, 36), die Umverteilungsstruktur (60) und das zweite Chip-Verbindungselement (38, 88) kommunikativ mit dem zweiten Chip (22) verbunden ist.
  9. Gehäuse nach Anspruch 8, wobei die integrierte Speicherschaltung ein Cache-Speicher der integrierten Prozessorschaltung ist.
  10. Gehäuse nach Anspruch 8 oder 9, wobei die integrierte Speicherschaltung einen Dynamischen Direktzugriffsspeicher (DRAM) umfasst.
  11. Gehäuse nach einem der Ansprüche 8 bis 10, wobei der zweite Chip (22) ferner einen dritten Kontaktfleck (100) auf der aktiven Seite des zweiten Chips (22) aufweist, wobei sich auf dem dritten Kontaktfleck (100) ein drittes Chip-Verbindungselement (102) befindet, wobei der dritte Kontaktfleck (100) und das dritte Chip-Verbindungselement (102) elektrisch isoliert sind.
  12. Gehäuse nach einem der Ansprüche 8 bis 11, wobei sich auf dem zweiten Kontaktfleck (100) ein viertes Chip-Verbindungselement (122) befindet, wobei eine Größe des vierten Chip-Verbindungselements (122) größer als eine Größe des zweiten Chip-Verbindungselements (88) ist.
  13. Verfahren, umfassend: Bilden eines ersten Kontaktflecks (24, 26) auf einer aktiven Seite eines ersten Chips (20); Bilden eines ersten Chip-Verbindungselements (34, 36) auf dem ersten Kontaktfleck (24, 26); Bilden eines ersten Dielektrikumsmaterials (40) auf dem ersten Chip-Verbindungselement (34, 36); Bilden eines zweiten Kontaktflecks (28, 120) auf einer aktiven Seite eines zweiten Chips (22); Bilden eines zweiten Chip-Verbindungselements (38, 88) auf dem zweiten Kontaktfleck (28, 120); Bilden eines zweiten Dielektrikumsmaterials (42) auf dem zweiten Chip-Verbindungselement (38, 88); und Verkapseln des ersten Chips (20) und des zweiten Chips (22) in einem Verkapselungsmittel (50), wobei der erste Chip (20) einen Prozessor umfasst, wobei der zweite Chip (22) einen Speicher umfasst; und Planarisieren des Verkapselungsmittels (50), des ersten Dielektrikumsmaterials (40), des zweiten Dielektrikumsmaterials (42), des ersten Chip-Verbindungselements (34, 36) und des zweiten Chip-Verbindungselements (38, 88), um eine koplanare Fläche zu bilden, nach dem Verkapseln des ersten Chips (20) und des zweiten Chips (22); Bilden einer Umverteilungsstruktur (60) auf dem Verkapselungsmittel (50) und der koplanaren Fläche, wobei die Umverteilungsstruktur (60) den ersten Chip (20) elektrisch mit dem zweiten Chip (22) verbindet und das erste Chip-Verbindungselement (36) durch die Umverteilungsstruktur (60) mit dem zweiten Chip-Verbindungselement (38, 88) kommunikativ verbunden ist.
  14. Verfahren nach Anspruch 13, ferner umfassend: Bilden einer Passivierungsschicht (32) auf der aktiven Seite des zweiten Chips (22), wobei eine erste Öffnung durch die Passivierungsschicht (32) einen ersten Teil des zweiten Kontaktflecks (120) freilegt, wobei eine zweite Öffnung durch die Passivierungsschicht (32) einen zweiten Teil des zweiten Kontaktflecks (120) freilegt, wobei die zweite Öffnung größer als die erste Öffnung ist; und Durchführen eines Tests auf dem zweiten Chip (22), wobei der Test das Kontaktieren des zweiten Kontaktflecks (120) durch die zweite Öffnung hindurch umfasst.
  15. Verfahren nach Anspruch 14, wobei das zweite Chip-Verbindungselement (88) auf dem zweiten Kontaktfleck (120) durch die erste Öffnung hindurch gebildet wird und das Verfahren ferner das Bilden eines dritten Chip-Verbindungselements (122) auf dem zweiten Kontaktfleck (120) durch die zweite Öffnung hindurch umfasst, wobei der zweite Chip (22) durch das zweite Chip-Verbindungselement (88) elektrisch mit dem ersten Chip (20) verbunden wird.
  16. Verfahren nach einem der Ansprüche 13 bis 15, ferner umfassend: Bilden eines dritten Kontaktflecks (100) auf der aktiven Seite des zweiten Chips (22), wobei der zweite Kontaktfleck (28, 120) elektrisch mit einer integrierten Schaltung auf dem zweiten Chip (22) verbunden ist, wobei der dritte Kontaktfleck (100) nicht elektrisch mit einer integrierten Schaltung auf dem zweiten Chip (22) verbunden ist; und Bilden eines dritten Chip-Verbindungselements (102) auf dem dritten Kontaktfleck (100), wobei der zweite Chip (22) durch das zweite Chip-Verbindungselement (88) elektrisch mit dem ersten Chip (20) verbunden ist.
  17. Verfahren nach Anspruch 13, ferner umfassend: Bilden einer ersten Passivierungsschicht (30) auf der aktiven Seite des ersten Chips (20), wobei eine erste Öffnung durch die erste Passivierungsschicht (30) den ersten Kontaktfleck (24, 26) freilegt, wobei das erste Dielektrikumsmaterial (40) auf der ersten Passivierungsschicht (30) und dem ersten Chip-Verbindungselement (34, 36) gebildet wird; und Bilden einer zweiten Passivierungsschicht (32) auf der aktiven Seite des zweiten Chips (22), wobei eine zweite Öffnung durch die zweite Passivierungsschicht (32) den zweiten Kontaktfleck (28, 120) freilegt, wobei das zweite Dielektrikumsmaterial (42) auf der zweiten Passivierungsschicht (32) und dem zweiten Chip-Verbindungselement (38, 88) gebildet wird.
  18. Verfahren nach einem der Ansprüche 13 bis 17, wobei der Speicher (22) ein Cache-Speicher des Prozessors ist.
  19. Verfahren nach einem der Ansprüche 13 bis 18, wobei der Speicher (22) einen Dynamischen Direktzugriffsspeicher (DRAM) umfasst.
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