DE102020100946B4 - Getrenntes strom- und erdungsdesign zur ertragsverbesserung - Google Patents
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- 238000013461 design Methods 0.000 title description 2
- 238000000034 method Methods 0.000 claims abstract description 67
- 239000000463 material Substances 0.000 claims abstract description 32
- 238000005538 encapsulation Methods 0.000 claims abstract description 16
- 230000008878 coupling Effects 0.000 claims abstract description 3
- 238000010168 coupling process Methods 0.000 claims abstract description 3
- 238000005859 coupling reaction Methods 0.000 claims abstract description 3
- 229910052751 metal Inorganic materials 0.000 claims description 56
- 239000002184 metal Substances 0.000 claims description 56
- 238000004519 manufacturing process Methods 0.000 claims description 32
- 238000007747 plating Methods 0.000 claims description 13
- 150000001875 compounds Chemical class 0.000 claims description 12
- 229920000642 polymer Polymers 0.000 claims description 12
- 238000004382 potting Methods 0.000 claims description 11
- 238000003491 array Methods 0.000 claims description 10
- 238000000059 patterning Methods 0.000 claims description 5
- 238000000151 deposition Methods 0.000 claims description 3
- 238000005266 casting Methods 0.000 claims 1
- 239000010410 layer Substances 0.000 description 163
- 230000008569 process Effects 0.000 description 50
- 235000012431 wafers Nutrition 0.000 description 23
- 101100242304 Arabidopsis thaliana GCP1 gene Proteins 0.000 description 18
- 101100412054 Arabidopsis thaliana RD19B gene Proteins 0.000 description 18
- 101150118301 RDL1 gene Proteins 0.000 description 18
- 101100355968 Arabidopsis thaliana RDL4 gene Proteins 0.000 description 16
- 101100412055 Arabidopsis thaliana RD19C gene Proteins 0.000 description 12
- 101100355967 Arabidopsis thaliana RDL3 gene Proteins 0.000 description 12
- 101150054209 RDL2 gene Proteins 0.000 description 12
- 239000011229 interlayer Substances 0.000 description 11
- 239000002245 particle Substances 0.000 description 8
- 238000010943 off-gassing Methods 0.000 description 7
- 101150092540 RDL5 gene Proteins 0.000 description 6
- 239000004065 semiconductor Substances 0.000 description 6
- 101150043218 RDL6 gene Proteins 0.000 description 5
- UMIVXZPTRXBADB-UHFFFAOYSA-N benzocyclobutene Chemical compound C1=CC=C2CCC2=C1 UMIVXZPTRXBADB-UHFFFAOYSA-N 0.000 description 5
- 229920002577 polybenzoxazole Polymers 0.000 description 5
- 239000011241 protective layer Substances 0.000 description 5
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 4
- 239000004593 Epoxy Substances 0.000 description 4
- 239000004642 Polyimide Substances 0.000 description 4
- 229910052802 copper Inorganic materials 0.000 description 4
- 239000010949 copper Substances 0.000 description 4
- 238000000465 moulding Methods 0.000 description 4
- 229920001721 polyimide Polymers 0.000 description 4
- 229920005989 resin Polymers 0.000 description 4
- 239000011347 resin Substances 0.000 description 4
- 239000011248 coating agent Substances 0.000 description 3
- 238000000576 coating method Methods 0.000 description 3
- 239000000945 filler Substances 0.000 description 3
- 230000009969 flowable effect Effects 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 238000006073 displacement reaction Methods 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 238000000227 grinding Methods 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 239000011295 pitch Substances 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 239000007787 solid Substances 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- 229910000881 Cu alloy Inorganic materials 0.000 description 1
- 208000024875 Infantile dystonia-parkinsonism Diseases 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- WPPDFTBPZNZZRP-UHFFFAOYSA-N aluminum copper Chemical compound [Al].[Cu] WPPDFTBPZNZZRP-UHFFFAOYSA-N 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000008393 encapsulating agent Substances 0.000 description 1
- 125000003700 epoxy group Chemical group 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000007667 floating Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 208000001543 infantile parkinsonism-dystonia Diseases 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 238000011068 loading method Methods 0.000 description 1
- 230000013011 mating Effects 0.000 description 1
- 238000005272 metallurgy Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 239000013047 polymeric layer Substances 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 230000011664 signaling Effects 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 239000012780 transparent material Substances 0.000 description 1
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- H01L2224/02—Bonding areas; Manufacturing methods related thereto
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- H01L2924/1815—Shape
- H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
- H01L2924/18162—Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect
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- H01L2924/19011—Structure including integrated passive components
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Abstract
Verfahren, umfassend:Verkapseln einer Vielzahl von Package-Komponenten (26) in einem Verkapselungsmaterial (38);Herstellen einer ersten Vielzahl von Umverteilungsschichten (RDL1-RDL3) über und elektrisches Koppeln mit der Vielzahl von Package-Komponenten (26), wobei die erste Vielzahl von Umverteilungsschichten (RDL1-RDL3) eine Vielzahl von Strom-/Erdungspadstapeln (52) umfasst, wobei jeder der Vielzahl von Strom-/Erdungspadstapeln (52) ein Pad (pad-RDL1-pad-RDL3) in jeder der ersten Vielzahl von Umverteilungsschichten (RDL1-RDL3) aufweist und wobei die Vielzahl von Strom- /Erdungspadstapeln (52) aufweist:eine Vielzahl von Strompadstapeln (52-P); undeine Vielzahl von Erdungspadstapeln (52-G), wobei die Pads (pad-RDL1-pad-RDL3) jedes Strom-/Erdungspadstapels (52) jeweils versetzt zueinander übereinandergestapelt sind, wobei jedes obere Pad (pad-RDL1-pad-RDL3) einen ersten Abschnitt aufweist, der einen Abschnitt eines unteren Pads (pad-RDL1-pad-RDL3) überlappt, und einen zweiten Abschnitt aufweist, der sich über die Kanten des unteren Pads (pad-RDL1-pad-RDL3) hinaus erstreckt, wobei das oberste Pad (pad-RDL3) keinen Abschnitt des untersten Pads (pad-RDL1) überlappt; undHerstellen mindestens einer zweiten Umverteilungsschicht (RDL4-RDL6) über der ersten Vielzahl von Umverteilungsschichten (RDL1-RDL3), wobei die mindestens eine zweite Umverteilungsschicht (RDL4-RDL6) Stromleitungen und elektrische Erdungsleitungen aufweist, die die Vielzahl von Strom-/Erdungspadstapeln (52) elektrisch verbinden.
Description
- STAND DER TECHNIK
- In den letzten Jahren nehmen Hochleistungsrechenanwendungen an Interesse zu. Die Hochleistungsrechenanwendungen können eine Vielzahl von Kernbauelementen umfassen, die in einem selben Wafer integriert sind. Neue Probleme wurden in der Fertigung der Hochleistungsrechenanwendungen festgestellt. Ein Verfahren zur Herstellung eines Packages ist bekannt aus der Druckschrift
US 2019 / 0 157 233 A1 DE 10 2018 109 028 A1 . Weitere Verfahren sind außerdem bekannt aus den DruckschriftenUS 2019 / 0 157 226 A1 - Figurenliste
- Die Erfindung wird durch die unabhängigen Ansprüche definiert. Die abhängigen Ansprüche betreffen entsprechende Weiterbildungen. Aspekte der vorliegenden Offenbarung lassen sich am besten anhand der folgenden detaillierten Beschreibung in Verbindung mit den beiliegenden Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu dargestellt sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein.
-
1 bis13 veranschaulichen die Querschnittsansichten von Zwischenstufen in der Herstellung eines rekonstruierten Wafers in Übereinstimmung mit manchen Ausführungsformen. -
14 veranschaulicht eine Draufsicht eines rekonstruierten Wafers in Übereinstimmung mit manchen Ausführungsformen. -
15 veranschaulicht eine Draufsicht eines Strompadstapels direkt über einer Package-Komponente und eine vergrößerte Ansicht eines beispielhaften Strompadstapels in Übereinstimmung mit manchen Ausführungsformen. -
16 veranschaulicht beispielhaft die Zwischenschichtabstände und den Innerschichtabstand zwischen den Strompads in benachbarten Strompadstapeln. -
17 veranschaulicht beispielhaft überlappte Strompads in Strompadstapeln. -
18 veranschaulicht beispielhaft Strompadstapel, wobei die Strompads fehl ausgerichtete Ränder aufweisen. -
19 veranschaulicht beispielhaft die Verschiebung von Strompads in demselben Strompadstapel. -
20 veranschaulicht die Verschiebung von Strompads in demselben Strompadstapel in Übereinstimmung mit manchen Ausführungsformen. -
21 und22 veranschaulichen beispielhaft Strompadstapel mit unterschiedlicher Anzahl von Schichten. -
23 und24 veranschaulichen beispielhaft die Strompads mit unterschiedlichen Größen und Formen in Strompadstapeln. -
25 veranschaulicht die Strompads mit unterschiedlichen Größen und Formen in Strompadstapeln in Übereinstimmung mit manchen Ausführungsformen. -
26 und27 veranschaulichen die Anordnung von Durchkontaktierungen, die die Strompads in demselben Strompadstapel verbinden, in Übereinstimmung mit manchen Ausführungsformen. -
28 veranschaulicht beispielhaft, dass ein oberstes Pad einen Abschnitt eines untersten Pads in einem Strompadstapel überlappt. -
29 veranschaulicht, dass ein oberstes Pad keinen Abschnitt eines untersten Pads in einem Strompadstapel überlappt, in Übereinstimmung mit manchen Ausführungsformen. -
30 veranschaulicht beispielhaft, dass ein oberstes Pad eines Strompadstapels keinen Abschnitt eines untersten Pads in einem benachbarten Strompadstapel überlappt. -
31 veranschaulicht biespielhaft, dass eine oberstes Pad eines Strompadstapels einen Abschnitt eines untersten Pads in einem benachbarten Strompadstapel überlappt. -
32 veranschaulicht einige beispielhafte Formen von Strompads in Strompadstapeln in Übereinstimmung mit manchen Ausführungsformen. -
33 veranschaulicht beispielhaft Strompadstapel, die ein Array bilden. -
34 veranschaulicht beispielhaft Strompadstapel, die eine sich wiederholende Nicht-Arraystruktur bilden. -
35 ,36 und37 veranschaulichen beispielhaft die Zuordnungen mancher Strompadstapel. -
38 und39 veranschaulichen beispielhaft die Stromleitungen und Erdungsleitungen über Strompadstapel. -
40 veranschaulicht einen Prozessfluss zum Herstellen eines rekonstruierten Wafers in Übereinstimmung mit manchen Ausführungsformen. - AUSFÜHRLICHE BESCHREIBUNG
- Die folgende Offenbarung stellt viele unterschiedliche Ausführungsformen oder Beispiele zum Implementieren unterschiedlicher Merkmale der Erfindung bereit. Bestimmte Beispiele von Komponenten und Anordnungen werden unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind selbstverständlich bloß Beispiele und nicht beabsichtigt, einschränkend zu sein. Zum Beispiel kann die Herstellung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, in denen das erste und zweite Merkmal in direktem Kontakt hergestellt sind, und kann auch Ausführungsformen umfassen, in denen zusätzliche Merkmale zwischen dem ersten und zweiten Merkmal hergestellt sein können, sodass das erste und zweite Merkmal nicht in direktem Kontakt sein könnten. Zusätzlich kann die vorliegende Offenbarung Bezugsnummern und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Vereinfachung und Klarheit und gibt selbst keine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Konfigurationen vor.
- Weiter können räumlich relative Ausdrücke, wie „unterliegend“, „unterhalb“, „unter“, „überliegend“, „ober“ und dergleichen hierin zur Erleichterung der Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu (einem) anderen Element(en) oder Merkmal(en) wie in den Figuren veranschaulicht zu beschreiben. Die räumlich relativen Ausdrücke sind angedacht, unterschiedliche Ausrichtungen des Bauelements in Verwendung oder Betrieb zusätzlich zu der in den Figuren abgebildeten Ausrichtung zu umschließen. Die Einrichtung kann anders ausgerichtet (um 90 Grad gedreht oder bei anderen Ausrichtungen) sein und die hierin verwendeten räumlich relativen Beschreibungsausdrücke können ebenso dementsprechend ausgelegt werden.
- Eine Strom- und Erdungsumverteilungsstruktur (die in einem Hochleistungsrechen-Package verwendet werden kann) und das Verfahren zur Herstellung dieser sind in Übereinstimmung mit manchen Ausführungsformen bereitgestellt. Die Zwischenstufen in der Herstellung des Hochleistungsrechenpackages sind in Übereinstimmung mit manchen Ausführungsformen veranschaulicht. Manche Variationen mancher Ausführungsformen werden besprochen. Hierin besprochene Ausführungsformen sollen Beispiele bereitstellen, um es zu ermöglichen, den Gegenstand der Offenbarung herzustellen oder zu verwenden und einem Durchschnittsfachmann werden bereits Modifikationen klar sein, die vorgenommen werden können, während man im betrachteten Umfang unterschiedlicher Ausführungsformen bleibt. Über die verschiedenen Ansichten und veranschaulichten Ausführungsformen hinweg werden ähnliche Bezugsnummern verwendet, um ähnliche Elemente zu bezeichnen. Obwohl Verfahrensausführungsformen so besprochen werden können, in einer gewissen Reihenfolge durchgeführt zu werden, können andere Verfahrensausführungsformen in jeder logischen Reihenfolge durchgeführt werden. In Übereinstimmung mit manchen Ausführungsformen der vorliegenden Offenbarung weist der rekonstruierte Wafer untere Umverteilungsschichten und obere Umverteilungsschichten auf. Die Strompads in den unteren Umverteilungsschichten bilden Strompadstapel, wobei die Strompads in benachbarten Strompadstapeln keine Überlappung aufweisen. Der elektrische Kurzschluss zwischen benachbarten Strompadstapeln ist daher verringert.
-
1 bis13 veranschaulichen die Querschnittsansichten von Zwischenstufen in der Herstellung eines rekonstruierten Wafers in Übereinstimmung mit manchen Ausführungsformen der vorliegenden Offenbarung. Der rekonstruierte Wafer kann ein Hochleistungsrechen-Package in Übereinstimmung mit manchen Ausführungsformen aufweisen. Die entsprechenden Prozesse sind auch schematisch in dem in40 gezeigten Prozessablauf reflektiert. - In Bezug auf
1 ist Träger 20 bereitgestellt und Trennfilm 22 ist auf Träger 20 hergestellt. Träger 20 ist aus einem durchsichtigen Material hergestellt und kann ein Glasträger, ein Keramikträger, ein organischer Träger oder dergleichen sein. Trennfilm 22 ist in physischem Kontakt mit der Deckfläche von Träger 20. Trennfilm 22 kann aus Licht-zu-Wärme-Umwandlung-Beschichtungsmaterial (LTHC-Beschichtungsmaterial) hergestellt sein. Trennfilm 22 kann auf Träger 20 durch Beschichtung aufgetragen werden. In Übereinstimmung mit manchen Ausführungsformen der vorliegenden Offenbarung ist das LTHC-Beschichtungsmaterial im Stande, unter der Wärme von Licht/Strahlung (wie einem Laserstrahl) zersetzt zu werden, und kann Träger 20 von der darauf platzierten und hergestellten Struktur lösen. In Übereinstimmung mit manchen Ausführungsformen ist eine dielektrische Pufferschicht (nicht gezeigt) über Trennfilm 22 hergestellt. Die dielektrische Pufferschicht kann aus einem Polymer, wie Polybenzoxazol (PBO), Polyimid, Benzocyclobuten (BCB) oder anderem auftragbaren Polymer hergestellt sein. In Übereinstimmung mit alternativen Ausführungsformen ist die dielektrische Pufferschicht ausgelassen. - Package-Komponenten 26 werden dann über Trennfilm 22 platziert, zum Beispiel durch Die-Befestigungsfilme (DAFs) 24. Der jeweilige Prozess ist als Prozess 202 in dem Prozessablauf 200 in
40 veranschaulicht. Package-Komponenten 26 können Bauelementdies (wie Kernbauelementdies und Eingang/Ausgang-Dies (IO-Dies)) und Packages mit Bauelementdies darin aufweisen. Die Bauelementdies können Halbleitersubstrate und IC-Bauteile (wie aktive Bauelemente, die zum Beispiel Transistoren, nicht gezeigt, aufweisen) an der Frontfläche (die Oberfläche, die nach oben zeigt) der jeweiligen Halbleitersubstrate aufweisen. Die Halbleitersubstrate, IC-Bauteile und die Interconnect-Strukturen sind als Teile 28 dargestellt. In Übereinstimmung mit manchen Ausführungsformen der vorliegenden Offenbarung können Package-Komponenten 26 Logikdies aufweisen, die Zentrale-Verarbeitungseinheit-Dies (CPU-Dies), Grafikverarbeitungseinheit-Dies (GPU-Dies), Mobilanwendungsdies, Mikrosteuerungseinheit-Dies (MCU-Dies), Basisband-Dies (BB-Dies), Anwendungsprozessor-Dies (AP-Dies), feldprogrammierbare Gate-Array-Dies (FPGA-Dies), anwendungsspezifische IC-Dies (ASIC-Dies) und/oder dergleichen aufweisen können. Package-Komponenten 26 können auch Speicherdies, Eingang-Ausgang-Dies (IO-Dies) oder dergleichen aufweisen. Die Speicherdies können Hochbandbreitenspeicherstapel (HBM-Stapel), Hybridspeicherwürfel (HMC), dynamische Direktzugriffspeicherdies (DRAM-Dies), statische Direktzugriffspeicherdies (SRAM-Dies) oder dergleichen aufweisen. Package-Komponenten 26 können auch Systempackages aufweisen, wobei ein System-Package eine Vielzahl von Packages aufweist, die als ein System integriert sind. Die entsprechenden Package-Komponenten 26 werden manchmal als System-auf-einem-Chip-Dies (SoC-Dies) bezeichnet. - Über Teilen 28 von Package-Komponenten 26 können Metallpads 32 sein. In Übereinstimmung mit manchen Ausführungsformen sind Metallpads 32 aus Aluminiumkupfer, Kupfer, Nickel, Aluminium oder dergleichen hergestellt. Die Randabschnitte der Metallpads können durch Passivierungsschichten 30 bedeckt sein, die aus Siliziumoxid, Siliziumnitrid, undotiertem Silikatglas, Kompositschichten davon oder dergleichen hergestellt sein können oder diese aufweisen können.
- Elektrische Verbinder 34 können über Metallpads 32 hergestellt sein, wobei die unteren Abschnitte elektrischer Verbinder 34 durch Passivierungsschicht 30 stoßen, um Metallpads 32 in Übereinstimmung mit manchen Ausführungsformen zu kontaktieren. Elektrische Verbinder 34 sind elektrisch mit den IC-Bauteilen in Package-Komponenten 26 verbunden. Elektrische Verbinder 34 können aus Metallsäulen (oder Metallpads) hergestellt sein. Elektrische Verbinder 34 können manche Verbinder zum Bereitstellen von Strom (wie zur Bereitstellung von VDD), manche Verbinder zum elektrischen Erden (VSS), manche Verbinder für Signalweiterleitung und dergleichen aufweisen. In Übereinstimmung mit manchen Ausführungsformen der vorliegenden Offenbarung ist Schutzschicht 36 hergestellt, um elektrische Verbinder 34 zu bedecken, wobei manche Abschnitte von Schutzschicht 36 elektrische Verbinder 34 bedecken. Schutzschicht 36 kann aus einem Polymer hergestellt sein, das PBO, Polyimid, BCB oder dergleichen aufweisen kann.
- In Bezug auf
2 wird Verkapselungsmaterial 38 abgegeben, um Package-Komponenten 26 zu verkapseln und die Spalte zwischen Package-Komponenten 26 zu füllen. Der jeweilige Prozess ist als Prozess 204 in dem Prozessablauf 200 in40 veranschaulicht. Verkapselungsmaterial 38 wird in einer fließbaren Form angeordnet und dann in eine Festform ausgehärtet. Verkapselungsmittel 38 kann eine Formungszusammensetzung, eine Formungsunterfüllung, ein Epoxy und/oder ein Harz aufweisen. Wenn aus Formungszusammensetzung oder Formungsunterfüllung hergestellt, kann Verkapselungsmaterial 38 ein Basismaterial, das ein Polymer, ein Harz, ein Epoxy oder dergleichen sein kann, und Füllpartikel (nicht gezeigt) in dem Basismaterial aufweisen. Die Füllpartikel können dielektrische Partikel von SiO2, Al2O3, Tonerde oder dergleichen sein und können sphärische Formen aufweisen. Außerdem können die sphärischen Füllpartikel dieselben oder unterschiedliche Durchmesser aufweisen. Verkapselungsmaterial 38 wird bis zu einem Niveau abgegeben, sodass die Deckfläche von Verkapselungsmaterial 38 höher als die oberen Enden von elektrischen Verbindern 34 und Schutzschichten 36 in Package-Komponenten 26 sind. - Anschließend an das Verteilen von Verkapselungsmaterial 38, wie auch in
3 gezeigt, wird ein Planarisierungsprozess, wie ein chemisch-mechanischer Polierprozess (CMP-Prozess) oder ein mechanischer Schleifprozess durchgeführt, um Verkapselungsmaterial 38, Schutzschichten 36 und elektrische Verbinder 34 von Package-Komponenten 26 zu planarisieren. Der jeweilige Prozess ist als Prozess 206 in dem Prozessablauf 200 in40 veranschaulicht. Als ein Ergebnis sind die elektrischen Verbinder 34 von Package-Komponenten 26 freigelegt. - In nachfolgenden Prozessen wird Umverteilungsstruktur 50 (
11 ) über Verkapselungsmaterial 38 hergestellt und die jeweiligen Prozesse sind in4 bis11 gezeigt.4 bis7 veranschaulichen die Herstellung einer unteren Umverteilungsstruktur 50A in Übereinstimmung mit manchen Ausführungsformen. In Bezug auf4 wird dielektrische Schicht DL1 hergestellt. Der jeweilige Prozess ist als Prozess 208 in dem Prozessablauf 200 in40 veranschaulicht. Dielektrisch Schicht DL1 kann unter Verwendung eines Polymers hergestellt werden, das in einer fließbaren Form verteilt wird und dann ausgehärtet wird. In Übereinstimmung mit manchen Ausführungsformen ist dielektrische Schicht DL1 aus PBO, Polyimid, BCB oder dergleichen hergestellt. - In Bezug auf
5 wird Umverteilungsleitungsschicht (RDL-Schicht) RDL1 hergestellt, die Metallleitungen und Pads aufweisen kann. In der gesamten Beschreibung wird der Ausdruck „RDL-Schicht“ verwendet, um sich gemeinsam auf die leitenden Merkmale wie Metallleitungen und Pads in einer selben Schicht zu beziehen, und umfasst keine Durchkontaktierungen. Dementsprechend weist RDL-Schicht RDL1 die Abschnitte der Umverteilungsleitungen über dielektrischer Schicht DL1 auf. Durchkontaktierungen via1 sind auch hergestellt, um sich in dielektrische Schicht DL1 zu erstrecken und elektrisch RDL-Schicht RDL1 mit Package-Komponenten 26 zu verbinden. Die jeweiligen Prozesse sind als Prozess 210 in dem Prozessablauf 200 in40 veranschaulicht. In Übereinstimmung mit manchen Ausführungsformen umfassen die Herstellungsprozesse Strukturieren von dielektrischer Schicht DL1, um Öffnungen herzustellen, durch die elektrische Verbinder 34 von Package-Komponenten 26 freigelegt sind, Ablagern einer Metall-Seed-Schicht, Herstellen einer Plattierungsmaske (wie eines Fotolacks) über der Metall-Seed-Schicht, Strukturieren der Plattierungsmaske, Durchführen eines Plattierungsprozesses, um RDL-Schicht RDL1 und Durchkontaktierungen via 1 herzustellen, Entfernen der Plattierungsmaske und dann Entfernen der Abschnitte der Metall-Seed-Schicht, die der entfernten Plattierungsmaske direkt unterliegen. Die verbleibenden Abschnitte der Metall-Seed-Schicht werden auch als Teile der RDL-Schicht RDL1 und Durchkontaktierungen via1 betrachtet. Die Metall-Seed-Schicht kann eine Kupferschicht aufweisen oder kann eine Kompositschicht aufweisen, die eine Titanschicht und eine Kupferschicht über der Titanschicht oder dergleichen aufweist. Das plattierte Material kann zum Beispiel Kupfer oder eine Kupferlegierung aufweisen. -
6 veranschaulicht die Herstellung von dielektrischer Schicht DL2, die unter Verwendung eines Materials hergestellt sein kann, das aus der Gruppe von Kandidatenmaterialien zum Herstellen der dielektrischen Schicht DL1 ausgewählt ist. Der jeweilige Prozess ist als Prozess 212 in dem Prozessablauf 200 in40 veranschaulicht. In nachfolgenden Prozessen, wie in7 gezeigt, werden RDL-Schicht RDL2 und RDL3, Durchkontaktierungen via2 und via3 und dielektrische Schicht DL3 und DL4 hergestellt. Der jeweilige Prozess ist als Prozess 214 in dem Prozessablauf 200 in40 veranschaulicht. Die Materialien und die Herstellungsprozesse von RDL-Schicht RDL2 und RDL3 und Durchkontaktierungen via2 und via3 können ähnlich dem Material beziehungsweise dem Herstellungsprozess von RDL-Schicht RDL1 und Durchkontaktierungen via1 sein. Die Materialien und die Herstellungsprozesse von dielektrischer Schicht DL3 und DL4 können ähnlich dem Material beziehungsweise dem Herstellungsprozess von dielektrischer Schicht DL2 sein. Zum Beispiel können dielektrische Schicht DL3 und DL4 aus Polyimid, PBO, BCB oder dergleichen hergestellt sein. Die Details werden daher hier nicht wiederholt. Untere Umverteilungsstruktur 50A, die RDLs RDL, RDL2 und RDL3, Durchkontaktierungen via1, via2 und via3 und dielektrische Schicht DL1, DL2, dl3 und DL4 aufweist, ist damit hergestellt. Es ist klar, dass obwohl in dem besprochenen Beispiel die untere Umverteilungsstruktur 50A drei RDL-Schichten aufweist, die Zahl von RDL-Schichten in der unteren Umverteilungsstruktur 50A in Übereinstimmung mit manchen Ausführungsformen zwei, vier, fünf oder mehr sein kann. -
8 bis11 veranschaulichen die Herstellung einer oberen Umverteilungsstruktur 50B (11 ) in Übereinstimmung mit manchen Ausführungsformen. Der jeweilige Prozess ist als Prozess 216 in dem Prozessablauf 200 in40 veranschaulicht. In Bezug auf8 sind RDL-Schicht RDL4 und Durchkontaktierungen via4 hergestellt. Das Material und der Herstellungsprozess von RDL-Schicht RDL4 und Durchkontaktierungen via4 kann ähnlich dem Material beziehungsweise dem Herstellungsprozess von RDL-Schicht RDL1 und Durchkontaktierungen via1 sein. RDL-Schicht RDL4 kann auch Metallleitungen und Pads über dielektrischer Schicht DL4 aufweisen. Durchkontaktierungen via4 erstrecken sich in dielektrische Schicht DL4, um die Metallleitungen und Pads in RDL-Schicht RDL3 zu kontaktieren. - Als nächstes werden, wie in
9 gezeigt, Durchkontaktierungen via5 hergestellt. In Übereinstimmung mit manchen Ausführungsformen wird die Herstellung von Durchkontaktierungen via5 unter gemeinsamer Verwendung einer selben Metall-Seed-Schicht als RDL-Schicht RDL1 durchgeführt. Der Herstellungsprozess von Durchkontaktierungen via3 kann daher durchgeführt werden, nachdem die Plattierungsmaske (nicht gezeigt) zum Herstellen von RDL-Schicht RDL4 entfernt worden ist, aber bevor die freigelegten Abschnitte der Metall-Seed-Schicht zum Herstellen von RDL-Schicht RDL4 geätzt werden. Der Herstellungsprozess von Durchkontaktierungen via3 kann Herstellen einer Plattierungsmaske, die die plattierte RDL-Schicht RDL4 und die ungeätzte Metall-Seed-Schicht bedeckt, Strukturieren der Plattierungsmaske, um manche Abschnitte von RDL-Schicht RDL4 freizulegen, Plattieren der Durchkontaktierungen via5 in den Öffnungen in der Plattierungsmaske, Entfernen der Plattierungsmaske und dann Ätzen der Abschnitte der Metall-Seed-Schicht, die nicht von RDL-Schicht RDL4 bedeckt sind, umfassen. - In Bezug auf
10 wird eine dielektrische Schicht DL5 hergestellt. In Übereinstimmung mit manchen Ausführungsformen wird dielektrische Schicht DL5 aus Vergussmasse, Gussunterfüllung, einem Epoxid, einem Harz oder dergleichen hergestellt und der Herstellungsprozess umfasst Verteilen dielektrischer Schicht DL5 in einer fließbaren Form und dann Aushärten von dielektrischer Schicht DL5. Ein Planarisierungsprozess wird durchgeführt, um die Deckflächen von Durchkontaktierungen via5 und dielektrischer Schicht DL5 zu planarisieren. Durchkontaktierungen via5 werden damit freigelegt. -
11 veranschaulicht die Herstellung von RDL-Schichten RDL5 und RDL6, Durchkontaktierungen via6 und dielektrischer Schicht DL6 und DL7 in Übereinstimmung mit manchen Ausführungsformen der vorliegenden Offenbarung. Die Materialien und die Herstellungsprozesse von RDL5 und RDL6 und Durchkontaktierungen via6 können ähnlich dem Material beziehungsweise dem Herstellungsprozess von RDL-Schicht RDL4 und Durchkontaktierungen via5 sein. Die Materialien und die Herstellungsprozesse von dielektrischer Schicht DL6 und DL7 können ähnlich dem Material beziehungsweise dem Herstellungsprozess von dielektrischer Schicht DL5 sein. Zum Beispiel können dielektrische Schicht DL6 und DL7 aus Vergussmassen, Gussunterfüllungen, Epoxiden, Harzen oder dergleichen hergestellt sein. Die Herstellungsprozesse können auch Abgabe-, Aushärtungs- und Planarisierungsprozesse umfassen. Es ist klar, dass obwohl die drei RDL-Schichten DL5, DL6 und DL7 als ein Beispiel verwendet werden, die Zahl von RDL-Schichten in der oberen Umverteilungsstruktur zwei, vier, fünf oder mehr in Übereinstimmung mit manchen Ausführungsformen sein kann. In einem nachfolgenden Prozess können leitende Merkmale 48, die Unter-Löthöcker-Metallurgien (UBMs) sein können, hergestellt werden. - Umverteilungsstruktur 50 ist daher durch die Prozesse wie in
4 bis11 gezeigt hergestellt. In Übereinstimmung mit manchen Ausführungsformen weist Umverteilungsstruktur 50 untere Umverteilungsstruktur 50A und obere Umverteilungsstruktur 50B auf. Die dielektrischen Schichten DL5, DL6 und DL7 in der oberen Umverteilungsstruktur 50B können dicker als eine beliebige der dielektrischen Schichten DL1, DL2, DL3 und DL4 in der unteren Umverteilungsstruktur 50A sein. Zum Beispiel kann die Dicke von DL5, DL6 und DL7 in der oberen Umverteilungsstruktur 50B gleich zwei Mal (oder mehr) der Dicke der dielektrischen Schichten DL1, DL2, DL3 und DL4 in der unteren Umverteilungsstruktur 50A sein. Die Metallleitungen und Pads in der oberen Umverteilungsstruktur 50B können auch größere Dicken, Teilungen, Abstände usw. aufweisen als die Metallleitungen und Pads in der unteren Umverteilungsstruktur 50A. In Übereinstimmung mit manchen Ausführungsformen können die RLDs in der unteren Umverteilungsstruktur 50A zur Signalweiterleitung von Package-Komponenten an IO-Dies 26B (14 ) verwendet werden und zum Verbinden mit den Stromleitungen in der oberen Umverteilungsstruktur 50B verwendet werden. Die RDLs in der oberen Umverteilungsstruktur 50B können für Stromweiterleitung verwendet werden und die RDLs in der oberen Umverteilungsstruktur 50B können mit Strommodulen verbunden werden. Die RDLs in der oberen Umverteilungsstruktur 50B können für Stromweiterleitung verwendet werden oder auch nicht. - In Bezug auf
12 sind elektrische Verbinder 56 an der Oberfläche von Umverteilungsstruktur 50 hergestellt. Der jeweilige Prozess ist als Prozess 218 in dem Prozessablauf 200 in40 veranschaulicht. Elektrische Verbinder 56 und die RDLs in der Umverteilungsstruktur 50 sind elektrisch mit Package-Komponenten 26 verbunden. In der gesamten Beschreibung wird die Struktur über der dielektrischen Pufferschicht (oder Trennfilm 22, falls die dielektrische Pufferschicht nicht hergestellt ist) gemeinsam als rekonstruierter Wafer 100 bezeichnet. - In einem nachfolgenden Prozess wird der rekonstruierte Umverteilungsstrukturwafer 100 von Träger 20 zum Beispiel entbondet, indem Laser auf Trennfilm 22 gestrahlt wird, um Trennfilm 22 zu zersetzen, sodass der rekonstruierte Wafer 100 von Träger 20 getrennt werden kann. Der jeweilige Prozess ist als Prozess 220 in dem Prozessablauf 200 in
40 veranschaulicht. In Übereinstimmung mit manchen Ausführungsformen der vorliegenden Offenbarung werden DAFs 24 zum Beispiel in einem Reinigungsprozess oder einem Schleifprozess entfernt. Der resultierende rekonstruierte Wafer 100 ist in13 gezeigt. In einem nachfolgenden Prozess wird der rekonstruierte Wafer 100, der alle der Vorrichtungsdies 26 darin aufweisen kann, an zusätzliche Package-Komponenten 49, wie Strommodule, integrierte passive Bauelemente (IPDs) und/oder dergleichen gebondet. Zum Beispiel können die Strommodule Pulsbreitenmodulationsschaltungen (PWM-Schaltungen) zum Regulieren von Strom aufweisen. Zusätzlich können Fassungen, Stifte oder dergleichen mit den IO-Dies 26B verbunden sein (14 ). Rekonstruierter Wafer 100 kann nicht vor dem Bonding an Package-Komponenten 49 gesägt werden. Alternativ können nichtfunktionelle Randteile (die keine Package-Komponenten darin aufweisen) des rekonstruierten Wafers 100 geschnitten werden. -
14 veranschaulicht eine Draufsicht vom rekonstruierten Wafer 100. Die Package-Komponenten 26 sind veranschaulicht. In Übereinstimmung mit manchen Ausführungsformen weisen Package-Komponenten Kern-Package-Komponenten 26A und IO-Dies (oder Packages ) 26B auf. Kern-Package-Komponenten 26A können als ein Array oder andere sich wiederholende Anordnungen, wie eine Wabenstruktur, ausgelegt sein. In Übereinstimmung mit manchen Ausführungsformen sind die Kern-Package-Komponenten 26A identisch miteinander und weisen identische Strukturen und identische Funktionen auf. IO-Dies 26B können das Array umgebend ausgelegt sein, das aus Kern-Package-Komponenten 26A hergestellt ist. Es kann auch Fassungen (nicht gezeigt) in dem Umfangsbereich vom rekonstruierten Wafer 100 geben. -
15 veranschaulicht die Draufsicht einer von Kern-Package-Komponenten 26A und Strom-/Erdungspadstapel 52, die einen Mittelbereich 26CR von Kern-Package-Komponente 26A überlappen. In der gesamten Beschreibung weisen Strom-/Erdungspadstapel 52 die Strompads für Stromversorgungspads, wie WD-Pads, und elektrische Erdungspads (wie VSS-Pads) auf. Falls negative Stromversorgungsspannungen übernommen sind, werden Strom-/Erdungspadstapel 52 auch die Strompads für negative Stromversorgungsspannungen aufweisen. Zusätzlich kann es einige Dummypadstapel geben, die elektrisch massefrei sind. Da die Dummypadstapel verwendet werden, um den Strukturladeeffekt von anderen Strompadstapeln zu verringern, werden sie auch als Strom-/Erdungsstapel 52 bezeichnet. - Mittelbereich 26CR ist von Umfangsbereich 26PR umgeben, der einen Ring bildet, der Mittelbereich 26CR umgibt. Strompadstapel 52 weisen die Strompads in RDL-Schicht RDL1 bis zu einer oberen RDL-Schicht RDLn auf, wobei „n“ eine Ganzzahl gleich 2 oder größer sein kann. Strom-/Erdungspadstapel 52 weisen auch Strompads in allen der RDLs zwischen RDL-Schicht RDL1 und RDL-Schicht RDLn auf. Zum Beispiel, wenn n gleich 3 ist, weisen Strom-/Erdungspadstapel 52 die Strompads in jeder von RDL-Schicht RDL1, RDL2 und RDL3 auf. Ganzzahl n ist auch um mindestens 1 kleiner als die Gesamtzahl von Schichten von RDLs im rekonstruierten Wafer 10 und kann um 2 oder 3 kleiner sein. Zum Beispiel kann in dem wie in
13 gezeigten Beispiel, in dem die Gesamtzahl von RDL-Schichten 6 ist, „n“ 5, 4, 3 oder 2 sein.17 und18 veranschaulichen manche Beispiele, wobei Strom-/Erdungspadstapel 52 einen positiven Strompadstapel 52-P und einen Erdungsstrompadstapel 52-G aufweisen. Jeder von Strom-/Erdungspadstapeln 52 weist Strompads pad-RDL1, pad-RDL2 und pad-RDL3 in RDL-Schicht RDL1, RDL2 beziehungsweise RDL3 auf. - Wieder in Bezug auf
15 befindet sich in Mittelbereich 26CR keine horizontale Stromweiterleitung nebst den Strompads in Strom-/Erdungspadstapeln 52. In Übereinstimmung mit manchen Ausführungsformen der vorliegenden Offenbarung sind Strom-/Erdungspadstapel 52 vollständig voneinander durch die dielektrischen Schichten, wie DL1, DL2 und DL3 getrennt, wie in13 ,17 und18 gezeigt und es gibt kein leitendes Merkmal zwischen den Strom-/Erdungspadstapeln 52 in dem Mittelbereich 26CR. In der in15 gezeigten Draufsicht kann es keine Strompads in einem beliebigen Strompadstapel 52 geben, der ein beliebiges anderes Strompad in anderen Strompadstapeln überlappt und kein Strompadstapel 52 weist einen beliebigen Rand mit dem Rand eines beliebigen anderen Strompadstapels 52 auf. Signalleitungen (nicht gezeigt) können im Umfangsbereich 26PR verteilt sein und in dem Abstand zwischen benachbarten Package-Komponenten 26 (in der in14 gezeigten Draufsicht) verteilt sein, sodass Signale von Kern-Package-Komponenten 26A an IO-Dies 26B weitergeleitet werden können, wie in14 gezeigt. Außerdem gibt es keine Signal-RDLs, die zwischen Strom-/Erdungspadstapeln 52 gebildet sind. - AN der rechten Seite von
15 ist eine Draufsicht von einem von Strom-/Erdungspadstapeln 52 veranschaulicht. Der Strompadstapel 52 weist Strompads pad-RDL1, pad-RDL2 und pad-RDL3 in RDL-Schicht RDL1, RDL2 beziehungsweise RDL3 auf. In der gesamten Beschreibung ist eine Zahl an die Bezeichnung „pad-RDL“ angehängt, um zu zeigen, in welcher RDL-Schicht das entsprechende Strompad liegt. Es kann auch auf ein Strompad in einem Strompadstapel Bezug genommen werden, ohne die Zahl der jeweiligen RDL-Schicht zu nennen. Zum Beispiel kann ein Strompad als „pad-RDL1“ bezeichnet werden, um zu zeigen, dass es in RDL-Schicht 1 ist, oder kann als „pad-RDL“ bezeichnet werden, um zu zeigen, dass es ein Pad in einem Strom-/Erdungspadstapel ist. Zum Zweck der Betrachtung sind Strompads pad-RDL1, pad-RDL2 und pad-RDL3 versetzt gezeigt. In anderen Ausführungsformen können manche oder alle der entsprechenden Ränder von Strompad pad-RDL1, pad-RDL2 und pad-RDL3 ausgerichtet oder relativ zu einander verschoben sein, wie in den nachfolgenden Absätzen besprochen wird. In Übereinstimmung mit manchen Ausführungsformen sind die Strompads in den Strom-/Erdungspadstapeln 52 feste Metallpads ohne Löcher darin. In Übereinstimmung mit manchen Ausführungsformen können Ausgasungslöcher 54 in den Strompads hergestellt sein, wobei die Ausgasungslöcher mit dielektrischen Materialien gefüllt sind. In15 sind Ausgasungslöcher 54 unter Verwendung strichlierter Linien gezeigt, um darzustellen, dass sie hergestellt sein können oder auch nicht. Durchkontaktierungen (wie Durchkontaktierungen via3) sind hergestellt, um die Metallpads in den benachbarten RDL-Schichten zu verschalten. In den nachfolgenden16 bis37 sind die Ausgasungslöcher 54 nicht gezeigt, während sie in jeder dieser Figuren hergestellt sein können oder auch nicht. In manchen Beispielen sind die Ausmaße (wie Längen, Breiten, Durchmesser usw.) der Pads in Strompadstapel 52 in der Spanne zwischen ungefähr 20 µm und 50 µm, während die Ausmaße größer oder kleiner sein können. - Wie in
13 gezeigt, kann der rekonstruierte Wafer 100 eine Vielzahl von Package-Komponenten 26 aufweisen und daher ist eine Vielzahl von Strompads zum Versorgen von Strom und Erdung hergestellt. Die unteren dielektrischen Schichten, wie DL1, DL2 und DL3, können relativ dünn sein und auch die RDLs in RDL-Schicht RDL1, RDL2 und RDL3 sind relativ schmal mit relativ kleinen Abständen. Dementsprechend ist es wahrscheinlicher, dass die Stromumverteilungsleitung in unteren dielektrischen Schichten an Problemen wie elektrischem Kurzschluss leiden. Zum Beispiel können manche unerwünschten Teilchen, die in dem Herstellungsprozess erzeugt werden, eine positive Stromleitung/ein positives Strompad mit einer benachbarten unterliegenden Erdungsleitung/einem benachbarten unterliegenden Erdungspad kurzschließen, falls die positive Stromleitung/das positive Strompad die Erdungsleitung/das Erdungspad überlappt, was Bauelementversagen verursacht. Dementsprechend werden Strom-/Erdungspadstapel 52 für vertikale Strom-/Erdungsverbindung verwendet und werden nicht für seitliche Weiterleitung von Strom und elektrische Erdung verwendet. Durch dieses Design weist die Stromverteilungsstruktur in der unteren dielektrischen Schicht individuelle Strom-/Erdungspadstapel 52 auf und eine positive Stromleitung/ein positives Strompad wird keine andere Stromleitung/keine anderes Strompad überlappen. Die Möglichkeit von elektrischem Kurzschluss wird verringert. Andererseits, da die obere Stromumverteilungsstruktur, wie es etwa in RDL-Schichten RDL6, RDL5 (manchmal umfassend RDL4) der Fall ist, relativ breit mit größeren Abständen ist, ist die Möglichkeit eines elektrischen Kurzschlusses gering und diese Schichten können für seitliche Stromweiterleitung verwendet werden und seitliche Strom-RDLs können hergestellt werden, ohne diskrete Strompadstapel herzustellen. -
16 veranschaulicht eine Draufsicht von zwei benachbarten Strom-/Erdungspadstapeln 52 mit den Abständen zwischen den Strompads markiert. In der gesamten Beschreibung wird der Ausdruck „Zwischenschichtabstand“ verwendet, um sich auf den Abstand zwischen zwei Strompads zu beziehen, die in unterschiedlichen RDL-Schichten sind und der Ausdruck „Innerschichtabstand“ wird verwendet, um sich auf den Abstand zwischen zwei Strom-/Erdungspads zu beziehen, die in derselben RDL-Schicht sind. In dem in16 gezeigten Beispiel sind Abstand S1 und S2 der Zwischenschichtabstand von Strom-/Erdungspads in zwei unmittelbar benachbarten Schichten. Zum Beispiel ist Abstand S1 der Zwischenschichtabstand zwischen einem Strom-/Erdungspad in RDL-Schicht RDL1 und einem Storm-/Erdungspad in RDL-Schicht RDL2 und Abstand S2 ist der Zwischenschichtabstand zwischen einem Storm-/Erdungspad in RDL-Schicht RDL2 und einem Strom-/Erdungspad in RDL-Schicht RDL3. Die Zwischenschichtabstände (wie S1 und S2) von zwei Strompads sind in zwei unmittelbar benachbarten RDL-Schichten und die Innerschichtabstände designt, kleiner als ein Schwellenwert zu sein, dass der elektrische Kurzschluss nicht auftreten wird. Zum Beispiel können die unerwünschter Weise in dem Herstellungsprozess erzeugten Partikel Größen kleiner als 10 µm aufweisen. Dementsprechend können die Innerschichtabstände und Zwischenschichtabstände S1, S2 und S3 definiert sein, größer als 10 µm zu sein, sodass falls ein Partikel eines der Strompads kontaktiert, das Partikel nicht im Stande sein wird, benachbarte Strompads zu kontaktieren, um die Strompads kurzzuschließen. -
17 veranschaulicht zwei benachbarte Strom-/Erdungspadstapel 52. Der obere Teil von17 veranschaulicht eine Querschnittsansicht und der untere Teil veranschaulicht eine Draufsicht. In manchen Beispielen ist einer der Strom-/Erdungspadstapel 52 ein Strompadstapel 52-P und der andere ist ein Erdungspadstapel 52-G. Die Ränder der oberen Strompads in oberen RDL-Schichten sind vertikal mit den Rändern der unteren Strompads ausgerichtet. Wie n dem unteren Teil von17 gezeigt, können die Strompads in unterschiedlichen RDLs dieselbe Größe und dieselbe Form aufweisen und die oberen Strompads können die jeweiligen unteren Strompads vollständig überlappen. -
18 veranschaulicht zwei benachbarte Strom-/Erdungspadstapel 52. Der obere Teil von18 veranschaulicht eine Querschnittsansicht und der untere Teil veranschaulicht eine Draufsicht. Manche oder alle Ränder der oberen Strompads in oberen RDL-Schichten können mit den Rändern der unteren Strompads fehlausgerichtet sein, während andere Ränder ausgerichtet oder fehlausgerichtet sein können. Wie in dem unteren Teil von18 gezeigt, können die Strompads in unterschiedlichen RDLs unterschiedliche Größen und/oder unterschiedliche Formen aufweisen. - Wie in
17 und18 gezeigt, ist jeder der Strom-/Erdungspadstapel 52 elektrisch mit einem der elektrischen Verbinder 34 in der jeweiligen unterliegenden Package-Komponente 26A verbunden. Es kann eine Eins-zu-Eins-Übereinstimmung zwischen den Strom-/Erdungspadstapeln 52 und den jeweiligen verbindenden elektrischen Verbindern 34 geben. Andererseits können manche der elektrischen Verbinder 34 der Package-Komponente 26A zur Signalweiterleitung verwendet werden und nicht mit Strom-/Erdungspadstapeln 52 verbunden sein. Die elektrischen Signalverbinder 34 können in dem Umfangsbereich 26PR (15 ) der entsprechenden Package-Komponente 26A angeordnet sein. Die elektrischen Verbinder 35 für Strom und Erdung können in dem Mittelbereich 26CR der entsprechenden Package-Komponente 26A angeordnet sein. -
19 und20 veranschaulichen manche überlappende Schemata der Strompads in demselben Strompadstapel 52. Die Strompads in demselben Strompadstapel 52 können dieselbe Draufsichtgröße und dieselbe Draufsichtform aufweisen, mit allen entsprechenden Rändern ausgerichtet. Alternativ kann ein Strompad sein entsprechendes unterliegendes Strompad (seine entsprechenden unterliegenden Strompads) teilweise überlappen. Ein Strompad wird jedoch mindestens einen Teil seines unmittelbar unterliegenden Strompads überlappen, sodass eine Durchkontaktierung (Durchkontaktierungen) hergestellt sein können, die Strompads zu verschalten.19 veranschaulicht die überlappenden Strompads, wobei die Strompads relativ zueinander versetzt (verschoben) sind, um Spannung zu verringern. Jedes obere Strompad überlappt mindestens einen Abschnitt von jedem der unterliegenden Strompads.20 veranschaulicht die überlappenden Strompads in Übereinstimmung mit manchen Ausführungsformen, wobei das Strompad pad-RDL3 das unmittelbar unterliegende Pad pad-RDL2 überlappt und nicht Pad pad-RDL1 überlappt, das nicht unmittelbar dem pad-RDL3 unterliegt. In Übereinstimmung mit manchen Ausführungsformen ist die Verschiebung „x“ eines Pads in Breitenrichtung des Pads relativ zu seinem unmittelbar unterliegenden Pad kleiner als oder gleich W/2, wobei W die Breite des (der) Pads ist. Die Verschiebung „y“ eines Pads in Längsrichtung des Pads relativ zu seinem unmittelbar unterliegenden Pad ist kleiner als oder gleich L/2, wobei L die Länge des (der) Pads ist. -
21 und22 veranschaulichen, dass die Strom-/Erdungspadstapel 52 sich in eine unterschiedliche Zahl von RDL-Schichten erstrecken können. Wie in vorangehender17 und18 gezeigt, können sich Strom-/Erdungspadstapel 52 in RDL-Schicht RDL1, RDL2 und RDL3 erstrecken. Strom-/Erdungspadstapel 52 können sich auch in alle RDL-Schichten in der unteren Umverteilungsstruktur 50A erstrecken und erstrecken sich nicht in irgendeine RDL-Schicht in der oberen Umverteilungsstruktur 50B. Da die untere Umverteilungsstruktur 50A (siehe13 ) dünner ist und kleinere Abstände zwischen benachbarten RDLs aufweist, kann eine Herstellung der Strom-/Erdungspadstapel 52 in der unteren Umverteilungsstruktur 50A, die sich aber nicht in die obere Umverteilungsstruktur 50b erstrecken, den Vorteil maximieren, elektrischen Kurzschluss zu verringern, der wahrscheinlicher in der unteren Umverteilungsstruktur 50A auftritt, ohne die Stromweiterleitungsfähigkeit in der oberen Umverteilungsstruktur 50B zu opfern.21 veranschaulicht manche Ausführungsformen, in denen Strom-/Erdungspadstapel 52 sich in RDL-Schicht RDL1 und RDL2 erstrecken können und sich nicht in RDL-Schichten RDL3, RDL4, RDL5, RDL6 und dergleichen erstrecken.22 veranschaulicht manche Ausführungsformen, in denen Strom-/Erdungspadstapel 52 sich in RDL-Schichten RDL1, RDL2, RDL3 und RDL4 erstrecken und sich nicht in RDL-Schichten RDL5, RDL6 und dergleichen erstrecken. -
23 ,24 und25 veranschaulichen, dass die Strompads in Strompadstapeln beliebige Formen und Größen aufweisen können und die Formen und Größen von Strompads in demselben Strompadstapel dieselben oder unterschiedlich voneinander sein können. Zum Beispiel weisen in23 die Strompads rechteckige Formen auf und weisen dieselbe Form und dieselbe Größe auf. Die Größen und die Formen unterschiedlicher Strompads in demselben Strompadstapel 52 können auch dieselben oder unterschiedlich voneinander sein. In24 weisen die Strompads unterschiedliche Formen und Größen auf und das oberste Pad pad-RDL3 weist mindestens einen Abschnitt auf, der jedes der unterliegenden Strompads überlappt. In25 weisen die Strompads unterschiedliche Formen und Größen auf und das oberste Pad pad-RDL3 überlappt keinen Abschnitt von Pad pad-RDL1. -
26 und27 veranschaulichen, wie Durchkontaktierungen hergestellt sind, um benachbarte Strompads in demselben Strompadstapel 52 zu verschalten. In26 sind zwei benachbarte Strompads durch eine einzelne Durchkontaktierung verbunden. In27 sind zwei benachbarte Strompads durch eine Vielzahl von Durchkontaktierungen verbunden. Es ist klar, dass die Strompads Ausgasungslöcher (siehe Ausgasungslöcher 54 in15 ) aufweisen können und die Stellen und Größen der Durchkontaktierungen zugeordnet sind, um die Ausgasungslöcher zu vermeiden. - In
28 weisen die Strompads selbe oder unterschiedliche Formen und/oder selbe oder unterschiedliche Größen auf und das oberste Pad pad-RDL3 weist mindestens einen Abschnitt auf, der das unterste Pad pad-RDL1 überlappt. In29 weisen die Strompads auch selbe oder unterschiedliche Formen und/oder selbe oder unterschiedliche Größen auf und das oberste Pad pad-RDL3 überlappt keinen Abschnitt von Pad pad-RDL1. - Wie in vorangehenden Absätzen angesprochen, kann der Zwischenschichtabstand von benachbarten Strom-/Erdungspadstapel größer als ungefähr 10 um sein, wenn der Zwischenschichtabstand zwischen zwei Metallpads in zwei unmittelbar benachbarten RDL-Schichten ist. Andererseits kann diese Einschränkung gelockert werden, wenn der Zwischenschichtabstand zwischen zwei Metallpads in zwei nicht-unmittelbar benachbarten RDL-Schichten ist. Zum Beispiel veranschaulicht
30 , dass ein oberstes Pad pad-RDL3 von dem untersten Pad Pad_RDL1 in einem benachbarten Strompadstapel durch Abstand S4 beabstandet ist, der größer als 10 µm, gleich 10 µm oder kleiner als 10 µm sein kann.32 veranschaulicht, dass ein oberstes Pad pad-RDL3 das unterste Pad Pad_RDL1 in einem benachbarten Strompadstapel überlappt. Da der vertikale Abstand zwischen den Pads in nicht-unmittelbar benachbarten RDL-Schichten (wie Pad pad-RDL3 und pad-RDL1) groß ist, ist das Risiko von elektrischem Kurzschluss selbst dann niedrig, falls eine Überlappung auftritt. -
32 veranschaulicht manche beispielhafte Formen von Strompads in Strompadstapeln in Übereinstimmung mit manchen Ausführungsformen. Manche beispielhafte Formen weisen Rechtecke mit rechten Winkeln, Rechtecke mit abgerundeten Ecken, Hexagone, Oktagone, Kreise oder dergleichen auf. -
33 und34 veranschaulichen das Layout von Strom-/Erdungspadstapeln 52.33 veranschaulicht eine beispielhafte Form, in der Strom-/Erdungspadstapel 52 als ein Array angeordnet sind.34 veranschaulicht eine beispielhafte Form, in der Strom-/Erdungspadstapel 52 als eine andere Struktur als ein Array angeordnet sind. Zum Beispiel können die Strom-/Erdungspadstapel 52 angeordnet sein, eine Wabenstruktur oder irgendeine andere sich wiederholende Struktur aufzuweisen. Die Strom-/Erdungspadstapel 52 können auch angeordnet sein, sich nichtwiederholende Strukturen aufzuweisen. -
35 ,36 und37 veranschaulichen die Anordnungen von benachbarten Strompadstapeln. Es ist klar, dass ob ein Strompadstapel als ein Strompadstapel oder ein Erdungspadstapel designt ist, von dem Layout der unterliegenden elektrischen Verbinder in der entsprechenden unterliegenden Package-Komponente 26A abhängt und ein beliebiges Layout übernommen werden kann. Zum Beispiel veranschaulicht35 , dass vier benachbarte Strom-/Erdungspadstapel 52 drei positive Strompadstapel 52-P und einen Erdungspadstapel 52-G aufweisen.36 veranschaulicht, dass vier benachbarte Strom-/Erdungspadstapel 52 zwei positive Strompadstapel 52-P und zwei Erdungspadstapel 52-G aufweisen.36 veranschaulicht, dass vier benachbarte Strom-/Erdungspadstapel 52 zwei positive Strompadstapel 52-P und zwei Erdungspadstapel 52-P aufweisen, die sich in jeder Reihe und jeder Spalte abwechseln. -
38 und39 veranschaulichen die Anordnung der Metallleitungen/-pads in der oberen Umverteilungsstruktur 50B.38 veranschaulicht, dass manche Strompads und Stromumverteilungsleitungen in der oberen Umverteilungsstruktur 50B Ränder aufweisen, die mit den Rändern der entsprechenden unterliegenden Stromumverteilungsleitungen in der oberen Umverteilungsstruktur 50B ausgerichtet sind. Zum Beispiel haben die Strompads/-Leitungen in RDL-Schicht RDL4 und RDL5 Ränder, die mit den Rändern der entsprechenden unterliegenden Strompads/-leitungen in RDL4 ausgerichtet sind. In39 können die Strompads und Stromumverteilungsleitungen in der oberen Umverteilungsstruktur 50B die entsprechenden unterliegenden Stromumverteilungsleitungen in der oberen Umverteilungsstruktur 50B überlappen. Zum Beispiel überlappt ein(e) Strom-/Erdungspad/-leitung ein(e) benachbarte(s) Strom-/Erdungspad/-leitung in RDL-Schicht RDL4, welche(s) benachbarte Strom-/Erdungspad/- leitung in RDL-Schicht RDL4 mit einem Strompadstapel verbunden ist. - Die Ausführungsformen der vorliegenden Offenbarung weisen manche vorteilhaften Merkmale auf. Indem Strompadstapel in mindestens dem unteren Abschnitt der unteren Umverteilungsstruktur als diskrete Strom-/Erdungspadstapel 52 hergestellt werden, die voneinander beabstandet sind, wird das Risiko Strom zu einer elektrischen Erdung kurzzuschließen, verringert. Die Ausführungsformen der vorliegenden Offenbarung führen zu keiner Erhöhung der aufgetretenen Herstellungskosten, weil die Ausführungsformen die Änderung von Fotolithografiemasken involvieren und nicht die Änderung der Herstellungsprozesse involvieren.
- Die Erfindung betrifft ein Verfahren aufweisend die Schritte: Verkapseln einer Vielzahl von Package-Komponenten in einem Verkapselungsmaterial; Herstellen einer ersten Vielzahl von Umverteilungsschichten über und elektrisches Koppeln mit der Vielzahl von Package-Komponenten, wobei die erste Vielzahl von Umverteilungsschichten eine Vielzahl von Strom-/Erdungspadstapeln aufweist, wobei jeder der Vielzahl von Strom-/Erdungspadstapeln ein Pad in jeder der ersten Vielzahl von Umverteilungsschichten aufweist und wobei die Vielzahl von Strom-/Erdungspadstapel eine Vielzahl von Strompadstapeln aufweist; und eine Vielzahl von Erdungspadstapeln, wobei die Pads jedes Strom-/Erdungspadstapels jeweils versetzt zueinander übereinandergestapelt sind, wobei jedes obere Pad einen ersten Abschnitt aufweist, der einen Abschnitt eines unteren Pads überlappt, und einen zweiten Abschnitt aufweist, der sich über die Kanten des unteren Pads hinaus erstreckt, wobei das oberste Pad keinen Abschnitt des untersten Pads überlappt; und Bilden mindestens einer zweiten Umverteilungsschicht über der ersten Vielzahl von Umverteilungsschichten, wobei die mindestens eine zweite Umverteilungsschicht Stromleitungen und elektrische Erdungsleitungen aufweist, die die Vielzahl von Strom-/Erdungspadstapel elektrisch verbinden. In einer Ausführungsform umfasst die Herstellung der ersten Vielzahl von Umverteilungsschichten Aufbringen einer Polymerschicht; Strukturieren der Polymerschicht, um Durchkontaktierungsöffnungen herzustellen; und Plattieren der ersten Vielzahl von Umverteilungsschichten über der Polymerschicht, wobei Durchkontaktierungen simultan in den Durchkontaktierungsöffnungen plattiert werden. In einer Ausführungsform umfasst die Herstellung der mindestens einen zweiten Umverteilungsschicht Herstellung der Stromleitungen und der elektrischen Erdungsleitungen; Herstellung zusätzlicher Durchkontaktierungen über den Stromleitungen und den elektrischen Erdungsleitungen und diese kontaktierend; Gießen der Stromleitungen, der elektrischen Erdungsleitungen und der zusätzlichen Durchkontaktierungen in einer Vergussmasse; und Planarisieren der Vergussmasse und der zusätzlichen Durchkontaktierungen. In einer Ausführungsform befindet sich die Vielzahl von Strom-/Erdungspadstapeln direkt über einer der Vielzahl von Package-Komponenten und wobei in einer Draufsicht der Vielzahl von Package-Komponenten die Vielzahl von Strom-/Erdungspadstapeln voneinander beabstandet sind. In einer Ausführungsform befindet sich die Vielzahl von Strom-/Erdungspadstapeln direkt über einer der Vielzahl von Package-Komponenten und wobei in einer Draufsicht die Vielzahl von Package-Komponenten die Vielzahl von Strom-/Erdungspadstapeln als ein Array angeordnet sind. In einer Ausführungsform umfasst das beanspruchte Verfahren weiter Platzieren der Vielzahl von Package-Komponenten über einem Träger; und nachdem die mindestens eine zweite Umverteilungsschicht hergestellt ist, Entbonden des Trägers von der Vielzahl von Package-Komponenten. In einer Ausführungsform bilden die Vielzahl von Package-Komponenten, die erste Vielzahl von Umverteilungsschichten und die mindestens eine zweite Umverteilungsschicht einen rekonstruierten Wafer und das Verfahren umfasst weiter Bonden des rekonstruierten Wafers an eine zusätzliche Package-Komponente. In einer Ausführungsform überlappt die Vielzahl von Strom-/Erdungspadstapeln gemeinsam einen Mittelbereich einer der Vielzahl von Package-Komponenten und die erste Vielzahl von Umverteilungsschichten sind frei von Signalleitungen zwischen der Vielzahl von Strom-/Erdungspadstapeln.
- Die Erfindung betrifft ferner ein Package aufweisend: eine Package-Komponente; ein Verkapselungsmaterial, das die Package-Komponente darin verkapselt; eine erste Vielzahl von dielektrischen Schichten über der Package-Komponente und dem Verkapselungsmaterial; eine erste Vielzahl von Umverteilungsschichten, die sich in die erste Vielzahl von dielektrischen Schichten erstrecken, wobei die erste Vielzahl von Umverteilungsschichten eine Vielzahl von Strom-/Erdungspadstapeln aufweist, die als ein Array angeordnet sind, das die Package-Komponente überlappt, wobei die Vielzahl von Strom-/Erdungspadstapeln eine Vielzahl von Strompadstapeln und eine Vielzahl von Erdungspadstapeln aufweist, wobei jeder der Vielzahl von Strom-/Erdungspadstapeln ein Pad in jeder der ersten Vielzahl von Umverteilungsschichten aufweist, wobei die Pads jedes Strom-/Erdungspadstapels jeweils versetzt zueinander übereinandergestapelt sind, wobei jedes obere Pad einen ersten Abschnitt aufweist, der einen Abschnitt eines unteren Pads überlappt, und einen zweiten Abschnitt aufweist, der sich über die Kanten des unteren Pads hinaus erstreckt, wobei das oberste Pad keinen Abschnitt des untersten Pads überlappt; eine zweite Vielzahl von dielektrischen Schichten über der ersten Vielzahl von Umverteilungsschichten; und eine zweite Vielzahl von dielektrischen Schichten über der ersten Vielzahl von Umverteilungsschichten. In einer Ausführungsform, in einer Draufsicht der Package-Komponente, weist die Vielzahl von Strom-/Erdungspadstapeln eine selbe Form auf und sind voneinander beabstandet. In einer Ausführungsform weist die Vielzahl von Strom-/Erdungspadstapeln größere Abstände als ungefähr 10 µm auf. In einer Ausführungsform, in jedem der Vielzahl von Strom-/Erdungspadstapeln, weisen alle Pads in der ersten Vielzahl von Umverteilungsschichten eine selbe Form auf und sind vertikal miteinander ausgerichtet. In einer Ausführungsform ist die erste Vielzahl von dielektrischen Schichten aus Polymeren hergestellt und die zweite Vielzahl von dielektrischen Schichten ist aus Vergussmassen hergestellt. In einer Ausführungsform weist die erste Vielzahl von dielektrischen Schichten drei oder mehr Schichten auf. In einer Ausführungsform befindet sich keine Signalleitung zwischen der Vielzahl von Strom-/Erdungspadstapeln.
- Ferner betrifft die Erfindung ein Package aufweisend: eine Vielzahl von Package-Komponenten, wobei die Vielzahl von Package-Komponenten Bauelementdies aufweist; eine Vergussmasse, die die Vielzahl von Package-Komponenten darin verkapselt; eine erste Vielzahl von Umverteilungsschichten über und elektrisch verbunden mit der Vielzahl von Package-Komponenten, wobei die erste Vielzahl von Umverteilungsschichten eine Vielzahl von Metallpad-Arrays aufweist, wobei jedes der Metallpad-Arrays einen Mittelbereich einer der Vielzahl von Package-Komponenten überlappt und wobei jedes der Vielzahl von Metallpad-Arrays eine Vielzahl von Strom-/Erdungspadstapeln aufweist, wobei jeder der Vielzahl von Strom-/Erdungspadstapeln eine Vielzahl von übereinandergestapelten Metallpads aufweist, welche versetzt zueinander angeordnet sind, wobei jedes obere Metallpad einen ersten Abschnitt aufweist, der einen Abschnitt eines unteren Metallpads überlappt, und einen zweiten Abschnitt aufweist, der sich über die Kanten des unteren Metallpads hinaus erstreckt, wobei das oberste Metallpad keinen Abschnitt des untersten Metallpads überlappt; und eine zweite Vielzahl von Umverteilungsschichten über und elektrisch verbunden mit der ersten Vielzahl von Umverteilungsschichten. In einer Ausführungsform weist ein Strom-/Erdungspadstapel in einem der Metallpad-Arrays eine Vielzahl von Metallpads auf, die elektrisch verschaltet sind, und wobei die Vielzahl von Metallpads elektrisch mit einem Strompad oder einem elektrischen Erdungspad in einer jeweiligen unterliegenden Package-Komponente verbunden sind. In einer Ausführungsform weisen alle Metallpads in jedem der Vielzahl von Strom-/Erdungsstapeln eine selbe Größe und eine selbe Form auf.. In einer Ausführungsform weisen benachbarte Strom-/Erdungspadstapel in einem der Metallpad-Arrays größere Abstände als ungefähr 10 µm auf.
Claims (19)
- Verfahren, umfassend: Verkapseln einer Vielzahl von Package-Komponenten (26) in einem Verkapselungsmaterial (38); Herstellen einer ersten Vielzahl von Umverteilungsschichten (RDL1-RDL3) über und elektrisches Koppeln mit der Vielzahl von Package-Komponenten (26), wobei die erste Vielzahl von Umverteilungsschichten (RDL1-RDL3) eine Vielzahl von Strom-/Erdungspadstapeln (52) umfasst, wobei jeder der Vielzahl von Strom-/Erdungspadstapeln (52) ein Pad (pad-RDL1-pad-RDL3) in jeder der ersten Vielzahl von Umverteilungsschichten (RDL1-RDL3) aufweist und wobei die Vielzahl von Strom- /Erdungspadstapeln (52) aufweist: eine Vielzahl von Strompadstapeln (52-P); und eine Vielzahl von Erdungspadstapeln (52-G), wobei die Pads (pad-RDL1-pad-RDL3) jedes Strom-/Erdungspadstapels (52) jeweils versetzt zueinander übereinandergestapelt sind, wobei jedes obere Pad (pad-RDL1-pad-RDL3) einen ersten Abschnitt aufweist, der einen Abschnitt eines unteren Pads (pad-RDL1-pad-RDL3) überlappt, und einen zweiten Abschnitt aufweist, der sich über die Kanten des unteren Pads (pad-RDL1-pad-RDL3) hinaus erstreckt, wobei das oberste Pad (pad-RDL3) keinen Abschnitt des untersten Pads (pad-RDL1) überlappt; und Herstellen mindestens einer zweiten Umverteilungsschicht (RDL4-RDL6) über der ersten Vielzahl von Umverteilungsschichten (RDL1-RDL3), wobei die mindestens eine zweite Umverteilungsschicht (RDL4-RDL6) Stromleitungen und elektrische Erdungsleitungen aufweist, die die Vielzahl von Strom-/Erdungspadstapeln (52) elektrisch verbinden.
- Verfahren nach
Anspruch 1 , wobei die Herstellung der ersten Vielzahl von Umverteilungsschichten (RDL1-RDL3) umfasst: Aufbringen einer Polymerschicht (DL1); Strukturieren der Polymerschicht (DL1), um Durchkontaktierungsöffnungen herzustellen; und Plattieren der ersten Vielzahl von Umverteilungsschichten (RDL1-RDL3) über der Polymerschicht (DL1), wobei Durchkontaktierungen (via1-via3) simultan in den Durchkontaktierungsöffnungen plattiert werden. - Verfahren nach
Anspruch 1 oder2 , wobei die Herstellung der mindestens einen zweiten Umverteilungsschicht (RDL4-RDL6) umfasst: Bilden der Stromleitungen und der elektrischen Erdungsleitungen; Bilden zusätzlicher Durchkontaktierungen (via5) über und in Kontakt mit den Stromleitungen und den elektrischen Erdungsleitungen; Gießen der Stromleitungen, der elektrischen Erdungsleitungen und der zusätzlichen Durchkontaktierungen (via5) in einer Vergussmasse; und Planarisieren der Vergussmasse und der zusätzlichen Durchkontaktierungen (via5). - Verfahren nach einem der vorstehenden Ansprüche, wobei sich die Vielzahl von Strom-/Erdungspadstapeln (52) direkt über einer der Vielzahl von Package-Komponenten (26) befindet und wobei in einer Draufsicht der Vielzahl von Package-Komponenten (26) die Vielzahl von Strom-/Erdungspadstapeln (26) voneinander beabstandet sind.
- Verfahren nach einem der vorstehenden Ansprüche, wobei sich die Vielzahl von Strom-/Erdungspadstapeln (52) direkt über einer der Vielzahl von Package-Komponenten (26) befindet und wobei in einer Draufsicht der Vielzahl von Package-Komponenten (26) die Vielzahl von Strom-/Erdungspadstapeln (26) als ein Array angeordnet ist.
- Verfahren nach einem der vorstehenden Ansprüche, weiter umfassend: Platzieren der Vielzahl von Package-Komponenten (26) über einem Träger (20); und nachdem die mindestens eine zweite Umverteilungsschicht (RDL4-RDL6) gebildet worden ist, Entbonden des Trägers (20) von der Vielzahl von Package-Komponenten (26).
- Verfahren nach einem der vorstehenden Ansprüche, wobei die Vielzahl von Package-Komponenten (26), die erste Vielzahl von Umverteilungsschichten (RDL1-RDL3) und die mindestens eine zweite Umverteilungsschicht (RDL4-RDL6) einen rekonstruierten Wafer (100) bilden und das Verfahren weiter Bonden des rekonstruierten Wafers (100) an eine zusätzliche Package-Komponente (49) umfasst.
- Verfahren nach einem der vorstehenden Ansprüche, wobei die Vielzahl von Strom-/Erdungspadstapeln (52) gemeinsam einen Mittelbereich (26CR) einer der Vielzahl von Package-Komponenten (26) überlappen und die erste Vielzahl von Umverteilungsschichten (RDL1-RDL3) frei von Signalleitungen zwischen der Vielzahl von Strom-/Erdungspadstapeln (52) ist.
- Package, aufweisend: eine Package-Komponente (26); ein Verkapselungsmaterial (38), das die Package-Komponente (26) darin verkapselt; eine erste Vielzahl von dielektrischen Schichten (DL1-DL4) über der Package-Komponente (26) und dem Verkapselungsmaterial (38); eine erste Vielzahl von Umverteilungsschichten (RDL1-RDL3), die sich in die erste Vielzahl von dielektrischen Schichten (DL1-DL4) erstreckt, wobei die erste Vielzahl von Umverteilungsschichten (RDL1-RDL3) eine Vielzahl von Strom-/Erdungspadstapeln (52) aufweist, die als ein Array angeordnet sind, das die Package-Komponente (26) überlappt, wobei die Vielzahl von Strom-/Erdungspadstapeln (52) eine Vielzahl von Strompadstapeln (52-P) und eine Vielzahl von Erdungspadstapeln (52-G) aufweist, wobei jeder der Vielzahl von Strom-/Erdungspadstapeln (52) ein Pad (pad-RDL1-pad-RDL3) in jeder der ersten Vielzahl von Umverteilungsschichten (RDL1-RDL3) aufweist, wobei die Pads (pad-RDL1-pad-RDL3) jedes Strom-/Erdungspadstapels (52) jeweils versetzt zueinander übereinandergestapelt sind, wobei jedes obere Pad (pad-RDL1-pad-RDL3) einen ersten Abschnitt aufweist, der einen Abschnitt eines unteren Pads (pad-RDL1-pad-RDL3) überlappt, und einen zweiten Abschnitt aufweist, der sich über die Kanten des unteren Pads (pad-RDL1-pad-RDL3) hinaus erstreckt, wobei das oberste Pad (pad-RDL3) keinen Abschnitt des untersten Pads (pad-RDL1) überlappt; eine zweite Vielzahl von dielektrischen Schichten (DL5-DL7) über der ersten Vielzahl von Umverteilungsschichten (RDL1-RDL3); und eine zweite Vielzahl von Umverteilungsschichten (RDL4-RDL6) über der ersten Vielzahl von Umverteilungsschichten (RDL1-RDL3).
- Package nach
Anspruch 9 , wobei in einer Draufsicht der Package-Komponente (26) die Vielzahl von Strom-/Erdungspadstapeln (52) eine selbe Form aufweisen und voneinander beabstandet sind. - Package nach
Anspruch 10 , wobei die Vielzahl von Strom-/Erdungspadstapeln (52) größere Abstände (S1-S3) als ungefähr 10 µm aufweisen. - Package nach einem der vorstehenden
Ansprüche 9 bis11 , wobei in jedem der Vielzahl von Strom-/Erdungspadstapeln (52) alle Pads (pad-RDL1-pad-RDL3) in der ersten Vielzahl von Umverteilungsschichten (RDL1-RDL3) eine selbe Form aufweisen und vertikal miteinander ausgerichtet sind. - Package nach einem der vorstehenden
Ansprüche 9 bis12 , wobei die erste Vielzahl von dielektrischen Schichten (DL1-DL4) aus Polymeren hergestellt ist und die zweite Vielzahl von dielektrischen Schichten (DL5-DL7) aus Vergussmassen hergestellt sind. - Package nach einem der vorstehenden
Ansprüche 9 bis13 , wobei die erste Vielzahl von dielektrischen Schichten (DL1-DL4) drei oder mehr Schichten aufweisen. - Package nach einem der vorstehenden
Ansprüche 9 bis14 , wobei sich keine Signalleitung zwischen der Vielzahl von Strom-/Erdungspadstapeln (52) befindet. - Package, aufweisend: eine Vielzahl von Package-Komponenten (26), wobei die Vielzahl von Package-Komponenten (26) Vorrichtungsdies (26) aufweist; eine Vergussmasse (38), die die Vielzahl von Package-Komponenten (26) darin verkapselt; eine erste Vielzahl von Umverteilungsschichten (RDL1-RDL3) über und in elektrischer Verbindung mit der Vielzahl von Package-Komponenten (26), wobei die erste Vielzahl von Umverteilungsschichten (RDL1-RDL3) eine Vielzahl von Metallpad-Arrays (52) umfasst, wobei jedes der Metallpad-Arrays (52) einen Mittelbereich (26CR) einer der Vielzahl von Package-Komponenten (26) überlappt und wobei jede der Vielzahl von Metallpad-Arrays (52) eine Vielzahl von Strom-/Erdungspadstapeln (52) aufweist, wobei jeder der Vielzahl von Strom-/Erdungspadstapeln (52) eine Vielzahl von übereinandergestapelten Metallpads (pad-RDL1-pad-RDL3) aufweist, welche versetzt zueinander angeordnet sind, wobei jedes obere Metallpad (pad-RDL1-pad-RDL3) einen ersten Abschnitt aufweist, der einen Abschnitt eines unteren Metallpads (pad-RDL1-pad-RDL3) überlappt, und einen zweiten Abschnitt aufweist, der sich über die Kanten des unteren Metallpads (pad-RDL1-pad-RDL3) hinaus erstreckt, wobei das oberste Metallpad (pad-RDL3) keinen Abschnitt des untersten Metallpads (pad-RDL1) überlappt; und eine zweite Vielzahl von Umverteilungsschichten (RDL4-RDL6) über und in elektrischer Verbindung mit der ersten Vielzahl von Umverteilungsschichten (RDL1-RDL3),.
- Package nach
Anspruch 16 , wobei ein Strom-/Erdungspadstapel (52) in einem der Metallpad-Arrays die Vielzahl von Metallpads (pad-RDL1-pad-RDL3) elektrisch verschaltet aufweist und wobei die Vielzahl von Metallpads (pad-RDL1-pad-RDL3) elektrisch mit einem Strompad (pad-RDL1-pad-RDL3) oder einem elektrischen Erdungspad in einer jeweiligen unterliegenden Package-Komponente (26) verbunden ist. - Package nach
Anspruch 16 oder17 , wobei alle Metallpads (pad-RDL1-pad-RDL3) in jedem der Vielzahl von Strom-/Erdungsstapeln (52) eine selbe Größe und eine selbe Form aufweisen. - Package nach einem der vorstehenden
Ansprüche 16 oder18 , wobei benachbarte Strom-/Erdungspadstapel (52) in einem der Metallpad-Arrays größere Abstände (Si-S3) als ungefähr 10 µm aufweisen.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US16/727,276 | 2019-12-26 | ||
US16/727,276 US11107771B2 (en) | 2019-12-26 | 2019-12-26 | Segregated power and ground design for yield improvement |
Publications (2)
Publication Number | Publication Date |
---|---|
DE102020100946A1 DE102020100946A1 (de) | 2021-07-01 |
DE102020100946B4 true DE102020100946B4 (de) | 2022-04-14 |
Family
ID=76310346
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE102020100946.1A Active DE102020100946B4 (de) | 2019-12-26 | 2020-01-16 | Getrenntes strom- und erdungsdesign zur ertragsverbesserung |
Country Status (5)
Country | Link |
---|---|
US (2) | US11107771B2 (de) |
KR (1) | KR102402914B1 (de) |
CN (1) | CN113053761B (de) |
DE (1) | DE102020100946B4 (de) |
TW (1) | TWI763198B (de) |
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TW202125657A (zh) | 2021-07-01 |
US20210202391A1 (en) | 2021-07-01 |
DE102020100946A1 (de) | 2021-07-01 |
US11107771B2 (en) | 2021-08-31 |
US20210391270A1 (en) | 2021-12-16 |
KR102402914B1 (ko) | 2022-05-27 |
KR20210084196A (ko) | 2021-07-07 |
US11804443B2 (en) | 2023-10-31 |
CN113053761A (zh) | 2021-06-29 |
CN113053761B (zh) | 2024-04-05 |
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