KR20120039460A - 반도체 패키지 - Google Patents

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KR20120039460A
KR20120039460A KR1020110090546A KR20110090546A KR20120039460A KR 20120039460 A KR20120039460 A KR 20120039460A KR 1020110090546 A KR1020110090546 A KR 1020110090546A KR 20110090546 A KR20110090546 A KR 20110090546A KR 20120039460 A KR20120039460 A KR 20120039460A
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김용훈
이지현
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Abstract

반도체 패키지를 제공한다. 반도체 패키지는, 반도체 칩, 반도체 칩과 이격되어 배치되며 전기적으로 분리된 제1 배선 및 제2 배선을 포함하는 패키지 기판, 패키지 기판 및 반도체 칩 사이에 배치되어 제1 배선에 전기적으로 연결되고, 제1 군집 구조체를 구성하며 제1 연결 패턴들, 패키지 기판 및 상기 반도체 칩 사이에 배치되어 제2 배선에 전기적으로 연결되고, 제1 군집 구조체와 공간적으로 분리된 영역에 배치되는 제2 군집 구조체를 구성하는 제2 연결 패턴들 및 상기 패키지 기판 내에 실장되며, 상기 제1 연결 패턴들과 전기적으로 연결되는 제1 전극 및 상기 제2 연결 패턴들과 전기적으로 연결되는 제2 전극을 포함하는 커패시터를 포함한다.

Description

반도체 패키지{Semiconductor Package}
본 발명은 반도체 패키지에 관한 것으로서, 더욱 상세하게는 플릿 칩(flip chip)을 포함하는 반도체 패키지에 관한 것이다.
반도체 패키지는 반도체 칩과, 반도체 칩을 실장하는 패키지 기판을 포함한다. 반도체 패키지 및 패키지 기판에는 각각 커패시터(capacitor)가 실장된다. 특히, 패키지 기판 내에 커패시터가 실장되는 임베딩(embedding) 기술이 많이 사용되고 있다. 임베딩된 커패시터의 두 개의 전극들에는 각각 접지 전위와, 패키지 기판으로 인가되는 파워 전위가 인가되며, 패키지 기판 및 반도체 패키지를 연결하는 연결 패턴들은 커패시터의 전극들과 바로 연결된다. 따라서, 커패시터가 효과적으로 연결 패턴들과 정확하게 연결되도록, 연결 패턴들의 구조 개선이 필요한 실정이다.
본 발명이 이루고자 하는 일 기술적 과제는 커패시터로 접지 전위 및 패키지 기판 파워 전위를 효율적으로 인가할 수 있도록 배치된 연결 패턴들을 포함하는 반도체 패키지를 제공하는 데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 개념에 따른 일 실시예는 반도체 패키지를 제공한다. 상기 반도체 패키지는, 반도체 칩, 상기 반도체 칩과 이격되어 배치되며, 전기적으로 분리된 제1 배선 및 제2 배선을 포함하는 패키지 기판, 상기 패키지 기판 및 상기 반도체 칩 사이에 배치되어 상기 제1 배선에 전기적으로 연결되고, 제1 군집 구조체를 구성하며 제1 연결 패턴들, 상기 패키지 기판 및 상기 반도체 칩 사이에 배치되어 상기 제2 배선에 전기적으로 연결되고, 상기 제1 군집 구조체와 공간적으로 분리된 영역에 배치되는 제2 군집 구조체를 구성하는 제2 연결 패턴들 및 상기 패키지 기판 내에 실장되며, 상기 제1 연결 패턴들과 전기적으로 연결되는 제1 전극 및 상기 제2 연결 패턴들과 전기적으로 연결되는 제2 전극을 포함하는 커패시터를 포함한다.
본 발명의 일 실시예에 따르면, 상기 제1 군집 구조체는 다수의 제1 단위체들을 포함하되, 상기 제1 단위체들 각각은, 상기 제1 연결 패턴들 중 어느 하나 및 그 주위에 배치되는 다수의 제1 연결 패턴들을 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 제2 군집 구조체는 다수의 제2 단위체들을 포함하되, 상기 제2 단위체들 각각은, 상기 제2 연결 패턴들 중 어느 하나 및 그 주위에 배치되는 다수의 제2 연결 패턴들을 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제1 배선으로 접지 전위가 인가되며, 상기 제2 배선으로 상기 패키지 기판으로 인가되는 파워(power) 전위가 인가될 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제1 전극 및 상기 제1 연결 패턴들을 전기적으로 연결하는 제1 비아 콘택 및 상기 제2 전극 및 상기 제2 연결 패턴들을 전기적으로 연결하는 제2 비아 코택을 더 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제1 비아 콘택은 다수 개이며, 상기 제2 비아 콘택은 다수 개일 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제1 군집 구조체는 상기 패키지 기판 및 반도체 패키지 사이에서 일 방향으로 연장하는 구조를 가지며, 상기 제2 군집 구조체는 상기 패키지 기판 및 반도체 패키지 사이에서 상기 일 방향으로 연장하는 구조를 가지며, 상기 제1 군집 구조체가 다수 개이며, 상기 제2 군집 구조체도 다수 개이고, 상기 제1 및 제2 군집 구조체들이 교대로 배치될 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제1 군집 구조체는 다수 개이며, 상기 제2 군집 구조체는 하나이고, 상기 다수의 제1 군집 구조체들은 상기 제2 군집 구조체에 의해 공간적으로 분리될 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제1 군집 구조체들 각각은, 제1 수평 방향으로 연장하는 라인(line) 형상을 가지며, 상기 다수의 제1 군집 구조체들은 상기 제1 수평 방향과 수직인 제2 수평 방향으로 이격되어 배치될 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제1 군집 구조체들 각각은 평면적으로 사각 형상을 가지며, 상기 다수의 제1 군집 구조체들은 열방향 및 횡방향으로 서로 이격되어 배치될 수 있다.
본 발명의 개념에 따른 실시예들에 따르면, 제1 연결 패턴들이 제1 군집 구조체를 구성하고, 제2 연결 패턴들이 제2 군집 구조체를 구성함으로써, 패키지 기판 내에 임베딩된 커패시터의 전극들로 기 설정된 전위가 보다 효율적으로 인가될 수 있다. 또한, 제1 및 제 연결 패턴들이 상기 커패시터의 전극들과 다수의 제1 및 제2 비아 콘택을 통해 연결됨으로써, 안정적인 전기적 경로들을 확보할 수 있다. 따라서 반도체 패키지의 전기적 특성이 특성을 개선시킬 수 있다.
도 1a는 본 발명의 실시예들에 따른 반도체 패키지를 설명하는 단면도이다.
도 1b는 도 1a의 반도체 패키지를 부분적으로 확대한 단면도이다.
도 1c는 도 1a의 반도체 패키지를 설명하는 평면도이다.
도 1d는 본 발명의 일 실시예에 따른 반도체 패키지의 제1 및 제2 연결 패턴들의 배열 구조를 설명하는 평면도이다.
도 1e는 본 발명의 다른 실시예에 따른 반도체 패키지의 제1 및 제2 연결 패턴들의 배열 구조를 설명하는 평면도이다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 반도체 패키지의 제1 및 제2 연결 패턴들의 배열 구조를 설명하는 평면도들이다.
도 3a 및 도 3b는 본 발명의 다른 실시예에 따른 반도체 패키지의 제1 및 제2 연결 패턴들의 배열 구조를 설명하는 평면도들이다.
도 4a 내지 도 4d는 본 발명의 또 다른 실시예에 따른 반도체 패키지의 제1 및 제2 연결 패턴들의 배열 구조를 설명하는 평면도들이다.
도 5a는 본 발명의 실시예들에 따른 반도체 패키지를 설명하는 단면도이다.
도 5b는 도 5a의 반도체 패키지를 부분적으로 확대한 단면도이다.
도 6a 내지 도 6g는 본 발명의 또 다른 실시예에 따른 반도체 패키지의 제1 내지 제3 연결 패턴들의 배열 구조를 설명하는 평면도들이다.
도 7a 내지 도 7e는 본 발명의 또 다른 실시예에 따른 반도체 패키지의 제1 내지 제3 연결 패턴들의 배열 구조를 설명하는 평면도들이다.
도 8a 내지 도 8e는 본 발명의 또 다른 실시예에 따른 반도체 패키지의 제1 내지 제3 연결 패턴들의 배열 구조를 설명하는 평면도들이다.
도 9a는 본 발명의 실시예에 따른 반도체 패키지를 구비한 메모리 카드를 도시한 블록도이다.
도 9b는 본 발명의 실시예에 따른 반도체 패키지를 응용한 정보 처리 시스템을 도시한 블록도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 구성 요소가 다른 구성 요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
(반도체 패키지_제1 실시예 )
도 1a는 본 발명의 실시예들에 따른 반도체 패키지를 설명하는 단면도이고, 도 1b는 도 1a의 일부를 확대한 확대도이며, 도 1c는 도 1a의 반도체 패키지를 설명하는 평면도이다. 도 1a는 도 1c의 반도체 패키지를 A-A`으로 절단한 단면도이고, 도 1b는 도 1a의 반도체 패키지의 A 부분을 확대한 단면도이다.
도 1d는 본 발명의 일 실시예에 따른 반도체 패키지의 제1 및 제2 연결 패턴들의 배열 구조를 설명하는 평면도이고, 도 1e는 본 발명의 다른 실시예에 따른 반도체 패키지의 제1 및 제2 연결 패턴들의 배열 구조를 설명하는 평면도이다.
도 1a 내지 도 1c를 참조하면, 반도체 패키지(semiconductor module, 10)은, 패키지 기판(150), 사이 기판(102), 반도체 칩(104) 및 상기 패키지 기판(150) 및 사이 기판(102)을 전기적으로 연결하는 연결 구조물들(170)을 포함할 수 있다.
상기 사이 기판(102)의 상면에 상기 반도체 칩(104)이 배치될 수 있다. 일 예로, 상기 반도체 칩(104)은 상기 사이 기판(102)의 중앙 부위에 배치될 수 있다. 다른 예로, 상기 반도체 칩(104)은 상기 사이 기판(102)의 가장자리 부위에 배치될 수 있다. 상기 반도체 칩(104)과 상기 사이 기판(102)은 본딩 와이어(bonding wire, 106)를 통해 전기적으로 연결될 수 있다.
상기 사이 기판(102)의 상면에는 제1 커패시터(108)가 배치될 수 있다. 본 발명의 일 실시예들에 따르면, 상기 제1 커패시터(108)는 상기 사이 기판(102)의 상면에 실장될 수 있다(Surface Mount Technology; SMT). 다른 실시예들에 따르면, 상기 제1 커패시터(108)는 상기 사이 기판(102) 내에 임베딩(embedding)될 수 있다.
상기 패키지 기판(150)은, 코어부(core portion, C)와, 상기 코어부 내에 배치되는 제2 커패시터(156)와, 상기 코어부(C) 상면 및/또는 배면에 배치되는 주변부들(buildup portion, B)을 포함할 수 있다. 도 1a에는 상기 코어부(C) 상면에 배치된 상기 주변부(B)를 예시적으로 도시한다.
상세하게 되어있지는 않지만, 상기 코어부(C)는 금속 코어들을 포함할 수 있다. 상기 금속 코어들 사이에는 절연물이 충진될 수 있다. 상기 제2 커패시터(156)는 상기 금속 코어들 사이에 배치되며, 상기 절연물에 의해 상기 금속 코어들과 전기적으로 분리될 수 있다. 예컨대, 각각의 금속 코어는 스테인리스 스틸(stainless steel), 알루미늄, 니켈, 마그네슘, 아연, 탄탈 및 이들의 합금으로 이루어질 수 있다. 상기 주변부들(B)에는 각각 회로 패턴들(162)이 배치될 수 있다. 상기 회로 패턴들(162)은 상기 금속 코어들과 전기적으로 연결될 수 있다. 또한, 상기 회로 패턴들(162)끼리 전기적으로 연결될 수도 있다.
상기 제2 커패시터(156)는 제1 전극(152a)과, 제2 전극(152b)과, 상기 제1 및 제2 전극(152a, 152b) 사이에 개재되는 유전막(154)을 포함할 수 있다. 상기 제2 커패시터(156)의 제1 전극(152a) 및 제2 전극(152b)은 상기 주변부(B)에 배치된 회로 패턴들(162)과 각각 전기적으로 연결될 수 있다. 상기 주변부(B)에 배치된 회로 패턴들(162)은 상기 제1 전극(152a)과 연결되는 제1 배선(160a)과, 상기 제2 전극(152b)과 연결되는 제2 배선(160b)을 포함할 수 있다.
상기 패키지 기판(150) 내부에는 상기 제1 배선(160a)과 전기적으로 연결되는 적어도 하나의 제1 비아 콘택(158a) 및 상기 제2 배선(160b)과 전기적으로 연결되는 적어도 하나의 제2 비아 콘택(158b)를 포함할 수 있다. 상기 제1 및 제2 비아 콘택들(158a, 158b)은 상기 내부 연결 패턴들(166)과 상기 제1 및 제2 배선들(160a, 160b)을 전기적으로 연결시킬 수 있다. 이에 대한 설명은 이후 상세하게 설명하기로 한다.
본 발명의 몇몇 실시예들에 따르면, 상기 제1 배선(160a)을 통해 상기 제1 전극(152a)으로 제1 전위가 인가되고, 상기 제2 배선(160b)을 통해 상기 제2 전극(152b)으로 제2 전위가 인가될 수 있다. 상기 제2 전위는 상기 제1 전위가 실질적으로 상이할 수 있다. 예컨대, 상기 제1 전위는 접지 전위이며, 상기 제2 전위는 상기 패키지 기판(150)으로 인가되는 파워 전위일 수 있다.
도 1a 내지 도 1c를 참조하면, 상기 패키지 기판(150)의 상면에는 상기 반도체 칩(104) 및 상기 사이 기판(102)이 실장되는 제1 영역(R1) 및 상기 제1 영역(R1)을 감싸며 배치되는 제2 영역(R2)을 포함할 수 있다. 상기 제1 및 제2 영역(R1, R2) 사이에는 분리 영역(SR)을 포함할 수 있다. 본 발명의 일 실시예에 따르면, 상기 패키지 기판(150)의 상면을 평면적으로 볼 때, 상기 제1 영역(R1)은 중앙 부위에 사각 형상을 가지며 배치되고, 상기 분리 영역(SR)은 상기 제1 영역(R1)을 감싸며 배치되고, 상기 제2 영역(R2)은 상기 분리 영역(SR)을 감싸며 배치될 수 있다.
상기 연결 구조물들(170)은 내부 연결 패턴들(166) 및 외부 연결 패턴들(168)을 포함할 수 있다.
상기 내부 연결 패턴들(166)은 상기 패키지 기판(150)의 제1 영역(R1)에 배치될 수 있다. 본 발명의 일 실시예에 따르면, 상기 내부 연결 패턴들(166)이 상기 패키지 기판(150) 및 상기 사이 기판(102)을 전기적으로 연결시킬 수 있다. 다른 실시예에 따르면, 상기 내부 연결 패턴들(166)은 상기 패키지 기판(150)과 상기 사이 기판(102)을 직접적으로 연결할 수도 있다.
상기 외부 연결 패턴들(168)은 상기 패키지 기판(150)의 제2 영역(R2)에 배치될 수 있다. 상기 분리 영역(SR)에는 상기 연결 구조물(170)이 배치되지 않을 수 있다.
본 발명의 몇몇 실시예들에 따르면, 상기 내부 연결 패턴들(166) 및 외부 연결 패턴들(168)은 각각 솔더 범프(solder bump)일 수 있다. 예컨대, 상기 다수의 솔더 범프들은 Y축 방향으로 등간격으로 이격되어 배열되어 스트링(string)을 구성할 수 있다. Y축 방향의 스트링들은 X축 방향으로 이격되어 배열될 수 있다. X축 방향으로 이격되어 배열된 솔더 범프들은 지그재그(zigzag)로 배열될 수 있다. Y축 방향으로 인접하게 배열된 두 개의 솔더 범프들 사이 공간에 X축 방향으로 솔더 범프가 배열될 수 있다.
이하에서는 상기 내부 연결 패턴들(166)의 배열을 더욱 상세하게 설명하기로 한다.
상기 내부 연결 패턴들(166)은 제1 및 제2 연결 패턴들(164a, 164b)을 포함할 수 있다. 상기 제1 연결 패턴들(164a)은 상기 제1 배선(160a)에 전기적으로 연결되며, 상기 제2 연결 패턴들(164b)은 상기 제2 배선(160b)에 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 연결 패턴들(164a)은 상기 제1 비아 콘택(158a)과 전기적으로 연결되며, 상기 제1 비아 콘택(158a)을 통해 상기 제1 연결 패턴들(164a)이 상기 제1 배선(160a)과 전기적으로 연결될 수 있다. 예컨대, 상기 제1 비아 콘택(158a)이 다수 개 일 경우, 상기 다수의 제1 비아 콘택들(158a)이 각각의 제1 연결 패턴들(164a)과 전기적으로 연결될 수 있다. 상기 제2 연결 패턴들(164b)은 상기 제2 비아 콘택(158b)과 전기적으로 연결되며, 상기 제2 비아 콘택(158b)을 통해 상기 제2 연결 패턴들(164b)이 상기 제2 배선(160b)과 전기적으로 연결될 수 있다. 예컨대, 상기 제2 비아 콘택(158b)이 다수 개일 경우, 상기 다수의 제2 비아 콘택들(158b)이 각각의 제2 연결 패턴들(164b)과 전기적으로 연결될 수 있다.
한편, 상기 제1 배선(160a)으로는 접지 전위가 인가되고, 상기 제2 배선(160b)으로는 상기 패키지 기판(150)으로 인가되는 파워 전위가 인가될 수 있다.
도 1d를 참조하면, 상기 제1 연결 패턴들(164a)은 제1 군집 구조체(G1)를 구성할 수 있다. 상기 제1 군집 구조체(G1)는 다수의 제1 단위체들(U1)을 포함할 수 있다. 각각의 제1 단위체(U1)는 상기 제1 연결 패턴들(164a) 중 하나 및 그 주위에 배치되는 제1 연결 패턴들(164a) 중 다른 네 개를 포함할 수 있다. 주위에 배치된 다른 네 개의 제1 연결 패턴들(164a)은 중심의 제1 연결 패턴(164a)과 최소 거리에 배치될 수 있다.
상기 제2 연결 패턴들(164b)은 제2 군집 구조체(G2)를 구성할 수 있다. 상기 제2 군집 구조체(G2)는 상기 제1 군집 구조체(G1)와 공간적으로 분리된 영역에 배치될 수 있다. 상기 제2 군집 구조체(G2)는 다수의 제2 단위체들(U2)을 포함하며, 각각의 제2 단위체(U2)는 상기 제2 연결 패턴들(164b) 중 하나 및 그 주위에 배치되는 제2 연결 패턴들(164b) 중 다른 네 개를 포함할 수 있다. 주위에 배치된 다른 네 개의 제2 연결 패턴들(164b)은 중심의 제2 연결 패턴(164b)과 최소 거리에 배치될 수 있다.
본 발명의 몇몇 실시예들에 따르면, 상기 제1 군집 구조체(G1)는 Y축 방향으로 연장하는 라인(line) 형상을 가질 수 있다. 상기 제2 군집 구조체(G2)도 Y 방향으로 연장하는 라인 형상을 가질 수 있다. 또한, 상기 제1 군집 구조체(G1) 및 제2 군집 구조체(G2)는 각각 다수 개일 수 있다. 상기 다수의 제1 및 제2 군집 구조체들(G1, G2)이 X축 방향으로 교대로 배치될 수 있다. 일 실시예에 따르면, 상기 제1 영역(R1)의 왼쪽 변을 제1 변(L1)이라 하고, 시계방향으로 각각의 변을 제2 변(L2), 제3 변(L3) 및 제4 변(L4)이라 하기로 한다. 각각의 제1 군집 구조체(G1)의 양단은 상기 제2 변(L2) 및 제4 변(L4)까지 연장될 수 있다. 또한, 각각의 제2 군집 구조체(G2)의 양단도 상기 제2 변(L2) 및 제4 변(L4)까지 연장될 수 있다.
다른 실시예로 도 1e에 도시된 바와 같이, 상기 제1 군집 구조체(G1)는 다수 개일 수 있다. 상기 제2 군집 구조체(G2)는 상기 제1 군집 구조체들(G1) 사이에 배치되며, 하나일 수 있다. 각각의 제1 군집 구조체(G1)의 양단은 상기 제2 군집 구조체(G2)에 의해 상기 제2 변(L2) 및 제4 변(L4)으로부터 이격되어 구비될 수 있다.
상기와 같이 상기 제1 배선(160a)과 상기 제1 비아 콘택(158a)을 통해 전기적으로 연결된 상기 제1 연결 패턴들(164a)이 제1 군집 구조체(G1)를 구성할 수 있다. 그리고, 상기 제2 배선(160b)과 상기 제2 비아 콘택(158b)을 통해 전기적으로 연결된 상기 제2 연결 패턴들(164b)이 상기 제2 군집 구조체(G2)를 구성할 수 있다. 이로써, 상기 제2 커패시터(156)의 상기 제1 및 제2 전극들(152a, 152b)로 기 설정된 전위가 보다 효율적으로 인가될 수 있다. 따라서 상기 반도체 패키지(10)의 전기적 특성이 특성을 개선시킬 수 있다. 또한, 상기 제1 및 제2 비아 콘택들이 다수 개 형성함으로써, 상기 안정적인 전기적 경로들을 제공할 수 있다.
(반도체 패키지_제2 실시예 )
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 반도체 패키지의 제1 및 제2 연결 패턴들의 배열 구조를 설명하는 평면도들이다.
본 실시예에서는, 제1 및 제2 연결 패턴들(164a, 164b)의 배열 구조를 제외하고는 패키지 기판(150), 사이 기판(102), 반도체 칩(104) 및 제1 및 제2 연결 패턴들(164a, 164b)에 대한 상세한 설명은 도 1a 및 도 1b의 제1 실시예에서 설명한 패키지 기판(150), 사이 기판(102), 반도체 칩(104) 및 제1 및 제2 연결 패턴들(164a, 164b)과 실질적으로 동일하여 그 설명을 생략하기로 한다.
도 2a 및 도 2b를 참조하면, 제1 군집 구조체(G1)는 평면적으로 볼 때, Y축 방향으로 연장하는 사각 형상을 가질 수 있다. 상기 제1 군집 구조체(G1)는 다수 개일 수 있다. 상기 다수의 제1 군집 구조체들(G1)은 X축 및 Y축 방향으로 열과 행을 맞추어 배열될 수 있다. 제2 군집 구조체(G2)는 상기 제1 군집 구조체들(G1) 사이에 배치되며, 하나일 수 있다.
일 실시예로 도 2a에 도시된 바와 같이, 제1 영역(R1)의 가장자리에 배치된 상기 제1 군집 구조체들(G1)은 제2 변(L2) 및 제4 변(L4)과 각각 접하며 배치되며, 상기 제2 군집 구조체(G2)에 의해 제1 및 제3 변(L1, L3)으로부터 이격되어 구비될 수 있다.
다른 실시예로 도 2b에 도시된 바와 같이, 상기 제1 영역(R1)의 가장자리에 배치된 상기 제1 군집 구조체들(G1)은 상기 제2 군집 구조체(G2)에 의해 상기 제1 내지 제4 변(L1, L2, L3, L4)으로부터 이격되어 구비될 수 있다.
(반도체 패키지_제3 실시예 )
도 3a 및 도 3b는 본 발명의 다른 실시예에 따른 반도체 패키지의 제1 및 제2 연결 패턴들의 배열 구조를 설명하는 평면도들이다.
본 실시예에서는, 제1 및 제2 연결 패턴들(164a, 164b)의 배열 구조를 제외하고는 패키지 기판(150), 사이 기판(102), 반도체 칩(104) 및 제1 및 제2 연결 패턴들(164a, 164b)에 대한 상세한 설명은 도 1a 및 도 1b의 제1 실시예에서 설명한 패키지 기판(150), 사이 기판(102), 반도체 칩(104) 및 제1 및 제2 연결 패턴들(164a, 164b)과 실질적으로 동일하여 그 설명을 생략하기로 한다.
도 3a 및 도 3b를 참조하면, 제1 군집 구조체(G1)는 평면적으로 볼 때, 정사각 형상을 가질 수 있다. 상기 제1 군집 구조체(G1)는 다수 개일 수 있다. 더욱 상세하게 설명하면, 제1 영역(R1)은 중심을 관통하는 가상의 X축 및 Y축에 의해 네 개의 영역으로 분할될 수 있다. 오른쪽 위를 제1 사분면(Q1)이라 하고, 반시계 방향으로 각각의 분할된 영역들을 제2 사분면(Q2), 제3 사분면(Q3) 및 제4 사분면(Q4)이라 한다. 제1 군집 구조체들(G1)은 네 개일 수 있다. 각각의 제1 군집 구조체들(G1)이 상기 제1 내지 제4 사분면(Q1, Q2, Q3, Q4)에 각각 배치될 수 있다. 제2 군집 구조체(G2)는 상기 제1 군집 구조체들(G1) 사이에 배치되어, 각각의 상기 제1 군집 구조체들(G1)을 공간적으로 분리할 수 있다.
일 실시예로 도 3a에 도시된 바와 같이, 상기 제1 영역(R1)의 가장자리에 배치된 제1 군집 구조체들(G1)은 상기 제2 군집 구조체(G2)에 의해 상기 제1 내지 제4 변(L1, L2, L3, L4)으로부터 이격되어 구비될 수 있다.
다른 실시예로 도 3b에 도시된 바와 같이, 각 사분면에 배치된 상기 제1 군집 구조체(G1)는 "L"자형 구조를 가질 수 있다. 더욱 상세하게 설명하면, 각 제1 군집 구조체(G1)에서, 상기 제1 영역(R1)의 중심에 인접하게 배치된 모서리의 일부가 상기 제2 군집 구조체(G2)로 대체된 구조일 수 있다. 상기 제3 사분면(Q3)에 위치한 제1 군집 구조체(G1)는 바른 "L"자 형일 수 있다. 상기 제4 사분면(Q4)에 위치한 제1 군집 구조체는 "L"자를 좌우 대칭시킨 구조일 수 있다. 상기 제2 사분면(Q2)에 위치한 제1 군집 구조체는 "L"자를 상하 대칭시킨 구조일 수 있다. 상기 제3 사분면(Q3)에 위치한 제1 군집 구조체는 "L"자를 좌우 및 상하 대칭시킨 구조일 수 있다.
(반도체 패키지_제4 실시예 )
도 4a 내지 도 4d는 본 발명의 또 다른 실시예에 따른 반도체 패키지의 제1 및 제2 연결 패턴들의 배열 구조를 설명하는 평면도들이다.
본 실시예에서는, 제1 및 제2 연결 패턴들(164a, 164b)의 배열 구조를 제외하고는 패키지 기판(150), 사이 기판(102), 반도체 칩(104) 및 제1 및 제2 연결 패턴들(164a, 164b)에 대한 상세한 설명은 도 1a 및 도 1b의 제1 실시예에서 설명한 패키지 기판(150), 사이 기판(102), 반도체 칩(104) 및 제1 및 제2 연결 패턴들(164a, 164b)과 실질적으로 동일하여 그 설명을 생략하기로 한다.
일 실시예로 도 4a에 도시된 바와 같이, 제1 군집 구조체(G1)는 사각 링 형상을 가질 수 있다. 사각 링 형상의 제1 군집 구조체(G1)의 중심은 제1 영역(R1)의 중심과 일치할 수 있다. 제2 군집 구조체(G2)는 다수 개일 수 있다. 예컨대, 상기 제2 군집 구조체(G2)는 두 개일 수 있다. 상세하게 설명하면, 상기 제2 군집 구조체들(G2)은, 사각 링 형상의 제1 군집 구조체(G1) 내부에 배치된 하나(G2-1) 및 제1 군집 구조체(G1)의 외부를 감싸며 배치되는 다른 하나(G2-2)를 포함할 수 있다.
다른 실시예로 도 4b에 도시된 바와 같이, 상기 제1 군집 구조체(G1)는 사각 링 형상을 가질 수 있다. 상기 제1 군집 구조체들(G1)은 서로 다른 크기의 사각 링 구조를 가질 수 있다. 또한, 다수의 사각 링 형상의 제1 군집 구조체들(G1)의 중심들은 제1 영역(R1)의 중심과 일치할 수 있다. 예컨대, 상기 제1 군집 구조체들(G1)은 제1 영역(R1)의 중심에 인접하게 배치된 하나(G1-1)와, 제1 영역(R1)의 가장자리에 인접하게 배치된 다른 하나(G1-2)를 포함하여, 두 개일 수 있다. 두 개의 제1 군집 구조체들(G1-1, G1-2)은 제2 군집 구조체들(G2)에 의해 공간적으로 분리될 수 있다. 더욱 상세하게, 제2 군집 구조체들(G2)은, 제1 영역(R1)의 중심에 인접하게 배치된 제1 군집 구조체(G1)의 내부(G2-1) 및 외부(G2-2)에 각각 배치되며, 제1 영역(R1)의 가장자리에 배치된 제1 군집 구조체(G1) 외부(G2-3)에 배치될 수 있다.
또 다른 실시예로 도 4c에 도시된 바와 같이, 도 4b에서 설명된 제1 군집 구조체들(G1) 및 제2 군집 구조체들(G2) 구조에서, Y축 방향으로 제1 영역(R1)의 중심을 관통하는 상기 제2 군집 구조체(G2)에 의해 제2 군집 구조체들(G2)이 하나로 서로 연결될 수 있다. 이 실시예에서, 상기 제1 군집 구조체들(G1)은 꺽쇠괄호(square bracket, ［］)구조를 가질 수 있다.
또 다른 실시예로 도 4d에 도시된 바와 같이, 도 4b에서 설명된 제1 군집 구조체들(G1) 및 제2 군집 구조체들(G2) 구조에서, X축 방향 및 Y축 방향으로 제1 영역(R1)의 중심을 관통하는 제2 군집 구조체(G2)에 의해 제2 군집 구조체(G2)가 하나로 서로 연결될 수 있다. 이 실시예에서, 제1 군집 구조체들(G1)은 "L"자 형상을 가질 수 있다.
(반도체 패키지_제5 실시예 )
도 5a는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이고, 도 5b는 도 5a의 반도체 패키지의 일부를 확대한 단면도이다. 도 5b는 도 5a의 반도체 패키지의 B 부분을 확대한 단면도이다. 도 5a의 평면도는 도 1c의 구조에서 제1 영역 부분의 연결 구조물의 구조만 상이하고 전체적 구조가 유사하여, 생략하기로 한다.
도 6a 내지 도 6g는 본 발명의 또 다른 실시예에 따른 반도체 패키지의 제1 내지 제3 연결 패턴들의 배열 구조를 설명하는 평면도들이다. 도 7a 내지 도 7e는 본 발명의 또 다른 실시예에 따른 반도체 패키지의 제1 내지 제3 연결 패턴들의 배열 구조를 설명하는 평면도들이다. 도 8a 내지 도 8e는 본 발명의 또 다른 실시예에 따른 반도체 패키지의 제1 내지 제3 연결 패턴들의 배열 구조를 설명하는 평면도들이다.
도 5a 및 도 5b를 참조하면, 반도체 패키지(20)은, 패키지 기판(150), 사이 기판(102), 반도체 칩(104), 사이 기판(102) 및 패키지 기판(150)을 전기적으로 연결하는 연결 구조물(170)을 포함할 수 있다. 상기 연결 구조물(170)은 내부 연결 패턴들(166) 및 외부 연결 패턴들(168)을 포함할 수 있다. 상기 내부 연결 패턴들(166)은 제1 연결 패턴들(164a), 제2 연결 패턴들(164b) 및 제3 연결 패턴들(164c)을 포함할 수 있다. 본 실시예에서는, 상기 제1 내지 제3 연결 패턴들(164a, 164b, 164c)의 배열 구조를 제외하고는 패키지 기판(150), 사이 기판(102), 반도체 칩(104) 및 제1 및 제2 연결 패턴들(164a, 164b)에 대한 상세한 설명은 도 1a 및 도 1b의 제1 실시예에서 설명한 패키지 기판(150), 사이 기판(102), 반도체 칩(104) 및 제1 및 제2 연결 패턴들(164a, 164b)과 실질적으로 동일하여 그 설명을 생략하기로 한다.
제2 커패시터(156)는 제1 전극(152a)과, 제2 전극(152b)과, 상기 제1 및 제2 전극(152a, 152b) 사이에 개재되는 제1 유전막(154)을 포함할 수 있다. 상기 제2 커패시터(156)의 제1 전극(152a) 및 제2 전극(152b)은 주변부(B)에 배치된 회로 패턴(162)과 각각 연결될 수 있다. 상기 주변부에 배치된 회로 패턴(162)은 제1 배선(160a)과 및 제2 배선(160b)을 포함할 수 있다. 예컨대, 상기 제1 배선(160a)으로 접지 전위가 인가되고, 상기 제2 배선(160b)으로는 제1 파워 전위가 인가될 수 있다.
또한, 상기 패키지 기판(150) 내에는 상기 제1 배선(160a)과 전기적으로 연결되는 적어도 하나의 제1 비아 콘택(158a) 및 상기 제2 배선(160b)과 전기적으로 연결되는 적어도 하나의 제2 비아 콘택(158b)를 더 포함할 수 있다. 상기 제1 비아 콘택(158a)은 상기 제1 연결 패턴들(164a)과, 상기 제2 비아 콘택(158b)은 상기 제2 연결 패턴들(164b)과 각각 전기적으로 연결될 수 있다. 상기 제1 및 제2 연결 패턴들(164a, 164b)은 상기 제1 및 제2 비아 콘택들(158a, 158b)을 통해 상기 제2 커패시터(156)와 전기적으로 연결될 수 있다.
상기 패키지 기판(150)은 제3 커패시터(176)를 더 포함할 수 있다. 상기 제3 커패시터(176)는 패키지 기판(150) 내에 임베딩될 수 있다. 상기 제3 커패시터(176)는 제3 전극(172a)과, 제4 전극(172b)과, 상기 제3 및 제4 전극(172a, 172b) 사이에 개재되는 제2 유전막(174)을 포함할 수 있다. 상기 제3 커패시터(176)의 제3 전극(172a) 및 제4 전극(172b)은 주변부에 배치된 회로 패턴(162)과 전기적으로 연결될 수 있다. 상기 주변부에 배치된 회로 패턴(162)은 제3 배선(180a)을 더 포함할 수 있다. 상기 제3 전극(172a)은 상기 제1 배선(160a)과 연결되고, 상기 제4 전극(172b)은 상기 제3 배선(180a)과 연결될 수 있다. 예컨대, 제1 배선(160a)으로 접지 전위가 인가되고, 제3 배선(180a)으로는 제2 파워 전위가 인가될 수 있다.
또한, 상기 패키지 기판(150) 내에는 상기 제3 전극(172a)에 연결되는 제1 배선(172a)과 전기적으로 연결되는 적어도 하나의 제3 비아 콘택(178a) 및 상기 제4 배선(160b)과 전기적으로 연결되는 적어도 하나의 제4 비아 콘택(178b)를 더 포함할 수 있다. 상기 제3 비아 콘택(178a)은 상기 제1 연결 패턴들(160a)과, 상기 제4 비아 콘택(178b)은 상기 제3 연결 패턴들(164c)과 각각 전기적으로 연결될 수 있다. 상기 제1 및 제4 연결 패턴들(160a, 180a)은 상기 제3 및 제4 비아 콘택들((178a, 178b)을 통해 상기 제3 커패시터(176)와 전기적으로 연결될 수 있다.
상기 제1 내지 제3 연결 패턴들(164a, 164b, 164c)은 상기 사이 기판(102) 및 패키지 기판(150)을 전기적으로 연결할 수 있다. 본 발명의 몇몇 실시예들에 따르면, 상기 제1 연결 패턴들(164a)은 상기 제1 배선들(160a)에 전기적으로 연결되며, 상기 제2 연결 패턴들(164b)은 상기 제2 배선(160b)과 연결되며, 상기 제3 연결 패턴들(164c)은 상기 제3 배선(180a)과 연결될 수 있다.
도 6a를 참조하면, 상기 제3 연결 패턴들(164c)은 제3 군집 구조체(G3)를 구성할 수 있다. 상기 제3 군집 구조체(G3)는 다수의 제3 단위체들(U3)을 포함하며, 각각의 제3 단위체(U3)는 상기 제3 연결 패턴들(164c) 중 하나 및 그 주위에 배치되는 제3 연결 패턴들(164c) 중 다른 네 개를 포함할 수 있다. 주위에 배치된 다른 네 개의 제3 연결 패턴들(164c)은 중심의 제3 연결 패턴(164c)과 최소 거리에 배치될 수 있다.
본 발명의 몇몇 실시예들에 따르면, 상기 제1 군집 구조체(G1) 및 제3 군집 구조체(G3)는 상기 제2 군집 구조체(G2)에 의해 공간적으로 분리될 수 있다. 또한, 상기 제1 내지 제3 군집 구조체(G1, G2, G3)는 각각 다수 개일 수 있다. 다수의 제1 군집 구조체들(G1) 사이는 상기 제2 군집 구조체(G2)에 의해 공간적으로 분리될 수 있다. 또한, 상기 다수의 제3 군집 구조체들(G3) 사이는 상기 제2 군집 구조체(G2)에 의해 공간적으로 분리될 수 있다.
이하에서는 상기 제1 내지 제3 연결 패턴들(164a, 164b, 164c)의 배열 구조를 예를 들어 상세하게 설명하기로 한다.
일 실시예로 도 6a에서 도시된 것과 같이, 제2 군집 구조체(G2)는 제2 및 제3 변(L2, L3)에 인접하게 배치될 수 있다. 제2 군집 구조체(G2)는 다수 개일 수 있으며, 각각의 제2 군집 구조체(G2)는 평면적으로 "L"자 형상을 가질 수 있다. 예를 들어, 제2 군집 구조체들(G2)이 두 개일 경우, 제2 군집 구조체들(G2)은 제2 및 제3 변(L2, L3)에 접하며 배치되는 하나(G2-1)와, 하나(G2-1) 내부에 이격되어 배치되며 그 양단이 제1 및 제4 변에 접하며 배치되는 다른 하나(G2-2)를 포함할 수 있다. 이때, 두 개의 제2 군집 구조체들(G2) 사이에는 제1 군집 구조체들(G1)에 의해 분리될 수 있다.
제3 군집 구조체(G3)는 제1 및 제4 변(L1, L2)에 인접하게 배치될 수 있다. 제3 군집 구조체(G3)는 하나이며, 제1 군집 구조체들(G1-3) 사이를 공간적으로 분리할 수 있다. 제3 군집 구조체(G3)에 의해 둘러싸인 제1 군집 구조체(G1-3)는 평면적으로 사각 형상을 가질 수 있다. 특히, 제3 군집 구조체(G3)에 의해 둘러싸인 제1 군집 구조체(G1-3)는 Y축을 장축 방향으로 갖는 사각 형상을 가질 수 있다. 예를 들어, 제3 군집 구조체(G3)에 의해 둘러싸인 제1 군집 구조체들(G1-3)이 두 개일 경우, 제1 군집 구조체들(G1-3)을 X축 방향으로 이격되어 배치될 수 있다. 제1 군집 구조체들(G1-3)은 제3 군집 구조체(G3)에 의해 제1 및 제4 변(L1, L4)으로부터 이격되어 배치될 수 있다.
다른 실시예로 도 6b에 도시된 바와 같이, 도 6a에서 제3 군집 구조체(G3)에 의해 둘러싸인 제1 군집 구조체들(G1-3)이 서로 연결되어 제3 군집 구조체(G1-3)에 의해 둘러싸인 제1 군집 구조체(G1-3)가 일체형 구조를 가질 수 있다. 도 6b를 참조하면, 제2 군집 구조체(G2)는 두 개이며, 제1 군집 구조체(G1)는 세 개이며, 제3 군집 구조체(G3)는 하나일 수 있다.
또 다른 실시예로 도 6c에 도시된 바와 같이, 제2 군집 구조체(G2)는 다수 개일 수 있으며, 각각의 제2 군집 구조체(G2)는 평면적으로 "L"자 형상을 가질 수 있다. 예를 들어, 제2 군집 구조체들(G2)이 두 개일 경우, 제2 군집 구조체들(G2)은 제2 및 제3 변(L2, L3)에 접하며 배치되는 하나(G2-1)와, 하나 내부에 이격되어 배치되며 그 양단이 제1 군집 구조체(G1)에 의해 제1 및 제4 변(L1, L4)으로부터 이격되어 배치될 수 있다. 제2 군집 구조체들(G2) 사이에 배치된 제1 군집 구조체(G1-1)와, 제2 및 제3 군집 구조체들(G2, G3) 사이를 공간적으로 분리하는 제1 군집 구조체(G1-1)는 서로 연결되어 일체형일 수 있다. 도시된 바와 같이, 일체형의 제1 군집 구조체(G1-1)는 내부의 제2 군집 구조체(G2-2)를 감싸며 구조를 가질 수 있다.
또 다른 실시예로 도 6d에 도시된 바와 같이, 도 6c에서 제3 군집 구조체(G3)에 의해 둘러싸인 제1 군집 구조체들(G1-2)이 서로 연결되어, 제3 군집 구조체(G3)에 의해 둘러싸인 제1 군집 구조체(G1-2)가 일체형 구조를 가질 수 있다. 도 6d를 참조하면, 제2 군집 구조체(G2)는 두 개이며, 제1 군집 구조체(G1)는 두 개이며, 제3 군집 구조체(G3)는 하나일 수 있다.
또 다른 실시예로 도 6e에 도시된 바와 같이, 도 6c에서 제3 군집 구조체(G3)에 의해 둘러싸인 제1 군집 구조체들(G1)이, 제2 및 제3 군집 구조체(G2, G3)를 공간적으로 분리하는 제1 군집 구조체(G1)와 연결됨으로써, 제1 군집 구조체(G1)를 단일화할 수 있다. 도 6d를 참조하면, 제2 군집 구조체(G2)는 두 개이며, 제1 군집 구조체(G1)는 하나이며, 제3 군집 구조체(G3)는 하나일 수 있다.
또 다른 실시예로 도 6f에 도시된 바와 같이, 도 6a에서 제2 군집 구조체(G2)에 인접하게 배치된 제1 군집 구조체(G1-1)가 다수 개로 분리될 수 있다. 예컨대, 제2 군집 구조체(G2)와 인접하게 배치되는 제1 군집 구조체들(G1-1)이 세 개로 도시되어 있으나, 본 발명에서 제2 군집 구조체(G2)와 인접하게 배치된 제1 군집 구조체들(G1-1)의 수량을 한정하는 것은 아니다. 제1 군집 구조체들(G1-1)이 분리됨으로써, 제2 군집 구조체(G2)는 하나로 서로 연결될 수 있다. 도 6f를 참조하면, 제2 군집 구조체(G2)는 하나이며, 제1 군집 구조체(G1)는 6개이며, 제3 군집 구조체(G3)는 하나일 수 있다.
또 다른 실시예로 도 6g에 도시된 바와 같이, 도 6f에서 제3 군집 구조체(G3)에 의해 둘러싸인 제1 군집 구조체들(G1-3)이 서로 연결되어 제3 군집 구조체(G3)에 의해 둘러싸인 제1 군집 구조체(G1-3)가 일체형 구조를 가질 수 있다. 도 6g를 참조하면, 제2 군집 구조체(G2)는 하나이며, 제1 군집 구조체(G1)는 6개이며, 제3 군집 구조체(G3)는 하나일 수 있다.
또 다른 실시예로 도 7a에 도시된 바와 같이, 제3 군집 구조체(G3)에 의해 둘러싸인 제1 군집 구조체(G1-3)가 X축을 장축 방향으로 갖는 사각 형상인 점을 제외하고는 도 6a에서 설명된 제1 내지 제3 군집 구조체(G1, G2, G3)의 배열을 가질 수 있다.
또 다른 실시예로 도 7b에 도시된 바와 같이, 제1 군집 구조체들(G1)은, 제2 군집 구조체들(G2)에 의해 둘러싸인 제1 군집 구조체 하나(G1-1)와, 제2 및 제3 군집 구조체(G2, G3)를 공간적으로 분리하는 다른 제1 군집 구조체 하나(G1-2)와, 제3 군집 구조체(G3)에 의해 둘러싸인 또 다른 제1 군집 구조체 두 개(G1-3)를 포함할 수 있다. 제3 군집 구조체(G3)에 의해 둘러싸인 또 다른 제1 군집 구조체 두 개(G1-3)는 X축을 장축 방향으로 갖는 사각 형상을 가질 수 있다. 도 7b에 도시된 제1 내지 제3 군집 구조체들(G1, G2, G3)의 구조는 도 6a에 도시된 제1 내지 제3 군집 구조체들(G1, G2, G3)의 구조와 유사할 수 있다.
또 다른 실시예로 도 7c에 도시된 바와 같이, 제3 군집 구조체(G3)에 의해 둘러싸인 제1 군집 구조체(G1)가 X축을 장축 방향으로 갖는 사각 형상인 점을 제외하고는 도 6c에서 설명된 제1 내지 제3 군집 구조체(G1, G2, G3)의 배열을 가질 수 있다.
또 다른 실시예로 도 7d에 도시된 바와 같이, 제3 군집 구조체(G3)에 의해 둘러싸인 제1 군집 구조체(G1)가 X축을 장축 방향으로 갖는 사각 형상을 가질 수 있다. 또한, 제3 군집 구조체(G3)에 의해 둘러싸인 다수의 제1 군집 구조체(G1)가 제2 및 제3 군집 구조체(G2, G3)를 공간적으로 분리하는 제1 군집 구조체(G1)와 연결되어 제1 군집 구조체(G1)를 단일화할 수 있다. 이때, 연결 방향은 X축 방향일 수 있다.
또 다른 실시예로 도 7e에 도시된 바와 같이, 도 7a의 제3 군집 구조체(G3)에 의해 둘러싸인 다수의 제1 군집 구조체(G1)를 제2 및 제3 군집 구조체(G2, G3)를 공간적으로 분리하는 제1 군집 구조체(G1)와 제1 군집 구조체들(G1)이 Y축 방향으로 서로 연결하여, 제1 군집 구조체(G1)를 단일화할 수 있다.
또 다른 실시예로 도 8a에 도시된 바와 같이, 제3 군집 구조체(G3-1, G3-2)가 사각 링 형상의 제1 군집 구조체(G1-3)에 의해 두 개로 분리되는 구조를 갖는 점을 제외하고는 도 6a 및 도 7a에서 설명된 제1 내지 제3 군집 구조체(G1, G2, G3)의 배열을 가질 수 있다.
또 다른 실시예로 도 8b에 도시된 바와 같이, 제3 군집 구조체(G3-1, G3-2)가 사각 링 형상의 제1 군집 구조체(G1-3)에 의해 두 개로 분리되는 구조를 갖는 점을 제외하고는 도 7b에서 설명된 제1 내지 제3 군집 구조체(G1, G2, G3)의 배열을 가질 수 있다.
또 다른 실시예로 도 8c에 도시된 바와 같이, 제3 군집 구조체(G3-1, G3-2)가 사각 링 형상의 제1 군집 구조체(G1-2)에 의해 두 개로 분리되는 구조를 갖는 점을 제외하고는 도 6c 및 도 7c에서 설명된 제1 내지 제3 군집 구조체(G1, G2, G3)의 배열을 가질 수 있다.
또 다른 실시예로 도 8d에 도시된 바와 같이, 제3 군집 구조체(G3-1, G3-2)가 사각 링 형상의 제1 군집 구조체(G1)에 의해 두 개로 분리되는 구조를 가질 수 있다. 도 7c에서 사각 링 형상의 제1 군집 구조체(G1)가, Y축 방향으로 제2 및 제3 군집 구조체(G2-2, G3-1)를 공간적으로 분리하는 제1 군집 구조체와 연결되어, 제1 군집 구조체(G1)를 단일화할 수 있다.
또 다른 실시예로 도 8e에 도시된 바와 같이, 도 8d와 유사한 구조를 가질 수 있다. 다만, 도 8c에서 사각 링 형상의 제1 군집 구조체(G1)가, X축 방향으로 제2 및 제3 군집 구조체(G2-2, G3-1)를 공간적으로 분리하는 제1 군집 구조체(G1)와 연결되어, 제1 군집 구조체를 단일화할 수 있다.
본 실시예에서는 17개의 변형예들을 설명하고 있으나, 본 발명의 연결 패턴들의 배열 구조를 상기의 변형예들로 한정하는 것은 아니다.
( 응용예 )
도 9a는 본 발명의 실시예에 따른 반도체 패키지를 구비한 메모리 카드를 도시한 블록도이다.
도 9a를 참조하면, 상술한 본 발명의 실시예에 따른 반도체 패키지는 메모리 카드(200)에 응용될 수 있다. 일례로, 메모리 카드(200)는 호스트와 메모리(210) 간의 제반 데이터 교환을 제거하는 메모리 컨트롤러(220)를 포함할 수 있다. 에스램(222)은 중앙처리장치(224)의 동작 메모리로서 사용될 수 있다. 호스트 인터페이스(226)는 메모리 카드(200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비할 수 있다. 오류 수정 코드(228)는 저항성 메모리(210)로부터 독출된 데이터에 포함되는 오류를 검출 및 정정할 수 있다. 메모리 인터페이스(230)는 저항성 메모리(210)와 인터페이싱한다. 중앙처리장치(224)는 메모리 컨트롤러(220)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
메모리 카드(200)에 응용된 반도체 메모리(210)가 본 발명의 실시예에 따라 제조된 반도체 패키지를 포함함으로써, 패키지 기판 내 임베딩된 커패시터의 전기적 신뢰성을 향상시킬 수 있다. 따라서, 이를 포함하는 메모리 카드의 전기적 특성을 향상시킬 수 있다.
도 9b는 본 발명의 실시예에 따른 반도체 패키지를 응용한 정보 처리 시스템을 도시한 블록도이다.
도 9b를 참조하면, 정보 처리 시스템(300)은 본 발명의 실시예에 따른 반도체 패키지를 포함하는 반도체 메모리를 구비한 메모리 시스템(310)을 포함할 수 있다. 정보 처리 시스템(300)은 모바일 기기나 컴퓨터 등을 포함할 수 있다. 일례로, 정보 처리 시스템(300)은 메모리 시스템(310)과 각각 시스템 버스(360)에 전기적으로 연결된 모뎀(320), 중앙처리장치(330), 램(340), 유저인터페이스(350)를 포함할 수 있다. 메모리 시스템(310)에는 중앙처리장치(330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장될 수 있다. 메모리 시스템(310)은 메모리(312)와 메모리 컨트롤러(314)를 포함할 수 있으며, 도 9a를 참조하여 설명한 메모리 카드(200)와 실질적으로 동일하게 구성될 수 있다. 정보 처리 시스템(300)은 메모리 카드, 반도체 디스크 장치(Solid State Disk), 카메라 이미지 프로세서(Camera Image Sensor) 및 그 밖의 응용 칩셋(Application Chipset)으로 제공될 수 있다. 일례로, 메모리 시스템(310)은 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(300)은 대용량의 데이터를 메모리 시스템(310)에 안정적으로 그리고 신뢰성 있게 저장할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징으로 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 반도체 패키지 102: 사이 기판
104: 반도체 칩 105: 제1 커패시터
150: 패키지 기판 156: 제2 커패시터
158a, 158b: 비아 콘택 160a, 160b: 배선
164a: 제1 연결 패턴 164b: 제2 연결 패턴
166: 내부 연결 패턴들 168: 외부 연결 패턴
170: 연결 구조물 G1: 제1 군집 구조체
G2: 제2 군집 구조체 G3: 제3 군집 구조체
R1: 제1 영역 R2: 제2 영역
SR: 분리 영역

Claims (10)

  1. 반도체 칩;
    상기 반도체 칩과 이격되어 배치되며, 전기적으로 분리된 제1 배선 및 제2 배선을 포함하는 패키지 기판;
    상기 패키지 기판 및 상기 반도체 칩 사이에 배치되어 상기 제1 배선에 전기적으로 연결되고, 제1 군집 구조체를 구성하며 제1 연결 패턴들;
    상기 패키지 기판 및 상기 반도체 칩 사이에 배치되어 상기 제2 배선에 전기적으로 연결되고, 상기 제1 군집 구조체와 공간적으로 분리된 영역에 배치되는 제2 군집 구조체를 구성하는 제2 연결 패턴들; 및
    상기 패키지 기판 내에 실장되며, 상기 제1 연결 패턴들과 전기적으로 연결되는 제1 전극 및 상기 제2 연결 패턴들과 전기적으로 연결되는 제2 전극을 포함하는 커패시터를 포함하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 제1 군집 구조체는 다수의 제1 단위체들을 포함하되,
    상기 제1 단위체들 각각은, 상기 제1 연결 패턴들 중 어느 하나 및 그 주위에 배치되는 다수의 제1 연결 패턴들을 포함하는 반도체 패키지.
  3. 제1항에 있어서,
    상기 제2 군집 구조체는 다수의 제2 단위체들을 포함하되,
    상기 제2 단위체들 각각은, 상기 제2 연결 패턴들 중 어느 하나 및 그 주위에 배치되는 다수의 제2 연결 패턴들을 포함하는 반도체 패키지.
  4. 제1항에 있어서,
    상기 제1 배선으로 접지 전위가 인가되며,
    상기 제2 배선으로 상기 패키지 기판으로 인가되는 파워(power) 전위가 인가되는 반도체 패키지.
  5. 제1항에 있어서,
    상기 제1 전극 및 상기 제1 연결 패턴들을 전기적으로 연결하는 제1 비아 콘택; 및
    상기 제2 전극 및 상기 제2 연결 패턴들을 전기적으로 연결하는 제2 비아 코택을 더 포함하는 반도체 패키지.
  6. 제5항에 있어서,
    상기 제1 비아 콘택은 다수 개이며,
    상기 제2 비아 콘택은 다수 개인 반도체 패키지.
  7. 제1항에 있어서,
    상기 제1 군집 구조체는 상기 패키지 기판 및 반도체 패키지 사이에서 일 방향으로 연장하는 구조를 가지며,
    상기 제2 군집 구조체는 상기 패키지 기판 및 반도체 패키지 사이에서 상기 일 방향으로 연장하는 구조를 가지며,
    상기 제1 군집 구조체가 다수 개이며, 상기 제2 군집 구조체도 다수 개이고,
    상기 제1 및 제2 군집 구조체들이 교대로 배치되는 반도체 패키지.
  8. 제1항에 있어서,
    상기 제1 군집 구조체는 다수 개이며, 상기 제2 군집 구조체는 하나이고,
    상기 다수의 제1 군집 구조체들은 상기 제2 군집 구조체에 의해 공간적으로 분리되는 반도체 패키지.
  9. 제8항에 있어서,
    상기 제1 군집 구조체들 각각은, 제1 수평 방향으로 연장하는 라인(line) 형상을 가지며,
    상기 다수의 제1 군집 구조체들은 상기 제1 수평 방향과 수직인 제2 수평 방향으로 이격되어 배치되는 반도체 패키지.
  10. 제8항에 있어서,
    상기 제1 군집 구조체들 각각은 평면적으로 사각 형상을 가지며,
    상기 다수의 제1 군집 구조체들은 열방향 및 횡방향으로 서로 이격되어 배치되는 반도체 패키지.
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