KR20120026870A - 회로 기판 및 이를 포함하는 반도체 모듈 - Google Patents

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KR20120026870A
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김현기
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Abstract

회로 기판 및 이를 포함하는 모듈을 제공한다. 회로 기판은, 제1 금속 코어와, 제1 금속 코어의 측면 방향으로 이격된 제2 금속 코어와, 제1 금속 코어의 일 측면과 전기적으로 연결되는 제1 전극과, 제1 금속 코어와 마주하는 제2 금속 코어의 일 측면과 전기적으로 연결되는 제2 전극과, 제1 및 제2 전극들 사이에 개재되는 유전층을 포함한다.

Description

회로 기판 및 이를 포함하는 반도체 모듈{Circuit Board and Semiconductor Module including the same}
본 발명은 회로 기판 및 이를 포함하는 반도체 모듈에 관련된 것으로서, 더욱 상세하게는 플립 칩 패키지(flip chip package)에 관련된 것이다.
반도체 모듈은 반도체 패키지와, 상기 반도체 패키지를 실장하는 회로 기판을 포함한다. 회로 기판 및 반도체 패키지에는 각각 커패시터(capacitor)가 실장될 수 있다. 특히, 회로 기판에 실장되는 커패시터는 임베딩(embedding) 구조로 배치될 수 있다. 회로 기판 내 커패시터의 전극들은 비아 패턴 통해 적절한 전위가 인가된다. 이때, 비아 패턴에 의하여 커패시터의 특성 저하가 발생되고 있다. 따라서, 회로 기판 내에 임베딩 커패시터의 특성 저하를 방지하는 연구가 필요하다.
본 발명이 이루고자 하는 일 기술적 과제는 우수한 특성을 갖는 커패시터를 포함하는 회로 기판을 제공하는 데 있다.
본 발명이 이루고자 하는 일 기술적 과제는 상기 회로 기판을 포함하는 반도체 모듈을 제공하는 데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 개념에 따른 일 실시예는 회로 기판을 제공한다. 상기 회로 기판은, 제1 금속 코어와, 상기 제1 금속 코어의 측면 방향으로 이격된 제2 금속 코어와, 상기 제1 금속 코어의 일 측면과 전기적으로 연결되는 제1 전극과, 상기 제1 금속 코어와 마주하는 제2 금속 코어의 일 측면과 전기적으로 연결되는 제2 전극과, 상기 제1 및 제2 전극들 사이에 개재되는 유전층을 포함한다.
본 발명의 일 실시예에 따르면, 상기 회로 기판은, 상기 제1 금속 코어의 일 측면 및 상기 제1 전극 사이를 전기적으로 연결하는 제1 도전성 접착부와, 상기 제2 금속 코어의 일 측 및 제2 전극 사이를 전기적으로 연결하는 제2 도전성 접착부를 더 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 제1 및 제2 도전성 접착부는 전기도금막을 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제1 및 제2 도전성 접착부는 도전 접착제일 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제1 및 제2 도전성 접착부는, 상기 제1 및 제2 금속 코어와 상이한 도전물을 포함하며, 상기 제1 및 제2 전극과도 상이한 도전물을 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 회로 기판은, 상기 제1 및 제2 전극들의 상부면에 전체적으로 접하는 상부 절연막과, 상기 제1 및 제2 전극들의 하부면에 전체적으로 접하는 하부 절연막과, 상기 상부 절연막의 상부에 배치되는 상부 주변부과, 상기 하부 절연막의 하부에 배치되는 하부 주변부를 더 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 상부 및 하부 주변부들은 회로 패턴들을 포함하되, 상기 제1 및 제2 전극들과 유전층과 대응되는 위치의 회로 패턴이 제거된 상태일 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 상부 및 하부 주변부가 다층 구조를 가질 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제1 금속 코어로 제1 전위가 인가되고, 상기 제2 금속 코어로 상기 제1 전위와 상이한 제2 전위가 인가될 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 유전층은 세라믹을 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제1 및 제2 금속 코어와 상기 제1 및 제2 전극은 서로 다른 도전물을 포함할 수 있다.
본 발명의 개념에 따른 다른 실시예는 반도체 모듈을 제공한다. 상기 반도체 모듈은, 제1 금속 코어, 상기 제1 금속 코어의 측면 방향으로 이격된 제2 금속 코어와, 상기 제1 및 제2 금속 코어 사이에 배치되는 제1 커패시터를 포함하는 회로 기판과, 상기 회로 기판 상에 실장되는 반도체 칩과, 상기 반도체 칩 및 회로 기판을 전기적으로 연결하는 연결 패턴을 포함한다. 이때, 상기 제1 커패시터는, 상기 제1 금속 코어의 일 측면과 전기적으로 연결되는 제1 전극과, 상기 제1 금속 코어와 마주하는 제2 금속 코어의 일 측면과 전기적으로 연결되는 제2 전극과, 상기 제1 및 제2 전극들 사이에 개재되는 유전층을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 반도체 모듈은, 상기 회로 기판 상에 배치되는 전압 레귤레이션 모듈과, 상기 회로 기판 상에, 상기 전압 레귤레이션 모듈에 인접하게 배치되는 제2 커패시터를 더 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 반도체 모듈은, 상기 회로 기판 및 반도체 칩 사이에 배치되는 패키지 기판을 더 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 반도체 칩은 상기 패키지 기판의 일 면에 실장되고, 상기 패키지 기판의 일 면에, 상기 반도체 칩에 인접하게 배치되는 제3 커패시터를 더 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 각각의 연결 패턴은 솔더 범프일 수 있다.
본 발명의 개념에 따른 실시예들에 따르면, 회로 기판 내에 실장되는 커패시터가 금속 코어들의 측면에 직접적으로 연결됨으로써, 더 작은 반도체 패키지를 제작할 수 있다. 또한, 커패시터가 금속 코어들과 직접적으로 연결됨으로써, 비아 패턴들을 형성하는 동안 발생되는 공정적 및 기술적 문제들을 방지할 수 있다. 더불어, 회로 기판 내 실장되는 커패시터로 다층 세라믹 커패시터를 사용함으로써, 커패시터가 작은 크기에 큰 커패시턴스를 가질 수 있다.
도 1a는 본 발명의 일 실시예에 따른 반도체 모듈을 설명하는 단면도이다.
도 1b는 도 1a에서 반도체 모듈의 회로 기판을 설명하는 단면도이다.
도 1c는 도 1a에서 반도체 모듈의 제2 커패시터를 설명하는 단면도이다.
도 2a는 본 발명의 일 실시예에 따른 회로 기판을 설명하는 단면도이다.
도 2b는 본 발명의 다른 실시예에 따른 회로 기판을 설명하는 단면도이다.
도 3a는 본 발명의 일 실시예에 따른 회로 기판을 설명하는 단면도이다.
도 3b는 본 발명의 다른 실시예에 따른 회로 기판을 설명하는 단면도이다.
도 3c는 본 발명의 또 다른 실시예에 따른 회로 기판을 설명하는 단면도이다.
도 4a 내지 도 4g는 본 발명의 몇몇 실시예들에 따른 회로 기판을 제조하는 방법을 설명하는 단면도들이다.
도 5는 본 발명의 다른 실시예에 따른 회로 기판을 제조하는 방법을 설명하는 단면도이다.
도 6은 본 발명의 또 다른 실시예에 따른 회로 기판을 제조하는 방법을 설명하는 단면도이다.
도 7a 내지 도 7c는 본 발명의 또 다른 실시예에 따른 회로 기판을 제조하는 방법을 설명하는 단면도들이다.
도 8a는 본 발명의 실시예들에 따른 반도체 패키지를 포함하는 시스템을 나타내는 블록도이다.
도 8b는 본 발명의 실시예들에 따른 반도체 패키지가 적용된 메모리 카드를 나타내는 블록도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 구성 요소가 다른 구성 요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
(반도체 모듈_제1 실시예 )
도 1a는 본 발명의 일 실시예에 따른 반도체 모듈을 설명하는 단면도이고, 도 1b는 도 1a에서 반도체 모듈의 회로 기판을 설명하는 단면도이고, 도 1c는 도 1a에서 반도체 모듈의 제2 커패시터를 설명하는 단면도이다.
도 1a 내지 도 1c를 참조하면, 반도체 모듈(10)은, 반도체 패키지(11) 및 회로 기판(12)을 포함할 수 있다. 반도체 패키지(11)는 회로 기판(12) 상에 실장될 수 있다. 반도체 패키지(11)는 회로 기판(12)에 연결 패턴(115)에 의해 전기적으로 연결될 수 있다.
도 1a를 참조하면, 반도체 패키지(11)는, 패키지 기판(110)과, 패키지 기판(110) 상에 실장된 반도체 칩(100)을 포함할 수 있다.
패키지 기판(110)의 일 면(110a)에 반도체 칩(100)이 배치될 수 있다. 일 예로, 반도체 칩(100)은 패키지 기판(110)의 중앙 부위에 배치될 수 있다. 다른 예로, 반도체 칩(100)은 패키지 기판(110)의 가장자리 부위에 배치될 수 있다.
패키지 기판(110) 내부에는 다수의 제1 회로 패턴들(116)이 배치될 수 있다. 제1 회로 패턴들(116)로는 소정의 전위가 인가될 수 있다.
패키지 기판(110)의 일 면(110a)에, 반도체 칩(100)에 인접하게 제1 패드(102)가 형성될 수 있다. 또한, 반도체 칩(100)의 일 면에는 제2 패드(112)가 형성될 수 있다. 본딩 와이어(bonding wire, 104)에 의해 제1 패드(102) 및 제2 패드(112)가 전기적으로 연결되고, 패키지 기판(110) 및 반도체 칩(100)이 전기적으로 연결될 수 있다.
패키지 기판(110)의 일 면(110a)에, 제1 커패시터(114)가 배치될 수 있다. 본 발명의 몇몇 실시예에 따르면, 제1 커패시터(114)는 패키지 기판(110)의 표면에 실장될 수 있다(Surface Mount Technology; SMT). 제1 커패시터(114)는 두 개의 전극들(114a, 114c)과, 두 개의 전극들(114a, 114c) 사이에 개재된 유전막(114b)을 포함할 수 있다. 두 개의 전극들(114a, 114c)은 제1 회로 패턴들(116)과 전기적으로 연결될 수 있다. 예컨대, 하나의 전극(114a)에는 접지 전위가 인가되는 제1 회로 패턴(116)이 전기적으로 연결되며, 다른 하나의 전극(114c)에는 패키지 기판(110)으로 인가되는 파워 전위가 인가되는 제1 회로 패턴(116)이 전기적으로 연결될 수 있다. 패키지 기판(110)으로 인가되는 파워 전위는 반도체 패키지(11)가 구동할 수 있는 전위를 의미할 수 있다.
패키지 기판(110)의 타 면(110b)에는 제3 패드(118)가 배치될 수 있다. 제3 패드(118)는 연결 패턴(115)과 전기적으로 연결될 수 있다.
연결 패턴(115)은 패키지 기판(110) 및 회로 기판(12)을 전기적으로 연결할 수 있다. 본 발명의 몇몇 실시예들에 따르면, 각각의 연결 패턴(115)은 솔더 범프(solder bump)일 수 있다. 솔더 범프를 연결 패턴(115)으로 이용함으로써, 반도체 패키지(11)의 크기를 감소시킬 수 있다.
본 발명의 다른 실시예에 따르면, 반도체 칩(100)이 연결 패턴(115)에 의해 회로 기판(12)에 직접적으로 실장될 수 있다.
도 1a 및 도 1b를 참조하면, 회로 기판(12)은, 코어부(core portion, C)와, 코어부(C) 내부에 배치된 제2 커패시터(130)와, 코어부(C)의 상부면에 배치되는 상부 주변부(upper buildup portion; UB)와, 코어부(C)의 하부면에 배치되는 하부 주변부(lower buildup portion; LB)를 포함할 수 있다.
코어부(C)는 일 방향으로 연장할 수 있다. 또한, 코어부(C)는 제1 금속 코어(122a)와, 제2 금속 코어(122b)와, 제1 및 제2 금속 코어(122a, 122b)를 덮는 상부 및 하부 절연막(126a, 126b)을 포함할 수 있다. 본 실시예에서는 두 개의 금속 코어(122a, 122b)를 예시적으로 설명하고 있으나, 본 발명이 금속 코어의 수량을 한정하는 것은 아니다.
제1 금속 코어(122a)는 코어부(C) 내에, 코어부(C)의 연장 방향으로 관통하며 배치될 수 있다. 제1 금속 코어(122a)는 스테인리스 스틸(stainless steel), 알루미늄, 니켈, 마그네슘, 아연, 탄탈 및 이들의 합금으로 이루어질 수 있다.
제2 금속 코어는 코어부(C) 내에, 코어부(C)의 연장 방향으로 관통하며 배치될 수 있다. 제2 금속 코어(122b)의 일 측면은 제1 금속 코어(122a)의 일 측면과 마주하며 이격되어 배치될 수 있다. 제2 금속 코어(122b)는 제1 금속 코어(122a)를 이루는 금속과 실질적으로 동일한 금속으로 이루어질 수 있다. 예컨대, 제2 금속 코어(122b)는 스테인리스 스틸, 알루미늄, 니켈, 마그네슘, 아연, 탄탈 및 이들의 합금으로 이루어질 수 있다.
제2 커패시터(130)는 제1 및 제2 금속 코어(122a, 122b) 사이에 배치될 수 있다. 제2 커패시터(130)는 제1 전극(133a)과, 제2 전극(133b)과, 제1 및 제2 전극 (133a, 133b)사이에 개재되는 유전체층(131)을 포함할 수 있다.
본 발명의 몇몇 실시예들에 따르면, 제2 커패시터(130)로 다층 세라믹 커패시터(multilayer ceramic capacitor)를 적용할 수 있다. 도 1c를 참조하여 더욱 상세하게 설명하면, 제2 커패시터(130)는 세라믹 유전체층들(131), 내부 전극(132), 제1 및 제2 전극(133a, 133b)을 포함할 수 있다. 세라믹 유전체층(131)과 내부 전극들(132)이 상호 교대로 적층된 구조를 가질 수 있다. 홀수 번째 내부 전극(132)은 제1 전극(133a)과 전기적으로 연결되며, 짝수 번째 내부 전극(132)은 제2 전극(133b)과 전기적으로 연결될 수 있다. 제1 및 제2 전극(133a, 133b)은 은 또는 구리를 포함할 수 있다. 각각의 내부 전극(132)은 은, 팔라듐, 백금, 은-팔라듐 합금, 니켈 또는 구리 및 이들의 혼합물로 이루어질 수 있다. 세라믹 유전체층(131)은 티탄산바륨(BaTiO3)을 주원료로 사용할 수 있다.
도 1a 및 도 1b를 참조하면, 제1 전극(133a)은 제1 금속 코어(122a)의 일 측면과 전기적으로 연결되며, 제2 전극(133b)은 제2 금속 코어(122b)의 일 측면과 전기적으로 연결될 수 있다. 본 발명의 실시예들에 따르면, 제1 금속 코어(122a) 및 제1 전극(133a)은 제1 도전성 접착부(135a)에 의해 전기적으로 연결될 수 있다. 제2 금속 코어(122b) 및 제2 전극(133b)은 제2 도전성 접착부(135b)에 의해 전기적으로 연결될 수 있다.
제1 도전성 접착부(135a) 및 제2 도전성 접착부(135b)는 실질적으로 동일한 물질로 이루어질 수 있다. 본 발명의 일 실시예에 따르면, 제1 및 제2 도전성 접착부(135a, 135b)는 전기도금막을 포함할 수 있다. 본 발명의 다른 실시예에 따르면, 제1 및 제2 도전성 접착부(135a, 135b)는 도전 접착제를 포함할 수 있다.
제1 전극(133a)으로 제1 전위가 인가되고, 제2 전극(133b)으로 제2 전위가 인가될 수 있다. 본 발명의 몇몇 실시예들에 따르면, 제1 전극(133a)은 제1 금속 코어(122a)와 전기적으로 연결됨으로써, 제1 전극(133a)으로 인가되는 제1 전위는 제1 금속 코어(122a)를 통해 인가될 수 있다. 제2 전극(133b)은 제2 금속 코어(122b)와 전기적으로 연결됨으로써, 제2 전극(133b)으로 인가되는 제2 전위는 제2 금속 코어(122b)를 통해 인가될 수 있다. 예를 들어 설명하면, 제1 전위는 접지 전위이고, 제2 전위는 회로 기판(12)으로 인가되는 파워(power) 전위일 수 있다.
상부 절연막(126a)은 제1 및 제2 금속 코어(122a, 122b)의 상부면과, 제2 커패시터(130)의 상부면을 덮으며 배치될 수 있다. 하부 절연막(126b)은 제1 및 제2 금속 코어(122a, 122b)의 상부면과, 제2 커패시터(130)의 하부면을 덮으며 배치될 수 있다. 본 발명의 몇몇 실시예들에 따르면, 제2 커패시터(130)의 제1 및 제2 전극(133a, 133b)의 상부면은 상부 절연막(126a)에 의해 완전하게 덮여질 수 있다. 또한, 제2 커패시터(130)의 제1 및 제2 전극(133a, 133b)의 하부면은 하부 절연막(126b)에 의해 완전하게 덮여질 수 있다.
상세하게 도시되어 있지는 않지만, 상부 및 하부 절연막(126a, 126b)에는 제2 회로 패턴들이 배치될 수 있다. 제2 회로 패턴들은 제1 및 제2 금속 코어(122a, 122b)와 전기적으로 연결될 수 있다.
상부 주변부(UB)는 상부 절연막(126a) 상면에 배치될 수 있다. 하부 주변부(LB)는 하부 절연막(126b)의 배면에 배치될 수 있다. 상부 주변부(UB) 및 하부 주변부(LB) 내에는 제3 회로 패턴들(124)이 배치될 수 있다. 예컨대, 상부 주변부(UB)에 배치된 제3 회로 패턴들(124)은 패키지 기판(110)과 제1 및 제2 금속 코어들(122a, 122b)에 전기적으로 연결될 수 있다.
하부 주변부(LB)에 배치된 제3 회로 패턴들(124)은 제1 및 제2 금속 코어들(122a, 122b)과, 외부 단자(140)에 전기적으로 연결될 수 있다.
본 발명의 실시예들에 따르면, 제3 회로 패턴들(124)은 제1 배선(L1) 및 제2 배선(L2)을 포함할 수 있다. 제1 배선(L1) 및 제2 배선(L2)은 서로 전기적으로 연결될 수 있으며, 절연물에 의해 공간적으로 분리될 수 있다.
다시 도 1a를 참조하면, 회로 기판(12)은 제4 패드(119) 및 제5 패드(123)를 더 포함할 수 있다. 제4 패드(119)는 회로 기판(12)의 일 면(120a)에 배치되어 연결 패턴(115)과 전기적으로 연결될 수 있다. 제5 패드(123)는 회로 기판(12)의 타 면(120b)에 배치되어 외부 단자(140)와 전기적으로 연결될 수 있다.
반도체 모듈(10)은 전압 레귤레이션 모듈(Voltage Reguration Module; VRM) 및 제3 커패시터(121)를 더 포함할 수 있다.
전압 레귤레이션 모듈(VRM)은 회로 기판(12)의 일 면(120a)에 배치될 수 있다. 전압 레귤레이션 모듈(VRM)은 회로 기판(12)으로 인가되는 전력을 조절할 수 있다. 더욱 상세하게, 전압 레귤레이션 모듈(VRM)은 기 설정된 입력 전압을 수신하고, 이외의 과도한 전압을 제거하는 기능을 수행할 수 있다. 이러한 전력을 조절하기 위해서는 전압 레귤레이션 모듈(VRM)은 입력 전압을 수동 또는 능동으로 조절할 수 있는 필터 소자들을 포함할 수 있다.
제3 커패시터(121)는 전압 레귤레이션 모듈(VRM)에 인접하게 배치될 수 있다. 예컨대, 제3 커패시터(121)는 벌크 커패시터(bulk capacitor)일 수 있다.
통상적으로 제2 커패시터(130)가 회로 기판(12) 내부에 구비되는 경우는, 제2 커패시터(130)의 두 개의 전극(133a, 133b)의 상부면과 각각 접하는 비아 패턴들(via patterns)을 형성하여, 비아 패턴들을 통해 두 개의 전극(133a, 133b)으로 접지 전위 또는 회로 기판(12) 파워 전위를 인가한다. 이 경우, 반도체 모듈(10)의 크기가 작아짐으로써, 두 개의 전극들(133a, 133b)의 크기도 작아져, 비아 패턴들의 크기가 문제 시 되고 있다. 또한, 비아 패턴들을 형성하기 위한 공정에서, 비아 패턴의 크기를 고려하여 제2 커패시터(130)의 두 개의 전극들(133a, 133b)의 면적을 어느 정도 확보해야하며, 비아를 형성하는 공정에서의 문제 또한 발생되고 있다.
본 발명의 실시예들에 따르면, 제2 커패시터(130)의 두 개의 전극들(133a, 133b)이 제1 금속 코어(122a) 및 제2 금속 코어(122b) 사이에서, 비아 패턴들 없이 전기도금 또는 도전 접착제에 의해 제1 및 제2 금속 코어들(112a, 112b)의 측면들과 전기적으로 연결될 수 있다. 따라서, 반도체 패키지의 크기에 따라 제2 커패시터(130)의 크기를 축소시킬 수 있다. 또한, 제2 커패시터(130)로 다층 세라믹층 커패시터를 사용함으로써, 회로 기판(12) 내 배치된 제2 커패시터(130)가 크기는 작고 큰 커패시턴스를 가질 수 있다. 또한, 비아 패턴들을 형성하는데 있어서 발생하는 문제들을 방지할 수 있다.
(반도체 모듈_제2 실시예 )
도 2a는 본 발명의 일 실시예에 따른 회로 기판을 설명하는 단면도이고, 도 2b는 본 발명의 다른 실시예에 따른 회로 기판을 설명하는 단면도이다.
도 1a, 도 2a 및 도 2b를 참조하면, 반도체 모듈(10)은, 반도체 패키지(11) 및 회로 기판(12)을 포함할 수 있다. 본 실시예의 반도체 모듈(10)은, 회로 기판(12)의 구조를 제외하고는, 도 1a 내지 도 1c의 제1 실시예에서의 반도체 패키지(11) 및 회로 기판(12)과 실질적으로 동일하여 그 상세한 설명을 생략하기로 한다.
도 2a 및 도 2b를 참조하면, 회로 기판(12)은 코어부(C)와, 제2 커패시터(130)와, 상부 주변부(UB)와, 하부 주변부(LB)를 포함할 수 있다. 코어부(C)는 제1 금속 코어(122a) 및 제2 금속 코어(122b)를 포함하며, 제2 커패시터(130)는 제1 및 제2 금속 코어(122a, 122b) 사이에 배치될 수 있다. 상부 주변부(UB) 및 하부 주변부(LB)에는 제3 회로 패턴들(124)이 배치될 수 있다. 제3 회로 패턴들은 제1 배선(L1) 및 제2 배선(L2)을 포함할 수 있다.
도 2a를 참조하여, 본 발명의 일 실시예에 따르면, 상부 주변부(UB) 내 제3 회로 패턴들(124a)의 일부가 제거된 상태일 수 있다. 더욱 상세하게 설명하면, 제2 커패시터(130)가 배치된 부위에 대응되는 상부 주변부(UB) 내 제3 회로 패턴(124a)이 제거된 상태일 수 있다. 상부 주변부(UB)의 제3 회로 패턴(124a) 중 제1 배선(L1) 부위가 제거된 상태일 수 있다. 이에 대한 설명은 도 4d 내지 4f, 도 5에서 상세하게 설명하기로 한다.
도 2b를 참조하여, 본 발명의 다른 실시예에 따르면, 상부 주변부(UB) 내 제3 회로 패턴들(124a)의 일부가 제거된 상태이고, 하부 주변부(LB) 내 제3 회로 패턴들(124a)의 일부가 제거된 상태일 수 있다. 더욱 상세하게 설명하면, 제2 커패시터(130)가 배치된 부위에 대응되는 상부 주변부(UB) 내 제3 회로 패턴(124a) 및 하부 주변부(LB) 내 제3 회로 패턴(124a)이 제거된 상태일 수 있다. 상부 주변부(UB)의 제3 회로 패턴(124a) 중 제1 배선(L1`) 부위와, 하부 주변부(LB)의 제3 회로 패턴(124a) 중 제1 배선(L1`)가 제거된 상태일 수 있다. 이에 대한 설명은 도 7b 및 도 7c에서 상세하게 설명하기로 한다.
(반도체 모듈_제3 실시예 )
도 3a는 본 발명의 일 실시예에 따른 회로 기판을 설명하는 단면도이고, 도 3b는 본 발명의 다른 실시예에 따른 회로 기판을 설명하는 단면도이며, 도 3c는 본 발명의 또 다른 실시예에 따른 회로 기판을 설명하는 단면도이다.
도 1a, 도 3a 내지 도 3c를 참조하면, 반도체 모듈(10)은, 반도체 패키지(11) 및 회로 기판(12)을 포함할 수 있다. 본 실시예의 반도체 모듈(10)은, 회로 기판(12)의 구조를 제외하고는, 도 1a 내지 도 1c의 제1 실시예에서의 반도체 패키지(11) 및 회로 기판(12)과 실질적으로 동일하여 그 상세한 설명을 생략하기로 한다.
도 3a 내지 도 3b를 참조하면, 회로 기판(12)은, 코어부(C), 제2 커패시터(130), 제1 상부 주변부(UB1), 제2 상부 주변부(UB2), 제1 하부 주변부(LB1) 및 제2 하부 주변부(LB2)를 포함할 수 있다. 제1 상부 주변부(UB1)는 코어부(C)의 상면에 배치되며, 제2 상부 주변부(UB2)는 제1 상부 주변부(UB1) 상면에 배치될 수 있다. 제1 하부 주변부(LB1)는 코어부(C)의 배면에 배치되며, 제2 하부 주변부(LB1)는 제1 하부 주변부(LB1)의 배면에 배치될 수 있다.
도 3a의 본 발명의 일 실시예에 따르면, 제1 상부 및 하부 주변부(UB1, LB1)에는 제3 회로 패턴들(124)이 배치되며, 제2 상부 및 하부 주변부(UB2, LB2)에는 제4 회로 패턴들(128)이 배치될 수 있다. 제3 회로 패턴들(124)은 제1 배선(L1) 및 제2 배선(L2)을 포함할 수 있다. 제4 회로 패턴들(128)은 제3 배선(L3)을 포함할 수 있다.
도 3b의 본 발명의 다른 실시예에 따르면, 제1 상부 주변부(UB1) 내 제3 회로 패턴들(124a)의 일부가 제거된 상태일 수 있다. 제2 커패시터(130)가 배치된 부위에 대응되는 제1 상부 주변부(UB1) 내 제3 회로 패턴(124a)이 제거된 상태일 수 있다. 제1 상부 주변부(UB1) 내 제3 회로 패턴(124a)의 제1 배선(L1)의 일부가 제거된 상태일 수 있다.
상세하게 도시되어 있지 않지만, 제1 상부 주변부(UB1) 내 제3 회로 패턴(124a)의 제1 배선(L1`) 및 제2 배선(L2`)가 제거되고, 제2 상부 주변부(UB2) 내 제4 회로 패턴(128)의 제3 배선(L3`) 일부가 제거된 상태일 수 있다. 제2 커패시터(130)가 배치된 부위에 대응되는 제1 배선(L1`), 제2 배선(L2`) 및 제3 배선(L3`)이 제거된 상태일 수 있다.
도 3c의 본 발명의 또 다른 실시예에 따르면, 제1 상부 주변부(UB1) 내 제3 회로 패턴들(124a)의 일부가 제거된 상태이고, 제1 하부 주변부(LB1) 내 제3 회로 패턴들(124a)의 일부가 제거된 상태일 수 있다. 제2 커패시터(130)가 배치된 부위에 대응되는 제1 상부 주변부(UB1) 내 제3 회로 패턴(124a)의 제1 배선(L1`)과, 제1 하부 주변부(LB1) 내 제3 회로 패턴(124a)의 제1 배선(L1`)이 제거된 상태일 수 있다.
상세하게 도시되어 있지는 않지만, 제1 상부 및 하부 주변부(UB1 , LB1) 내 제3 회로 패턴(124a)의 제1 배선(L1`) 및 제2 배선(L2`)가 제거되고, 제2 상부 및 하부 주변부(UB2, LB2) 내 제4 회로 패턴(128)의 제3 배선(L3`) 일부가 제거된 상태일 수 있다.
본 실시예에서는 4개의 주변부들을 예시적으로 설명하고 있으나, 본 발명에서 주변부들의 위치 및 수량을 한정하는 것은 아니다.
이하에서는, 본 발명의 반도체 모듈의 회로 기판을 제조하는 방법을 설명하기로 한다. 하기에서 설명하는 회로 기판의 제조 방법들은 예시적인 것으로 다양한 변형된 회로 기판의 제조 방법이 있을 수 있다. 본 발명이 회로 기판의 제조 방법을 하기의 방법들로 한정하는 것은 아니다.
(회로 기판의 제조 방법_제1 실시예 )
도 4a 내지 도 4g는 본 발명의 몇몇 실시예들에 따른 회로 기판을 제조하는 방법을 설명하는 단면도들이다. 도 5는 본 발명의 다른 실시예에 따른 회로 기판을 제조하는 방법을 설명하는 단면도이고, 도 6은 본 발명의 또 다른 실시예에 따른 회로 기판을 제조하는 방법을 설명하는 단면도이다.
도 4a를 참조하면, 제1 금속 코어(122a) 및 제2 금속 코어(122b)를 형성할 수 있다.
일 실시예에 따르면, 금속 코어판을 마련할 수 있다. 드릴(drill) 또는 레이저(lazer)를 이용하여 금속 코어판에 관통 홀들(through holes, TH)을 형성하여 제1 금속 코어(122a) 및 제2 금속 코어(122b)를 형성할 수 있다.
도 4b를 참조하면, 제1 금속 코어(122a) 및 제2 금속 코어(122b)의 상부면에 상부 절연막(126a)을, 하부면에 하부 절연막(126b)을 형성할 수 있다. 또한, 제1 및 제2 금속 코어(122a, 122b) 사이에도 절연막을 형성할 수 있다. 일 실시예에 따르면, 상부 및 하부 절연막(126a, 126b)은 한 번의 공정으로 함께 형성될 수 있다.
도 4c를 참조하면, 상부 절연막(126a)의 상면에 제1 상부 주변부(UB)의 제1 배선(L1)을 형성할 수 있다. 또한, 하부 절연막(126b)의 배면에 제1 하부 주변부(LB)의 제1 배선(L1)을 각각 형성할 수 있다. 일 예로, 제1 상부 주변부(UB)의 제1 배선(L1) 및 제1 하부 주변부(LB)의 제1 배선(L1)은 동시에 형성될 수 있다.
도 4d를 참조하면, 제1 상부 주변부(UB)의 제1 배선(L1`), 상부 절연막(126a) 및 코어부(C)를 식각하여, 제1 및 제2 금속 코어(122a, 122b) 사이를 노출시키는 리세스(recess, R)를 형성할 수 있다.
본 발명의 일 실시예에 따르면, 리세스(R)에 의해 제1 금속 코어(122a)의 일 측면과, 제2 금속 코어(122b)의 일측면이 노출될 수 있다.
예컨대, 리세스(R)는 드릴 또는 레이져를 이용하여 형성할 수 있다.
도 4e를 참조하면, 리세스(R) 내에 제2 커패시터(130)를 삽입할 수 있다. 제2 커패시터(130)는 다층 세라믹 커패시터일 수 있다. 제2 커패시터(130)의 구조는 도 1a 및 도 1b에서 설명한 것과 동일하여 생략하기로 한다.
도 4f를 참조하면, 제2 커패시터(130)의 제1 및 제2 전극들(133a, 133b)과 제1 및 제2 금속 코어(122a, 122b)를 전기적으로 연결하는 도전성 접착부(135a. 135b)를 형성할 수 있다.
더욱 상세하게 설명하면, 제2 커패시터(130)의 제1 전극(133a)은 제1 금속 코어(122a)의 일 측면에 제1 도전성 접착부(135a)에 의해 전기적으로 연결될 수 있다. 제2 커패시터(130)의 제2 전극(133b)은 제2 금속 코어(122b)의 일 측면에 제2 도전성 접착부(135b)에 의해 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 따르면, 제1 전극(133a) 및 제1 금속 코어(122a)와, 제2 전극(133b) 및 제2 금속 코어(122b)는 각각 전기도금에 의해 전기적으로 연결될 수 있다. 본 발명의 다른 실시예에 따르면, 제1 전극(133a) 및 제1 금속 코어(122a)와, 제2 전극(133b) 및 제2 금속 코어(122b)는 각각 도전 접착제에 의해 전기적으로 연결될 수 있다.
도 4g를 참조하면, 제2 커패시터(130) 상에 제거된 상부 절연막(126a) 및 제1 상부 주변부(UB)의 제1 배선(L1)을 다시 형성할 수 있다. 계속해서, 제1 배선들(L1) 상에 제2 배선들(L2)을 형성하여, 상부 절연막(126a) 상에 제1 상부 주변부(UB)와, 하부 절연막(126b) 배면에 제1 하부 주변부(LB)를 각각 완성할 수 있다.
도 5의 본 발명의 다른 실시예에 따르면, 제1 상부 주변부(UB) 내 제거된 제1 배선(L1`)을 재형성하지 않을 수 있다. 따라서, 도 5에 도시된 바와 같이 제2 커패시터(130)가 배치된 부위에 대응되는 제1 상부 주변부(UB) 내 제1 배선(L1`)이 제거된 상태일 수 있다.
도 6의 본 발명의 또 다른 실시예에 따르면, 제1 상부 주변부(UB1) 상에 제2 상부 주변부(UB2)를, 제1 하부 주변부(LB1) 배면에 제2 하부 주변부(LB2)를 각각 형성할 수 있다. 제2 상부 및 제2 하부 주변부(UB1, LB2) 내에 제4 회로 패턴들(128)을 형성할 수 있다.
(회로 기판의 제조 방법_제2 실시예 )
도 7a 및 도 7b는 본 발명의 다른 실시예에 따른 회로 기판의 제조 방법을 설명하기 위한 단면도들이다.
도 7a를 참조하면, 제1 및 제2 금속 코어(122a, 122b), 상부 및 하부 절연막(126a, 126b), 제1 상부 주변부(UB)의 제1 배선(L1), 제1 하부 주변부(LB)의 제1 배선(L1)이 형성된 회로 기판(12)을 마련한다.
도 7b를 참조하면, 제1 상부 주변부(UB)의 제1 배선(L1`), 상부 절연막(126a) 및 하부 절연막(126b) 및 제1 하부 주변부(LB)의 제1 배선(L1`)을 식각하여 예비 회로 기판을 관통하는 관통 홀(TH)을 형성할 수 있다. 관통 홀(TH) 내측에는 제1 금속 코어(122a)의 일 측면과 제2 금속 코어(122b)의 일 측면이 노출될 수 있다.
도 7c를 참조하면, 제1 및 제2 금속 코어(122a, 122b)와, 제2 커패시터(130)를 전기적으로 연결시킬 수 있다.
후속되는 공정에 대한 상세한 설명은 도 4e 내지 4g에서 설명한 공정과 실질적으로 동일하여 생략하기로 한다. 또한, 도 5 및 도 6의 다른 실시예들의 관련된 공정도 본 실시예에 동일하게 적용될 수 있어, 그 설명도 생략하기로 한다.
( 응용예 )
도 8a는 본 발명의 실시예에 따른 반도체 패키지를 구비한 메모리 카드를 도시한 블록도이다.
도 8a는 참조하면, 상술한 본 발명의 실시예에 따른 반도체 패키지는 메모리 카드(200)에 응용될 수 있다. 일례로, 메모리 카드(200)는 호스트와 저항성 메모리(210) 간의 제반 데이터 교환을 제거하는 메모리 컨트롤러(220)를 포함할 수 있다. 에스램(222)은 중앙처리장치(224)의 동작 메모리로서 사용될 수 있다. 호스트 인터페이스(226)는 메모리 카드(200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비할 수 있다. 오류 수정 코드(228)는 저항성 메모리(210)로부터 독출된 데이터에 포함되는 오류를 검출 및 정정할 수 있다. 메모리 인터페이스(230)는 저항성 메모리(210)와 인터페이싱한다. 중앙처리장치(224)는 메모리 컨트롤러(220)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
메모리 카드(200)에 응용된 반도체 메모리(210)가 본 발명의 실시예에 따른 반도체 패키지를 포함함으로써, 집적도가 향상된 반도체 메모리(210)의 구현이 가능하다. 또한, 커패시터를 회로 기판 내에 실장하는 경우 발생될 수 있는 공정적 문제들을 방지할 수 있다.
도 8b는 본 발명의 실시예에 따른 메모리 장치를 응용한 정보 처리 시스템을 도시한 블록도이다.
도 8b를 참조하면, 정보 처리 시스템(300)은 본 발명의 실시예에 따른 반도체 메모리 소자, 가령 저항 가변성 메모리를 구비한 메모리 시스템(310)을 포함할 수 있다. 정보 처리 시스템(300)은 모바일 기기나 컴퓨터 등을 포함할 수 있다. 일례로, 정보 처리 시스템(300)은 메모리 시스템(310)과 각각 시스템 버스(360)에 전기적으로 연결된 모뎀(320), 중앙처리장치(330), 램(340), 유저인터페이스(350)를 포함할 수 있다. 메모리 시스템(310)에는 중앙처리장치(330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장될 수 있다. 메모리 시스템(310)은 메모리(312)와 메모리 컨트롤러(314)를 포함할 수 있으며, 도 8a를 참조하여 설명한 메모리 카드(200)와 실질적으로 동일하게 구성될 수 있다. 정보 처리 시스템(300)은 메모리 카드, 반도체 디스크 장치(Solid State Disk), 카메라 이미지 프로세서(Camera Image Sensor) 및 그 밖의 응용 칩셋(Application Chipset)으로 제공될 수 있다. 일례로, 메모리 시스템(310)은 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(300)은 대용량의 데이터를 메모리 시스템(310)에 안정적으로 그리고 신뢰성 있게 저장할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징으로 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 반도체 모듈 11: 반도체 패키지
12: 회로 기판 100: 반도체 칩
115: 연결 패턴 122a: 제1 금속 코어
122b: 제2 금속 코어 124: 제2 회로 패턴
126a: 제1 절연막 126b: 제2 절연막
130: 제2 커패시터 135a: 제1 도전성 접착부
135b: 제2 도전성 접착부 C: 코어부
UB: 상부 주변부 LB: 하부 주변부

Claims (10)

  1. 제1 금속 코어;
    상기 제1 금속 코어의 측면 방향으로 이격된 제2 금속 코어;
    상기 제1 금속 코어의 일 측면과 전기적으로 연결되는 제1 전극;
    상기 제1 금속 코어와 마주하는 제2 금속 코어의 일 측면과 전기적으로 연결되는 제2 전극; 및
    상기 제1 및 제2 전극들 사이에 개재되는 유전층을 포함하는 회로 기판.
  2. 제1항에 있어서,
    상기 제1 금속 코어의 일 측면 및 상기 제1 전극 사이를 전기적으로 연결하는 제1 도전성 접착부; 및
    상기 제2 금속 코어의 일 측면 및 제2 전극 사이를 전기적으로 연결하는 제2 도전성 접착부를 더 포함하는 회로 기판.
  3. 제2항에 있어서,
    상기 제1 및 제2 도전성 접착부는 전기도금막을 포함하는 회로 기판.
  4. 제2항에 있어서,
    상기 제1 및 제2 도전성 접착부는 도전 접착제(conductive adhesive)인 회로 기판.
  5. 제2항에 있어서,
    상기 제1 및 제2 도전성 접착부는, 상기 제1 및 제2 금속 코어와 상이한 도전물을 포함하며, 상기 제1 및 제2 전극과도 상이한 도전물을 포함하는 회로 기판.
  6. 제1항에 있어서,
    상기 제1 및 제2 전극들의 상부면에 전체적으로 접하는 상부 절연막;
    상기 제1 및 제2 전극들의 하부면에 전체적으로 접하는 하부 절연막;
    상기 상부 절연막의 상부에 배치되는 상부 주변부(upper buildup portion); 및
    상기 하부 절연막의 하부에 배치되는 하부 주변부를 더 포함하는 회로 기판.
  7. 제6항에 있어서,
    상기 상부 및 하부 주변부들은 회로 패턴들을 포함하되,
    상기 제1 및 제2 전극들과 유전층과 대응되는 위치의 회로 패턴이 제거된 상태인 회로 기판.
  8. 제6항에 있어서,
    상기 상부 및 하부 주변부가 다층 구조를 갖는 회로 기판.
  9. 제1항에 있어서,
    상기 제1 금속 코어로 제1 전위가 인가되고,
    상기 제2 금속 코어로 상기 제1 전위와 상이한 제2 전위가 인가되는 회로 기판.
  10. 제1 금속 코어, 상기 제1 금속 코어의 측면 방향으로 이격된 제2 금속 코어와, 상기 제1 및 제2 금속 코어 사이에 배치되는 제1 커패시터를 포함하는 회로 기판;
    상기 회로 기판 상에 실장되는 반도체 칩; 및
    상기 반도체 칩 및 회로 기판을 전기적으로 연결하는 연결 패턴을 포함하되,
    상기 제1 커패시터는, 상기 제1 금속 코어의 일 측면과 전기적으로 연결되는 제1 전극과, 상기 제1 금속 코어와 마주하는 제2 금속 코어의 일 측면과 전기적으로 연결되는 제2 전극과, 상기 제1 및 제2 전극들 사이에 개재되는 유전층을 포함하는 반도체 모듈.
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