KR101185859B1 - 반도체 패키지용 범프, 상기 범프를 갖는 반도체 패키지 및 적층 반도체 패키지 - Google Patents

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    • H01L2224/1415—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry
    • H01L2224/14154—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry covering only portions of the surface to be connected
    • H01L2224/14155—Covering only the peripheral area of the surface to be connected, i.e. peripheral arrangements
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    • H01L2224/1415—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry
    • H01L2224/14154—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry covering only portions of the surface to be connected
    • H01L2224/14156—Covering only the central area of the surface to be connected, i.e. central arrangements
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    • H01L2224/1607—Shape of bonding interfaces, e.g. interlocking features
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    • H01L2224/161—Disposition
    • H01L2224/16104—Disposition relative to the bonding area, e.g. bond pad
    • H01L2224/16105—Disposition relative to the bonding area, e.g. bond pad the bump connector connecting bonding areas being not aligned with respect to each other
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    • H01L2224/16104—Disposition relative to the bonding area, e.g. bond pad
    • H01L2224/16106—Disposition relative to the bonding area, e.g. bond pad the bump connector connecting one bonding area to at least two respective bonding areas
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    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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Abstract

반도체 패키지용 범프, 이를 갖는 반도체 패키지 및 적층 반도체 패키지가 개시되어 있다. 개시된 반도체 패키지용 범프는, 반도체 칩 상에 형성되며, 적어도 2개 이상의 랜드부들 및 상기 랜드부들 사이를 연결하고 상기 랜드부들보다 작은 선폭을 갖는 연결부를 포함하는 제1범프 및 상기 연결부를 포함한 상기 제1범프 상에 형성되며 상기 랜드부들 상에 반구 형태로 돌출된 돌출부가 구비된 제2범프를 포함하며, 상기 제2범프는 평면상에서 보았을 때 상기 제1범프와 동일한 형상을 갖는 것을 특징으로 한다.

Description

반도체 패키지용 범프, 상기 범프를 갖는 반도체 패키지 및 적층 반도체 패키지{BUMP FOR SEMICONDUCTOR PACKAGE, SEMICONDUCTOR PACKAGE AND STACKED SEMICONDUCTOR PACKAGE HAVING THE BUMP}
본 발명은 반도체 패키지용 범프, 상기 범프를 갖는 반도체 패키지 및 적층 반도체 패키지에 관한 것이다.
각종 전기, 전자 제품의 크기가 소형화되는 추세에 따라 한정된 크기의 기판에 보다 많은 수의 칩을 실장시켜 소형이면서도 고용량을 달성하고자 하는 많은 연구가 전개되고 있고, 이에 따라 반도체 패키지의 크기 및 두께가 점차 감소되고 있는 실정이다.
예들 들어, 반도체 패키지의 전체 사이즈에 대해 반도체 칩의 사이즈가 80% 이상이 되는 칩 사이즈 패키지(Chip Size Package)가 제안되었으며 이러한 칩 사이즈 패키지는 경박단소의 장점 때문에 여러 가지 형태로 개발되고 있다.
전형적인 반도체 칩 및 일부 칩 사이즈 패키지를 인쇄회로기판에 실장하는 방법으로 리드 프레임(lead frame)에 의한 솔더링(soldering) 방식이 이용되고 있다. 리드 프레임에 의한 솔더링 방식은 공정 진행이 용이하고 신뢰성 측면에서 우수하다는 장점이 있지만, 전기적 신호 전달 길이가 긴 것과 관련하여 전기적 특성 측면에서는 불리함이 있다. 이에, 전기적 신호 전달 길이를 최소화시킬 목적으로 범프(Bump)를 이용한 플립 칩 패키지 구조가 제안되었다.
플립 칩 패키지는 반도체 칩의 본딩 패드 상에 형성된 범프에 의해 반도체 칩이 인쇄회로기판에 접착이 이루어지도록 함과 동시에 반도체 칩과 인쇄회로기판 간의 전기적 접속이 이루어지도록 한 구조로서, 반도체 칩과 인쇄회로기판 간의 전기적 신호 전달이 단지 범프에 의해서만 이루어지므로 신호 전달 길이가 매우 짧으며, 따라서 전기적 특성 측면에서 이점을 갖는다. 그러나, 반도체 칩과 인쇄회로기판을 연결하는 범프들 중 단 하나라도 접속 불량인 경우 해당 제품을 사용할 수 없게 되어 수율이 낮은 단점이 있다.
이에, 반도체 칩 상에 본딩 패드에 연결된 재배선을 형성하고 재배선 상에 분리된 2개 이상의 범프를 형성하는 방법이 제안되었다. 이 방식은 수율 향상 측면에서는 장점이 있으나 재배선과 범프를 각각 별도의 마스크를 사용하여 개별적으로 형성해야 하기 때문에 마스크 제작에 따른 원가 상승 및 공정 스텝 수 증가의 문제점이 있다.
본 발명의 목적은, 수율을 향상시키고 원가 절감 및 공정 스텝 수를 줄이기에 적합한 반도체 패키지용 범프, 상기 범프를 갖는 반도체 패키지 및 적층 반도체 패키지를 제공하는데, 있다.
본 발명의 일 견지에 따른 반도체 패키지용 범프는, 반도체 칩 상에 형성되며 적어도 2개 이상의 랜드부들 및 상기 랜드부들 사이를 연결하고 상기 랜드부들보다 작은 선폭을 갖는 연결부를 포함하는 제1범프와, 상기 연결부를 포함한 상기 제1범프 상에 형성되며 상기 랜드부들 상에 반구 형태로 돌출된 돌출부가 구비된 제2범프를 포함하는 것을 특징으로 한다.
상기 제2범프는 평면상에서 보았을 때 상기 제1범프와 동일한 형상을 가지며, 상기 랜드부들은 평면상에서 보았을 때 원형 또는 다각형의 형상을 갖는 것을 특징으로 한다.
상기 연결부의 선폭은 상기 랜드부 선폭의 1/10 내지 1/2배의 사이즈를 갖는 것을 특징으로 한다.
상기 제2범프는 상기 제1범프보다 낮은 융점을 갖는 것을 특징으로 한다. 구체적으로, 상기 제1범프는 구리(Cu), 니켈(Ni), 알루미늄(Al), 탄소 나노튜브, 금(Au), 은(Ag), 납(Pb)으로 이루어진 군으로부터 선택된 어느 하나를 포함하고, 상기 제2범프는 Sn,Ag 및 Cu의 합금, Pb 및 Sn의 합금, In 및 Bi의 합금으로 이루어진 군으로부터 선택된 어느 하나를 포함하는 것을 특징으로 한다.
본 발명의 다른 견지에 따른 반도체 패키지는, 제1면 및 상기 제1면과 대향하는 제2면을 가지며 상기 제1면에 본딩 패드가 형성된 반도체 칩과, 상기 반도체 칩의 제1면 상에 형성되고 상기 본딩 패드와 전기적으로 연결되는 범프를 포함하며, 상기 범프는, 적어도 2개 이상의 랜드부들 및 상기 랜드부들 사이를 연결하고 상기 랜드부들보다 작은 선폭을 갖는 연결부를 포함하는 제1범프와, 상기 연결부를 포함한 상기 제1범프 상에 형성되며 상기 랜드부들 상에 반구 형태로 돌출된 돌출부가 구비된 제2범프를 포함하는 것을 특징으로 한다.
상기 제2범프는 평면상에서 보았을 때 상기 제1범프와 동일한 형상을 가지며, 상기 랜드부들은 평면상에서 보았을 때 원형 또는 다각형의 형상을 갖는 것을 특징으로 한다.
상기 연결부는 상기 랜드부의 선폭의 1/10 내지 1/2배의 사이즈의 선폭을 갖는 것을 특징으로 한다.
상기 제1범프의 랜드부들 중 어느 하나가 상기 반도체 칩의 본딩 패드에 연결되거나, 상기 제1범프의 연결부가 상기 반도체 칩의 본딩 패드에 연결되는 것을 특징으로 한다.
상기 반도체 칩의 제1면 상에 형성되고 상기 본딩 패드와 범프를 전기적으로 연결하는 재배선을 더 포함하는 것을 특징으로 한다.
상기 제2범프의 돌출 부분들에 각각 연결되는 본딩 핑거들을 구비하는 기판을 더 포함하는 것을 특징으로 한다.
상기 제2범프의 돌출 부분들에 동시에 연결되는 본딩 핑거를 구비하는 기판을 더 포함하는 것을 특징으로 한다.
본 발명의 또 다른 견지에 따른 적층 반도체 패키지는, 제1면 및 상기 제1면과 대향하는 제2면을 가지며 상기 제1면에 제1본딩 패드 및 상기 제1본딩 패드에 연결되는 재배선이 형성된 제1반도체 칩, 상기 제1반도체 칩 상에 적층되며 상기 제1반도체 칩과 마주하는 제3면에 제2본딩 패드가 형성된 제2반도체 칩 및 상기 제2반도체 칩의 제3면 상에 형성되며 상기 제2반도체 칩의 제2본딩 패드와 상기 제1반도체 칩의 재배선을 전기적으로 연결하는 범프를 포함하는 적층 반도체 칩 모듈과, 상기 적층 반도체 칩 모듈을 지지하는 기판과, 상기 제2반도체 칩의 재배선과 상기 기판을 전기적으로 연결하는 연결부재를 포함하며, 상기 범프는, 상기 제2반도체 칩의 제3면 상에 형성되며 적어도 2개 이상의 랜드부들 및 상기 랜드부들 사이를 연결하고 상기 랜드부들보다 작은 선폭을 갖는 연결부를 포함하는 제1범프와, 상기 연결부를 포함한 상기 제1범프 상에 형성되며 상기 각각의 랜드부들 상에 반구 형태로 돌출된 돌출부가 구비된 제2 범프를 포함하고, 상기 제2 범프의 돌출부들은 상기 제1반도체 칩의 재배선과 연결되는 것을 특징으로 한다.
상기 제1범프 및 제2범프는 평면상에서 보았을 때 동일한 형상을 가지며, 상기 랜드부들은, 평면상에서 보았을 때 원형 또는 다각형의 형상을 갖는 것을 특징으로 한다.
상기 연결부는 상기 랜드부의 선폭의 1/10 내지 1/2배의 사이즈의 선폭을 갖는 것을 특징으로 한다.
상기 랜드부들 중 어느 하나가 상기 제2반도체 칩의 제2본딩 패드에 연결되거나, 상기 연결부가 상기 제2반도체 칩의 제2본딩 패드에 연결되는 것을 특징으로 한다.
상기 제2반도체 칩의 제3면 상에 형성되며 상기 제2반도체 칩의 제2본딩 패드와 범프를 전기적으로 연결하는 추가 재배선을 더 포함하는 것을 특징으로 한다.
본 발명에 따르면, 하나의 마스크를 이용하여 2개 이상의 돌출 부분을 갖는 범프가 제작되므로 원가가 절감되고 공정 스텝 수가 감소된다. 또한, 범프를 이용한 플립칩 구조의 반도체 패키지 및 적층 반도체 패키지의 수율이 향상된다.
도 1은 본 발명의 실시예에 따른 반도체 패키지용 범프를 도시한 사시도이다.
도 2는 도 1의 분해 사시도이다.
도 3은 도 1의 Ⅰ-Ⅰ' 라인에 따른 단면도이다.
도 4 내지 도 8은 본 발명의 실시예에 따른 범프 형성방법을 설명하기 위한 도면들이다.
도 9는 본 발명의 제1실시예에 따른 반도체 패키지를 도시한 평면도이다.
도 10은 도 9의 I-I' 라인에 따른 단면도이다.
도 11은 본 발명의 제2실시예에 따른 반도체 패키지를 도시한 평면도이다.
도 12는 도 11의 I-I' 라인에 따른 단면도이다.
도 13은 본 발명의 제3실시예에 따른 반도체 패키지를 도시한 평면도이다.
도 14는 도 13의 I-I' 라인에 따른 단면도이다.
도 15은 본 발명의 제4실시예에 따른 반도체 패키지를 도시한 평면도이다.
도 16는 도 15의 I-I' 라인에 따른 단면도이다.
도 17는 도 15의 Ⅱ-Ⅱ' 라인에 따른 단면도이다.
도 18은 본 발명의 제5실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 19는 본 발명의 제6실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 20은 본 발명의 실시예에 따른 적층 반도체 패키지를 도시한 단면도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하도록 한다.
- 반도체 패키지용 범프 -
도 1은 본 발명의 실시예에 따른 반도체 패키지용 범프를 도시한 사시도이고, 도 2는 도 1의 분해 사시도이고, 도 3은 도 1의 Ⅰ-Ⅰ' 라인에 따른 단면도이다.
도 1 및 도 2에 도시된 반도체 패키지용 범프는, 반도체 칩을 인쇄회로기판 또는 반도체 칩 등과 같은 전자 기기에 실장하기에 적합하다.
도 3을 참조하면, 반도체 칩(100)은 제1면(100A) 및 제1면(100A)과 대향하는 제2면(100B)을 갖는다.
범프(200)는 반도체 칩(100)의 제1면(100A) 상에 형성된다.
도 1 내지 도 3을 다시 참조하면, 범프(200)는 제1범프(210) 및 제1범프(210) 상에 형성되는 제2범프(220)를 포함한다. 즉, 범프(200)는 이중 구조를 갖는다.
제1범프(210)는 제1,제2랜드부(211, 212) 및 연결부(213)를 포함한다.
제1,제2랜드부(211,212)는, 평면상에서 보았을 때, 원형의 형상을 갖는다. 이와 다르게, 제1, 제2랜드부(211, 212)는 다각형의 형상을 가질 수도 있다. 비록, 본 실시예에서는 랜드부들이 2개인 경우를 도시 및 설명하였으나 랜드부들은 3개 이상일 수도 있다.
연결부(213)는 제1랜드부(211) 및 제2랜드부(212)를 연결한다. 본 실시예에서, 연결부(213)는 평면상에서 보았을 때 직선의 형상을 갖는다.
연결부(213)는 제1,제2랜드부(211,212)보다 작은 선폭을 갖는다. 예컨데, 제1,제2랜드부(211,212)의 선폭이 W1일 때, 연결부(213)의 선폭(W2)은 1/10×W1 내지 1/2×W1의 범위를 갖는다. 그리고, 연결부(213)의 길이(L)는 1/10×W1 내지 5×W1의 범위를 갖는다.
제1범프(210)는 구리(Cu), 니켈(Ni), 알루미늄(Al), 탄소 나노튜브, 금(Au), 은(Ag), 납(Pb)으로 이루어진 군(群)으로부터 선택된 어느 하나를 포함한다.
제2범프(220)는 제1범프(210) 상에 형성된다. 제2범프(220)는, 평면상에서 보았을 때, 제1범프(210)와 동일한 형상을 갖는다.
제2범프(220)는 제1,제2랜드부(211, 212) 상에서 반구 형태로 돌출되고, 연결부(213) 상에서 연결부(213)의 표면을 따라서 얇게 형성된다.
제2범프(220)는 제1범프(210)보다 낮은 융점을 갖는 물질로 형성된다. 예컨데, 제2범프(220)는 Sn,Ag 및 Cu의 합금, Pb 및 Sn의 합금, In 및 Bi의 합금으로 이루어진 군으로부터 선택된 어느 하나를 포함한다.
도 4 내지 도 8은 본 발명의 실시예에 따른 반도체 패키지용 범프 형성방법을 설명하기 위한 도면들로, 도 4 내지 도 6은 공정 수순에 따른 단면도들이고, 도 7은 도 5에 도시된 공정에서 제1범프를 도시한 사시도이고, 도 8은 리플로우 공정 진행에 따른 제2범프의 형태 변화를 나타낸 사시도이다.
도 4를 참조하면, 본 발명의 실시예에 따른 반도체 패키지용 범프를 형성하기 위해서는, 먼저 반도체 칩(100)의 제1면(100A) 상에 제1범프용 금속층 및 제2범프용 금속층(210A, 220A)을 적층한다.
제1범프용 금속층 및 제2범프용 금속층(210A, 220A)의 형성방법으로는 전해도금 공정, 무전해도금 공정 및 스퍼터링(sputtering) 공정 중 어느 하나가 사용될 수 있다.
제1범프용 금속층(210A)의 재료로는 구리(Cu), 니켈(Ni), 알루미늄(Al), 탄소 나노튜브, 금(Au), 은(Ag), 납(Pb)으로 이루어진 군으로부터 선택된 어느 하나가 사용될 수 있고, 제2범프용 금속층(220A)의 재료로는 제1범프용 금속층(210A)보다 낮은 융점을 갖는 물질, 예컨데, Sn,Ag 및 Cu의 합금, Pb 및 Sn의 합금, In 및 Bi의 합금으로 이루어진 군으로부터 선택된 어느 하나가 사용될 수 있다.
도 5 및 도 7을 참조하면, 사진 식각 공정으로 제2범프용 금속층 및 제1범프용 금속층(220A, 210A)을 패터닝하여 제2범프 및 제1범프(220, 210)를 형성한다.
상기 사진 식각 공정에 의하여 형성된 제1범프(210)는, 원형의 제1,2랜드부(211, 212)와, 제1랜드부(211) 및 제2랜드부(212) 사이를 연결하고 제1, 제2랜드부(211, 212)보다 작은 선폭을 갖는 연결부(213)를 갖는다. 제1,제2랜드부(211, 212)의 선폭이 W1일 때, 연결부(213)의 선폭(W2)은 1/10×W1 내지 1/2×W1의 사이즈로 형성하고, 연결부(213)의 길이(L)는 1/10×W1 내지 5×W1의 사이즈로 형성한다.
비록, 본 실시예에서는 제1,제2랜드부(211,212)를 원형으로 형성한 것이 도시되고 설명되었지만, 제1,제2랜드부(211,212)를 다각형으로 형성할 수도 있다. 그리고, 본 실시예에서는 랜드부들을 2개 형성한 경우를 도시 및 설명하였으나 랜드부들을 3개 이상 형성할 수도 있다.
한편, 제1범프 및 제2범프(210,220)를 형성하는데는 전술한 방법 외에도 다음과 같은 방법을 사용할 수 있다.
반도체 칩(100)의 제1면(100A) 상에 범프 예정 부위를 오픈하는 마스크 패턴을 형성하고, 마스크 패턴에 의해 오픈된 반도체 칩(100) 상에 전해도금 공정, 무전해도금 공정 및 스퍼터(sputter) 공정 중 어느 하나를 사용하여 제1범프(210)를 형성한다. 이어서, 제1범프(210) 상에 전해도금 공정 또는 스텐실 프린팅 공정을 이용하여 제2범프(220)를 형성하고, 마스크 패턴을 제거한다.
도 6을 참조하면, 제1범프 및 제2범프(210, 220)가 형성된 후, 제2범프(220)를 리플로우시키어 제1범프(210)의 제1,제2랜드부(211, 212) 상에서 제2범프(220)가 반구 형태로 돌출되도록 한다. 리플로우 공정은 제1범프(210)가 용융되지 않지 않는 온도 범위에서 실시한다.
상기 리플로우 공정 중에 제2범프(220)가 용해되어 액체 상태로 되고, 액체 상태의 제2범프(220) 중 일부가 표면 장력에 의하여 제1,제2랜드부(211, 212) 방향으로 이동함에 따라서, 도 8의 화살표 방향으로 도시된 바와 같이, 제2범프(220)는 제1,제2랜드부(211, 212) 상에서는 점차 반구 형태를 이루며 돌출되고, 연결부(213) 상에서는 점차 두께가 감소되어 최종적으로 연결부(213)의 표면을 따라서 얇은 두께로 형성된다.
-반도체 패키지-
도 9는 본 발명의 제1실시예에 따른 반도체 패키지를 도시한 평면도이고, 도 10은 도 9의 I-I' 라인에 따른 단면도이다.
도 9 및 도 10을 참조하면, 본 발명의 제1실시예에 따른 반도체 패키지(10)는 반도체 칩(100) 및 범프(200)를 포함한다.
반도체 칩(100)은 제1면(100A) 및 제1면(100A)과 대향하는 제2면(100B)을 갖는다.
반도체 칩(100)의 제1면(100A)에는 본딩 패드(110)가 형성된다. 본 실시예에서, 본딩 패드(110)는 반도체 칩(100)의 제1면(100A) 중앙부를 따라서 복수개 형성된다. 즉, 반도체 칩(100)은 센터 패드형 구조를 갖는다.
반도체 칩(100)은, 예를 들어, 데이터를 저장하기 위한 데이터 저장부 및 데이터를 처리하는 데이터 처리부를 갖는 회로부(미도시)를 포함하며, 본딩 패드(110)는 외부와의 연결을 위한 회로부의 전기적 접점에 해당된다.
그리고, 반도체 칩(100)의 제1면(100A)상에는 본딩 패드(110)를 노출하는 개구부를 갖는 절연막 패턴(120)이 형성된다.
범프(200)는 반도체 칩(100)의 제1면(100A)상에 형성되고, 본딩 패드(110)와 전기적으로 연결된다.
범프(200)는 제1범프(210) 및 제1범프(210) 상에 형성되는 제2범프(220)를 포함한다.
제1범프(210)는 제1,제2랜드부(211, 212) 및 연결부(213)를 포함한다.
본 실시예에서, 제1,제2랜드부(211)는 반도체 칩(100)의 절연막 패턴(120) 상에 배치되고 본딩 패드(110)를 사이에 두고 분리된다. 연결부(213)는 본딩 패드(110)에 연결되며 본딩 패드(110)를 가로질러 제1랜드부(211)와 제2랜드부(212)를 연결한다.
제1,제2랜드부(211,212)는, 평면상에서 보았을 때, 원형의 형상을 갖는다. 이와 다르게, 제1, 제2랜드부(211, 212)는 다각형의 형상을 가질 수도 있다. 비록, 본 실시예에서는 랜드부들이 2개인 경우를 도시하고 설명하였으나, 랜드부들은 3개 이상일 수도 있다.
본 실시예에서, 연결부(213)는 평면상에서 보았을 때 직선의 형상을 갖는다. 연결부(213)는 제1,제2랜드부(211,212)보다 작은 선폭을 갖는다. 예컨데, 제1,제2랜드부(211,212)의 선폭이 W1일 때, 연결부(213)의 선폭(W2)은 1/10×W1 내지 1/2×W1의 범위를 갖는다. 그리고, 연결부(213)의 길이(L)는 1/10×W1 내지 5×W1의 범위를 갖는다.
제1범프(210)는 구리(Cu), 니켈(Ni), 알루미늄(Al), 탄소 나노튜브, 금(Au), 은(Ag), 납(Pb)으로 이루어진 군으로부터 선택된 어느 하나를 포함한다.
제2범프(220)는 제1범프(210) 상에 형성된다. 제2범프(220)는, 평면상에서 보았을 때, 제1범프(210)와 동일한 형상을 갖는다. 제2범프(220)는 제1,제2랜드부(211, 212) 상에서 반구 형태로 돌출되고, 연결부(213) 상에서 연결부(213)의 표면을 따라서 얇게 형성된다.
제2범프(220)는 제1범프(210)보다 낮은 융점을 갖는 물질로 형성된다. 예컨데, 제2범프(220)는 Sn,Ag 및 Cu의 합금, Pb 및 Sn의 합금, In 및 Bi의 합금으로 이루어진 군으로부터 선택된 어느 하나를 포함한다.
도 11은 본 발명의 제2실시예에 따른 반도체 패키지를 도시한 평면도이고, 도 12는 도 11의 I-I' 라인에 따른 단면도이다.
본 발명의 제2실시예에 따른 반도체 패키지(20)는, 본딩 패드(110) 및 범프(200)를 제외하면 앞서 도 9 및 도 10을 통해 설명된 제 1 실시예에 따른 반도체 패키지(10)와 실질적으로 동일한 구성을 갖는다. 따라서, 동일한 구성요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
도 11 및 도 12를 참조하면, 본 발명의 제2실시예에 따른 반도체 패키지(20)는 반도체 칩(100) 및 범프(200)를 포함한다.
반도체 칩(100)은 제1면(100A) 및 제1면(100A)과 대향하는 제2면(100B)을 갖는다.
반도체 칩(100)의 제1면(100A)에는 본딩 패드(110)가 형성된다. 본 실시예에서, 본딩 패드(110)는 반도체 칩(100)의 제1면(100A) 가장자리를 따라서 복수개 형성된다. 즉, 반도체 칩(100)은 에지 패드형 구조를 갖는다.
반도체 칩(100)은, 예를 들어, 데이터를 저장하기 위한 데이터 저장부 및 데이터를 처리하는 데이터 처리부를 갖는 회로부(미도시)를 포함하며, 본딩 패드(110)들은 외부와의 연결을 위한 회로부의 전기적 접점에 해당된다.
그리고, 반도체 칩(100)의 제1면(100A) 상에는 본딩 패드(110)를 노출하는 개구부를 갖는 절연막 패턴(120)이 형성된다.
범프(200)는 반도체 칩(100)의 제1면(100A)상에 형성되고, 본딩 패드(110)와 전기적으로 연결된다.
범프(200)는 제1범프(210) 및 제1범프(210) 상에 형성되는 제2범프(220)를 포함한다. 즉, 범프(200)는 이중 구조를 갖는다.
제1범프(210)는 제1,제2랜드부(211, 212) 및 연결부(213)를 포함한다.
본 실시예에서, 제1랜드부(211)는 본딩 패드(110)상에 배치되며 본딩 패드(110)에 연결된다. 제2랜드부(211)는 절연막 패턴(120) 상에 배치되고 연결부(213)는 제1랜드부(211)와 제2랜드부(212)를 연결한다.
제1,제2랜드부(211,212)는, 평면상에서 보았을 때, 원형의 형상을 갖는다. 이와 다르게, 제1, 제2랜드부(211, 212)는 다각형의 형상을 가질 수도 있다. 비록, 본 실시예에서는 랜드부들이 2개인 경우를 도시하고 설명하였으나, 랜드부들은 3개 이상일 수도 있다.
본 실시예에서, 연결부(213)는 평면상에서 보았을 때 직선의 형상을 갖는다. 연결부(213)는 제1,제2랜드부(211,212)보다 작은 선폭을 갖는다. 예컨데, 제1,제2랜드부(211,212)의 선폭이 W1일 때, 연결부(213)의 선폭(W2)은 1/10×W1 내지 1/2×W1의 범위를 갖는다. 그리고, 연결부(213)의 길이(L)는 1/10×W1 내지 5×W1의 범위를 갖는다.
제1범프(210)는 구리(Cu), 니켈(Ni), 알루미늄(Al), 탄소 나노튜브, 금(Au), 은(Ag), 납(Pb)으로 이루어진 군으로부터 선택된 어느 하나를 포함한다.
제2범프(220)는 제1범프(210) 상에 형성된다. 제2범프(220)는, 평면상에서 보았을 때, 제1범프(210)와 동일한 형상을 갖는다. 제2범프(220)는 제1,제2랜드부(211, 212) 상에서 반구 형태로 돌출되고, 연결부(213) 상에서 연결부(213)의 표면을 따라서 얇게 형성된다.
제2범프(220)는 제1범프(210)보다 낮은 융점을 갖는 물질로 형성된다. 예컨데, 제2범프(220)는 Sn,Ag 및 Cu의 합금, Pb 및 Sn의 합금, In 및 Bi의 합금으로 이루어진 군으로부터 선택된 어느 하나를 포함한다.
도 13은 본 발명의 제3실시예에 따른 반도체 패키지를 도시한 평면도이고, 도 14은 도 13의 I-I' 라인에 따른 단면도이고, 도 15은 도 13의 Ⅱ-Ⅱ' 라인에 따른 단면도이다.
도 13 내지 도 15를 참조하면, 본 발명의 제3실시예에 따른 반도체 패키지(30)는 반도체 칩(100), 범프(200), 재배선(300)을 포함한다. 그 외에, 제2절연막 패턴(400)을 포함할 수 있다.
반도체 칩(100)은 제1면(100A) 및 제1면(100A)과 대향하는 제2면(100B)을 갖는다.
반도체 칩(100)의 제1면(100A)에는 본딩 패드(110)가 형성된다. 본 실시예에서, 본딩 패드(110)는 반도체 칩(100)의 제1면(100A) 중앙부를 따라서 복수개 형성된다. 즉, 반도체 칩(100)은 센터 패드형 구조를 갖는다.
반도체 칩(100)은, 예를 들어, 데이터를 저장하기 위한 데이터 저장부(미도시) 및 데이터를 처리하는 데이터 처리부(미도시)를 갖는 회로부(미도시)를 포함하며, 본딩 패드(110)들은 외부와의 연결을 위한 회로부의 전기적 접점에 해당된다.
그리고, 반도체 칩(100)의 제1면(100A) 상에는 본딩 패드(110)를 노출하는 개구부를 갖는 제1절연막 패턴(121)이 형성된다.
범프(200)는 제1절연막 패턴(121)상에 형성된다.
범프(200)는 제1범프(210) 및 제1범프(210) 상에 형성되는 제2범프(220)를 포함한다. 즉, 범프(200)는 이중 구조를 갖는다.
제1범프(210)는 제1,제2랜드부(211, 212) 및 연결부(213)를 포함한다.
제1,제2랜드부(211, 212)는 본딩 패드(110)의 일측에 배치되고, 연결부(213)는 제1랜드부(211)와 제2랜드부(212)를 연결한다.
제1,제2랜드부(211,212)는, 평면상에서 보았을 때, 원형의 형상을 갖는다. 이와 다르게, 제1, 제2랜드부(211, 212)는, 다각형의 형상을 가질 수도 있다. 비록, 본 실시예에서는, 랜드부들이 2개인 경우를 도시하고 설명하였으나 랜드부들은 3개 이상일 수도 있다.
본 실시예에서, 연결부(213)는 평면상에서 보았을 때 직선의 형상을 갖는다. 연결부(213)는 제1,제2랜드부(211,212)보다 작은 선폭을 갖는다. 예컨데, 제1,제2랜드부(211,212)의 선폭이 W1일 때, 연결부(213)의 선폭(W2)은 1/10×W1 내지 1/2×W1의 범위를 갖는다. 그리고, 연결부(213)의 길이(L)는 1/10×W1 내지 5×W1의 범위를 갖는다.
제1범프(210)는 구리(Cu), 니켈(Ni), 알루미늄(Al), 탄소 나노튜브, 금(Au), 은(Ag), 납(Pb)으로 이루어진 군으로부터 선택된 어느 하나를 포함한다.
제2범프(220)는 제1범프(210) 상에 형성된다. 제2범프(220)는, 평면상에서 보았을 때, 제1범프(210)와 동일한 형상을 갖는다. 제2범프(220)는 제1,제2랜드부(211, 212) 상에서 반구 형태로 돌출되고, 연결부(213) 상에서 연결부(213)의 표면을 따라서 얇게 형성된다.
제2범프(220)는 제1범프(210)보다 낮은 융점을 갖는 물질로 형성된다. 예컨데, 제2범프(220)는 Sn,Ag 및 Cu의 합금, Pb 및 Sn의 합금, In 및 Bi의 합금으로 이루어진 군으로부터 선택된 어느 하나를 포함한다.
재배선(300)은 본딩 패드(111) 및 제1절연막 패턴(121) 상에 형성되며 반도체 칩(100)의 본딩 패드(110)와 제1범프(210)를 연결한다. 본 실시예에서, 재배선(300)의 일측 단부는 반도체 칩(100)의 본딩 패드(110)에 연결되고, 일측 단부와 대향하는 재배선(300)의 타측 단부는 제1범프(210)의 연결부(213)에 연결된다. 본 실시예에서, 재배선(300)은 제1범프(210)와 일체로 형성된다.
제2절연막 패턴(400)은 제1절연막 패턴(121)상에 재배선(300)을 덮고 범프(200)를 노출하도록 형성된다.
도 16은 본 발명의 제4실시예에 따른 반도체 패키지를 도시한 평면도이고, 도 17은 도 16의 I-I' 라인에 따른 단면도이다.
본 발명의 제4실시예에 따른 반도체 패키지(40)는, 본딩 패드(110), 범프(200) 및 재배선(300)을 제외하면, 앞서 도 13 및 도 15를 통해 설명된 제3실시예에 따른 반도체 패키지(30)와 실질적으로 동일한 구성을 갖는다. 따라서, 동일한 구성요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
도 16 및 도 17을 참조하면, 본 발명의 제4실시예에 따른 반도체 패키지(40)는 반도체 칩(100), 범프(200), 재배선(300)을 포함한다. 그 외에, 제2절연막 패턴(400)을 더 포함할 수 있다.
반도체 칩(100)은 제1면(100A) 및 제1면(100A)과 대향하는 제2면(100B)을 갖는다.
반도체 칩(100)의 제1면(100A)에는 본딩 패드(110)가 형성된다. 본 실시예에서, 본딩 패드(110)는 반도체 칩(100)의 제1면(100A) 가장자리를 따라서 복수개 형성된다. 즉, 반도체 칩(100)은 에지 패드형 구조를 갖는다.
반도체 칩(100)은, 예를 들어, 데이터를 저장하기 위한 데이터 저장부(미도시) 및 데이터를 처리하는 데이터 처리부(미도시)를 갖는 회로부(미도시)를 포함하며, 본딩 패드(110)들은 외부와의 연결을 위한 회로부의 전기적 접점에 해당된다.
그리고, 반도체 칩(100)의 제1면(100A)상에는 본딩 패드(110)를 노출하는 개구부를 갖는 제1절연막 패턴(121)이 형성된다.
범프(200)는 제1절연막 패턴(121) 상에 형성된다.
범프(200)는 제1범프(210) 및 제1범프(210) 상에 형성되는 제2범프(220)를 포함한다. 즉, 범프(200)는 이중 구조를 갖는다.
제1범프(210)는 제1,제2랜드부(211, 212) 및 연결부(213)를 포함한다.
제1,제2랜드부(211, 212)는 본딩 패드(110) 일측에 배치되고, 연결부(213)는 제1랜드부(211)와 제2랜드부(212)를 연결한다.
제1,제2랜드부(211,212)는, 평면상에서 보았을 때, 원형의 형상을 갖는다. 이와 다르게, 제1, 제2랜드부(211, 212)는, 다각형의 형상을 가질 수도 있다. 비록, 본 실시예에서는, 랜드부들이 2개인 경우를 도시하고 설명하였으나 랜드부들은 3개 이상일 수도 있다.
본 실시예에서, 연결부(213)는 평면상에서 보았을 때 직선의 형상을 갖는다. 연결부(213)는 제1,제2랜드부(211,212)보다 작은 선폭을 갖는다. 예컨데, 제1,제2랜드부(211,212)의 선폭이 W1일 때, 연결부(213)의 선폭(W2)은 1/10×W1 내지 1/2×W1의 범위를 갖는다. 그리고, 연결부(213)의 길이(L)는 1/10×W1 내지 5×W1의 범위를 갖는다.
제1범프(210)는 구리(Cu), 니켈(Ni), 알루미늄(Al), 탄소 나노튜브, 금(Au), 은(Ag), 납(Pb)으로 이루어진 군으로부터 선택된 어느 하나를 포함한다.
제2범프(220)는 제1범프(210) 상에 형성된다. 제2범프(220)는, 평면상에서 보았을 때, 제1범프(210)와 동일한 형상을 갖는다.
제2범프(220)는 제1,제2랜드부(211, 212) 상에서 반구 형태로 돌출되고, 연결부(213) 상에서 연결부(213)의 표면을 따라서 얇게 형성된다.
제2범프(220)는 제1범프(210)보다 낮은 융점을 갖는 물질로 형성된다. 예컨데, 제2범프(220)는 Sn,Ag 및 Cu의 합금, Pb 및 Sn의 합금, In 및 Bi의 합금으로 이루어진 군으로부터 선택된 어느 하나를 포함한다.
재배선(300)은 본딩 패드(110) 및 제1절연막 패턴(121) 상에 형성되며 반도체 칩(100)의 본딩 패드(110)와 범프(200)를 연결한다. 본 실시예에서, 재배선(300)의 일측 단부는 반도체 칩(100)의 본딩 패드(110)에 연결되고, 일측 단부와 대향하는 재배선(300)의 타측 단부는 제1범프(210)의 제1랜드부(211)에 연결된다. 본 실시예에서, 재배선(300)은 제1범프(210)와 일체로 형성된다.
제2절연막 패턴(400)은 제1절연막 패턴(121) 상에 재배선(300)을 덮고 범프(200)를 노출하도록 형성된다.
도 18은 본 발명의 제5실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 18을 참조하면, 본 발명의 제5실시예에 따른 반도체 패키지(50)는, 앞서 도 1 및 도 2를 통해 설명된 반도체 패키지(10)가 범프(200)를 매개로 제1,제2본딩 핑거(510A, 510B)를 갖는 기판(500) 상에 실장된 구조를 갖는다. 따라서, 동일한 구성요소에 대한 중복 설명은 생략하기로 하며, 동일 구성요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
비록, 본 실시예에서는 제1실시예에 따른 반도체 패키지(10)가 사용된 경우를 도시 및 설명하였으나, 이와 다르게 앞서 도 11 내지 도 17을 통해 설명된 제2 내지 제4실시예에 따른 반도체 패키지들(20,30,40) 중 어느 하나가 사용될 수도 있다.
기판(500)은 반도체 칩(100)과 대응하는 제3면(500A) 및 제3면(500A)과 대향하는 제4면(500B)을 갖는다.
기판(500)은 제1,제2본딩 핑거(510A, 510B), 볼랜드(520) 및 회로 패턴(530)을 포함한다.
제1,제2본딩 핑거(510A, 510B)는 기판(500)의 제3면(500A)에 제2범프(220)의 돌출 부분들에 각각 대응하여 형성된다. 볼랜드(520)는 기판(500)의 제4면(500B)에 형성된다. 볼랜드(520)에는 솔더볼과 같은 외부접속단자(700)가 장착된다.
회로 패턴(530)은 다층의 회로 배선(미도시)들 및 서로 다른 층에 형성된 회로 배선들을 연결하는 전도성 비아(conductive via, 미도시)를 포함하며, 제1본딩 핑거(510A), 제2본딩 핑거(510B) 및 볼랜드(520)를 전기적으로 연결한다.
반도체 칩(100)은, 제2범프(220)의 돌출 부분들이 기판(100)의 제1,제2본딩 핑거(510A, 510B)에 각각 연결되도록, 기판(500) 상에 실장된다. 즉, 제1본딩 핑거(510A) 및 제2본딩 핑거(510B)에 제2범프(220)의 돌출 부분이 각각 하나씩 연결된다.
그리고, 조인트부의 신뢰성을 향상시키기 위하여 반도체 칩(100)과 기판(500) 사이에는 언더필 부재(underfill material, 600)가 충진된다.
도 19는 본 발명의 제6실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 19를 참조하면, 본 발명의 제6실시예에 따른 반도체 패키지(60)는, 앞서 도 1 및 도 2를 통해 설명된 반도체 패키지(10)가 범프(200)를 매개로 본딩 핑거(510)를 갖는 기판(500) 상에 실장된 구조를 갖는다. 따라서, 동일한 구성요소에 대한 중복 설명은 생략하기로 하며, 동일 구성요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
비록, 본 실시예에서는 제1실시예에 따른 반도체 패키지(10)가 사용된 경우를 도시 및 설명하였으나, 이와 다르게 앞서 도 11 내지 도 17을 통해 설명된 제2 내지 제4실시예에 따른 반도체 패키지들(20,30,40) 중 어느 하나가 사용될 수도 있다.
기판(500)은 반도체 칩(100)과 대응하는 제3면(500A) 및 제3면(500A)과 대향하는 제4면(500B)을 갖는다.
기판(500)은 본딩 핑거(510), 볼랜드(520) 및 회로 패턴(530)을 포함한다.
본딩 핑거(510)는 기판(500)의 제3면(500A)에 범프(200)에 대응하여 형성된다. 볼랜드(520)는 기판(500)의 제4면(500B)에 형성된다. 볼랜드(520)에는 솔더볼과 같은 외부접속단자(700)가 장착된다.
회로 패턴(530)은 다층의 회로 배선(미도시)들 및 서로 다른 층에 형성된 회로 배선들을 연결하는 전도성 비아(conductive via, 미도시)를 포함하며, 본딩 핑거(510)와 볼랜드(520)를 전기적으로 연결한다.
반도체 칩(100)은, 제2범프(220)의 돌출 부분들이 기판(100)의 본딩 핑거(510)에 동시에 연결되도록, 기판(500) 상에 실장된다. 즉, 하나의 본딩 핑거(510)에 제2범프(220)의 2개의 돌출 부분들이 연결된다.
그리고, 조인트부의 신뢰성을 향상시키기 위하여 반도체 칩(100)과 기판(500) 사이에는 언더필 부재(underfill material, 600)가 충진된다.
-적층 반도체 패키지-
도 20은 본 발명의 실시예에 따른 적층 반도체 패키지를 도시한 단면도이다.
도 20을 참조하면, 본 발명의 실시예에 따른 적층 반도체 패키지는, 적층 반도체 칩 모듈(1000), 기판(2000) 및 연결부재(3000)를 포함한다. 그 외에, 몰드부재(4000) 및 외부접속단자(5000)를 더 포함할 수 있다.
적층 반도체 칩 모듈(1000)은 제1반도체 칩(1100), 제2반도체 칩(1200) 및 범프(1300)를 포함한다.
제1반도체 칩(1100)은 제1면(1100A) 및 제1면(1100A)과 대향하는 제2면(1100B)을 갖는다.
제1반도체 칩(1100)의 제1면(1100A)에는 제1본딩 패드(1110)가 형성된다. 본 실시예에서, 제1본딩 패드(1110)는 제1반도체 칩(1100)의 제1면(1100A) 중앙부를 따라서 복수개 형성된다. 즉, 제1반도체 칩(1100)은 센터 패드형 구조를 갖는다.
그리고, 제1반도체 칩(1100)의 제1면(1100A)상에는 제1본딩 패드(1110)를 노출하는 개구부를 갖는 제1절연막 패턴(1120)이 형성된다.
그리고, 제1본딩 패드(1110) 및 제1절연막 패턴(1120) 상에는 제1본딩 패드(1110)를 제1반도체 칩(1100)의 가장자리로 재배치시키는 재배선(1130)이 형성된다. 재배선(1130)의 일측 단부는 제1본딩 패드(1110)에 연결되고, 일측 단부와 대향하는 재배선(1130)의 타측 단부는 제1반도체 칩(1100)의 가장자리에 배치된다.
제2반도체 칩(1200) 및 범프(1300)는 도 9 및 도 10을 통해 설명된 제 1실시예에 의한 반도체 패키지(10)와 실질적으로 동일한 구성을 갖는다.
구체적으로, 도 20을 다시 참조하면, 제2반도체 칩(1200)은 제1반도체 칩(1100)의 제1면(1100A)과 대응하는 제3면(1200A) 및 제3면(1200A)과 대향하는 제4면(1200B)을 갖는다.
제2반도체 칩(1200)의 제3면(1200A)에는 제2본딩 패드(1210)가 형성된다. 본 실시예에서, 제2본딩 패드(1210)는 제2반도체 칩(1200)의 제3면(1200A) 중앙부를 따라서 복수개 형성된다. 즉, 제2반도체 칩(1200)은 센터 패드형 구조를 갖는다.
그리고, 제2반도체 칩(1200)의 제3면(1200A)상에는 제2본딩 패드(1210)를 노출하는 개구부를 갖는 제2절연막 패턴(1220)이 형성된다.
범프(1300)는 제2반도체 칩(1200)의 제3면(1200A)상에 형성되며, 제2반도체 칩(1200)의 제2본딩 패드(1210)와 제1반도체 칩(1100)의 재배선(1130)을 연결한다.
범프(1300)는 제2반도체 칩(1200)의 제3면(1200A)상에 형성되는 제1범프(1310) 및 제1범프(1310) 상에 형성되는 제2범프(1320)를 포함한다. 즉, 범프(1300)는 이중 구조를 갖는다.
제1범프(1310)는 제1,제2랜드부(1311, 1312) 및 연결부(1313)를 포함한다.
본 실시예에서, 제1, 제2랜드부(1311, 1312)는 제2반도체 칩(1200)의 제2절연막 패턴(1220) 상에 형성되며, 제2본딩 패드(1210)를 사이에 두고 상호 이격되게 배치된다. 연결부(1313)는 제2본딩 패드(1210)에 연결되고, 제2본딩 패드(1210)를 가로질러 제1랜드부(1311)와 제2랜드부(1312)를 연결한다.
제1,제2랜드부(1311,1312)는, 평면상에서 보았을 때, 원형의 형상을 갖는다. 이와 다르게, 제1, 제2랜드부(1311, 1312)는 다각형의 형상을 가질 수도 있다. 비록, 본 실시예에서는 랜드부들이 2개인 경우를 도시하고 설명하였으나, 랜드부들은 3개 이상일 수도 있다.
본 실시예에서, 연결부(1313)는 평면상에서 보았을 때 직선의 형상을 갖는다. 연결부(1313)는 제1,제2랜드부(1311,1312)보다 작은 선폭을 갖는다. 예컨데, 연결부(1313)의 선폭은 제1,제2랜드부(1311,1312) 선폭의 1/10 내지 1/2배의 범위를 갖는다. 그리고, 연결부(1313)의 길이는 제1,제2랜드부(1311,1312) 선폭의 1/10 내지 5배의 범위를 갖는다.
제1범프(1310)는 구리(Cu), 니켈(Ni), 알루미늄(Al), 탄소 나노튜브, 금(Au), 은(Ag), 납(Pb)으로 이루어진 군으로부터 선택된 어느 하나를 포함한다.
제2범프(1320)는 제1범프(1310) 상에 형성된다. 제2범프(1320)는, 평면상에서 보았을 때, 제1범프(1310)와 동일한 형상을 갖는다. 제2범프(1320)는 제1,제2랜드부(1311, 1312) 상에서 반구 형태로 돌출되고, 연결부(1313) 상에서 연결부(1313)의 표면을 따라서 얇게 형성된다.
제2범프(1320)는 제1범프(1310)보다 낮은 융점을 갖는 물질로 형성된다. 예컨데, 제2범프(1320)는 Sn,Ag 및 Cu의 합금, Pb 및 Sn의 합금, In 및 Bi의 합금으로 이루어진 군으로부터 선택된 어느 하나를 포함한다.
비록, 본 실시예에서는 제2반도체 칩(1200) 및 범프(1300)가 제1실시예에 따른 반도체 패키지(10)와 동일한 구성인 경우를 도시 및 설명하였으나, 이와 다르게 제2반도체 칩(1200) 및 범프(1300)는 앞서 도 11 내지 도 17을 통해 설명된 제2 내지 제4실시예에 따른 반도체 패키지들(20,30,40) 중 어느 하나와 동일한 구성을 가질 수도 있다.
기판(2000)은 적층 반도체 칩 모듈(1000)을 지지한다.
기판(2000)은 적층 반도체 칩 모듈(1000)과 대응하는 상부면(2000A) 및 상부면(2000A)과 대향하는 하부면(2000B)을 갖는다.
적층 반도체 칩 모듈(1000)은 기판(2000)의 상부면(2000A) 상에 접착부재(6000)를 매개로 부착된다.
기판(2000)은 본딩 핑거(2100), 볼랜드(2200) 및 회로 패턴(2300)을 포함한다.
본딩 핑거(2100)는 적층 반도체 칩 모듈(1000) 바깥쪽 기판(2000) 상부면(2000A)에 배치되고, 볼랜드(2200)는 기판(2000) 하부면(2000B)에 배치된다.
회로 패턴(2300)은 다층의 회로 배선들(미도시) 및 서로 다른 층에 형성된 회로 배선들을 연결하는 전도성 비아(미도시)를 포함하며, 본딩 핑거(2100)와 볼랜드(2200)를 전기적으로 연결한다.
연결부재(3000)는 제1반도체 칩(1000)의 재배선(1300)과 기판(2000)의 본딩 핑거(2100)를 전기적으로 연결한다. 연결부재(3000)는 본딩 와이어를 포함한다.
몰드부재(4000)는 적층 반도체 칩 모듈(1000)을 포함한 기판(2000)의 상부면(2000A)를 밀봉하고, 외부접속단자(5000)는 기판(2000)의 볼랜드(2200) 상에 장착된다.
이상에서 상세하게 설명한 바에 의하면, 하나의 마스크를 이용하여 2개 이상의 돌출 부분을 갖는 범프가 제작되므로 원가가 절감되고 공정 스텝 수가 감소된다. 또한, 범프를 이용한 플립칩 구조의 반도체 패키지 및 적층 반도체 패키지의 불량율이 감소되어 수율이 향상된다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100 : 반도체 칩
200 : 범프
210 : 제1범프
220 : 제2범프

Claims (23)

  1. 반도체 칩 상에 형성되며 적어도 2개 이상의 랜드부들 및 상기 랜드부들 사이를 연결하고 상기 랜드부들보다 작은 선폭을 갖는 연결부를 포함하는 제1범프; 및
    상기 연결부를 포함한 상기 제1범프 상에 형성되며 상기 각각의 랜드부들 상에 반구 형태로 돌출된 돌출부가 구비된 제2범프를 포함하며,
    상기 제2범프는 평면상에서 보았을 때 상기 제1범프와 동일한 형상을 갖는 것을 특징으로 하는 반도체 패키지용 범프.
  2. 삭제
  3. 제 1항에 있어서,
    상기 랜드부들은, 평면상에서 보았을 때 원형 또는 다각형의 형상을 갖는 것을 특징으로 하는 반도체 패키지용 범프.
  4. 제 1항에 있어서,
    상기 연결부의 선폭은, 상기 랜드부 선폭의 1/10 내지 1/2배의 사이즈를 갖는 것을 특징으로 하는 반도체 패키지용 범프.
  5. 제 1항에 있어서,
    상기 제2범프는, 상기 제1범프보다 낮은 융점을 갖는 것을 특징으로 하는 반도체 패키지용 범프.
  6. 제 1항에 있어서,
    상기 제1범프는 구리(Cu), 니켈(Ni), 알루미늄(Al), 탄소 나노튜브, 금(Au), 은(Ag), 납(Pb)으로 이루어진 군으로부터 선택된 어느 하나를 포함하는 것을 특징으로 하는 반도체 패키지용 범프.
  7. 제 1항에 있어서,
    상기 제2범프는 Sn,Ag 및 Cu의 합금, Pb 및 Sn의 합금, In 및 Bi의 합금으로 이루어진 군으로부터 선택된 어느 하나를 포함하는 것을 특징으로 하는 반도체 패키지용 범프.
  8. 제1면 및 상기 제1면과 대향하는 제2면을 가지며 상기 제1면에 본딩 패드가 형성된 반도체 칩;및
    상기 반도체 칩의 제1면 상에 형성되고 상기 본딩 패드와 전기적으로 연결되는 범프를 포함하며,
    상기 범프는 적어도 2개 이상의 랜드부들 및 상기 랜드부들 사이를 연결하고 상기 랜드부들보다 작은 선폭을 갖는 연결부를 포함하는 제1범프와, 상기 연결부를 포함한 상기 제1범프 상에 형성되며 상기 각각의 랜드부들 상에 반구 형태로 돌출된 돌출부가 구비된 제2범프를 포함하며,
    상기 제2범프는 평면상에서 보았을 때 상기 제1범프와 동일한 형상을 갖는 것을 특징으로 하는 반도체 패키지.
  9. 삭제
  10. 제 8항에 있어서,
    상기 랜드부들은, 평면상에서 보았을 때 원형 또는 다각형의 형상을 갖는 것을 특징으로 하는 반도체 패키지.
  11. 제 8항에 있어서,
    상기 연결부는 상기 랜드부의 선폭의 1/10 내지 1/2배의 사이즈의 선폭을 갖는 것을 특징으로 하는 반도체 패키지.
  12. 제 8항에 있어서,
    상기 제1범프의 랜드부들 중 어느 하나가 상기 반도체 칩의 본딩 패드에 연결되는 것을 특징으로 하는 반도체 패키지.
  13. 제 8항에 있어서,
    상기 제1범프의 연결부가 상기 반도체 칩의 본딩 패드에 연결되는 것을 특징으로 하는 반도체 패키지.
  14. 제 8항에 있어서,
    상기 반도체 칩의 제1면 상에 형성되고 상기 본딩 패드와 범프를 전기적으로 연결하는 재배선을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  15. 제 8항에 있어서,
    상기 제2범프의 돌출 부분들에 각각 연결되는 본딩 핑거들을 구비하는 기판을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  16. 제 8항에 있어서,
    상기 제2범프의 돌출 부분들에 동시에 연결되는 본딩 핑거를 구비하는 기판을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  17. 제1면 및 상기 제1면과 대향하는 제2면을 가지며 상기 제1면에 제1본딩 패드 및 상기 제1본딩 패드에 연결되는 재배선이 형성된 제1반도체 칩, 상기 제1반도체 칩 상에 적층되며 상기 제1반도체 칩과 마주하는 제3면에 제2본딩 패드가 형성된 제2반도체 칩 및 상기 제2반도체 칩의 제3면 상에 형성되며 상기 제2반도체 칩의 제2본딩 패드와 상기 제1반도체 칩의 재배선을 전기적으로 연결하는 범프를 포함하는 적층 반도체 칩 모듈;
    상기 적층 반도체 칩 모듈을 지지하는 기판;및
    상기 제2반도체 칩의 재배선과 상기 기판을 전기적으로 연결하는 연결부재를 포함하며,
    상기 범프는, 상기 제2반도체 칩의 제3면 상에 형성되며 적어도 2개 이상의 랜드부들 및 상기 랜드부들 사이를 연결하고 상기 랜드부들보다 작은 선폭을 갖는 연결부를 포함하는 제1범프;및
    상기 연결부를 포함한 상기 제1범프 상에 형성되며 상기 각각의 랜드부들 상에 반구 형태로 돌출된 돌출부가 구비된 제2 범프를 포함하고,
    상기 제2 범프의 돌출부들은 상기 제1반도체 칩의 재배선과 연결되고,상기 제2범프는 평면상에서 보았을 때 상기 제1범프와 동일한 형상을 갖는 것을 특징으로 하는 적층 반도체 패키지.

  18. 삭제
  19. 제 17항에 있어서,
    상기 랜드부들은, 평면상에서 보았을 때 원형 또는 다각형의 형상을 갖는 것을 특징으로 하는 적층 반도체 패키지.
  20. 제 17항에 있어서,
    상기 연결부는 상기 랜드부의 선폭의 1/10 내지 1/2배의 사이즈의 선폭을 갖는 것을 특징으로 하는 적층 반도체 패키지.
  21. 제 17항에 있어서,
    상기 랜드부들 중 어느 하나가 상기 제2반도체 칩의 제2본딩 패드에 연결되는 것을 특징으로 하는 적층 반도체 패키지.
  22. 제 17항에 있어서,
    상기 연결부가 상기 제2반도체 칩의 제2본딩 패드에 연결되는 것을 특징으로 하는 적층 반도체 패키지.
  23. 제 17항에 있어서,
    상기 제2반도체 칩의 제3면 상에 형성되며 상기 제2반도체 칩의 제2본딩 패드와 범프를 전기적으로 연결하는 추가 재배선을 더 포함하는 것을 특징으로 하는 적층 반도체 패키지.
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