KR101712928B1 - 반도체 패키지 - Google Patents

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KR101712928B1
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김경범
김용훈
문현종
이희석
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    • H01L2924/1904Component type
    • H01L2924/19041Component type being a capacitor

Abstract

본 발명의 실시예에 따른 반도체 패키지는 제 1 영역을 포함하는 패키지 기판, 상기 패키지 기판의 상기 제 1 영역을 관통하며, 상기 패키지 기판의 상부면 및 하부면에 노출된 열 기둥, 상기 패키지 기판 상에 배치된 반도체 칩, 및 제 1 방향으로 배열되고 상기 제 1 방향에 수직인 제 2 방향으로 나열되어 상기 패키지 기판과 상기 반도체 칩 사이에 개재되고, 상기 열 기둥과 접촉하는 제 1 범프들을 포함하는 범프들, 및 상기 제 1 방향으로 배열되고 상기 제 2 방향으로 나열되어 상기 패키지 기판의 하부면에 배치되고, 상기 열 기둥과 접촉하는 제 1 단자들을 포함하는 단자들을 포함하되, 상기 열 기둥은 전원 통로 및 접지 통로 중 어느 하나일 수 있다.

Description

반도체 패키지{Semiconductor Package}
본 발명은 반도체 패키지에 관한 것으로, 더욱 상세하게는 전기적 특성이 보다 향상된 반도체 패키지를 제공하는데 있다.
전자제품의 성능이 증가함에 따라, 소자에서 발생되는 열 에너지가 증가하게 된다. 이때, 소자의 발열 문제를 해결하기 위해 소자가 일정온도 이상이 되면 소자의 성능을 제한하여 온도를 조절하는 방법이 사용되고 있다. 그러나, 발생되는 열 에너지가 증가함에 따라 기기의 온도가 급격하게 올라가서 자주 성능을 낮추게 되어 기기의 효율이 떨어지고 있다.
본 발명이 해결하고자 하는 과제는 전기적 특성이 보다 향상된 반도체 패키지를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시예에 따른 반도체 패키지는 제 1 영역을 포함하는 패키지 기판, 상기 패키지 기판의 상기 제 1 영역을 관통하며, 상기 패키지 기판의 상부면 및 하부면에 노출된 열 기둥, 상기 패키지 기판 상에 배치된 반도체 칩, 상기 패키지 기판과 상기 반도체 칩 사이에 개재되고, 상기 열 기둥과 접촉하는 제 1 범프들을 포함하는 범프들, 및 상기 패키지 기판의 하부면에 배치되고, 상기 열 기둥과 접촉하는 제 1 단자들을 포함하는 단자들을 포함하되, 상기 열 기둥은 전원 통로 및 접지 통로 중 어느 하나일 수 있다.
상기 패키지 기판은 상기 제 1 영역과 이격되게 배치되는 제 2 영역을 관통하는 제 2 열 기둥을 더 포함할 수 있다.
상기 범프들은 제 2 범프들을 더 포함하고, 상기 단자들은 제 2 단자들을 더 포함하되, 상기 제 2 범프들 및 상기 제 2 단자들은 상기 제 2 열 기둥과 접촉할 수 있다.
상기 제 2 열 기둥은 상기 전원 통로 및 상기 접지 통로 중 다른 하나일 수 있다.
상기 제 1 범프들은 상기 제 1 영역의 최외각에 배치된 제 1 가장자리 범프들을 포함하고, 상기 범프들은 상기 제 1 가장자리 범프들을 에워 싸는 제 3 범프들을 더 포함하며, 상기 제 2 범프들은 상기 제 2 영역의 최외각에 배치된 제 2 가장자리 범프들을 포함하고, 상기 범프들은 상기 제 2 가장자리 범프들을 에워 싸는 제 4 범프들을 더 포함할 수 있다.
상기 패키지 기판은 상기 제 3 범프들과 상기 단자들 사이를 연결하는 제 1 연결부 및 상기 제 4 범프들과 상기 단자들 사이를 연결하는 제 2 연결부를 더 포함하되, 상기 제 1 연결부는 상기 전원 통로 및 상기 접지 통로 중 다른 하나이고, 상기 제 2 연결부는 상기 전원 통로 및 상기 접지 통로 중 어느 하나일 수 있다.
상기 제 1 단자들은 상기 제 1 영역의 최외각에 배치된 제 1 가장자리 단자들을 포함하고, 상기 단자들은 상기 제 1 가장자리 단자들을 에워 싸는 제 3 단자들을 더 포함하며, 상기 제 2 단자들은 상기 제 2 영역의 최외각에 배치된 제 2 가장자리 단자들을 포함하고, 상기 단자들은 상기 제 2 가장자리 단자들을 에워 싸는 제 4 단자들을 더 포함하되, 상기 제 3 단자들은 상기 제 1 연결부와 연결되고, 상기 제 4 단자들은 상기 제 2 연결부와 연결될 수 있다.
상기 패키지 기판은 상기 제 3 범프들과 상기 단자들 사이를 연결하는 제 1 연결부 및 상기 제 4 범프들과 상기 단자들 사이를 연결하는 제 2 연결부를 더 포함하되, 상기 제 2 열 기둥은 상기 전원 통로 및 상기 접지 통로 중 어느 하나이고, 상기 제 1 연결부 및 상기 제 2 연결부는 상기 전원 통로 및 상기 접지 통로 중 다른 하나일 수 있다.
상기 제 1 단자들은 상기 제 1 영역의 최외각에 배치된 제 1 가장자리 단자들을 포함하고, 상기 제 2 단자들은 상기 제 2 영역의 최외각에 배치된 제 2 가장자리 단자들을 포함하고, 상기 단자들은 상기 제 1 가장자리 단자들 및 제 2 가장자리 단자들을 에워 싸는 게 3 단자들을 더 포함하되, 상기 제 3 단자들은 상기 제 1 연결부 및 상기 제 2 연결부와 연결될 수 있다.
상기 제 1 범프들은 상기 제 1 영역의 최외각에 배치된 제 1 가장자리 범프들을 포함하고, 상기 범프들은 상기 제 1 가장자리 범프들을 에워 싸는 제 2 범프들을 더 포함하되, 상기 제 2 범프들은 상기 전원 통로 및 상기 접지 통로 중 다른 하나와 연결될 수 있다.
본 발명의 실시예들에 따르면, 열 기둥을 전원 통로 및 접지 통로 중 어느 하나로 사용할 수 있고, 열 기둥과 인접하는 다른 하나의 열 기둥 및/또는 연결부를 전원 통로 및 접지 통로 중 다른 하나로 사용될 수 있다. 이에 따라, 열 기둥을 열 방출 통로 및 전기적 연결 통로로 동시에 사용함으로써 면적의 활용도를 높일 수 있다. 더불어, 전원과 접지 간의 거리가 짧아질 수 있다. 따라서, 반도체 패키지의 파워 특성이 향상될 수 있다.
도 1a 및 도 1b는 본 발명의 실시예 1 내지 실시예 3에 따른 반도체 패키지를 나타낸 평면도들이다.
도 2는 본 발명의 실시예 1에 따른 반도체 패키지를 나타낸 것으로, 도 1a 및 도 1b의 Ⅰ-Ⅰ' 방향으로 자른 단면도이다.
도 3은 본 발명의 실시예 2에 따른 반도체 패키지를 나타낸 것으로, 도 1a 및 도 1b의 Ⅰ-Ⅰ' 방향으로 자른 단면도이다.
도 4는 본 발명의 실시예 3에 따른 반도체 패키지를 나타낸 것으로, 도 1a 및 도 1b의 Ⅰ-Ⅰ' 방향으로 자른 단면도이다.
도 5a 및 도 5b는 본 발명의 실시예 4에 따른 반도체 패키지를 나타낸 평면도들이다.
도 6a는 본 발명의 실시예 5에 따른 반도체 패키지를 나타낸 것으로, 도 5a 및 도 5b의 Ⅱ-Ⅱ' 선 방향으로 자른 단면도이다.
도 6b는 본 발명의 실시예 5에 따른 반도체 패키지를 나타낸 것으로, 도 5a 및 도 5b의 Ⅲ-Ⅲ' 선 방향으로 자른 단면도이다.
도 7a 및 도 7b는 본 발명의 실시예 5에 따른 반도체 패키지를 나타낸 평면도들이다.
도 8 및 도 9는 본 발명의 실시예 5에 따른 반도체 패키지들을 나타낸 것으로, 도 7a 및 도 7b의 Ⅰ-Ⅰ' 방향으로 자른 단면도이다.
도 10a 및 도 10b는 본 발명의 실시예 6에 따른 반도체 패키지를 나타낸 평면도들이다.
도 11 및 도 12는본 발명의 실시예 6에 따른 반도체 패키지를 나타낸 것으로, 도 10a 및 도 10b의 Ⅰ-Ⅰ' 방향으로 자른 단면도이다.
도 13a 및 도 13b는 본 발명의 실시예 7에 따른 반도체 패키지를 나타낸 평면도들이다.
도 14는 본 발명의 실시예 7에 따른 반도체 패키지를 나타낸 것으로, 도 13a 및 도 13b의 Ⅰ-Ⅰ' 방향으로 자른 단면도이다.
도 15는본 발명의 실시예들에 따른 반도체 패키지를 포함하는 전자 장치의 예를 보여주는 블럭도이다.
도 16은 본 발명의 실시예들에 따른 반도체 패키지를 포함하는 메모리 시스템의 예를 보여주는 블럭도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1a 및 도 1b는 본 발명의 실시예 1 내지 실시예 3에 따른 반도체 패키지를 나타낸 평면도들이다. 도 2는 본 발명의 실시예 1에 따른 반도체 패키지를 나타낸 것으로, 도 1a 및 도 1b의 Ⅰ-Ⅰ' 방향으로 자른 단면도이다.
도 1a, 도 1b, 및 도 2를 참조하면, 패키지 기판(100) 상에 반도체 칩(200)이 배치된다. 패키지 기판(100)은 예를 들어, 인쇄회로기판, 플렉서블 기판, 또는 테이프 기판일 수 있다. 패키지 기판(100)은 동판적층판(CopperClad Laminate)으로 형성되어 복수 개의 금속 층들(미도시)을 포함할 수 있다. 금속 층들은 금속 패턴들(미도시)로 구성될 수 있다. 금속 층들 사이에 절연층(102)이 개재될 수 있다. 패키지 기판(100)은 상부면(101a) 및 하부면(101b)을 포함할 수 있다.
패키지 기판(100)에 제 1 열 기둥(Thermal block; 104) 및 제 2 열 기둥(106)이 배치될 수 있다. 제 1 열 기둥(104) 및 제 2 열 기둥(106)은 서로 이격되어 패키지 기판(100)을 관통할 수 있다. 제 1 열 기둥(104) 및 제 2 열 기둥(106)은 반도체 칩(200)의 열 발생 영역(Hot spot area; 210)과 수직적으로 중첩된 패키지 기판(100)의 제 1 영역(110) 및 제 2 영역(112)에 각각 배치될 수 있다. 제 1 열 기둥(104)의 상부면은 패키지 기판(100)의 상부면(101a)에 노출될 수 있고, 제 1 열 기둥(104)의 하부면은 패키지 기판(100)의 하부면(101b)에 노출될 수 있다. 예를 들어, 제 1 열 기둥(104)의 상부면은 패키지 기판(100)의 상부면(101a)과 동일한 레벨 상에 위치할 수 있고, 제 1 열 기둥(104)의 하부면은 패키지 기판(100)의 하부면(101b)과 동일한 레벨 상에 위치할 수 있다. 제 2 열 기둥(106)의 상부면은 패키지 기판(100)의 상부면(101a)에 노출될 수 있고, 제 2 열 기둥(106)의 하부면은 패키지 기판(100)의 하부면(101b)에 노출될 수 있다. 예를 들어, 제 2 열 기둥(106)의 상부면은 패키지 기판(100)의 상부면(101a)과 동일한 레벨 상에 위치할 수 있고, 제 2 열 기둥(106)의 하부면은 패키지 기판(100)의 하부면(101b)과 동일한 레벨 상에 위치할 수 있다. 제 1 및 제 2 열 기둥들(104, 106)과 패키지 기판(100) 사이에 베리어막(108)이 개재될 수 있다. 베리어막(108)은 제 1 열 기둥(104)과 패키지 기판(100)에 포함된 금속 층들 사이 및 제 2 열 기둥(106)과 패키지 기판(100)에 포함된 금속 층들 사이를 절연시킬 수 있다. 제 1 및 제 2 열 기둥들(104, 106)은 예를 들어, 구리, 텅스텐 또는 알루미늄일 수 있다. 베리어막(108)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산질화막일 수 있다.
반도체 칩(200)은 플립 칩 본딩 방식으로 범프들(120)이 패키지 기판(100)의 상부면(101a) 상에 부착되어 패키지 기판(100) 상에 실장될 수 있다. 반도체 칩(200)의 하부면에 복수 개의 재배선층들(미도시)이 배치될 수 있다. 재배선층들 각각은 범프들(120) 각각과 접촉될 수 있다. 반도체 칩(200)은 예를 들어, 로직 칩을 포함할 수 있다. 로직 칩은 소자들(예를 들어, 트랜지스터) 및 복수의 회로 영역들(미도시)을 포함할 수 있다. 상기 복수의 회로 영역들 중 적어도 하나는 열 발생 영역(210)일 수 있다. 반도체 칩(200)의 열 발생 영역(210)은 중앙 처리 장치(CPU), 그래픽 처리 장치(GPU), 메모리 인터페이스 또는 범용 직렬 버스(USB)가 위치하는 영역일 수 있다.
범프들(120)은 제 1 방향으로 배열되고, 제 1 방향에 수직인 제 2 방향으로 나열될 수 있다. 범프들(120)은 제 1 범프들(122), 제 2 범프들(124) 및 제 3 범프들(126)을 포함할 수 있다. 제 1 범프들(122) 및 제 2 범프들(124)은 반도체 칩(200)의 열 발생 영역(210)에 배치될 수 있다. 상세하게, 제 1 범프들(122)은 제 1 열 기둥(104)과 전기적으로 접촉될 수 있다. 제 2 범프들(124)은 제 2 열 기둥(106)과 전기적으로 접촉될 수 있다. 제 3 범프들(126)은 패키지 기판(100)의 상부면(101a) 상에 배치된 칩 패드들(114)과 전기적으로 접촉될 수 있다. 제 1 범프들(122), 및 제 1 범프들(122)과 가장 인접하게 배치되는 제 2 범프들(124) 사이에 제 3 범프들(126)이 배치되지 않을 수 있다. 제 1 범프들(122)은 전원 범프 및 접지 범프 중 어느 하나일 수 있다. 제 2 범프들(124)은 전원 범프 및 접지 범프 중 다른 하나일 수 있다. 제 1 범프들(122) 및 제 2 범프들(124)은 전압차를 가질 수 있다. 예를 들어, 제 1 범프들(122)이 전원 범프일 경우, 제 2 범프들(124)은 접지 범프일 수 있다. 제 3 범프들(126)은 신호 범프일 수 있다.
패키지 기판(100)의 하부면(101b) 상에 단자들(130)이 배치될 수 있다. 단자들(130)은 제 1 방향으로 배열되고, 제 1 방향에 수직인 제 2 방향으로 나열될 수 있다. 단자들(130)은 제 1 단자들(132), 제 2 단자들(134) 및 제 3 단자들(136)을 포함할 수 있다. 제 1 단자들(132)은 제 1 열 기둥(104)과 전기적으로 접촉될 수 있다. 이에 따라, 제 1 범프들(122)과 제 1 단자들(132)은 제 1 열 기둥(104)을 통해 전기적으로 연결될 수 있다. 제 2 단자들(134)은 제 2 열 기둥(106)과 전기적으로 접촉될 수 있다. 이에 따라, 제 2 범프들(124)과 제 2 단자들(134)은 제 2 열 기둥(106)을 통해 전기적으로 연결될 수 있다. 제 3 단자들(136)은 패키지 기판(100)의 하부면 (101b) 상에 배치된 단자 패드들(116)과 전기적으로 접촉될 수 있다. 그리고, 제 3 범프들(126)은 제 3 단자들(136)과 신호 연결부(118)를 통해 전기적으로 연결될 수 있다.
제 1 단자들(132), 및 제 1 단자들(132)과 가장 인접하게 배치되는 제 2 단자들(134) 사이에 제 3 단자들(136)이 배치되지 않을 수 있다. 제 1 단자들(132)은 전원 단자 및 접지 단자 중 어느 하나일 수 있다. 제 2 단자들(134)은 전원 단자 및 접지 단자 중 다른 하나일 수 있다. 제 1 단자들(132) 및 제 2 단자들(134)은 전압차를 가질 수 있다. 예를 들어, 제 1 단자들(132)이 전원 단자일 경우, 제 2 단자들(134)은 접지 단자일 수 있다. 제 3 단자들(136)은 신호 단자일 수 있다.
제 1 범프들(122) 및 제 1 단자들(132)이 각각 전원 범프 및 전원 단자일 경우, 제 1 열 기둥(104)은 전원 통로일 수 있고, 제 2 범프들(124) 및 제 2 단자들(134)이 접지 범프 및 접지 단자일 경우, 제 2 열 기둥(106)은 접지 통로일 수 있다. 신호 연결부(118)는 신호 전달 통로일 수 있다.
제 1 열 기둥(104) 및 제 2 열 기둥(106)은 반도체 칩(200)에서 발생된 열을 외부로 방출시키는 기능을 가질 수 있다. 제 1 열 기둥(104) 및 제 2 열 기둥(106)은 베리어막(108)에 의하여 패키지 기판(100)과 절연될 수 있고, 범프들(120) 및 단자들(130)과 연결될 수 있다. 이에 따라, 본 발명의 일 실시예에 따르면, 제 1 열 기둥(104) 및 제 2 열 기둥(106)을 열 방출 기능으로 사용하는 동시에 전원 연결부 및 접지 연결부 중 어느 하나로 사용될 수 있다. 예를 들어, 제 1 열 기둥(104)을 전원 통로로 사용할 경우, 제 1 열 기둥(104)과 접촉하는 제 1 범프들(122) 및 제 1 단자들(132)은 전원 범프 및 전원 단자로 사용될 수 있다. 제 2 열 기둥(106)을 접지 통로로 사용할 경우, 제 2 열 기둥(106)과 접촉하는 제 2 범프들(124) 및 제 2 단자들(134)은 접지 범프 및 접지 단자로 사용될 수 있다. 따라서, 제 1 열 기둥(104) 및 제 2 열 기둥(106)을 열 방출 통로 및 전기적 연결 통로로 사용하고, 제 1 열 기둥(104) 및 제 2 열 기둥(106)과 접촉하는 범프들 및 단자들을 전원 범프 및 전원 단자로 사용함으로써, 면적의 활용도를 높일 수 있다. 뿐만 아니라, 제 1 열 기둥(104) 및 제 2 열 기둥(106)이 인접하게 배치되어 있어 때문에 전원과 접지 간의 거리가 짧을 수 있다. 따라서, 반도체 패키지의 파워 특성이 향상될 수 있다. 예를 들면, 전원과 접지 간의 Loop L값이 감소하여 전원전압 및 접지전압 특성이 향상될 수 있다.
도 3은 본 발명의 실시예 2에 따른 반도체 패키지를 나타낸 것으로, 도 1a 및 도 1b의 Ⅰ-Ⅰ' 방향으로 자른 단면도이다. 설명의 간결함을 위해, 도 3에 도시된 실시예 2에서, 실시예 1과 실질적으로 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 해당 구성 요소에 대한 설명은 생략하기로 한다.
도 3을 참조하면, 범프들(120)은 제 4 범프(128)를 더 포함할 수 있다. 단자들(130)은 제 4 단자(138)를 더 포함할 수 있다. 제 4 범프(128) 및 제 4 단자(138)는 캐패시터(140)와 연결될 수 있다. 상세하게, 캐패시터(140)는 패키지 기판(100) 내에 매립될 수 있다. 캐패시터(140)는 두 개의 전극들과 두 개의 전극들 사이에 배치된 유전막을 포함할 수 있다. 하나의 전극은 제 4 범프(128)와 접촉하는 칩 패드(114)일 수 있다. 다른 하나의 전극은 제 4 단자(138)와 전기적으로 연결되기 위해 배선(142)으로 연결될 수 있다.
패키지 기판(100) 내에 제 1 및 제 2 열 기둥들(104, 106)이 배치됨으로 인하여, 열 발생 영역(210)과 제 1 및 제 2 열 기둥들(104, 106) 사이의 이격 거리(L1)는 열 발생 영역(210)과 캐패시터(140) 사이의 이격 거리(L2)보다 작을 수 있다.
캐패시터(140)는 반도체 패키지의 전원 무결성(PI; Power Integrity)을 향상시키기 위해 패키지 기판(100) 내에 실장될 수 있다. 그러나 제 1 열 기둥(104) 및 제 2 열 기둥(106)이 반도체 칩(200)에 인접하는 패키지 기판(100) 내에 배치됨으로 인하여 반도체 칩(200)의 회로 영역으로부터 캐패시터(140)가 멀게 배치될 수 있다. 이에 따라, 반도체 패키지의 전원 무결성(PI; Power Integrity)이 떨어질 수 있다. 이때, 제 1 열 기둥(104)과 접촉되는 제 1 범프들(122) 및 제 1 단자들(132)은 전원 범프 및 전원 단자로 사용하고, 제 2 열 기둥(106)과 접촉되는 제 2 범프들(124) 및 제 2 단자들(134)은 접지 범프 및 접지 단자로 사용하여 전원과 접지 사이의 거리를 가깝게 배치하면 상술한 바와 같이 전원과 접지의 파워 특성이 향상될 수 있다. 따라서, 캐패시터(140)와 반도체 칩(200) 중에서 회로 영역 사이의 거리가 증가하더라도 파워 무결성(PI; Power Integrity)이 나빠지지 않을 수 있다.
도 4는 본 발명의 실시예 3에 따른 반도체 패키지를 나타낸 것으로, 도 1a 및 도 1b의 Ⅰ-Ⅰ' 방향으로 자른 단면도이다. 설명의 간결함을 위해, 도 4에 도시된 실시예 3에서, 실시예 1과 실질적으로 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 해당 구성 요소에 대한 설명은 생략하기로 한다.
도 4를 참조하면, 하부 패키지(1000) 상에 상부 패키지(2000)가 적층될 수 있다. 하부 패키지(1000)는 하부 패키지 기판(100), 하부 패키지 기판(100) 상에 배치된 하부 반도체 칩(200) 및 하부 몰딩막(250)을 포함할 수 있다.
하부 패키지 기판(100)은 동판적층판(CopperClad Laminate)으로 형성되어 복수 개의 금속 층들(미도시)을 포함할 수 있다. 금속 층들은 금속 패턴들(미도시)로 구성될 수 있다. 금속 층들 사이에 하부 절연층(102)이 개재될 수 있다. 하부 패키지 기판(100)은 상부면(101a) 및 하부면(101b)을 포함할 수 있다.
하부 패키지 기판(100)에 제 1 열 기둥(104) 및 제 2 열 기둥(106)이 배치될 수 있다. 제 1 열 기둥(104) 및 제 2 열 기둥(106)은 서로 이격되어 하부 패키지 기판(100)을 관통할 수 있다. 제 1 열 기둥(104) 및 제 2 열 기둥(106) 각각은 하부 반도체 칩(200)의 열 발생 영역(210)과 인접하는 하부 패키지 기판(100)의 제 1 영역(110) 및 제 2 영역(112)에 배치될 수 있다. 제 1 열 기둥(104)과 하부 패키지 기판(100) 사이 및 제 2 열 기둥 (106)과 하부 패키지 기판(100) 사이에 하부 베리어막(108)이 개재될 수 있다.
하부 패키지 기판(100)의 상부면(101a) 상에 하부 반도체 칩(200)이 실장될 수 있다. 상세하게, 하부 반도체 칩(200)은 플립 칩 본딩 방식으로 범프들(120)이 하부 패키지 기판(100)의 상부면(101a) 상에 부착되어 하부 패키지 기판(100) 상에 실장될 수 있다. 범프들(120)은 제 1 범프들(122), 제 2 범프들(124) 및 제 3 범프들(126)을 포함할 수 있다. 제 1 범프들(122)은 제 1 열 기둥(104)과 전기적으로 접촉될 수 있다. 제 2 범프들(124)은 제 2 열 기둥(106)과 전기적으로 접촉될 수 있다. 제 3 범프들(126)은 하부 패키지 기판(100)의 상부면(101a) 상에 배치된 칩 패드들(114)과 전기적으로 접촉될 수 있다. 제 1 범프들(122)은 전원 범프 및 접지 범프 중 어느 하나일 수 있다. 제 2 범프들(124)은 전원 범프 및 접지 범프 중 다른 하나일 수 있다. 제 1 범프들(122) 및 제 2 범프들(124)은 전압차를 가질 수 있다. 예를 들어, 제 1 범프들(122)이 전원 범프일 경우, 제 2 범프들(124)은 접지 범프일 수 있다. 제 3 범프들(126)은 신호 범프일 수 있다.
하부 패키지 기판(100)의 하부면(101b) 상에 단자들(130)이 배치될 수 있다. 단자들은 제 1 단자들(132), 제 2 단자들(134) 및 제 3 단자들(136)을 포함할 수 있다. 제 1 단자들(132)은 제 1 열 기둥(104)과 전기적으로 접촉될 수 있다. 이에 따라, 제 1 범프들(122)과 제 1 단자들(132)은 제 1 열 기둥(104)을 통해 전기적으로 연결될 수 있다. 제 2 단자들(134)은 제 2 열 기둥(106)과 전기적으로 접촉될 수 있다. 이에 따라, 제 2 범프들(124)과 제 2 단자들(134)은 제 2 열 기둥(106)을 통해 전기적으로 연결될 수 있다. 제 1 단자들(132)은 전원 단자 및 접지 단자 중 어느 하나일 수 있다. 제 2 단자들(134)은 전원 단자 및 접지 단자 중 다른 하나일 수 있다. 제 1 단자들(132) 및 제 2 단자들(134)은 전압차를 가질 수 있다. 예를 들어, 제 1 단자들(132)이 전원 단자일 경우, 제 2 단자들(134)은 접지 단자일 수 있다. 제 3 범프들(126)은 제 3 단자들(136)과 신호 연결부(118)를 통해 전기적으로 연결될 수 있다. 제 3 단자들(136)은 신호 단자일 수 있다.
하부 패키지 기판(100) 상에 하부 반도체 칩(200) 및 범프들(120)을 덮는 하부 몰딩막(250)이 배치될 수 있다. 하부 몰딩막(250)은 하부 반도체 칩(200)의 상부면을 노출시킬 수 있다.
상부 패키지(2000)는 상부 패키지 기판(300), 상부 패키지 기판(300) 상에 배치된 상부 반도체 칩(400) 및 상부 몰딩막(450)을 포함할 수 있다. 상부 패키지 기판(300)은 예를 들어, 인쇄회로기판, 플렉서블 기판, 또는 테이프 기판일 수 있다. 상부 패키지 기판(300)은 동판적층판(CopperClad Laminate)으로 형성되어 복수 개의 금속 층들을 포함할 수 있다. 금속 층들은 배선들(미도시)로 구성될 수 있다. 배선들 사이에 상부 절연층(302)이 개재될 수 있다.
상부 패키지 기판(300)에 제 3 열 기둥(304)이 배치될 수 있다. 제 3 열 기둥(304)은 상부 패키지 기판(300)을 관통할 수 있다. 상세하게, 제 3 열 기둥(304)의 상부면 및 하부면은 상부 패키지 기판(300)에 노출될 수 있다. 제 3 열 기둥(304)은 하부 반도체 칩(200)의 열 발생 영역(210)과 수직적으로 중첩되는 상부 패키지 기판(300)의 제 3 영역(310)에 배치될 수 있다. 제 3 열 기둥(304)과 상부 패키지 기판(300) 사이에 상부 베리어막(308)이 개재될 수 있다. 상부 패키지 기판(300)의 제 3 영역(310)은 하부 패키지 기판(100)의 제 1 영역(110) 및 제 2 영역(112)과 서로 대향될 수 있다. 이와 달리, 도면 상에 도시하지 않았지만, 상부 패키지 기판(300)의 제 3 영역(310)은 하부 패키지 기판(100)의 제 1 영역(110) 및 제 2 영역(112)과 서로 대향되지 않을 수 있다.
상부 패키지 기판(300) 상에 상부 반도체 칩(400)이 배치될 수 있다. 상부 반도체 칩(400)은 접착막(402)에 의해 상부 패키지 기판(300)의 상부면 상에 실장될 수 있다. 상부 반도체 칩(400)은 예를 들어, 메모리 칩일 수 있다. 상부 반도체 칩(400)의 상부면 상에 칩 패드(404)가 배치될 수 있다. 칩 패드(404)는 상부 패키지 기판(300)의 상부면 상에 배치된 본딩 패드(408)와 본딩 와이어(406)에 의해 연결될 수 있다.
상부 패키지 기판(300) 상에 상부 반도체 칩(400)을 덮는 상부 몰딩막(450)이 배치될 수 있다. 하부 반도체 칩(200)에서 발생된 열은 제 1 열 기둥(104) 및 제 2 열 기둥(106)뿐만 아니라 제 3 열 기둥(304)을 통해서 방출될 수 있다.
하부 패키지(1000)와 상부 패키지(2000) 사이에 패키지 연결부(420)가 배치될 수 있다. 패키지 연결부(420)는 하부 패키지 기판(100)의 칩 패드(114)와 상부 패키지 기판(300)의 칩 패드(314)와 접촉하여 하부 패키지(1000)와 상부 패키지(2000)를 전기적으로 연결할 수 있다.
하부 패키지(1000)와 상부 패키지(2000) 사이에 열 전달막(121)이 개재될 수 있다. 열 전달막(121)은 열 매개 물질(Thermal Interface Material; TIM)을 포함할 수 있다. 열 전달막(121)은 하부 패키지(1000) 상으로 확산되는 열을 열 전달막(121)을 통해 제 3 열 기둥(304)으로 효과적으로 전달 시킬 수 있다.
도 5a 및 도 5b는 본 발명의 실시예 4에 따른 반도체 패키지를 나타낸 평면도들이다. 도 6a 및 도 6b는 본 발명의 실시예 4에 따른 반도체 패키지를 나타낸 것으로, 도 5a 및 도 5b의 Ⅱ-Ⅱ' 선 방향 및 Ⅲ-Ⅲ' 선 방향으로 자른 단면도들이다.
설명의 간결함을 위해, 도 5a, 도 5a, 도 6a 및 도 6b에 도시된 실시예 4에서, 실시예 1과 실질적으로 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 해당 구성 요소에 대한 설명은 생략하기로 한다.
도 5a, 도 5b, 도 6a 및 도 6b를 참조하면, 패키지 기판(100)에 제 1 열 기둥(104), 제 2 열 기둥(106), 제 3 열 기둥(105) 및 제 4 열 기둥(107)을 포함할 수 있다. 제 1 열 기둥(104) 및 제 3 열 기둥(105)은 패키지 기판(100)의 제 1 영역(110)에 배치될 수 있고, 제 2 열 기둥(106) 및 제 4 열 기둥(107)은 패키지 기판(100)의 제 2 영역(112)에 배치될 수 있다. 제 1 열 기둥(104)과 제 3 열 기둥(105)은 제 1 열 기둥(104)과 제 3 열 기둥(105) 사이에 개재된 베리어막(108)에 의해서 전기적으로 절연될 수 있다. 제 2 열 기둥(106)과 제 4 열 기둥(107)은 제 2 열 기둥(106)과 제 4 열 기둥(107) 사이에 개재된 베리어막(108)에 의해서 전기적으로 절연될 수 있다.
제 1 열 기둥(104)은 제 1 범프들(122) 및 제 1 단자들(132)과 접촉될 수 있다. 제 2 열 기둥(106)은 제 2 범프들(124) 및 제 2 단자들(134)과 접촉될 수 있다. 제 3 열 기둥(105)은 제 4 범프들(128) 및 제 4 단자들(138)과 접촉될 수 있다. 제 4 열 기둥(107)은 제 5 범프들(129) 및 제 5 단자들(139)과 접촉될 수 있다.
제 1 범프들(122), 제 4 범프들(128), 제 1 단자들(132) 및 제 4 단자들(138)은 동일한 전압을 가질 수 있다. 제 2 범프들(124), 제 5 범프들(129), 제 2 단자들(134) 및 제 5 단자들(139)은 동일한 전압을 가질 수 있다. 반면에, 제 1 범프들(122) 및 제 4 범프들(128)은 제 2 범프들(124) 및 제 5 범프들(139)과 전압차를 가질 수 있다. 제 1 단자들(132) 및 제 4 단자들(138)은 제 2 단자들(134) 및 제 5 단자들(139)과 전압차를 가질 수 있다. 이에 따라, 제 1 범프들(122) 및 제 4 범프들(128)은 전원 범프 및 접지 범프 중 어느 하나일 수 있고, 제 2 범프들(124) 및 제 5 범프들(129)은 전원 범프 및 접지 범프 중 다른 하나일 수 있다. 제 1 단자들(132) 및 제 4 단자들(138)은 전원 단자 및 접지 단자 중 어느 하나일 수 있고, 제 2 단자들(134) 및 제 5 단자들(139)은 전원 단자 및 접지 단자 중 다른 하나일 수 있다.
예를 들어, 제 1 범프들(122) 및 제 1 단자들(132)이 전원 범프 및 전원 단자일 경우, 제 1 열 기둥(104)은 전원 연결 통로일 수 있고, 제 4 범프들(128) 및 제 4 단자들(138)이 전원 범프 및 전원 단자일 경우, 제 3 열 기둥(105)은 전원 연결 통로일 수 있다. 그리고, 제 2 범프들(124) 및 제 2 단자들(134)이 접지 범프 및 접지 단자일 경우, 제 2 열 기둥(106)은 접지 연결 통로일 수 있고, 제 5 범프들(129) 및 제 5 단자들(139)이 전원 범프 및 접지 단자일 경우, 제 4 열 기둥(107)은 접지 연결 통로 일 수 있다.
열 기둥은 금속 덩어리로써, 배선들 및/또는 관통 비아에 비하여 면적이 크다. 반도체 칩(200)의 열 발생 영역(210)은 반도체 칩(200) 중 온도가 제일 높게 올라가는 영역일 수 있다. 이에 따라, 반도체 칩(200) 중에서 온도 차(최고 온도와 최저 온도의 차)가 큰 영역일 수 있다. 온도에 따라, 열 발생 영역(210)에 배치되는 열 기둥은 수축 및 팽창을 반복할 수 있다. 더불어, 열 기둥의 면적이 클수록 열 기둥의 수축 및 팽창의 정도가 커질 수 있다. 이에 따라, 열 기둥 내에 크랙이 발생될 수 있다.
전술된 문제점을 방지하기 위하여, 하나의 영역 내에 적어도 두 개 이상의 열 기둥들(예를 들어, 제 1 영역(110)에 제 1 열 기둥(104) 및 제 3 열 기둥(105))을 형성할 수 있다. 열 기둥들은 동일한 전압을 갖는 범프들 및 단자들과 접촉될 수 있다. 따라서, 하나의 영역 내에 배치된 열 기둥들은 전원 통로 및 접지 통로 중 어느 하나일 수 있으며, 동일한 특성의 전압을 전달시킬 수 있다. 하나의 면적에 열 기둥들의 개수를 늘리고, 면적을 줄임으로써, 전원과 전압의 파워 특성을 유지하며, 열 기둥들 내에 발생되는 크랙을 방지할 수 있다.
도 7a 및 도 7b는 본 발명의 실시예 5에 따른 반도체 패키지를 나타낸 평면도들이다. 도 8 및 도 9는 본 발명의 실시예 5에 따른 반도체 패키지들을 나타낸 것으로, 도 7a 및 도 7b의 Ⅰ-Ⅰ' 방향으로 자른 단면도들이다. 설명의 간결함을 위해, 도 8 및 도 9에 도시된 실시예 5에서, 실시예 1과 실질적으로 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 해당 구성 요소에 대한 설명은 생략하기로 한다.
도 7a, 도 7b, 도 8 및 도 9를 참조하면, 패키지 기판(100) 상에 반도체 칩(200)이 배치된다. 패키지 기판(100)에 열 기둥(103)이 배치될 수 있다. 열 기둥(103)은 패키지 기판(100)을 관통할 수 있다. 열 기둥(103)은 반도체 칩(200)의 열 발생 영역(210)과 수직적으로 중첩되는 패키지 기판(100)의 제 1 영역(110)에 배치될 수 있다. 열 기둥(103)의 상부면은 패키지 기판(100)의 상부면(101a)에 노출될 수 있고, 열 기둥(103)의 하부면은 패키지 기판(100)의 하부면(101b)에 노출될 수 있다. 예를 들어, 열 기둥(103)의 상부면은 패키지 기판(100)의 상부면(101a)과 동일한 레벨 상에 위치할 수 있고, 열 기둥(103)의 하부면은 패키지 기판(100)의 하부면(101b)과 동일한 레벨 상에 위치할 수 있다. 열 기둥(103)과 패키지 기판(100) 사이에 베리어막(108)이 개재될 수 있다. 패키지 기판(100) 내에 신호 연결부(118)가 배치될 수 있다.
패키지 기판(100)에 연결부가 배치될 수 있다. 연결부는 관통 비아(111; 도 8 참조) 및/또는 연결 배선(113; 도 9 참조)일 수 있다.
패키지 기판(100)의 상부면(101a) 상에 반도체 칩(200)이 실장될 수 있다. 상세하게, 반도체 칩(200)은 플립 칩 본딩 방식으로 범프들(120)이 패키지 기판(100)의 상부면(101a) 상에 부착되어 패키지 기판(100) 상에 실장될 수 있다.
범프들(120)은 제 1 방향으로 배열되고, 제 1 방향에 수직인 제 2 방향으로 나열될 수 있다. 범프들(120)은 제 1 범프들(122), 제 2 범프들(124) 및 제 3 범프들(126)을 포함할 수 있다. 제 1 범프들(122)은 반도체 칩(200)의 열 발생 영역(210)에 배치될 수 있다. 이에 따라, 제 1 범프들(122)은 열 기둥(103)과 전기적으로 접촉될 수 있다. 제 1 범프들(122)은 제 1 가장자리 범프들(123)을 포함할 수 있다. 제 1 가장자리 범프들(123)은 제 1 범프들(122) 중의 열 발생 영역(210) 내의 최외각에 배치될 수 있다. 제 2 범프들(124)은 제 1 가장자리 범프들(123)을 에워쌀 수 있다. 제 2 범프들(124)은 관통 비아(111;도 8 참조) 및/또는 연결 배선(113;도 9 참조)과 전기적으로 접촉될 수 있다. 제 3 범프들(126)은 패키지 기판(100)의 상부면(101a) 상에 배치된 칩 패드들(114)과 전기적으로 접촉될 수 있다. 제 1 범프들(122)은 전원 범프 및 접지 범프 중 어느 하나일 수 있다. 제 2 범프들(124)은 전원 범프 및 접지 범프 중 다른 하나일 수 있다. 제 1 범프들(122) 및 제 2 범프들(124)은 전압차를 가질 수 있다. 예를 들어, 제 1 범프들(122)이 전원 범프일 경우, 제 2 범프들(124)은 접지 범프일 수 있다. 제 3 범프들(126)은 신호 범프일 수 있다.
패키지 기판(100)의 하부면(101b) 상에 단자들(130)이 배치될 수 있다. 단자들(130)은 제 1 방향으로 배열되고, 제 1 방향에 수직인 제 2 방향으로 나열될 수 있다. 단자들(130)은 제 1 단자들(132), 제 2 단자들(134) 및 제 3 단자들(136)을 포함할 수 있다. 제 1 단자들(132)은 패키지 기판(100)의 제 1 영역(110)에 배치될 수 있다. 제 1 단자들(132)은 열 기둥(103)과 전기적으로 접촉될 수 있다. 이에 따라, 제 1 단자들(132)은 열 기둥(103)을 통해 제 1 범프들(122)과 전기적으로 연결될 수 있다. 제 1 단자들(132)은 제 1 가장자리 단자들(133)을 포함할 수 있다. 제 1 가장자리 단자들(133)은 제 1 단자들(132) 중의 제 1 영역(110) 내의 최외각에 배치될 수 있다. 제 2 단자들(134)은 제 1 가장자리 단자들(133)을 에워쌀 수 있다. 제 2 단자들(134)은 관통 비아(111;도 6 참조) 및/또는 연결 배선(113;도 7 참조)과 전기적으로 접촉될 수 있다. 이에 따라, 제 2 단자들(134)은 관통 비아(111) 및/또는 칩 패드들(114)과 연결된 연결 배선(113)을 통해 제 2 범프들(124)과 연결될 수 있다. 제 3 단자들(136)은 패키지 기판(100)의 하부면(101b) 상에 배치된 단자 패드들(116)과 전기적으로 접촉될 수 있다. 그리고, 제 3 범프들(126)과 제 3 단자들(136)은 패키지 기판(100) 내에 배열된 신호 연결부(118)를 통해 전기적으로 연결될 수 있다.
제 1 단자들(132)은 전원 단자 및 접지 단자 중 어느 하나일 수 있다. 제 2 단자들(134)은 전원 단자 및 접지 단자 중 다른 하나일 수 있다. 제 1 단자들(132) 및 제 2 단자들(134)은 전압차를 가질 수 있다. 예를 들어, 제 1 단자들(132)이 전원 단자일 경우, 제 2 단자들(134)은 접지 단자일 수 있다. 제 3 단자들(136)은 신호 단자일 수 있다.
제 1 범프들(122) 및 제 1 단자들(132)이 전원 범프 및 전원 단자일 경우, 열 기둥(103)은 전원 통로일 수 있고, 제 2 범프들(124) 및 제 2 단자들(134)이 접지 범프 및 접지 단자일 경우, 관통 비아(111) 및/또는 연결 배선(113)은 접지 통로일 수 있다. 제 3 범프들(126)과 제 3 단자들(136)을 연결하는 신호 연결부(118)는 신호 전달 통로일 수 있다.
상술한 바와 같이 본 발명의 실시예 5에 따라, 열 기둥(103)을 열 방출 통로 및 전기적 연결 통로로 사용하고, 제 1 범프(122)와 제 3 범프(126) 사이에 제 2 범프(124)를 배치함으로써 제 3 범프(126)을 통해 제 3 단자로 전달되는 신호와 거리를 확보함으로써 전원특성을 향상시킬 수 있다. 예를 들면, 전원과 접지 간의 Loop L값이 감소하고 제 2 범프(124)를 통하여 형성된 비아 펜스(via fence)를 통하여 가드링(guard ring)과 같은 효과를 얻을 수 있다.
도 10a 및 도 10b는 본 발명의 실시예 6에 따른 반도체 패키지를 나타낸 평면도들이다. 도 11 및 도 12는본 발명의 실시예 6에 따른 반도체 패키지를 나타낸 것으로, 도 10a 및 도 10b의 Ⅰ-Ⅰ' 방향으로 자른 단면도들이다. 설명의 간결함을 위해, 도 11 및 도 12에 도시된 실시예 6에서, 실시예 1과 실질적으로 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 해당 구성 요소에 대한 설명은 생략하기로 한다.
도 10a, 도 10b, 도 11 및 도 12를 참조하면, 패키지 기판(100) 상에 반도체 칩(200)이 배치된다. 패키지 기판(100)에 제 1 열 기둥(104) 및 제 2 열 기둥(106)이 배치될 수 있다. 제 1 열 기둥(104) 및 제 2 열 기둥(106)은 서로 이격되어 패키지 기판(100)을 관통할 수 있다. 제 1 열 기둥(104)은 반도체 칩(200)의 제 1 열 발생 영역(210)과 수직으로 중첩되는 패키지 기판(100)의 제 1 영역(110)에 배치될 수 있다. 제 2 열 기둥(106)은 반도체 칩(200)의 제 2 열 발생 영역(211)과 수직으로 중첩되는 패키지 기판(100)의 제 2 영역(112)에 배치될 수 있다. 제 1 열 기둥(104)의 상부면은 패키지 기판(100)의 상부면(101a)에 노출될 수 있고, 제 1 열 기둥(104)의 하부면은 패키지 기판(100)의 하부면(101b)에 노출될 수 있다. 제 2 열 기둥(106)의 상부면은 패키지 기판(100)의 상부면(101a)에 노출될 수 있고, 제 2 열 기둥(106)의 하부면은 패키지 기판(100)의 하부면(101b)에 노출될 수 있다. 패키지 기판(100)내에 신호 연결부(118)가 배치될 수 있다.
패키지 기판(100)에 연결부가 배치될 수 있다. 연결부는 관통 비아(111; 도 11 참조) 및/또는 연결 배선(113; 도 12 참조)일 수 있다.
패키지 기판(100)의 상부면(101a) 상에 반도체 칩(200)이 실장될 수 있다. 범프들(120)은 제 1 범프들(122), 제 2 범프들(124), 제 3 범프들(126), 제 4 범프들(128) 및 제 5 범프들(129)을 포함할 수 있다. 제 1 범프들(122)은 반도체 칩(200)의 제 1 열 발생 영역(210)에 배치될 수 있다. 이에 따라, 제 1 범프들(122)은 제 1 열 기둥(104)과 전기적으로 접촉될 수 있다. 제 1 범프들(122)은 제 1 가장자리 범프들(123)을 포함할 수 있다. 제 1 가장자리 범프들(123)은 제 1 범프들(122) 중의 제 1 열 발생 영역(210) 내의 최외각에 배치될 수 있다. 제 3 범프들(126)은 제 1 가장자리 범프들(123)을 에워쌀 수 있다. 제 2 범프들(124)은 패키지 기판(100)의 제 2 열 발생 영역(211)에 배치될 수 있다. 이에 따라, 제 2 범프들(124)은 제 2 열 기둥(106)과 전기적으로 접촉될 수 있다. 제 2 범프들(124)은 제 2 가장자리 범프들(125)을 포함할 수 있다. 제 2 가장자리 범프들(125)은 제 2 범프들(124) 중의 제 2 열 발생 영역(211) 내의 최외각에 배치될 수 있다. 제 4 범프들(128)은 제 2 가장자리 범프들(125)을 에워쌀 수 있다. 제 5 범프들(129)은 칩 패드들(114)과 접촉될 수 있다.
제 1 범프들(122) 내지 제 4 범프들(128)은 전원 범프 또는 접지 범프일 수 있다. 제 1 범프들(122)은 전원 범프 및 접지 범프 중 어느 하나일 수 있다. 제 3 범프들(126)는 전원 범프 및 접지 범프 중 다른 하나일 수 있다. 이에 따라, 제 1 범프들(122)과 제 3 범프들(126)은 전압차를 가질 수 있다. 제 2 범프들(124)는 전원 범프 및 접지 범프 중 어느 하나일 수 있다. 제 4 범프들(128)은 전원 범프 및 접지 범프 중 다른 하나일 수 있다. 이에 따라, 제 2 범프들(124)과 제 4 범프들(128)은 전압차를 가질 수 있다. 제 1 범프들(122)과 제 2 범프들(124)의 전압은 동일할 수 있고, 제 3 범프들(126)과 제 4 범프들(128)의 전압은 동일할 수 있다. 이와 달리, 제 1 범프들(122)과 제 2 범프들(124)은 전압차를 가질 수 있고, 제 3 범프들(126)과 제 4 범프들(128)은 전압차를 가질 수 있다. 예를 들어, 제 1 범프들(122)은 전원 범프이고, 제 2 범프들(124)은 접지 범프일 경우, 제 3 범프들(126)은 접지 범프이고, 제 4 범프들(128)은 전원 범프일 수 있다. 이와 달리, 제 1 범프들(122) 및 제 2 범프들(124)이 전원 범프일 경우, 제 3 범프들(126) 및 제 4 범프들(128)은 접지 범프일 수 있다. 제 5 범프들(129)은 신호 범프일 수 있다.
패키지 기판(100)의 하부면(101b) 상에 단자들(130)이 배치될 수 있다. 단자들(130)은 제 1 단자들(132), 제 2 단자들(134), 제 3 단자들(136), 제 4 단자들(138) 및 제 5 단자들(139)을 포함할 수 있다. 제 1 단자들(132)은 패키지 기판(100)의 제 1 영역(110)에 배치될 수 있다. 이에 따라, 제 1 단자들(132)은 제 1 열 기둥(104)과 전기적으로 접촉되어, 제 1 범프들(122)과 전기적으로 연결될 수 있다. 제 2 단자들(134)은 패키지 기판(100)의 제 2 영역(112)에 배치될 수 있다. 이에 따라, 제 2 단자들(134)은 제 2 열 기둥(106)과 전기적으로 접촉되고, 제 2 범프들(124)과 전기적으로 연결될 수 있다. 제 1 단자들(132)은 제 1 가장자리 단자들(133)을 포함할 수 있다. 제 1 가장자리 단자들(133)은 제 1 단자들(132) 중의 제 1 영역(110) 내의 최외각에 배치될 수 있다. 제 3 단자들(136)은 제 1 가장자리 단자들(133)을 에워쌀 수 있다. 제 2 단자들(134)은 제 2 가장자리 단자들(135)을 포함할 수 있다. 제 2 가장자리 단자들(135)은 제 2 단자들(134) 중의 제 2 영역(112) 내의 최외각에 배치될 수 있다. 제 4 단자(138)들은 제 2 가장자리 단자들(135)을 에워쌀 수 있다. 제 3 단자들(136) 및 제 4 단자들(138)은 관통 비아(111; 도 11 참조) 및/또는 연결 배선(113; 도 12 참조)을 통해 제 3 범프들(126) 및 제 4 범프들(128)과 전기적으로 연결될 수 있다. 제 5 단자들(139)은 패키지 기판(100)의 하부면(101b) 상에 배치된 단자 패드들(116)과 전기적으로 접촉될 수 있다. 제 5 단자들(139)은 패키지 기판(100) 내에 배열된 신호 연결부(118)를 통해 제 5 범프들(129)과 전기적으로 연결될 수 있다.
제 1 단자들(132) 내지 제 4 단자들(138)은 전원 단자 또는 접지 단자일 수 있다. 상세하게, 제 1 단자들(132)는 전원 단자 및 접지 단자 중 어느 하나일 수 있다. 제 3 단자들(136)는 전원 단자 및 접지 단자 중 다른 하나일 수 있다. 이에 따라, 제 1 단자들(132)과 제 3 단자들(136)은 전압차를 가질 수 있다. 제 2 단자들은(134) 전원 단자 및 접지 단자 중 어느 하나일 수 있다. 제 4 단자들(138)은 전원 단자 및 접지 단자 중 다른 하나일 수 있다. 이에 따라, 제 2 단자들(134)과 제 4 단자들(138)은 전압차를 가질 수 있다. 제 1 단자들(132)과 제 2 단자들(134)은 전압이 동일할 수 있고, 제 3 단자들(136)과 제 4 단자들(138)은 전압이 동일할 수 있다. 이와 달리, 제 1 단자들(132)과 제 2 단자들(134)은 전압차를 가질 수 있고, 제 3 단자들(136)과 제 4 단자들(138)은 전압차를 가질 수 있다. 예를 들어, 제 1 단자들(132)은 전원 단자이고, 제 2 단자들(134)은 접지 단자일 경우, 제 3 단자들(136)은 접지 단자이고, 제 4 단자들(138)은 전원 단자일 수 있다. 이와 달리, 제 1 단자들(132) 및 제 2 단자들(134)이 전원 단자일 경우, 제 3 단자들(136) 및 제 4 단자들(138)은 접지 단자일 수 있다. 제 5 단자들(139)은 신호 단자일 수 있다.
예를 들어, 제 1 범프들(122) 및 제 1 단자들(132)이 전원 범프 및 전원 단자일 경우, 제 1 열 기둥(104)은 전원 통로일 수 있다. 제 2 범프들(124) 및 제 2 단자들(134)이 접지 범프 및 접지 단자일 경우, 제 2 열 기둥(106)은 접지 통로일 수 있다. 제 3 범프들(126) 및 제 3 단자들(136)이 접지 범프 및 접지 단자일 경우, 관통 비아(111) 및/또는 연결 배선(113)은 접지 통로일 수 있다. 제 4 범프들(128) 및 제 4 단자들(138)이 전원 범프 및 전원 단자일 경우, 관통 비아(111) 및/또는 연결 배선(113)은 전원 통로일 수 있다. 제 5 범프들(129) 및 제 5 단자들(139)을 연결하는 신호 연결부(118)는 신호 전달 통로일 수 있다.
도 13a 및 도 13b는 본 발명의 실시예 7에 따른 반도체 패키지를 나타낸 평면도들이다. 도 14는 본 발명의 실시예 7에 따른 반도체 패키지를 나타낸 것으로, 도 13a 및 도 13b의 Ⅰ-Ⅰ' 방향으로 자른 단면도이다. 설명의 간결함을 위해, 도 14에 도시된 실시예 7에서, 실시예 1과 실질적으로 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 해당 구성 요소에 대한 설명은 생략하기로 한다.
도 13a, 도 13b 및 도 14를 참조하면, 패키지 기판(100)에 제 1 열 기둥(104) 및 제 2 열 기둥(106)이 배치될 수 있다. 제 1 열 기둥(104)은 반도체 칩(200)의 제 1 열 발생 영역(210)과 인접하는 패키지 기판(100)의 제 1 영역(110)에 배치될 수 있다. 제 2 열 기둥(106)은 반도체 칩(200)의 제 2 열 발생 영역(211)과 인접하는 패키지 기판(100)의 제 2 영역(112)에 배치될 수 있다.
패키지 기판(100)의 상부면(101a) 상에 범프들(120)이 배치될 수 있다. 범프들(120)은 제 1 범프들(122), 제 2 범프들(124), 제 3 범프들(126), 제 4 범프들(128)을 포함할 수 있다. 제 1 범프들(122)은 제 1 열 발생 영역(210)에 배치될 수 있다. 이에 따라, 제 1 범프들(122)은 제 1 열 기둥(104)과 전기적으로 접촉될 수 있다. 제 2 범프들(124)은 제 2 열 발생 영역(211)에 배치될 수 있다. 이에 따라, 제 1 범프들(122)은 제 2 열 기둥(106)과 전기적으로 접촉될 수 있다. 제 3 범프들(126)은 제 1 범프들(122) 중의 제 1 열 발생 영역(210) 내의 최외각에 배치된 제 1 가장자리 범프들(123) 및 제 2 범프들(124) 중 제 2 열 발생 영역(211) 내의 최외각에 배치된 제 2 가장자리 범프들(125)을 에워 쌀 수 있다. 제 1 열 발생 영역(210)과 제 2 열 발생 영역(211) 사이에 배치된 제 3 범프들(126)은 Y개의 열로 배열될 수 있다.(Y>X) 일 실시예에 따르면, 제 1 열 발생 영역(210)과 제 2 열 발생 영역(211) 사이에 개재된 제 3 범프들(126)은 두 개의 열들로 배열될 수 있다.
제 1 범프들(122) 및 제 2 범프들(124)은 동일한 전압을 가질 수 있다. 반면에, 제 3 범프들(126)은 제 1 및 제 2 범프들(122, 124)과 전압차를 가질 수 있다. 예를 들어, 제 1 범프들(122) 및 제 2 범프들(124)이 전원 범프일 경우, 제 3 범프들(126)은 접지 범프일 수 있다. 제 4 범프들(128)은 신호 단자일 수 있다.
패키지 기판(100)의 하부면(101b) 상에 단자들(130)이 배치될 수 있다. 단자들(130)은 제 1 단자들(132), 제 2 단자들(134), 제 3 단자들(136) 및 제 4 단자들(138)을 포함할 수 있다. 제 1 단자들(132)은 패키지 기판(100)의 제 1 영역(110)에 배치될 수 있다. 이에 따라, 제 1 단자들(132)은 제 1 열 기둥(104)과 전기적으로 연결될 수 있다. 제 2 단자들(134)은 패키지 기판(100)의 제 2 영역(112)에 배치될 수 있다. 이에 따라, 제 2 단자들(134)은 제 2 열 기둥(106)과 전기적으로 연결될 수 있다. 제 3 단자들(136)은 제 1 단자들(132) 중의 제 1 영역(110) 내의 최외각에 배치된 제 1 가장자리 단자들(133) 및 제 2 단자들(134) 중의 제 2 영역(112) 내의 최외각에 배치된 제 2 가장자리 단자들(135)을 에워 쌀 수 있다. 제 1 영역(110)과 제 2 영역(112) 사이에 배치된 제 3 단자들(136)은 X개의 열로 배열될 수 있다.(X>0) 일 실시예에 따르면, 제 1 영역(110)과 제 2 영역(112) 사이에 개재된 제 3 단자들(136)은 하나의 열로 배열될 수 있다.
제 1 단자들(132) 및 제 2 단자들(134)은 동일한 전압을 가질 수 있다. 반면에, 제 3 단자들(136)은 제 1 및 제 2 단자들(134)과 전압차를 가질 수 있다. 예를 들어, 제 1 단자들(132) 및 제 2 단자들(134)이 전원 단자일 경우, 제 3 단자들(136)은 접지 단자일 수 있다. 제 4 단자들(138)은 신호 단자일 수 있다.
예를 들어, 제 1 범프들(122)은 제 1 열 기둥(104)을 통해 제 1 단자와 연결될 수 있고, 제 2 범프들(124)은 제 2 열 기둥(106)을 통해 제 2 단자와 연결될 수 있다. 제 1 열 발생 영역(210)과 제 2 열 발생 영역(211) 사이에 배치된 제 3 범프들(126a)은 제 3 범프들(126a) 각각에 배치되는 제 1 연결부(115) 및 제 2 연결부(117)를 통해 제 1 영역(110)과 제 2 영역(112) 사이에 배치된 제 3 단자(136a)와 연결될 수 있다. 제 1 연결부(115) 및 제 2 연결부(117)과 연결되지 않는 제 3 범프들(126a)은 연결 배선(113)을 통해 제 1 및 제 2 연결부들(115, 117)과 연결되지 않는 제 3 단자들(136b)과 연결될 수 있다. 제 1 열 기둥(104) 및 제 2 열 기둥(106)이 전원 통로일 경우, 제 1 및 제 2 연결부들(115, 117) 및 연결 배선(113)은 접지 통로일 수 있다. 제 4 범프들(128) 및 제 4 단자들(138)을 연결하는 신호 연결부(118)는 신호 전달 통로일 수 있다.
도 15는 본 발명의 실시예들에 따른 반도체 패키지를 포함하는 전자 장치의 예를 보여주는 블럭도이다. 도 116은 본 발명의 실시예들에 따른 반도체 패키지를 포함하는 메모리 시스템의 예를 보여주는 블럭도이다.
도 15를 참조하면, 전자 시스템(3000)은 제어기(3100), 입출력 장치(3200) 및 기억 장치(3300)를 포함할 수 있다. 상기 제어기(3100), 입출력 장치(3200) 및 기억 장치(3300)는 버스(3500, bus)를 통하여 결합될 수 있다. 상기 버스(3500)는 데이터들이 이동하는 통로라 할 수 있다. 예컨대, 상기 제어기(3100)는 적어도 하나의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러, 그리고 이들과 동일한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 상기 제어기(3100) 및 기억 장치(3300)는 본 발명의 실시예들에 따른 반도체 패키지들을 포함할 수 있다. 상기 입출력 장치(3200)는 키패드, 키보드 및 표시 장치(display device) 등에서 선택된 적어도 하나를 포함할 수 있다. 상기 기억 장치(3300)는 데이터를 저장하는 장치이다. 상기 기억 장치(3300)는 데이터 및/또는 상기 제어기(3100)에 의해 실행되는 명령어 등을 저장할 수 있다. 상기 기억 장치(3300)는 휘발성 기억 소자 및/또는 비휘발성 기억 소자를 포함할 수 있다. 또는, 상기 기억 장치(3300)는 플래시 메모리로 형성될 수 있다. 예를 들면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 기술이 적용된 플래시 메모리가 장착될 수 있다. 이러한 플래시 메모리는 반도체 디스크 장치(SSD)로 구성될 수 있다. 이 경우 전자 시스템(3000)은 대용량의 데이터를 상기 플래시 메모리 시스템에 안정적으로 저장할 수 있다. 상기 전자 시스템(3000)은 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하기 위한 인터페이스(3400)를 더 포함할 수 있다. 상기 인터페이스(3400)는 유무선 형태일 수 있다. 예컨대, 상기 인터페이스(3400)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 그리고, 도시되지 않았지만, 상기 전자 시스템(3000)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor:CIS), 그리고 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
상기 전자 시스템(3000)은 모바일 시스템, 개인용 컴퓨터, 산업용 컴퓨터 또는 다양한 기능을 수행하는 로직 시스템 등으로 구현될 수 있다. 예컨대, 상기 모바일 시스템은 개인 휴대용 정보 단말기(PDA; Personal Digital Assistant), 휴대용 컴퓨터, 웹 타블렛(web tablet), 모바일폰(mobile phone), 무선폰(wireless phone), 랩톱(laptop) 컴퓨터, 메모리 카드, 디지털 뮤직 시스템(digital music system) 그리고 정보 전송/수신 시스템 중 어느 하나일 수 있다. 상기 전자 시스템(3000)이 무선 통신을 수행할 수 있는 장비인 경우에, 상기 전자 시스템(3000)은 CDMA, GSM, NADC, E-TDMA, WCDAM, CDMA2000과 같은 3세대 통신 시스템 같은 통신 인터페이스 프로토콜에서 사용될 수 있다.
도 16을참조하면, 메모리 카드(4000)는 비휘발성 기억 소자(4100) 및 메모리 제어기(4200)를 포함할 수 있다. 비휘발성 기억 장치(4100) 및 메모리 제어기(4200)는 데이터를 저장하거나 저장된 데이터를 판독할 수 있다. 비휘발성 기억 장치(4100)는 본 발명의 실시예들에 따른 반도체 패키지를 포함할 수 있다. 메모리 제어기(4200)는 호스트(4300)의 판독/쓰기 요청에 응답하여 저장된 데이터를 독출하거나, 데이터를 저장하도록 비휘발성 기억 장치(4100)를 제어할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 패키지 기판
101a: 상부면
101b: 하부면
104: 제 1 열 기둥
106: 제 2 열 기둥
114: 칩 패드들
120: 범프들
122: 제 1 범프들
124: 제 2 범프들
126: 제 3 범프들
130: 단자들
132: 제 1 단자들
134: 제 2 단자들
136: 제 3 단자들
210: 열 발생 영역

Claims (20)

  1. 제 1 영역을 포함하는 패키지 기판;
    상기 패키지 기판의 상기 제 1 영역 내에 열 기둥, 상기 열 기둥은 상기 패키지 기판의 하부면 및 상부면에 노출되고;
    상기 패키지 기판 상의 반도체 칩;
    상기 패키지 기판과 상기 반도체 칩 사이의 복수 개의 범프들, 상기 복수 개의 범프들은 제 1 범프들 및 제 2 범프들을 포함하고, 상기 제 1 범프들은 상기 열 기둥과 접촉하고;
    상기 패키지 기판의 상기 하부면 상의 복수 개의 단자들, 상기 복수 개의 단자들은 상기 열 기둥과 접촉하는 제 1 단자들을 포함하고; 및
    상기 패키지 기판 내에 매립되고, 상기 열 기둥과 이격된 캐패시터, 상기 캐패시터는 유전막 및 상기 유전막의 측벽들 상의 전극들을 포함하되,
    상기 열 기둥은 전원 통로 및 접지 통로 중 하나이고,
    상기 전극들 중 하나는 상기 제 2 범프들 중 적어도 하나와 접촉하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 패키지 기판은 상기 제 1 영역으로부터 이격된 제 2 영역을 포함하되,
    상기 반도체 패키지는 상기 패키지 기판의 상기 제 2 영역 내에 제 2 열 기둥을 더 포함하는 반도체 패키지.
  3. 제 2 항에 있어서,
    상기 복수 개의 단자들은 제 2 단자들을 더 포함하고,
    상기 제 2 범프들 중 적어도 하나 및 상기 제 2 단자들은 상기 제 2 열 기둥과 접촉하는 반도체 패키지.
  4. 제 3 항에 있어서,
    상기 제 1 범프들은 상기 제 1 영역의 최외각 영역과 수직적으로 중첩하는 제 1 가장자리 범프들을 포함하고,
    평면적인 관점에서, 상기 복수 개의 범프들은 상기 제 1 가장자리 범프들을 에워싸는 제 3 범프들을 더 포함하고,
    상기 제 2 범프들은 상기 제 2 영역의 최외각 영역과 수직적으로 중첩하는 제 2 가장자리 범프들을 더 포함하고, 및
    평면적인 관점에서, 상기 복수 개의 범프들은 상기 제 2 가장자리 범프들을 에워싸는 제 4 범프들을 더 포함하는 반도체 패키지.
  5. 제 4 항에 있어서,
    상기 패키지 기판은 상기 제 3 범프들과 상기 복수 개의 단자들의 일부들을 연결하는 제 1 연결부들 및 상기 제 4 범프들과 상기 복수 개의 단자들의 다른 일부들을 연결하는 제 2 연결부들을 더 포함하되,
    상기 열 기둥 및 상기 제 1 연결부 중 적어도 하나는 상기 전원 통로 및 상기 접지 통로 중 하나이고, 상기 제 2 열 기둥 및 상기 제 2 연결부 중 적어도 하나는 상기 전원 통로 및 상기 접지 통로 중 다른 하나인 반도체 패키지.
  6. 제 5 항에 있어서,
    상기 제 1 단자들은 상기 제 1 영역의 최외각 영역과 수직적으로 중첩하는 제 1 가장자리 단자들을 포함하고,
    평면적인 관점에서, 상기 복수 개의 단자들은 상기 제 1 가장자리 단자들을 에워싸는 제 3 단자들을 포함하며,
    상기 제 2 단자들은 상기 제 2 영역의 상기 최외각 영역과 수직적으로 중첩하는 제 2 가장자리 단자들을 포함하고,
    평면적인 관점에서, 상기 복수 개의 단자들은 상기 제 2 가장자리 단자들을 에워싸는 제 4 단자들을 포함하고,
    상기 제 3 단자들은 상기 제 1 연결부들에 연결된 상기 복수 개의 단자들 중 일부이고, 및
    상기 제 4 단자들은 상기 제 2 연결부들에 연결된 상기 복수 개의 단자들 중 일부인 반도체 패키지.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제 3 항에 있어서,
    상기 제 1 범프들은 상기 제 1 영역의 최외각 영역과 수직적으로 중첩하는 제 1 가장자리 범프들을 포함하고,
    평면적인 관점에서, 상기 복수 개의 범프들은 상기 제 1 가장자리 범프들을 에워싸는 제 3 범프들을 더 포함하며,
    상기 제 2 범프들은 상기 제 2 영역의 최외각 영역과 수직적으로 중첩하는 제 2 가장자리 범프들을 포함하고,
    평면적인 관점에서, 상기 복수 개의 범프들은 상기 제 2 가장자리 범프들을 에워싸는 제 4 범프들을 더 포함하고,
    상기 패키지 기판은:
    상기 제 3 범프들을 상기 복수 개의 단자들의 일부분에 전기적으로 연결하는 제 1 연결부들 및 상기 제 4 범프들을 상기 복수 개의 단자들의 다른 일부분들에 전기적으로 연결하는 제 2 연결부들을 포함하고,
    상기 제 2 열 기둥은 상기 전원 통로 및 상기 접지 통로 중 하나이고, 상기 제 1 연결부들 및 상기 제 2 연결부들 중 적어도 하나는 상기 전원 통로 및 상기 접지 통로 중 다른 하나인 반도체 패키지.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제 7 항에 있어서,
    상기 제 1 단자들은 상기 제 1 영역의 상기 최외각 영역과 수직적으로 중첩하는 제 1 가장자리 단자들을 포함하고,
    상기 제 2 단자들은 상기 제 2 영역의 상기 최외각 영역과 수직적으로 중첩하는 제 2 가장자리 단자들을 포함하고,
    평면적인 관점에서, 상기 복수 개의 단자들은 상기 제 1 가장자리 단자들 및 제 2 가장자리 단자들을 에워싸는 제 3 단자들을 포함하고,
    상기 제 3 단자들은 상기 제 1 및 제 2 연결부들에 연결된 상기 복수개의 단자들 중 일부인 반도체 패키지.
  9. 제 1 항에 있어서,
    상기 제 1 범프들은 상기 제 1 영역의 최외각 영역과 수직적으로 중첩하는 제 1 가장자리 범프들을 포함하고,
    상기 제 2 범프들은 상기 제 1 가장자리 범프들을 에워싸되,
    상기 제 2 범프들은 상기 전원 통로 및 상기 접지 통로 중 다른 하나와 연결되는 반도체 패키지.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제 9 항에 있어서,
    상기 제 1 단자들은 상기 제 1 영역의 상기 최외각 영역과 수직적으로 중첩하는 제 1 가장자리 단자들을 포함하고,
    상기 복수 개의 단자들은 상기 제 1 가장자리 단자들을 에워싸는 제 2 단자들을 더 포함하고, 및
    상기 제 2 단자들은 상기 제 2 범프들에 전기적으로 연결되는 반도체 패키지.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    제 10 항에 있어서,
    상기 패키지 기판은:
    상기 제 2 범프들과 상기 제 2 단자들 사이를 전기적으로 연결하는 연결부들을 포함하되,
    상기 연결부들 중 적어도 하나는 상기 전원 통로 및 상기 접지 통로 중 다른 하나인 반도체 패키지.
  12. 제 1 항에 있어서,
    상기 열 기둥은 상기 반도체 칩의 열 발생 영역과 수직적으로 중첩하는 반도체 패키지.
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    제 12 항에 있어서,
    상기 열 발생 영역과 상기 열 기둥 사이의 거리는 상기 열 발생 영역과 상기 캐패시터 사이의 거리보다 작은 반도체 패키지.
  14. 제 1 영역 및 제 2 영역을 포함하는 패키지 기판;
    상기 패키지 기판의 상기 제 1 영역 내에 배치되고, 상기 패키지 기판의 상부면과 하부면에 노출되는 제 1 열 기둥;
    상기 패키지 기판의 상기 제 2 영역 내에 배치되고, 상기 패키지 기판의 상기 상부면과 상기 하부면에 노출되는 제 2 열 기둥;
    상기 패키지 기판 상의 반도체 칩;
    상기 패키지 기판 내에 매립되고 상기 제 1 및 제 2 역 기둥들과 이격된 캐패시터, 상기 캐패시터는 유전막 및 상기 유전막의 측벽들 상의 전극들을 포함하고; 및
    상기 패키지 기판과 상기 반도체 칩 사이에 배치되는 복수 개의 범프들을 포함하되,
    상기 복수 개의 범프들은 상기 제 1 열 기둥과 접촉하는 제 1 범프들, 상기 제 2 열 기둥과 접촉하는 제 2 범프들, 및 상기 제 1 및 제 2 열 기둥들과 이격된 제 3 범프들을 포함하고,
    상기 전극들 중 하나는 상기 제 3 범프들 중 적어도 하나와 접촉하는 반도체 패키지.
  15. 적어도 하나의 열 기둥을 포함하는 패키지 기판;
    상기 패키지 기판 상의 반도체 칩;
    상기 패키지 기판과 상기 반도체 칩 사이의 상기 패키지 기판의 제 1 면에 배치된 복수 개의 범프들, 상기 복수 개의 범프들은 상기 적어도 하나의 열 기둥의 제 1 면과 접촉하는 제 1 및 제 2 범프들 및 상기 패키지 기판의 상기 제 1 면과 접촉하는 제 3 범프들을 포함하고; 및
    상기 패키지 기판의 제 2 면에 배치된 복수 개의 단자들을 포함하되,
    상기 복수 개의 범프들 중 적어도 하나는 상기 복수 개의 단자들 중 적어도 하나와 전기적으로 연결되고,
    상기 적어도 하나의 열 기둥의 상기 제 1 면 및 상기 패키지 기판의 상기 제 1 면은 공면을 이루는 반도체 패키지.
  16. 삭제
  17. 청구항 17은(는) 설정등록료 납부시 포기되었습니다.
    제 15 항에 있어서,
    상기 복수 개의 단자들은:
    상기 적어도 하나의 열 기둥의 제 2 면과 접촉하는 제 1 및 제 2 단자들; 및
    상기 패키지 기판의 상기 제 2 면과 접촉하는 제 3 단자들을 포함하고,
    상기 적어도 하나의 열 기둥의 상기 제 2 면 및 상기 패키지 기판의 상기 제 2 면은 공면을 이루는 반도체 패키지.
  18. 청구항 18은(는) 설정등록료 납부시 포기되었습니다.
    제 17 항에 있어서,
    상기 적어도 하나의 열 기둥은 제 1 열 기둥 및 제 2 열 기둥을 포함하는 반도체 패키지.
  19. 청구항 19은(는) 설정등록료 납부시 포기되었습니다.
    제 18 항에 있어서,
    상기 제 1 범프들은 상기 제 1 열 기둥의 제 1 면과 접촉하고;
    상기 제 2 범프들은 상기 제 2 열 기둥의 제 1 면과 접촉하고;
    상기 제 1 단자들은 상기 제 1 열 기둥의 제 2 면과 접촉하고;
    상기 제 2 단자들은 상기 제 2 열 기둥의 제 2 면과 접촉하는 반도체 패키지.
  20. 청구항 20은(는) 설정등록료 납부시 포기되었습니다.
    제 15 항에 있어서,
    상기 복수 개의 범프들 중 적어도 하나는 복수 개의 단자 비아들 중 적어도 하나, 하나 또는 하나 이상의 신호 연결부들 중 적어도 하나, 하나 또는 하나 이상의 캐패시터들 및 하나 또는 하나 이상의 관통 비아들와 전기적으로 연결되는 반도체 패키지.


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