KR20100023641A - 회로 기판을 관통하는 비아 플러그를 포함하는 반도체 칩, 반도체 칩 적층 구조 및 반도체 패키지 - Google Patents

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Abstract

회로 기판을 관통하는 비아 플러그를 포함하는 반도체 칩, 반도체 칩의 적층 구조 및 반도체 칩의 적층 구조를 포함하는 반도체 패키지가 설명된다. 본 발명의 일 실시예에 의한 반도체 칩은 반도체 회로를 포함하는 회로 기판, 회로 기판 상에 형성되며, 반도체 회로와 전기적으로 연결되는 전도성 재배선, 회로 기판 상에 형성된 전도성 입출력 패드, 및 회로 기판을 관통하는 전도성 비아 플러그를 포함한다.
비아 플러그, 재배선, 반도체 칩 적층 패키지

Description

회로 기판을 관통하는 비아 플러그를 포함하는 반도체 칩, 반도체 칩 적층 구조 및 반도체 패키지{A Semiconductor Chip Including a Via Plug Penetrating a Circuit Substrate, a Stacked Structure Thereof and a Semiconductor Package Thereof}
본 발명은 회로 기판을 관통하는 비아 플러그를 포함하는 반도체 칩, 반도체 칩의 적층 구조 및 반도체 칩의 적층 구조를 포함하는 반도체 패키지에 관한 것이다.
반도체 소자의 집적도, 용량 및 동작 속도 등을 개선하기 위하여, 다수 개의 반도체 칩들을 적층하여 하나의 반도체 패키지로 제조하는 방법이 제안되었다. 이 방법은 하나의 반도체 칩을 패키징된 하나의 반도체 소자로 제조하는 기술에 비하여, 더 큰 용량을 얻을 수 있으므로, 차세대 반도체 패키지의 한 방향으로 주목을 받고 있다. 이러한 기술은 웨이퍼 적층 패키지(WSP: wafer stack package) 기술이라 불리기도 한다.
본 발명이 해결하고자 하는 과제는, 회로 기판을 관통하는 비아 플러그를 포함하는 반도체 칩을 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는, 회로 기판을 관통하는 비아 플러그를 포함하는 복수 개의 반도체 칩이 적층된 구조를 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 과제는, 회로 기판을 관통하는 비아 플러그를 포함하는 복수 개의 반도체 칩이 적층된 구조를 포함하는 반도체 패키지를 제공하는 것이다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위한 본 발명의 일 실시예에 의한 반도체 칩은, 반도체 회로를 포함하는 회로 기판, 회로 기판 상에 형성되며, 반도체 회로와 전기적으로 연결되는 전도성 재배선, 회로 기판 상에 형성된 전도성 입출력 패드, 및 회로 기판을 관통하는 전도성 비아 플러그를 포함한다.
상기 해결하고자 하는 다른 과제를 달성하기 위한 본 발명의 일 실시예에 의한 반도체 칩의 적층 구조는, 제1 반도체 칩 및 제1 반도체 칩의 상부에 적층된 제2 반도체 칩을 포함하고, 반도체 칩들은, 반도체 회로를 포함하는 회로 기판, 회로 기판 상에 형성되며, 반도체 회로와 전기적으로 연결되는 전도성 재배선, 회로 기판 상에 형성된 전도성 입출력 패드, 및 회로 기판을 관통하는 전도성 비아 플러그를 각각 포함하고, 제1 반도체 칩의 비아 플러그와 제2 반도체 칩의 비아 플러그가 전기적으로 연결된다.
상기 해결하고자 하는 또 다른 과제를 달성하기 위한 본 발명의 일 실시예에 의한 반도체 패키지는, 패키지 기판 상에 배치된 제1 반도체 칩, 상기 제1 반도체 칩의 상부에 적층된 제2 반도체 칩을 포함하고, 반도체 칩들은, 반도체 회로를 포함하는 회로 기판, 회로 기판 상에 형성되며, 반도체 회로와 전기적으로 연결되는 전도성 재배선, 회로 기판 상에 형성된 전도성 입출력 패드. 및 회로 기판을 관통하는 전도성 비아 플러그를 각각 포함하고, 제1 반도체 칩의 비아 플러그와 제2 반도체 칩의 비아 플러그가 전기적으로 연결되며, 제1 반도체 칩의 비아 플러그가 패키지 기판의 패키지 기판 패드와 전기적으로 연결된다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
상술한 바와 같이 본 발명의 실시예들에 의한 반도체 칩, 반도체 칩 적층 구조 및 반도체 칩 적층 구조를 포함하는 반도체 패키지는, 전기 신호 손실이 적고, 전달 속도가 빠르며, 칩의 면적 효율성이 좋고, 입출력 임피던스 정합에 유리하므로, 다양한 반도체 칩 및 패키징된 반도체 소자를 제공한다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 평면도 및 단면도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
본 명세서에서 반도체 칩은 웨이퍼 상태를 의미하는 것으로 이해될 수 있고, 반도체 패키지는 외형적 의미에서 웨이퍼 상태의 다수 개의 반도체 칩을 서로 전기적으로 연결하여 패키징한 것으로 이해될 수 있고, 반도체 소자는 PCB 등의 회로 기판 또는 모듈 기판 상에 장착될 수 있는 상태라는 것으로 이해될 수 있다.
본 명세서에서 "전기적으로 연결된다"라 함은 직류적으로 연결된다는 의미로 해석될 수 있다. 즉, 도전체와 도전체가 물리적으로 연결된다는 의미로 해석될 수 있다. 반면에 "전기적으로 절연된다"라 함은 직류적으로 절연된다는 의미로 해석될 수 있다. 즉, 도전체와 도전체가 직접적으로 연결되지 않고, 중간에 절연물이 개재될 수 있다는 의미로 해석될 수 있다. 따라서, "전기적으로 연결된다" 또는 "전기적으로 절연된다"라 함이 교류적으로 연결 또는 절연되는 것을 의미하거나 배제하는 것은 아니다. 즉, 직류적으로는 절연되지만 교류적으로는 연결될 수 있다. 이런 의미에서, 본 명세서에서 "연결된다"라는 표현은 "연동된다(coupled)"는 의미로 이해될 수 있다.
다수 개의 반도체 칩들을 적층하여 하나의 반도체 패키지를 제조하는 기술을 실용화하기 위하여, 본 발명자는 다양한 연구와 실험을 진행하였다. 실험에서, 반도체 칩을 적층 할수록 신호 손실이 커지고 신호가 안정적이지 못하다는 점이 무엇보다도 시급히 해결해야 할 문제라는 결론을 얻었다. 이를 해결하기 위하여, 현재 구현되고 있는 와이어 본딩 기술을 이용하여 반도체 패키지 내부에 적층된 각 반도체 칩으로 신호를 전달하는 방법은 차세대 기술로는 적절하지 않으며, 보다 개선된 대안 기술이 필요하다는 결론을 얻었다. JEDEC(joint electronic device engineering council) 등에서, 이미 차세대 반도체 패키지는 더 많은 입출력 핀들 또는 입출력 범프들을 필요로 할 것으로 예상하고 있고, 머지않아 반도체 패키지의 입출력 핀들 또는 입출력 범프들의 수가 수 백 내지 수 천 개에 이를 수도 있을 것으로 예상하기 때문에, 각 반도체 칩들의 입출력 패드마다 반도체 패키지의 입출력 핀들 또는 입출력 범프들을 하나씩 대응시켜 본딩 와이어 등으로 연결하는 현재의 기술은 적용되기 어렵다. 이 기술은 본딩 와이어의 수가 늘어날수록 신호 손실이 커지고, 경로 차에 따른 신호 지연이 발생하며, 부하가 증가하여 임피던스를 매칭시키기도 곤란하기 때문이다. 또, 반도체 칩 및 반도체 패키지의 크기가 점차 작아지고 있기 때문에, 입출력 패드들, 입출력 핀들 또는 입출력 범프들을 적절하게 배열, 배치하기도 어렵지만, 서로 간의 신호 간섭을 피하거나 줄이기 위하여 필요한 간격과 절연성을 확보하고, 전자파 방호(shielding) 문제 등을 확보하기 어려워지기 때문이다. 따라서, 차세대 반도체 기술에서는 와이어 본딩 기술에 대한 대안과, 다수 개의 반도체 칩들을 적층하면서도, 신호를 손실 없이 전달 할 수 있고, 경로에 따른 신호 전달 속도의 차이, 및 입출력 임피던스의 정합(matching) 문제 등에 대하여 개선된 대안이 필요한 것이다.
이에, 본 발명자는 다수 개의 반도체 칩들의 입출력 패드들이 하나의 반도체 패키지의 입출력 핀들 또는 입출력 범프들을 공유하는 기술이 차세대 반도체 패키지 기술의 대안이 될 수 있을 것으로 보고 다양한 연구와 실험을 진행하였고, 이 기술이 하나의 반도체 패키지 내에 다수 개의 반도체 칩을 적층하는 기술 분야에서 매우 효과적인 대안이 될 수 있다는 실험 결과를 얻었다. 특히, 반도체 칩, 즉 웨이퍼를 수직으로 관통하는 비아 홀을 형성하고 도전체를 채워 비아 플러그를 형성함으로써 각 반도체 칩들의 입출력 패드들을 서로 전기적으로 연결하는 방법은 차세대 반도체 패키지 기술에서 예상되는 많은 문제점들을 대부분 해결해 줄 수 있는 대안이 될 수 있을 것이다. 아울러, 반도체 칩의 하나의 입출력 패드 하나로부터 반도체 칩의 내부 반도체 회로의 여러 곳으로 신호를 전달하는 기술도 좋은 대안이 될 수 있을 것이다. 예를 들어, 저전력 소모, 고속 동작을 요구하는 차세대 반도체 소자에서, 매우 중요하게 대두될 것으로 예상되는 것이 반도체 소자의 공급 전압(Vdd) 및 접지 전압(Vss)의 안정성 문제이다. 그러므로, 본 발명의 기술적 사상이 유용하게 적용될 수 있는 하나의 예로써, 공급 전압과 접지 전압을 반도체 칩의 여러 곳으로 안정되게 공급하는 것이 제안될 수 있다.
이전에, 반도체 칩이 아닌 패키지 기판 또는 모듈 기판 등에 비아 플러그를 형성하는 기술이 제안되었으나, 그 기술들은 본딩 와이어를 이용한 패키지 기술과 큰 차이가 없으며, 본 발명에서 해결하고자 하는 문제들을 해결해주지 못한다. 구체적으로, 그 기술들은 기본적으로 패키지 기판 또는 모듈 기판을 필요로 할 뿐만 아니라, 각 신호 전달 선들의 경로 차이를 해결하지 못하며, 웨이퍼 레벨 기술이 아니기 때문에 웨이퍼 레벨 재배선(wafer level redistribution structure) 기술과 결합될 수 없다. 웨이퍼 레벨 재배선 기술이라 함은 통상적으로 반도체 칩을 제조하는 공정이 종료된 상태, 즉 반도체 칩의 입출력 단자들을 형성한 다음 패시베이션 막으로 보호막을 형성한 후의 단계에서, 별도의 금속 배선을 형성하여 하나의 반도체 칩 내에서 입출력 단자들을 서로 연결하거나, 또는 별개의 기능을 갖는 복수 개의 반도체 영역들을 하나의 반도체 칩으로 집적하여 입출력 단자들을 서로 연결하는 기술을 말한다. 웨이퍼 레벨 재배선 기술은 스크라이브 레인을 가로지르는 금속 배선을 포함할 수 있다. 본 발명에서 설명하는 비아 플러그는 웨이퍼 레벨에서 수행되는 기술이므로 웨이퍼 레벨 재배선 기술과 상호 유기적으로 결합될 수 있다. 따라서, 본 발명의 기술적 사상은 반도체 제조 공정 상의 문제가 크게 대두되 지 않으며, 보다 작고 정교한 반도체 패키지 기술을 제공한다. 본문에서 더 상세하게 설명될 것이다.
하나의 반도체 소자, 즉 하나의 반도체 패키지 내에는 다수 개의 반도체 칩들이 적층 될 수 있다. 이때, 패키지 내의 다수 개의 반도체 칩들이 저마다의 입출력 패드가 패키지의 입출력 범프 또는 범프와 일대 일로 연결되는 것이 아니라, 공통 기능을 갖는 입출력 단자들(패드들, 핀들 또는 범프들)이 서로 전기적으로 연결됨으로써 반도체 패키징 기술의 난점을 극복하고, 보다 안정적으로 신호를 전달 할 수 있다는 것이 본 발명자의 연구에 따른 결과이다.
본 명세서에서, 비아 플러그, 패드들, 배선 및 재배선들은 특별히 언급되지 않았다면, 전도성 물질, 예를 들어 금속으로 형성된 것으로 간주될 수 있고, 패시베이션 막들은 절연체로 형성된 것으로 간주될 수 있다. 또, 웨이퍼 레벨 재배선을 간략하게 재배선이라 설명한다.
이하에서, 본 발명자의 실험 결과들에 따른 본 발명의 다양한 실시예들을 첨부된 도면들을 참조하며 설명한다.
도 1a 및 1b는 본 발명의 실시예들에 의한 반도체 소자들을 간략하게 도시한 종단면도들이다.
도 1a를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(100)는 제1 패키지 기판(110) 상에 적층된 다수 개의 반도체 칩들(120)과 이 반도체 칩들(120)을 서로 전기적으로 연결하는 칩 범프들(130)을 포함하고, 각 반도체 칩(120)을 관통하는 하나 이상의 비아 플러그(140)를 포함한다.
도 1a는 각 반도체 칩(120)의 입출력 패드(미도시)가 중앙에 형성되는 것으로 가정한 경우를 예시한다. 본 도면에서는 본 발명의 기술적 사상을 이해하기 쉽도록 하기 위하여, 하나의 반도체 칩(120)이 하나의 비아 플러그(140)만을 포함하는 것으로 예시되고, 칩 범프(130)도 도시된 비아 플러그(140)에 해당하는 것만이 도시된다. 그러나, 실제로는 하나의 반도체 칩(120)에 다수 개의 비아 플러그들(140)이 형성될 수 있고, 다수 개의 칩 범프들(130)이 형성될 수 있는 것으로 이해하여야 한다.
본 도면에서, 하나의 반도체 소자(100)가 적층된 네 개의 반도체 칩들(120)을 포함하는 것으로 도시되었으나, 이것은 제한 사항이 아니다. 즉, 두 개의 반도체 칩들(120)이 적층 될 수도 있고, 예를 들어 8개 이상의 더 많은 반도체 칩들(120)이 적층 될 수도 있다. 본 도면에서는 본 발명의 기술적 사상을 이해하기 쉽도록 하기 위하여, 네 개의 반도체 칩들(120)이 적층 된 경우가 예시적으로 도시되었다.
비아 플러그들(140)은 각 반도체 칩(120)에 포함되며, 각 반도체 칩(120)을 관통하도록 형성될 수 있다. 따라서, 각 반도체 칩(120)들은 활성면(active plane)이 위쪽을 향하도록 배치될 수도 있고, 아래 쪽을 향하도록 배치될 수도 있다. 도시된 실시예에서는 반도체 칩들(120)의 활성면이 특정한 방향을 향하고 있는 것으로 간주되지 않는다. 예를 들어, 반도체 칩(120)의 모든 입출력 패드들에 대응하도록 비아 플러그들(140)이 형성된다면 반도체 칩(120)의 모든 입출력 경로는 비아 플러그들(140)을 통하게 될 것이다. 이 경우, 반도체 칩(120)의 활성면이 아래 방 향, 즉 제1 패키지 기판(110) 쪽을 향하도록 적층 될 수 있을 것이다.
그러나, 반도체 칩(120)의 모든 입출력 패드들에 대응하도록 비아 플러그들(140)이 형성되는 것이 아니라면, 비아 플러그(140)를 통한 전기적 연결과 본딩 와이어를 통한 전기적 연결이 동시에 적용될 수 있다. 이 경우, 반도체 칩들(120)의 활성면이 위쪽을 향하도록 배치되는 것이 반도체 패키지 조립 공정을 수월하게 할 수 있을 것이다. 그러므로, 본 발명의 모든 실시예들에서, 도면에 도시된 바와 상관없이, 적층 된 반도체 칩들(120)의 활성면이 어느 방향을 향하는가는 한정되지 않는다.
칩 범프들(130)은 서로 다른 반도체 칩들(120)의 비아 플러그들(140)을 전기적으로 연결할 수 있다. 구체적으로, 서로 다른 반도체 칩들(120)의 입출력 패드와 비아 플러그들(140)을 서로 전기적으로 연결하거나, 입출력 패드와 또 다른 입출력 패드들을 전기적으로 연결할 수 있다. 이에 대한 보다 상세한 설명은 후술된다.
칩 범프들(130)은 비아 플러그(140)들의 연장된 부분일 수도 있고, 반도체 칩(120)의 입출력 패드일 수도 있으며, 재배선(redistribution structure) 중 일부일 수도 있다. 또는, 별도의 구성 요소로 형성될 수도 있다. 예를 들어, 칩 범프들(130)은 육면체(hexahedron) 모양, 다면체(polyhedron) 모양, 볼(ball) 모양, 그 외 다양한 모양으로 형성될 수 있다.
최하부에 배치된 반도체 칩(120)의 비아 플러그(140) 또는 그 하부에 형성된 칩 범프(130)는 패키지 기판 범프(170)와 전기적으로 연결될 수 있다. 본 실시예에서는 칩 범프(130)가 패키지 기판 홀(150)을 통하여 제1 패키지 기판(110)의 패키 지 기판 패드들(160)과 전기적으로 연결되는 것을 예시한다. 특히, 와이어(165)를 통하여 칩 범프(130)와 패키지 기판 패드들(160)이 연결되는 것을 예시한다.
패키지 기판 패드들(160)은 도시되지 않은 패키지 기판 배선을 통하여 각각 패키지 기판 범프들(170)과 전기적으로 연결될 수 있다. 본 도면에서 패키지 기판 범프(170)가 볼(ball) 모양인 경우가 예시되었다. 패키지 기판 범프들(170)도 각 표준에 따라 다양한 모양으로 형성될 수 있으며, 특히 칩 소켓 또는 모듈 소켓 등을 이용할 경우, 그 모양에 제한되지 않으므로, 본 명세서에서 도시한 볼 모양의 패키지 기판 범프(170)는 본 발명의 한정적 요소가 아니며, 단지 예시적인 것으로 이해하여야 한다. 제1 패키지 기판(110)에 대한 더 상세한 설명은 후술된다.
본 실시예에서, 비아 플러그(140)는 특히 공통적인 기능을 갖는 반도체 칩(120)의 다수 개의 입출력 패드들 또는 패키지 기판 범프들(170)을 전기적으로 연결할 수 있다. 예를 들어, 공급 전압 노드로 동작하는 반도체 칩(120)의 입출력 패드들 또는 패키지 기판 범프들(170)과 전기적으로 연결될 수 있다. 또는 접지 전압 노드로 동작하는 반도체 칩(120)의 입출력 패드들 또는 패키지 기판 범프들(170)과 전기적으로 연결될 수 있다. 비아 플러그(140)는 반도체 칩(120)이 다양한 기능의 입출력 패드들과 패키지 기판 범프들(170)을 연결할 수 있지만, 본 명세서에서는 특히 공급 전압 또는 접지 전압을 공급하기 위한 입출력 패드들 및 패키지 기판 범프들(170)을 연결하는 경우를 예시한다. 그러나, 반드시 공급 전압과 접지 전압을 공급하는 입출력 패드들 또는 패키지 기판 범프들(170)과 연결되어야만 하는 것은 아니다. 비아 플러그들(140)의 보다 상세한 모양들 및 구조들에 대한 상 세한 설명은 후술된다.
본 실시예에서, 적층된 반도체 칩들(120)이 패키지 커버(180) 등으로 밀봉되는 것은 선택적으로 수행될 수 있다. 적층된 반도체 칩들(120)이 밀봉될 경우, 패키지 커버(180) 내부는 충진 재료 등으로 충진 될 수 있다. 다른 실시예로, 적층된 반도체 칩들(120)이 패키지 커버(180) 없이 포장될 경우, 포장 재료만으로 포장될 수 있다. 이러한 물질들은 열가소성 또는 열경화성 고분자 재료 또는 무기 재료로 적용될 수 있으며, 예를 들어 에폭시 수지, BCB(benzocyclobutene) 또는 세라믹 소재 등이 적용될 수 있다.
도 1b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(200)는 제2 패키지 기판(210) 상에 적층된 다수 개의 반도체 칩들(220)과 이 반도체 칩들(220)을 서로 전기적으로 연결하는 칩 범프들(230)을 포함하며, 각 반도체 칩(220)을 관통하는 다수 개의 비아 플러그들(240)를 포함한다. 도 1b는 반도체 칩들(220)의 입출력 패드들이 반도체 칩들(220)의 외곽 쪽에 형성되는 경우를 예시한다. 도 1a와 조합하여, 반도체 칩들(220)의 입출력 패드들, 비아 플러그들(240) 및 칩 범프들(230)의 위치가 다양하게 배치될 수 있다는 것을 의미하는 것으로 이해하여야 한다.
또, 칩 범프들(230)과 패키지의 입출력 범프들(270)은 제2 패키지 기판(210)의 내부에 포함되는 배선들(미도시)을 통해 전기적으로 연결될 수 있다는 것을 예시한다. 도 1a와 비교하여, 패키지 기판 홀(도 1a의 150)이 형성되지 않고, 제2 패키지 기판(210)의 내부에 형성된 패키지 기판 배선(미도시)을 통해 전기적으로 연 결될 수 있다. 그러나, 이것은 필수적이지 않으며, 도 1a에 도시된 방법과 도 1b에 도시된 방법이 서로 호환될 수 있다는 것으로 이해하여야 한다.
도 2a 및 2b는 도 1a 및 1b에 예시된 패키지 기판들을 개념적으로 간략하게 도시한 도면들이다.
도 2a를 참조하면, 제1 패키지 기판(110)은 중앙부에 형성된 패키지 기판 홀(150)과 패키지 기판 홀(150)의 주변에 형성된 패키지 기판 패드들(160) 및 패키지 범프들(170)을 포함한다. 도시된 제1 패키지 기판(110)은 도 1a와 비교하여 상하를 반대로 하여 도시한 것이다. 도 1a의 반도체 칩들(120)이 제1 패키지 기판(110)의 하면 쪽에 배치되고, 칩 범프들(130)이 패키지 기판 홀(150)을 통해 패키지 기판 패드들(160)과 전기적으로 연결된다. 패키지 기판 패드들(160)은 각각 패키지 기판 범프들(170)과 패키지 기판 배선들(177)을 통해 전기적으로 연결된다.
패키지 기판 홀(150), 패키지 기판 패드들(160), 패키지 기판 배선들(177) 및 패키지 기판 범프들(170)의 모양과 배치 등은 본 발명의 기술적 사상을 이해하기 쉽도록 하기 위하여 모두 간략하게 개념적으로 도시된 것이다. 제1 패키지 기판(110), 패키지 기판 홀(150) 및 패키지 기판 패드들(160)은 육면체 모양이고, 패키지 기판 범프들(170)은 볼 모양인 것으로 예시되었다. 그러나, 그 모양들이 본 발명의 한정적 요소로 해석되어서는 아니 된다. 또, 패키지 기판 범프들(170)의 하부에 패키지 기판 범프 패드들(175)이 형성될 수 있다. 이 경우, 패키지 기판 범프 패드들(175)과 패키지 기판 패드들(160)이 패키지 기판 배선들(177)을 통하여 전기적으로 연결될 수 있다.
도 2b를 참조하면, 제2 패키지 기판(210)은 상면에 형성된 패키지 기판 패드들(260)과 하면에 형성된 패키지 기판 범프들(270)을 포함한다. 도면에 도시된 패키지 기판 패드들(260)은 간략하게 개념적으로 몇 개만 도시된 것이다.
패키지 기판 패드들(260)은 반도체 칩의 칩 범프들과 연결되고, 제2 패키지 기판(210) 내부에 형성된 패키지 기판 내부 배선들(277) 및 패키지 기판 비아 플러그들(279)을 통하여 패키지 기판 범프들(270)과 전기적으로 연결된다. 본 실시예에 의한 제2 패키지 기판(210)은 얇은 단위 패키지 기판들(210a, 210b, 210c)이 여러 장 겹쳐짐으로써 형성될 수 있다. 본 실시예에서는 예시적으로 단위 패키지 기판들(210a, 210b, 210c)이 3층으로 겹쳐진 것을 도시하나, 이것이 본 발명을 한정하는 것은 아니다.
패키지 기판 범프들(270)은 제1 패키지 기판(210)의 전도성 패키지 기판 범프 패드들(275)과 전기적으로 연결될 수 있다.
도 3은 본 발명의 다른 실시예에 의한 반도체 소자를 도시한 종단면도이다.
도 3을 참조하면, 본 발명의 다른 실시예에 의한 반도체 소자(300)는 패키지 기판(310) 상에 다수 개의 적층된 반도체 칩들(320a, 320b, 320c, 320d)을 포함하되, 반도체 칩들(320a, 320b, 320c, 320d)은 적어도 두 가지 이상의 다른 표준 규격을 갖는다. 이것은 본 발명의 기술적 사상이 MCP(Multi Chip Package) 또는 SIP(System In a Package)처럼 다양한 기능을 가진 반도체 칩들을 하나의 반도체 패키지 내에 배치하는 기술 분야에 응용될 수 있음을 보여준다. 도 3에는 예시적으로 서로 다른 표준을 갖는 네 개의 반도체 칩들(320a, 320b, 320c, 320d)이 적층 구조로 형성된 것이 보여진다.
제1 반도체 칩(320a)과 제2 반도체 칩(320b)은 비아 플러그들(340a, 340b)을 포함하며, 제3 반도체 칩(320c)과 제4 반도체 칩(320d)은 비아 플러그를 포함하지 않는 것으로 도시되었으나, 이것은 서로 다른 표준의 반도체 칩들(320a, 320b, 320c, 320d)을 하나의 반도체 소자(300)로 패키징할 때에도 본 발명의 기술적 사상이 다양하게 응용될 수 있음을 설명하기 위한 것이다. 즉, 하나의 반도체 칩(320a, 320b, 320c, 320d)만 비아 플러그들(340a, 340b)을 포함할 수도 있으며, 네 개의 반도체 칩들(320a, 320b, 320c, 320d)이 모두 비아 플러그들(340a, 340b)을 포함할 수도 있다.
각 반도체 칩(320a, 320b, 320c, 320d)은 서로 전기적으로 연결될 수 있으며, 도면에는 메사(mesa) 모양의 칩 범프들(330a, 330b, 330c)을 통해 연결되는 것으로 도시되었으나, 앞서 언급하였듯이, 육면체, 다면체, 또는 볼 등의 모양으로 형성될 수 있다. 그 외에 다양한 구조와 모양의 칩 범프들(330a, 330b, 330c)을 통하여 서로 전기적으로 연결될 수 있다.
또, 도면에는 제1 반도체 칩(320a)과 제2 반도체 칩(320b)의 비아 플러그들(340a, 340b)이 서로 정렬되지 않는 것으로 도시되었다. 이것은 웨이퍼 레벨 재배선과 조합될 수 있음을 의미하며, 보다 상세하게 후술된다.
반도체 칩들(320a, 320b, 320c, 320d) 중 어느 하나는 패키지와 연결되는 입출력용 칩 패드(360a)를 포함하며, 입출력 칩 패드(360a)는 입출력 범프(360b)를 통하여 입출력 패키지 기판 패드(360c)와 전기적으로 연결될 수 있다.
입출력 패키지 기판 패드(360c)는 패키지 기판 배선 (미도시) 등을 통하여 패키지 범프(370) 또는 패키지 범프 패드(375)와 전기적으로 연결될 수 있다.
도 4a 및 4b는 본 발명의 다양한 실시예들에 의한 반도체 칩들을 개략적으로 예시한 평면도이다. 본 발명의 실시예들에 의한 반도체 칩들은 반도체 회로를 포함하는 회로 기판과 회로 기판 상에 형성된 전도성 재배선과 입출력 패드, 및 회로 기판을 관통하는 전도성 비아 플러그를 포함한다. 회로 기판을 관통한다는 것은 웨이퍼를 관통한다는 의미로 이해될 수 있다. 또는, 쏘잉 공정을 통해 절단된 단위 반도체 칩을 관통한다는 것으로 이해될 수 있다.
도 4a는 회로 기판(410)의 상면의 중앙에 입출력 패드들(420)이 열을 이루며 배열된 반도체 칩(400)의 평면도이다. 본 실시예에서, 입출력 패드들(420)이 두 줄 이상으로 배열 될 수 있으나, 본 발명을 이해하기 쉽도록 하기 위하여 한 줄로 배열된 것으로 가정한다.
도 4a를 참조하면, 본 발명의 일 실시예에 의한 반도체 칩(400)은, 회로 기판(410) 상에 형성된 입출력 패드들(420), 내부 회로 배선 패드들(430), 및 재배선들(440)을 포함한다. 입출력 패드들(420)이 사각형 모양으로 도시되었고, 비아 플러그들(450)이 원 모양으로 도시되었다. 비아 플러그들(450) 상에는 재배선들(440)이 형성되므로, 일반적으로 비아 플러그들(450)은 평면도에서 보이지 않을 것이다. 그러나, 본 발명의 기술적 사상을 이해하기 쉽도록 하기 위하여, 평면도 상에서 보여지는 것으로 간주한다. 또, 재배선들(440)도 대부분 절연성 패시베이션 막으로 덮이게 되므로, 도면과 같이 보여지지 않을 것이다. 하지만, 역시 본 발명의 기술 적 사상을 이해하기 쉽도록 하기 위하여, 잘 보이는 것으로 간주한다.
본 실시예에서는 예시적으로 입출력 패드들(420)과 중첩되도록 비아 플러그들(450)이 형성되는 것으로 가정한다. 즉, 비아 플러그들(450) 상에 입출력 패드들(420)이 형성되거나, 입출력 패드들(420)을 관통하도록 비아 플러그(450)들이 형성되는 것으로 가정한다. 이에 대한 설명은 보다 상세하게 후술된다.
재배선들(440)은 입출력 패드들(420)과 내부 회로 배선 패드들(430)을 전기적으로 연결할 수 있다. 구체적으로, 입출력 패드들(420)과 입출력 패드들(420)을 전기적으로 연결할 수도 있고, 입출력 패드들(420)과 내부 회로 배선 패드들(430)을 전기적으로 연결할 수도 있으며, 내부 회로 배선 패드들(430)와 내부 회로 배선 패드들(430)을 전기적으로 연결할 수도 있다. 또, 재배선들(440)끼리 서로 연결될 수도 있다. 또, 하나 이상의 입출력 패드(420)와 하나 이상의 내부 회로 배선 패드(430)가 전기적으로 연결될 수 있다. 예를 들어, 반도체 소자(400)의 공급 전압 또는 접지 전압을 공급하는 입출력 패드들(420)은 모두 같은 전력을 일정하게 공급한다. 따라서, 이러한 기능을 하는 입출력 패드들(420)은 서로 전기적으로 연결될 수 있다. 재배선들(440)은 앞서 언급하였듯이, 본 발명의 기술적 사상에서 선택적으로 적용될 수 있는 것이다. 재배선들(440)은 하나의 입출력 패드(420)로부터 제공되는 전기 신호를 반도체 칩(400)의 여러 곳으로 분산하여 제공하는 기능을 수행한다. 재배선들(440)은 반도체 칩(400)의 내부 반도체 회로보다 신호 손실이 적고 신호 전달 속도가 빠르도록 설계된다. 본 실시예에서는 구리(Cu), 알루미늄(Al), 텅스텐(W)등으로 형성될 수 있고, 금속, 금속화합물 또는 금속 합금 등으로 형성될 수 있다.
비아 플러그들(420)은 반도체 칩(400)을 관통하도록 형성될 수 있다. 도면에서, 비아 플러그들(450)이 입출력 패드들(420)과 중첩되어 형성되는 것으로 도시되었고, 비아 플러그들(450)이 입출력 패드들(420)마다 대부분 형성되는 것으로 도시되었으나, 이것은 본 발명의 기술적 사상을 설명하기 위한 것이고, 실제로는 몇 개만 형성될 수도 있고, 심지어는 단 하나의 비아 플러그(450)만 형성될 수도 있다. 여러 개의 같은 기능을 갖는 입출력 패드들(420)이 존재할 경우, 하나의 입출력 패드(420)가 비아 플러그(450)와 직접적으로 연결되고, 다른 입출력 패드들(420)은 재배선들(440)을 통하여 간접적으로 연결 될 수 있다.
도 4b는 외곽에 입출력 패드들이 배열된 반도체 칩의 평면도이다. 예를 들어, 입출력 패드들(520)이 배치된 영역이 반도체 칩(500)의 외곽 영역, 즉 스크라이브 레인 영역 또는 스크라이브 레인과 인접한 영역들일 수 있다. 본 실시예에서는 본 발명의 기술적 사상이 다양하게 응용될 수 있다는 것을 보이기 위하여 비아 플러그들(550)과 입출력 패드들(520)이 정렬되지 않는 경우들이 도시되었다. 도면에는 반도체 칩(500)의 네 면에 모두 비아 플러그들(550)이 형성되었으나, 어느 한 면에만 비아 플러그들(550)이 형성될 수도 있다. 즉, 한 면 이상에 비아 플러그들(550)이 형성될 수 있다.
도 4b를 참조하면, 재배선들(530)을 이용하여 비아 플러그들(550)과 입출력 패드들(520)이 연결되고, 내부 회로 배선 패드들(530)과도 연결된다. 특히 도 4b에는 두 개 이상의 비아 플러그들(550)이 서로 전기적으로 연결되어 있는 모양도 보 여진다. 도 4b에 도시된 다양한 재배선들(540)을 이용한 연결 구조들은 보다 상세하게 후술된다.
도 5a 내지 5g는 도 4a 및 4b의 I-I' 내지 VII-VII'을 따라 절단한 반도체 칩들의 종단면도들을 개략적으로 예시한 도면들로서, 본 발명의 기술적 사상에 따라 다양하게 응용된 비아 플러그들과 다른 구성 요소들의 구조를 도시한 것이다.
도 5a를 참조하면, 도 4a의 I-I'을 따라 절단한 종단면도로서, 본 발명의 일 실시예에 의한 재배선(640a)과 비아 플러그(650a)의 구조(600a)는, 회로 기판(610a)의 상면에 형성된 입출력 패드(620a), 내부 회로 배선 패드(630a), 재배선들(640a, 642a), 비아 플러그(650a) 및 패시베이션 막들(661a, 663a, 665a)을 포함한다. I-I' 단면은 제1 재배선(640a)의 종단면, 제2 재배선(642a)의 종단면, 입출력 패드(620a)의 종단면, 내부 회로 배선 패드(630a)의 종단면 및 비아 플러그(650)의 종단면을 개략적으로 보여준다. 본 명세서에서, 입출력 패드(620a) 또는 내부 회로 배선 패드(630a) 상에 형성된 재배선(640a)은 비아 플러그 패드(645a) 또는 재배선 패드들(647a)로 형성될 수 있다. 그러나, 비아 플러그 패드(645a) 또는 재배선 패드들(647a)을 형성하기 위한 별도의 공정을 수행하는 것은 선택 가능한 공정이므로 본 도면에서는 별도로 도시되지 않는다. 즉, 본 명세서에서 비아 플러그 패드(645a) 또는 재배선 패드들(647a)에 관하여 별도로 도면을 도시하거나 설명을 하지 않더라도, 입출력 패드(620a) 또는 내부 회로 배선 패드(630a) 상에 형성된 재배선(640a)은, 비아 플러그 패드(645a) 또는 재배선 패드(647a)로 형성되거나, 또는 포함할 수 있는 것으로 이해하여야 한다.
회로 기판(610a)은 웨이퍼와, 웨이퍼 상에 형성된 트랜지스터 등의 단위 반도체 소자들, 커패시터, 저항 또는 리액터 등의 수동 소자들, 수직 비아들 및 배선들 등을 포함할 수 있다. 단위 반도체 소자들은 내부 반도체 회로 배선들을 통하여 내부 회로 배선 패드들(630a)과 각각 전기적으로 연결될 수 있다. 본 도면에서는 도면이 복잡해지는 것을 피하기 위하여 단위 반도체 소자들이 도시되지 않는다.
입출력 패드(620a)와 내부 회로 배선 패드(630a)는 동일한 공정 단계에서 형성될 수 있다. 외형상, 입출력 패드(620a)는 내부 회로 배선 패드(630a)보다 크게 형성될 수 있다.
재배선들(640a)은 금속이고, 예를 들어 구리로 형성될 수 있으며, 증착 또는 도금 방법을 이용하여 형성될 수 있다.
비아 플러그(650a)는 비아 홀(651a), 측벽 배리어 막(653a) 및 전도성 플러그(655a)를 포함할 수 있다. 비아 홀(651a)은 회로 기판(610a)을 수직으로 관통하는 기둥 모양으로 형성된다. 비아 홀(651a)은 다양한 반도체 식각 공정 기술을 응용하여 형성될 수 있다. 비아 홀(651a)은 단위 반도체 소자들에 영향을 주지 않아야 한다. 즉, 비아 홀(651a)이 형성되는 영역은 단위 반도체 소자들이 형성되지 않도록 설계 및 제조될 수 있다. 본 실시예에서, 비아 플러그(650a)가 입출력 패드(620a)와 중첩되도록 형성될 경우, 입출력 패드(620a)의 하부 영역에 해당하는 회로 기판(610a) 내에는 단위 반도체 소자들이 형성되지 않을 수 있다. 입출력 패드들(620a) 또는 비아 플러그들(650a)이 형성될 영역에 해당하는 회로 기판(610a) 내에 단위 반도체 소자들이 형성되어야 할 경우, 도 4b를 참조할 수 있으며, 입출 력 패드들(620a) 또는 비아 플러그들(650a)이 반도체 칩(600a)의 외곽 부분에 형성될 수 있다.
측벽 배리어 막(653a)은 절연막으로 형성될 수 있으며, 전도성 플러그(655a)와 회로 기판(610a)이 전기적으로 서로 절연되도록 할 수 있다. 측벽 배리어 막(653a)이 절연막으로 형성될 경우, 전도성 플러그(655a)와 입출력 패드들(620a)을 전기적으로 연결하거나 절연하는 방법을 필요에 따라 적용하기 수월해진다. 즉, 설계적으로 더 많은 선택을 제공한다. 이에 대한 설명은 보다 구체적으로 후술된다. 측벽 배리어 막(653a)은 전도성 플러그(655a)와 회로 기판(610a)과의 화학적, 원자적 반응과 물리적 영향을 방지하고, 상호 접착력을 강화시키는 기능을 가질 수 있다. 측벽 배리어 막(653a)으로는 실리콘 질화막, 실리콘 산질화막 등이 주로 적용될 수 있으나, 실리콘 산화막이나 기타 고분자 유기물도 적용될 수 있다. 또는, 다른 실시예로, 측벽 배리어 막(653a)이 전도성 금속으로 형성될 수도 있다. 이때, 측벽 배리어 막(653a)은 Ti/TiN 또는 Ta을 포함하는 화합물로 형성될 수 있다.
전도성 플러그(655a)는 금속으로 형성될 수 있으며, 다양한 금속이 응용될 수 있다. 전도성 플러그(655a)의 폭이 수 ~ 수 십 ㎛ 정도로 매우 크지만, 그 깊이 또한 매우 깊어서 수 백 ㎛에 이를 수도 있다. 그러므로, 전도성 플러그(655a)는 구리로 형성되는 것이 좋지만, 그렇지 않고 텅스텐, 알루미늄 등 다른 금속으로 형성될 수도 있다. 본 발명자의 실험 결과 약 300 ㎛ 정도의 깊이까지는 큰 어려움 없이 비아 홀(651a)을 형성할 수 있었다.
본 도면에서, 입출력 패드(620a)를 먼저 형성하고, 비아 홀(651a)을 형성한 다음, 측벽 배리어 막(653a)을 형성하고, 끝으로 전도성 플러그(655a)를 형성한 모양이 도시되었다. 측벽 배리어 막(653a)이 입출력 패드(620a)의 표면과 동일한 높이를 가지는 것으로 도시되었으나 반드시 동일한 높이를 가져야 할 필요가 있는 것은 아니다. 전도성 플러그(655a)는 입출력 패드(620a)의 표면보다 약간 돌출되어 있다. 본 발명자의 실험에서, 전도성 플러그(655a)를 입출력 패드(620a)의 표면보다 돌출시키면 재배선(640a)과의 접촉 면적이 커져서 접촉 저항이 낮아지는 결과를 얻을 수 있었다. 하지만, 이것은 단지 공정 상에서 선택할 수 있는 공정적 문제일 뿐이며, 반드시 돌출되어야 하는 것은 아니다.
패시베이션 막들(661a, 663a, 665a)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화 막 또는 폴리이미드 막 중에서 선택되어 형성될 수 있다. 이때 폴리이미드 막은 감광성을 가질 수 있다.
도 5b를 참조하면, 도 4a의 II-II'을 따라 절단한 종단면도로서, 본 발명의 다른 실시예에 의한 재배선(640b)과 비아 플러그(650b)의 구조(600b)는 회로 기판(610b)의 상면에 형성된 입출력 패드(620b), 내부 회로 배선 패드(630b), 재배선(640b), 비아 플러그(650b), 패시베이션 막들(661b, 663b, 665b) 및 패드 절연막(670b)을 포함한다. 도 5b는 비아 플러그(650b)와, 입출력 패드(620b)와 전기적으로 절연되고, 다른 위치에 형성된 내부 회로 배선 패드(630b)와 전기적으로 연결된 것을 보여준다.
도 5a에 도시된 실시예와 비교하여, 패드 절연막(670b)에 의해 비아 플러그(650b)와 정렬된 입출력 패드(620b)가 절연된다. 비아 플러그(650b)와 재배 선(640b)은 연결되나, 비아 플러그(650b) 및 재배선(640b)은 패드 절연막(670b)에 의해 정렬된 입출력 패드(620b)와 절연된다. 본 실시예는, 서로 다른 규격을 가진 두 개의 반도체 칩을 비아 플러그(650b)를 통해 서로 연결할 경우에 발생할 수 있다. 또, 입출력 패드(620b) 및 내부 회로 배선 패드(630b)가 형성되는 위치에 대한 표준은 같으나, 입출력 패드(620b) 및 내부 회로 배선 패드(630b)의 기능이 서로 다르게 정의된 경우에도 유용하게 적용될 수 있다. 예를 들어, 비아 플러그(650b)와 정렬된 입출력 패드(620b)가 한 반도체 칩에서는 EDS (electric die sorting) 테스트 등에 사용되고, 다른 반도체 칩에서는 컨트롤 신호를 전달하기 위하여 사용되는 경우, 각 반도체 칩에서 다른 위치에 형성된 입출력 패드들(620b)이 연결되어야 할 필요성이 발생한다. 이 경우, 서로 다른 표준 규격을 가진 반도체 칩들이라 할지라도 비아 플러그(650b)를 통하여 서로 전기적으로 연결될 수 있다. 이 실시예는 도 3의 제1 반도체 칩(320a)과 제2 반도체 칩(320b)의 연결 관계에서 이미 제안되었다. 부가하여, 만약 다수 개의 반도체 칩들이 적층 되고, 그 표준도 다양할 경우, 입출력 패드(620b) 및 내부 회로 배선 패드(630b) 상에 형성된 재배선(640b)의 일부가 노출되어 다른 반도체 칩의 비아 플러그와 연결될 수 있을 것이다.
도 5c를 참조하면, 도 4a의 III-III'을 따라 절단한 종단면도로서, 본 발명의 실시예에 의한 재배선(640c)과 비아 플러그(650c)의 구조(600c)는 회로 기판(610C)의 상면에 형성된 입출력 패드(620c), 재배선들(640c, 640c'), 비아 플러그(650c) 및 패시베이션 막들(661c, 663c, 665c)을 포함한다. 또한, 입출력 패드(620c) 및 재배선들(640c, 640c')이 외부로 노출되지 않을 수 있다. 즉, 적어도 한 층의 패시베이션 막(665c)에 의해 덮여있다. 비아 플러그(650c)는 입출력 패드(620c) 및 재배선(640c)과 전기적으로 연결될 수 있으나, 재배선(640c)은 다른 구성 요소와는 연결되지 않는다. 즉, 도 5c에 도시된 비아 플러그(650c)는 반도체 칩(610c)의 상부에 다른 반도체 칩이 적층 되지 않거나, 또는 적층 될 경우라도 적층된 반도체 칩과 전기적으로 연결될 필요가 없을 경우, 또는 전기적으로 연결되지 말아야 할 경우에 응용될 수 있다. 본 실시예에서, 비아 플러그(650c) 상에 형성된 재배선(640c) 또는 재배선 패드(645c)는 형성되지 않을 수도 있다.
본 실시예에서, 재배선(640c) 또는 재배선 패드(645c)는 필요할 경우, 다른 반도체 칩과 전기적으로 연결될 수 있는 가능성들(options or possibilities)을 제공한다.
도 5d를 참조하면, 도 4a의 IV-IV'을 따라 절단한 종단면도로서, 본 발명의 실시예에 의한 재배선(640d)과 비아 플러그(650d)의 구조(600d)는 회로 기판(610d)의 상면에 형성된 입출력 패드(620d), 재배선(640d), 비아 플러그(650d), 패시베이션 막들(661d, 663d, 665d) 및 패드 절연막(670d)을 포함한다. 또한, 재배선(640d)의 일부가 외부로 노출될 수 있다. 도 5d는 비아 플러그(650d)가 패드 절연막(670d)을 이용하여 입출력 패드(620d)와는 전기적으로 절연되고, 재배선(640d)과는 전기적으로 연결되는 것을 보여준다. 반도체 칩들이 적층 될 때, 필요에 따라 비아 플러그(650d)를 통해 전해지는 전기 신호를 특정한 반도체 칩에서는 필요로 하지 않을 수도 있다. 예를 들어, 반도체 칩의 입출력 패드들(620d)의 배치 위치는 같지만 그 입출력 패드(620d)의 기능이 같지 않다면, 그 입출력 패드(620)와 정렬 또는 중첩되는 비아 플러그(650d)를 통해 전해지는 전기 신호를 절연시켜야 하는 필요가 발생할 것이다. 부가하여, 비아 플러그(650d)를 통해 전해지는 전기 신호를 다른 입출력 패드(620d) 또는 내부 회로 배선 패드(미도시)로 전달해야 하는 경우, 본 실시예에서 제안된 방법이 매우 유용할 것이다.
도 5e를 참조하면, 도 4a의 V-V'을 따라 절단한 종단면도로서, 본 발명의 실시예에 의한 재배선(640e)과 비아 플러그(650e)의 구조(600e)는 회로 기판(610e) 상면에 형성된 입출력 패드(620e), 재배선(640e), 비아 플러그(650e) 및 패시베이션 막들(661e, 663e, 665e)을 포함한다. 본 실시예에 의한 비아 플러그(650e)는 수직 방향으로 전기 신호를 전달하되, 입출력 패드(620e)와 전기적으로 연결되고 상부에 적층 될 반도체 칩에 포함된 비아 플러그와 전기적으로 연결될 것이다. 본 실시예는 재배선(640e) 등을 통하여 반도체 칩(610e) 내에 전기 신호를 분배할 필요가 없고, 정렬된 입출력 패드(620e)로 전기 신호를 전달 받아 사용하고, 전기 신호를 다른 반도체 칩으로 전달할 때 유용하게 응용될 수 있다.
도 5f를 참조하면, 도 4b의 VI-VI'을 따라 절단한 종단면도로서, 본 발명의 실시예에 의한 재배선(640f)과 비아 플러그(650f)의 구조(600f)는 회로 기판(610f)의 상면에 형성된 입출력 패드(620f), 재배선(640f), 비아 플러그(650f), 패시베이션 막들(661f, 663f, 665f) 및 패드 절연막(670f)을 포함한다. 본 실시예는 재배선(640f)과 비아 플러그(650f)가 연결되나, 입출력 패드(620f)와 절연되고, 재배선(640f)의 일부가 다른 반도체 칩과 연결되기 위하여 노출되는 것을 보여준다.
도 5g를 참조하면, 도 4b의 VII-VII'을 따라 절단한 종단면도로서, 본 발명 의 실시예에 의한 재배선(640g)과 비아 플러그(650g)의 구조(600g)는 회로 기판(610g)의 상면에 형성된 입출력 패드(620g), 재배선(640g), 비아 플러그(650g) 및 내부 회로 배선 패드(630g) 및 패시베이션 막들(661g, 663g, 665g)을 포함한다. 본 실시예에서는 비아 플러그(650)가 재배선(640g)을 통하여 입출력 패드(620g) 및 내부 회로 배선 패드(630g)와 전기적으로 연결되고, 비아 플러그(650) 상의 재배선(640g)이 외부와 연결되기 위하여 노출된다. 재배선(640g)은 재배선 패드(645g) 모양을 형성할 수 있다.
도 5a 내지 도 5g에서, 도시되지 않았지만 모든 반도체 칩들은 회로 기판들의 하면에 절연성 보호막들이 형성될 수 있다. 절연성 보호막들은 비아 플러그들을 노출시키거나 덮는 모양으로 회로 기판의 하면에 전면적으로 형성될 수 있다. 절연성 보호막들은 반도체 칩들이 적층 될 때, 중요한 기능을 수행할 수 있으며, 다른 이름으로 본 발명의 응용 실시예에서 설명될 것이다.
도 6a 내지 6c는 본 발명의 다양한 실시예에 의한 반도체 칩의 구조에서, 입출력 패드 또는 내부 회로 배선 패드와, 재배선을 연결하기 위한 오프닝들의 모양을 나타낸 평면도와 종단면도로 도시한 도면들이다. 입출력 패드와 내부 회로 배선 패드를 패드로 통칭하여 설명한다. 본 도면들에서는 비아 플러그가 도시되지 않는다.
도 6a를 참조하면, 재배선들(740a, 740b, 740c)의 폭들(Wa1, Wb1, Wc1)이 오프닝들(Ola, Oua, Olb, Oub, Olc, Ouc)의 폭들(Wla, Wua, Wlb, Wub, Wlc1, Wlc2, Wuc)보다 충분히 큰 경우, 패드들(720a, 720b, 720c)을 정사각형과 비슷한 모양으 로 설계하고, 패드들(720a, 720b, 720c)이 노출되도록 하부 패시베이션 막들(761a, 761b, 761c))의 하부 오프닝들(Ola, Olb, Olc)과 중간 패시베이션 막들(763a, 763b, 763c)의 상부 오프닝들(Oua, Oub, Ouc)의 크기를 조절한다.
도 6a는 하부 패시베이션 막들(761a, 761b, 761c)의 오프닝들(Ola, Olb, Olc)과 중간 패시베이션 막들(763a, 763b, 763c)의 오프닝들(Oua, Oub, Ouc)의 크기를 서로 다르게 형성할 수 있다는 것을 보여준다. 이것은 본 발명의 기술적 사상을 실시하려는 자에게 보다 많은 선택권을 제공하며, 패드 절연막(미도시)을 더 형성하는 경우 등에 더욱 다양하게 응용될 수 있다는 것을 의미한다. 예를 들어, 패드 절연막이 형성되어야 하는 경우에는 하부 패시베이션 막들(761a, 761b, 761c)의 오프닝들(Ola, Olb, Olc)을 중간 패시베이션 막들(763a, 763b, 763c)의 오프닝들(Oua, Oub, Ouc)보다 작게 만드는 것이 패드 절연막의 형성 목적인 패드들(720a, 720b, 720c)와 재배선들(740a, 740b, 740c)의 전기적 절연을 달성하는데 유리할 수 있다.
도 6a의 첫 번째 도면은 하부 패시베이션 막(761a)의 오프닝(Ola)보다 중간 패시베이션 막(763a)의 오프닝(Oua)이 더 크게 형성된 것을 보여주고, 두 번째 도면은 하부 패시베이션 막(761b)의 오프닝(Olb)보다 중간 패시베이션 막(763b)의 오프닝(Oub)이 더 작게 형성된 것을 보여준다. 그리고, 세 번째 도면은 하나의 패드(720c)가 점유하는 영역에 다수 개의 오프닝들(Olc)이 형성될 수 있다는 것을 보여준다. 동일한 면적에 다수 개의 오프닝들을 형성하는 것은 하나의 오프닝을 크게 형성하는 것보다 공정적 오차가 작다. 또, 비아 플러그의 저항이 충분히 낮다면, 하나의 비아 플러그를 크게 형성하는 것보다 다수 개의 비아 플러그를 형성하는 것이 공정적으로 오차가 작아 양호한 결과를 가져올 수 있다. 본 실시예들은 하나의 패드(720c)가 점유하는 영역 또는 재배선(740c)과 패드(720c)가 접촉되는 영역이 충분히 클 경우, 각 패시베이션 막들(761c, 763c)의 오프닝들(Olc, Ouc)의 크기를 조절하는 방법으로 최적의 결과를 가져오는데 도움이 될 수 있다는 의미이다.
도 6b를 참조하면, 재배선들(840a, 840b)의 폭들(Wd1, Wd2)이 오프닝들(Old1, Oud1, Old2, Oud2)을 중 어느 하나보다 작게 형성될 수 있는 것을 보여준다. 보다 상세하게, 오프닝들(Old1, Oud1, Old2, Oud2) 중 어느 하나가 재배선들(840a, 840b)의 폭(Wd1, Wd2)보다 크게 형성된 상태에서, 오프닝들(Old1, Oud1, Old2, Oud2) 중 어느 하나가 재배선들(840a, 840b)의 길이 방향으로 연장된 모양으로 형성되거나 복수 개 형성될 수 있다. 본 실시예에서도 하부 오프닝(Old1, Old2) 및 상부 오프닝(Oud1, Oud2)의 크기는 본 발명의 기술적 사상을 실시하고자 하는 자의 의도에 따라 다양하게 조절될 수 있다.
도 6c를 참조하면, 하나의 재배선(940a)에서 둘 이상의 오프닝들(Ole, Oue)이 인접하게 형성되거나, 둘 이상의 재배선들(940b, 940c)을 둘 이상의 오프닝들(Olg, Oug)이 공유하는 경우, 두 개의 오프닝들이 형성될 영역을 하나의 오프닝으로 형성할 수 있다는 것을 보여준다. 다수 개의 오프닝을 형성하는 것보다 하나의 오프닝을 크게 형성하는 것은 공정적 오차는 커질 수 있지만, 공정을 단순화시킬 수 있기 때문에 인접한 다른 패턴에 영향을 주지 않는다면 단순화된 공정을 적용하는 것이 생산성 향상에 유리할 수 있다.
도 6a 내지 6c에는 대표적으로 간단한 몇 가지 실시예들만 도시되었고 설명되었지만, 더 많은 모양으로 응용될 수 있다는 것을 충분히 이해할 수 있고 예상할 수 있을 것이다.
도 7a 및 7b는 본 발명의 실시예들에 의하여 적층된 반도체 칩의 비아 플러그들이 서로 전기적으로 연결되는 것을 개념적으로 도시한 도면들이다.
도 7a를 참조하면, 하부 반도체 칩(1100l)의 하부 비아 플러그(1110l)는 재배선 패드(1145l)와 패키지 범프(1180)를 통하여 상부 반도체 칩(1100u)의 상부 비아 플러그(1150u)와 전기적으로 연결된다. 상부 반도체 칩(1100u)의 하면에는 상부 비아 플러그(1150u)의 하단부와 전기적으로 연결되는 연결 범프 패드(1125u)가 형성될 수 있다. 따라서, 하부 반도체 칩(1100l)의 재배선 패드(1145l)와 상부 반도체 칩(1100u)의 연결 범프 패드(1125u)가 연결 범프(1180)를 통하여 전기적으로 연결될 수 있다.
상부 반도체 칩(1100u)의 하면에는 연결 범프 패드(1125u)를 노출시키는 저면 패시베이션 막들(1115u, 1117u)이 형성될 수 있다. 저면 패시베이션 막들(1115u, 1117u)은 적어도 두 층 이상으로 형성될 수 있으며, 제1 저면 패시베이션 막(1115u)은 상부 반도체 칩(1110u)의 하면에 상부 비아 플러그(1150u)의 하단부를 노출시키는 모양으로 형성될 수 있고, 제2 저면 패시베이션 막(1117u)은 연결 범프 패드(1125)를 노출시키는 모양으로 형성될 수 있다.
본 실시예에서는 연결 범프(1180)가 볼 모양으로 형성된 것이 예시되었으나, 연결 범프(1180)는 육면체, 또는 다면체 모양으로 형성될 수도 있고 다른 모양으로 형성될 수도 있다. 또한, 연결 범프(1180)가 형성되지 않고 전도성 접착제 등을 이용하여 상부 비아 플러그(1150u)와 하부 비아 플러그(1150l)가 직접적 또는 간접적으로 연결될 수 있다.
본 실시예에서는 하부 비아 플러그(1150l)가 하부 재배선 패드(1120l)와 연결된 것으로 도시되었다.
상부 반도체 칩(1100u)의 상부 재배선 패드(1120u) 상의 오프닝(1185)은 그 위에 또 다른 반도체 칩이 적층 되어 전기적으로 연결될 수 있다는 것을 암시한다.
도 7b를 참조하면, 하부 반도체 칩(1200l)의 하부 비아 플러그(1250l)는 재배선(1240l)을 통하여 상부 반도체 칩(1200u)의 상부 비아 플러그(1250u)와 전기적으로 연결된다. 도 7a에 예시된 실시예와 비교하여, 연결 범프(1280)가 하부 비아 플러그(1250l)와 정렬되지 않고 재배선(1240l)을 통하여 다른 위치로 연장된 곳에 형성되어 상부 비아 플러그(1250u)와 전기적으로 연결되는 것을 보여준다.
하부 비아 플러그(1250l)와 하부 입출력 패드(1220l) 사이에는 패드 절연막(1270l)이 형성될 수 있다. 즉, 하부 비아 플러그(1250l)와 하부 재배선 패드(1220l)는 절연될 수 있다.
또한, 재배선(1240l)과 내부 회로 배선 패드(1230l)도 절연될 수 있다. 하지만, 재배선(1240l)과 내부 회로 배선 패드가(1230l) 전기적으로 연결 될 수도 있다. 이것은 도 5a 또는 5b를 참조하여 충분히 이해될 수 있을 것이다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 개략적으로 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 명세서에 구체적 으로 설명되지 않았더라도, 다른 구체적인 형태로 응용될 수 있다는 것을 충분히 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
도 1a 및 1b는 본 발명의 실시예들에 의한 반도체 소자들을 간략하게 도시한 종단면도들이다.
도 2a 및 2b는 도 1a 및 1b에 예시된 패키지 기판들을 개념적으로 간략하게 도시한 도면들이다.
도 3은 본 발명의 다른 실시예에 의한 반도체 소자를 도시한 종단면도이다.
도 4a 및 4b는 본 발명의 실시예들에 의한 반도체 칩들을 개략적으로 예시한 평면도이다.
도 5a 내지 5g는 도 4a 및 4b의 I-I' 내지 VII-VII'을 따라 절단한 종단면도들을 개략적으로 예시한 도면들이다.
도 6a 내지 6c는 본 발명의 다양한 실시예에 의한 반도체 칩의 구조에서, 입출력 패드 또는 내부 회로 배선 패드와, 재배선을 연결하기 위한 오프닝들의 모양을 나타낸 평면도와 종단면도로 도시한 도면들이다.
도 7a 및 7b는 본 발명의 실시예들에 의하여 적층된 반도체 칩의 비아 플러그들이 서로 전기적으로 연결되는 것을 개념적으로 도시한 도면들이다.
(도면의 주요부분에 대한 부호의 설명)
100, 200, 300: 반도체 소자
110, 210, 310: 패키지 기판
120, 220, 320: 반도체 칩
130, 230, 330: 칩 범프
140, 240, 340: 비아 플러그
150: 패키지 기판 홀
160, 260: 패키지 기판 패드
165: 와이어
170, 270, 370: 패키지 기판 범프
177, 277: 패키지 기판 배선
180: 패키지 커버
275, 375: 패키지 범프 패드
279: 패키지 기판 비아 플러그
360a: 입출력 칩 패드
360b: 입출력 범프
360c: 입출력 패키지 기판 패드
400, 500, 600, 700, 800, 1100, 1200: 반도체 칩
410, 510, 610, 710, 810, 1110, 1210: 회로 기판
420, 520, 620, 720, 820, 1120, 1220: 입출력 패드
430, 530, 630, 730, 830, 1130, 1230: 내부 회로 배선 패드
440, 540, 640, 642, 740, 840, 1140, 1240: 재배선
450, 550, 650, 750, 850, 1150, 1250: 비아 플러그
645: 비아 플러그 패드
647: 재배선 패드
661, 663, 665: 패시베이션 막
670, 1270: 패드 절연막
1115, 1117, 1215, 1217: 저면 패시베이션 막
1120: 하부 재배선 패드
1125, 1225: 연결 범프 패드
1180, 1280: 연결 범프

Claims (20)

  1. 반도체 회로를 포함하는 회로 기판;
    상기 회로 기판 상에 형성되며, 상기 반도체 회로와 전기적으로 연결되는 전도성 재배선;
    상기 회로 기판 상에 형성된 전도성 입출력 패드; 및
    상기 회로 기판을 관통하는 전도성 비아 플러그를 포함하는 반도체 칩.
  2. 제1항에 있어서,
    상기 비아 플러그는 상기 입출력 패드와 정렬되는 반도체 칩.
  3. 제1항에 있어서,
    상기 비아 플러그는 상기 입출력 패드와 전기적으로 연결되는 반도체 칩.
  4. 제1항에 있어서,
    상기 비아 플러그는 상기 재배선과 전기적으로 연결되는 반도체 칩.
  5. 제1항에 있어서, 상기 비아 플러그는,
    상기 반도체 회로 기판을 관통하는 비아 홀;
    상기 비아 홀의 측벽에 형성된 측벽 배리어 막; 및
    상기 측벽 배리어 막의 내부를 채우는 전도성 플러그를 포함하는 반도체 칩.
  6. 제5항에 있어서,
    상기 측벽 배리어 막은 절연물인 반도체 칩.
  7. 제1항에 있어서,
    상기 입출력 패드가 상기 회로 기판의 상면에 중앙 쪽에 열을 지어 배치된 반도체 칩.
  8. 제1항에 있어서,
    상기 입출력 패드의 상면에 형성된 패드 절연막을 더 포함하는 반도체 칩.
  9. 제1항에 있어서,
    상기 회로 기판의 하면에 상기 비아 플러그의 하단부와 전기적으로 연결되는 연결 범프 패드를 포함하는 반도체 칩.
  10. 제1항에 있어서,
    상기 회로 기판의 하면에 형성된 패시베이션 막을 더 포함하는 반도체 칩.
  11. 제1항에 있어서,
    상기 비아 플러그는 상기 반도체 칩의 공급 전압 노드인 반도체 칩.
  12. 제1항에 있어서,
    상기 반도체 회로와 상기 전도성 재배선 사이에 형성된 전도성 내부 회로 배선 패드를 포함하는 반도체 칩.
  13. 제12항에 있어서,
    상기 비아 플러그의 하나가 상기 내부 회로 배선 패드의 적어도 하나 이상과 전기적으로 연결되는 반도체 칩.
  14. 제1 반도체 칩; 및
    상기 제1 반도체 칩의 상부에 적층된 제2 반도체 칩을 포함하고,
    상기 반도체 칩들은,
    반도체 회로를 포함하는 회로 기판;
    상기 회로 기판 상에 형성되며, 상기 반도체 회로와 전기적으로 연결되는 전도성 재배선;
    상기 회로 기판 상에 형성된 전도성 입출력 패드; 및
    상기 회로 기판을 관통하는 전도성 비아 플러그를 각각 포함하고,
    상기 제1 반도체 칩의 비아 플러그와 상기 제2 반도체 칩의 비아 플러그가 전기적으로 연결되는 반도체 칩의 적층 구조.
  15. 제11항에 있어서,
    상기 제1 반도체 칩은 비아 플러그의 상부에 형성된 비아 플러그 패드를 더 포함하고,
    상기 제2 반도체 칩의 비아 플러그가 상기 비아 플러그 패드와 전기적으로 연결되는 반도체 칩의 적층 구조.
  16. 제11항에 있어서,
    상기 제2 반도체 칩은 비아 플러그의 하부에 형성된 연결 범프 패드를 더 포함하고,
    상기 제1 반도체 칩의 비아 플러그가 상기 연결 범프 패드와 전기적으로 연결되는 반도체 칩의 적층 구조.
  17. 제11항에 있어서,
    상기 제1 반도체 칩의 재배선의 일부가 노출되고,
    상기 제1 반도체 칩의 노출된 재배선의 일부와 상기 제2 반도체 칩의 비아 플러그가 전기적으로 연결된 반도체 칩의 적층 구조.
  18. 제11항에 있어서,
    상기 제1 반도체 칩의 비아 플러그와 상기 제2 반도체 칩의 비아 플러그는 연결 범프를 통하여 전기적으로 연결되는 반도체 칩의 적층 구조.
  19. 제11항에 있어서,
    상기 제1 반도체 칩의 비아 플러그와 상기 제2 반도체 칩의 비아 플러그가 서로 정렬되는 반도체 칩의 적층 구조.
  20. 패키지 기판 상에 배치된 제1 반도체 칩;
    상기 제1 반도체 칩의 상부에 적층된 제2 반도체 칩을 포함하고,
    상기 반도체 칩들은,
    반도체 회로를 포함하는 회로 기판;
    상기 회로 기판 상에 형성되며, 상기 반도체 회로와 전기적으로 연결되는 전도성 재배선;
    상기 회로 기판 상에 형성된 전도성 입출력 패드; 및
    상기 회로 기판을 관통하는 전도성 비아 플러그를 각각 포함하고,
    상기 제1 반도체 칩의 비아 플러그와 상기 제2 반도체 칩의 비아 플러그가 전기적으로 연결되며,
    상기 제1 반도체 칩의 비아 플러그가 패키지 기판의 패키지 기판 패드와 전기적으로 연결된 반도체 소자 패키지.
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