KR20100058359A - 다층 반도체 패키지, 그것을 포함하는 반도체 모듈 및 전자신호 처리 시스템 및 다층 반도체 패키지의 제조 방법 - Google Patents

다층 반도체 패키지, 그것을 포함하는 반도체 모듈 및 전자신호 처리 시스템 및 다층 반도체 패키지의 제조 방법 Download PDF

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KR20100058359A
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Abstract

다층 반도체 패키지와 응용 기술들이 설명된다. 본 발명의 일 실시예에 의한 다층 반도체 패키지는, 최상부 단위 반도체 패키지 및 최하부 단위 반도체 패키지를 포함하는 다층의 단위 반도체 패키지들을 포함하고, 상기 단위 반도체 패키지들은, 기판, 상기 기판 상에 형성된 반도체 칩, 상기 기판 상에 반도체 칩 주변에 채워진 몰딩재, 및 상기 반도체 칩과 상기 몰딩재 상에 형성된 접착층을 포함하고, 상기 반도체 칩은, 상기 반도체 칩을 관통하는 전도성 칩 비아들, 및 상기 반도체 칩의 일면에 형성되고, 상기 전도성 칩 비아들과 각각 전기적으로 연결되는 비아 패드들을 포함하고, 상기 기판은, 상기 기판의 일면에 형성되고 상기 비아 패드들과 전기적으로 각각 연결되는 비아 랜드들, 상기 기판의 다른 면에 형성되고 상기 비아 랜드들과 전기적으로 연결되는 본딩 랜드들, 및 상기 본딩 랜드들과 전기적으로 연결되는 테스트 랜드들을 포함하고, 상기 단위 반도체 패키지들은, 아래에 적층된 상기 단위 반도체 패키지의 상기 접착층 상에 위에 적층된 상기 단위 반도체 패키지의 상기 기판이 직접적으로 접착된다.
다층 반도체 패키지, 비아, 랜드, 접착

Description

다층 반도체 패키지, 그것을 포함하는 반도체 모듈 및 전자 신호 처리 시스템 및 다층 반도체 패키지의 제조 방법{A multi stack semiconductor package, a module and a system including the same, and method of manufacturing the same}
본 발명은 다층 반도체 패키지에 관한 것이다.
단일 반도체 소자의 처리 용량 또는 저장 용량을 늘리기 위하여 각 반도체 소자의 집적도를 높이는 연구가 진행되고 있다. 그러나, 반도체 소자의 집적도를 높이기란 쉽지 않은 일이므로, 반도체 소자를 여러 개 연결하여 반도체 소자의 처리 용량 또는 저장 용량을 늘리는 방법이 제안되었다. 이 기술 분야의 두 가지 연구 방향은, 웨이퍼 상태의 반도체 칩을 적층하는 기술과, 완성된 패키지 상태의 반도체 소자를 적층하는 기술이다. 그러나 이 두 기술들은 수율이 낮고, 테스트가 어렵다는 점과, 불필요하게 반도체 패키지의 크기가 커지고 비용이 크게 상승한다는 단점을 가지고 있다. 또, 성능 면에서도 한계성을 드러내고 있어서 더욱 정교해지는 차세대 반도체 기술 분야에서 계속 응용될 수 있을지도 확신될 수 없다.
본 발명이 해결하고자 하는 과제는, 다층 반도체 패키지를 제공함에 있다.
본 발명이 해결하고자 하는 다른 과제는, 다층 반도체 패키지를 포함하는 반도체 모듈을 제공함에 있다.
본 발명이 해결하고자 하는 또 다른 과제는, 다층 반도체 패키지를 포함하는 반도체 모듈을 포함하는 전자 신호 처리 시스템을 제공함에 있다.
본 발명이 해결하고자 하는 다른 과제는, 다층 반도체 패키지를 제조하는 방법을 제공함에 있다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위한 본 발명의 일 실시예에 의한 다층 반도체 패키지는, 최상부 단위 반도체 패키지 및 최하부 단위 반도체 패키지를 포함하는 다층의 단위 반도체 패키지들을 포함하고, 상기 단위 반도체 패키지들은, 기판, 상기 기판 상에 형성된 반도체 칩, 상기 기판 상에 반도체 칩 주변에 채워진 몰딩재, 및 상기 반도체 칩과 상기 몰딩재 상에 형성된 접착층을 포함하고, 상기 반도체 칩은, 상기 반도체 칩을 관통하는 전도성 칩 비아들, 및 상기 반도체 칩의 일면에 형성되고, 상기 전도성 칩 비아들과 각각 전기적으로 연결되는 비아 패드들 을 포함하고, 상기 기판은, 상기 기판의 일면에 형성되고 상기 비아 패드들과 전기적으로 각각 연결되는 비아 랜드들, 상기 기판의 다른 면에 형성되고 상기 비아 랜드들과 전기적으로 연결되는 본딩 랜드들, 및 상기 본딩 랜드들과 전기적으로 연결되는 테스트 랜드들을 포함하고, 상기 단위 반도체 패키지들은, 아래에 적층된 상기 단위 반도체 패키지의 상기 접착층 상에 위에 적층된 상기 단위 반도체 패키지의 상기 기판이 직접적으로 접착된다.
상기 해결하고자 하는 다른 과제를 달성하기 위한 본 발명의 일 실시예에 의한 반도체 모듈은, 모듈 기판 상에 배치된 복수 개의 다층 반도체 패키지들을 포함하되, 상기 다층 반도체 패키지들은, 최상부 단위 반도체 패키지 및 최하부 단위 반도체 패키지를 포함하는 다층의 단위 반도체 패키지들을 포함하고, 상기 단위 반도체 패키지들은, 기판, 상기 기판 상에 형성된 반도체 칩, 상기 기판 상에 반도체 칩 주변에 채워진 몰딩재, 및 상기 반도체 칩과 상기 몰딩재 상에 형성된 접착층을 포함하고, 상기 반도체 칩은, 상기 반도체 칩을 관통하는 전도성 칩 비아들, 및 상기 반도체 칩의 일면에 형성되고, 상기 전도성 칩 비아들과 각각 전기적으로 연결되는 비아 패드들을 포함하고, 상기 기판은, 상기 기판의 일면에 형성되고 상기 비아 패드들과 전기적으로 각각 연결되는 비아 랜드들, 상기 기판의 다른 면에 형성되고 상기 비아 랜드들과 전기적으로 연결되는 본딩 랜드들, 및 상기 본딩 랜드들과 전기적으로 연결되는 테스트 랜드들을 포함하고, 상기 단위 반도체 패키지들은, 아래에 적층된 상기 단위 반도체 패키지의 상기 접착층 상에 위에 적층된 상기 단위 반도체 패키지의 상기 기판이 직접적으로 접착된다.
상기 해결하고자 하는 또 다른 과제를 달성하기 위한 본 발명의 일 실시예에 의한 전자 신호 처리 시스템은, 전자 신호를 처리하는 중앙 처리 장치, 상기 중앙 처리 장치에 신호 처리 명령을 보내는 명령부, 상기 중앙 처리 장치에서 처리도니 신호를 외부에 보여주는 출력부, 상기 중앙 처리 장치와 전자 데이터를 주고 받아 기억하는 반도체 모듈, 상기 중앙 처리 장치와 반도체 모듈 사이에 위치된 메모리 인터페이스, 및 상기 중앙 처리 장치가 처리할 신호를 다른 중앙 처리 장치로부터 수신하거나, 상기 중앙 처리 장치가 처리한 신호를 다른 중앙 처리 장치로 송신하는 통신부를 포함하되, 상기 반도체 모듈은, 모듈 기판 상에 배치된 복수 개의 다층 반도체 패키지들을 포함하되, 상기 다층 반도체 패키지들은, 최상부 단위 반도체 패키지 및 최하부 단위 반도체 패키지를 포함하는 다층의 단위 반도체 패키지들을 포함하고, 상기 단위 반도체 패키지들은, 기판, 상기 기판 상에 형성된 반도체 칩, 상기 기판 상에 반도체 칩 주변에 채워진 몰딩재, 및 상기 반도체 칩과 상기 몰딩재 상에 형성된 접착층을 포함하고, 상기 반도체 칩은, 상기 반도체 칩을 관통하는 전도성 칩 비아들, 및 상기 반도체 칩의 일면에 형성되고, 상기 전도성 칩 비아들과 각각 전기적으로 연결되는 비아 패드들을 포함하고, 상기 기판은, 상기 기판의 일면에 형성되고 상기 비아 패드들과 전기적으로 각각 연결되는 비아 랜드들, 상기 기판의 다른 면에 형성되고 상기 비아 랜드들과 전기적으로 연결되는 본딩 랜드들, 및 상기 본딩 랜드들과 전기적으로 연결되는 테스트 랜드들을 포함하고, 상기 단위 반도체 패키지들은, 아래에 적층된 상기 단위 반도체 패키지의 상기 접착층 상에 위에 적층된 상기 단위 반도체 패키지의 상기 기판이 직접적으로 접착된 다.
상기 해결하고자 하는 또 다른 과제를 달성하기 위한 본 발명의 일 실시예에 의한 다층 반도체 패키지의 제조 방법은, 다수 개의 반도체 칩들의 일면에 기판을 접착하고, 상기 반도체 칩들의 다른 면에 접착층을 형성하고, 상기 기판과 상기 접착층의 사이에 상기 반도체 칩들의 주변을 둘러싸도록 몰딩재를 형성하여 다수 개의 단위 반도체 패키지들을 형성하고, 및 하나의 단위 반도체 패키지의 접착층 상에 다른 단위 반도체 패키지의 기판이 직접적으로 접착되도록 적층하는 것을 포함하되, 상기 반도체 칩들은 다수 개의 칩 비아들을 포함하고, 및 상기 기판은 다수 개의 기판 비아들을 포함하고, 상기 칩 비아들과 상기 기판 비아들은 전기적으로 연결된다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
상술한 바와 같이 본 발명의 실시예들에 의한 다층 반도체 패키지는, 각 단위 반도체 패키지 별로 테스트를 할 수 있고, 제조 공정이 빠르고 저가이므로 생산성이 높으며, 성능 면에서도 우수하다. 그러므로, 본 발명의 실시예들에 의한 반도체 모듈 및 전자 신호 처리 시스템도 생산성이 높고 성능도 우수하다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발 명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 평면도 및 단면도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
도 1a는 본 발명의 일 실시예에 의한 다층 반도체 패키지(multi stacked semiconductor package)를 개념적으로 도시한 종단면도이고, 도 1b는 단위 반도체 패키지(unit semiconductor package)를 개념적으로 도시한 종단면도이며, 도 1c는 기판과 반도체 칩의 접착 부위를 개념적으로 확대 도시한 종단면도이고, 및 도 1d는 최하부에 위치된 단위 반도체 패키지의 기판을 개념적으로 도시한 종단면도이다.
도 1a 내지 1d를 참조하면, 본 발명의 일 실시예에 의한 다층 반도체 패키 지(10)는, 다층으로 적층된 다수 개의 단위 반도체 패키지들(100a, 100b, 100c, 100d)을 포함하며, 각 단위 반도체 패키지들(100a, 100b, 100c, 100d)은, 기판(110), 기판(110) 상에 형성된 반도체 칩(130), 반도체 칩(130) 주변에 채워진 절연성 몰딩재(150), 및 반도체 칩(130)과 몰딩재(150) 상에 형성된 접착층(170)을 포함한다. 본 실시예에서는 예시적으로 4개의 단위 반도체 패키지들(100a, 100b, 100c, 100d)이 적층되어 다층 반도체 패키지(10)를 형성한 것을 설명한다. 본 발명의 응용 실시예들에서, 최소 2개 이상의 단위 반도체 패키지들(100a, 100b, 100c, 100d)이 적층되어 다층 반도체 패키지(10)를 형성할 수 있으며, 본 실시예보다 더 많은 수의 단위 반도체 패키지들(100a, 100b, 100c, 100d)이 적층되어 하나의 다층 반도체 패키지(10)를 형성할 수도 있다. 특히, 최상부 단위 반도체 패키지(100a) 및 최하부 단위 반도체 패키지(100d)는 중간에 적층된 단위 반도체 패키지들(100b, 100c)과 다른 구성을 가질 수 있다. 도면들에서, 본 발명의 기술적 사상을 이해하기 쉽도록 하기 위하여, 몇 가지 구성 요소들이 생략되었다.
각 반도체 칩들(130)은 전도성 칩 비아들 (135, chip via)들을 포함하며, 이 칩 비아들(135)을 통하여 다른 반도체 칩들(130)과 전기적으로 연결될 수 있다. 칩 비아들(135)은 반도체 칩(130)을 관통하며, 반도체 칩(130)의 중앙 쪽에 열을 지어 배열될 수 있다. 칩 비아들(135)은 반도체 칩(130)의 입출력 패드들이 형성되는 위치에 중첩되도록 배열될 수 있다. 입출력 패드가 중앙 쪽에 형성되지 않고 외곽 쪽에 형성되는 경우, 칩 비아들(135)이 반도체 칩(130)의 외곽 쪽에 형성될 것이다. 칩 비아들(135)은 웨이퍼를 가공하는 공정을 통해 형성될 수 있다. 예를 들어, 웨 이퍼를 수직으로 관통하는 칩 비아 홀들을 형성하고, 그 내부를 금속으로 채움으로 칩 비아들(135)이 형성될 수 있다. 칩 비아들(135)은 구리 또는 구리 합금으로 형성될 수 있다.
각 기판(110)들은 기판 비아들(111)을 포함할 수 있다. 기판 비아들(111)은 기판(110)을 관통하며, 칩 비아들(135)과 중첩되도록 형성될 수 있다. 기판 비아들(111)은 칩 비아들(135)과 전기적으로 연결될 수 있다. 기판 비아들(111)은 도 1b에 도시된 것과 같이 하나의 기둥 모양으로 형성될 수도 있지만, 반드시 하나의 기둥 모양으로 형성될 필요는 없으며, 다양한 모양으로 형성될 수도 있다. 예를 들어, 기판(110)이 다층으로 형성될 경우, 기판(110) 내에서 수직 및 수평 방향으로 형성된 다수 개의 배선들을 이용하여 전기적 연결이 형성될 것이다.
기판 비아들(111)은 웨이퍼를 가공하는 공정들과는 무관하게 기판(110)을 제조하는 공정에서 형성될 수 있다.
기판 비아들(111)과 칩 비아들(135) 사이에 비아 패드들(147) 및/또는 비아 랜드들(113)이 형성될 수 있다. 비아 패드들(147) 및 비아 랜드들(113)은 금속으로 형성될 수 있으며, 둘 중 어느 하나만 형성될 수도 있고, 두 개가 모두 형성될 수도 있다. 비아 패드들(147) 및/또는 비아 랜드들(113)은 범프처럼 형성되고 사용될 수 있다. 도면이 복잡해지는 것을 방지하기 위하여, 비아 패드들(147) 및 비아 랜드들(113)은 도 1c에만 도시된다.
기판 비아들(111)과 칩 비아들(135)은 직접적으로 접촉됨으로써 전기적으로 연결될 수도 있지만, 이방성 전도성 접착제(ACA: anisotropic conductive adhesive)로 전기적으로 연결될 수 있다. 이방성 전도성 접착제는 필름 타입 또는 페이스트 타입으로 사용된다. 그러므로, 비아 패드들(147)과 비아 랜드들(113)도 직접적으로 접촉됨으로써 전기적으로 연결될 수도 있고, 이방성 전도성 접착제를 이용하여 전기적으로 접촉될 수도 있다.
기판(110)은 반도체 패키지용 PCB(printed circuit board) 등이 사용될 수 있다. 기판(110)의 일면에는 반도체 칩(130)과 전기적으로 연결되기 위한 비아 랜드들(113, via land)이 형성될 수 있고, 기판(110)의 다른 면에는 본딩 랜드들(115, bonding land)과 테스트 랜드들(117, test land)이 형성될 수 있다. 본딩 랜드들(115)은 기판 비아들(111)을 통하여 비아 랜드들(113)과 전기적으로 연결될 수 있다. 테스트 랜드들(117)은 본딩 랜드들(115)과 도시되지 않은 기판 배선들을 통하여 전기적으로 연결될 수 있다.
최하부에 위치되는 단위 반도체 패키지(100d)의 기판(110)에는 솔더 랜드들(117a)이 형성되고, 솔더 랜드들(117a) 상에는 솔더 볼들(190)이 형성될 수 있다.
기판(110)과 반도체 칩(130)의 사이에 접착제(120)가 존재할 수 있다. 이것은 본 명세서에서 본 발명의 일 실시예에 의한 다층 반도체 패키지(10)의 제조 공정들에 관한 설명에서 언급될 것이다.
몰딩재(150)는 에폭시 계열의 수지, 전기적 몰드 재료 (EMC: electric mold compound) 등으로 형성될 수 있다. 몰딩재(150)는 반도체 칩(130)을 외부의 전기적, 물리적 충격으로부터 보호하고 반도체 칩(130)에서 발생하는 열을 잘 전달 할 수록 좋다고 할 수 있다.
접착층(170)은 단위 반도체 패키지들(100a, 100b, 100c, 100d)을 접착하여 적층하기 위한 것이다. 보다 상세하게, 기판(110)과 반도체 칩(130)을 접착시키는 기능을 가질 수 있다. 접착층(170)은 에폭시 수지를 포함할 수 있다. 도면에는 접착층(170)이 과장되게 도시되었다.
최상부의 단위 반도체 패키지(100a)의 접착층(170) 상에는 보호층(180)이 형성될 수 있다. 보호층(180)은 단단한 재료로 형성될 수 있다. 예를 들어, 글래스, 세라믹 또는 그 외 절연성의 단단한 평판으로 형성될 수 있다. 보호층(180)은 다층 반도체 패키지(10)를 외부의 물리적 충격으로부터 보호하는 기능을 가질 수 있다.
최하부의 단위 반도체 패키지(100d)의 기판(110)에는 회로 기판과 전기적으로 연결되기 위한 연결체, 예를 들어 솔더 볼들(190) 등이 형성될 수 있다. 솔더 볼들(190) 외에도, 육면체 또는 메사 형태의 범프가 형성될 수도 있고, 핀 모양 등으로 형성될 수도 있고, 또 다른 금속 볼이 형성될 수도 있다.
최하부의 단위 반도체 패키지(100d)에는 연결체가 형성되기 위한 랜드들(117a)가 형성될 수 있다. 본 실시예에서는 연결체로 솔더 볼들(190)이 형성된 경우가 예시되었으므로 이 연결체 랜드들(117a)을 솔더 랜드들(117a)로 부르기로 한다. 솔더 랜드들(117a)은 다른 단위 반도체 패키지들의 기판(110)에 형성된 테스트 랜드들(117)과 동일하거나 다른 배열을 가질 수 있다.
도 2는 본 발명의 일 실시예에 의한 단위 반도체 패키지의 기판의 양면을 개념적으로 도시한 도면이다. 도 2를 참조하면, 본 발명의 일 실시예에 의한 단위 반 도체 패키지의 기판의 일면(110f)에는 비아 랜드들(113)이 형성되고, 다른 면(110b)에는 본딩 랜드들(115)과 테스트 랜드들(117)이 형성된다. 본딩 랜드들(115)과 테스트 랜드들(117)은 전기적으로 일대 일 연결될 수 있다. 도시된 비아 랜드들(113) 및 본딩 랜드들(115)은 예시적으로 기판(110)의 중앙 쪽에 두 열로 배열된 것으로 도시되었으나, 이에 한정되는 것은 아니다. 앞서 설명하였듯이, 비아 랜드들(113)과 본딩 랜드들(115)은 기판 비아들(111)을 통해 전기적으로 연결될 수 있고, 서로 정렬될 수 있다. 본딩 랜드들(115)과 테스트 랜드들(117)은 전기적으로 일대일 연결될 수 있다. 최하부에 위치되는 기판(110)일 경우, 테스트 랜드들(117)이 아닌 솔더 랜드들(117a)이 형성될 것이다. 최하부에 위치하는 기판(110)도, 본딩 랜드들(115)과 솔더 랜드들(117a)이 전기적으로 일대일 연결될 수 있다. 도면에는 테스트 랜드들(117)이 엇갈리게 배열된 것으로 도시되었으나, 격자형으로 배열될 수도 있다.
본 도면에는 예시적으로, 비아 랜드들(113)과 본딩 랜드들(115)을 장방형으로 도시하였고, 테스트 랜드들(117)을 원형으로 도시하였으나, 반드시 이에 한정되는 것은 아니다.
도 3a 내지 3c는 본 발명의 다른 실시예들에 의한 다층 반도체 패키지를 설명하기 위하여 개념적으로 도시된 종단면도들이다. 도 3a를 참조하면, 본 발명의 다른 실시예에 의한 다층 반도체 패키지(10a)는, 도 1a 내지 1d에 도시되고 설명된 본 발명의 일 실시예에 의한 다층 반도체 패키지(10)와 비교하여, 최상부에 위치되는 단위 반도체 패키지(100aa)가 칩 비아들(135)을 포함하지 않는다. 최상부에 위 치되는 단위 반도체 패키지(100aa)는 전자 신호를 상하로 전달할 필요가 없기 때문에 칩 비아들(135)이 형성될 필요가 없다. 이 경우, 최상부에 위치되는 단위 반도체 패키지(100aa)에 포함되는 반도체 칩은 활성 면이 기판 방향으로 접착될 것이다. 다른 반도체 칩들은 활성 면이 기판 방향으로 향할 강제성을 가질 필요는 없다.
도 3b를 참조하면, 본 발명의 또 다른 실시예에 의한 다층 반도체 패키지(10b)는 최상부에 형성되는 단위 반도체 패키지(100ab)의 상부에 보호층이 형성되지 않는다. 보호층이 형성되지 않고 몰딩재가 반도체 칩(130) 상부를 덮도록 형성될 수 있다. 보호층이 형성되지 않을 경우, 접착층이 형성되지 않을 수 있다.
도 3c를 참조하면, 본 발명의 또 다른 실시예에 의한 다층 반도체 패키지(10c)는 최상부에 형성되는 단위 반도체 패키지(100ac)가 칩 비아들 및 보호층을 포함하지 않을 수 있다. 또, 접착층도 포함하지 않을 수 있다.
즉, 도 3a 내지 3c로부터, 최상부에 위치되는 단위 반도체 패키지는 칩 비아들, 접착층, 보호층 등을 반드시 필요로 하지 않는다는 것이 충분히 이해될 수 있을 것이다.
도 4a 내지 4c는 본 발명의 또 다른 실시예에 의한 다층 반도체 패키지 및 그에 사용되는 기판을 도시한 종단면도이다. 도 4a를 참조하면, 본 발명의 또 다른 실시예에 의한 다층 반도체 패키지(20)는 다층으로 적층된 다수 개의 다양한 단위 반도체 패키지들(200a, 200b, 200c, 200d)을 포함하며, 각 단위 반도체 패키지들(200a, 200b, 200c, 200d)은, 다양한 기판들(210a, 210b, 210c, 210d), 기판 들(210a, 210b, 210c, 210d) 상에 형성된 다양한 반도체 칩들(230a, 230b, 230c, 230d), 및 반도체 칩들(230a, 230b, 230c, 230d)의 주변에 채워진 몰딩재들(250)을 포함한다. 본 실시예는 다양한 단위 반도체 패키지들(200a, 200b, 200c, 200d)에 포함되어 있는 다양한 반도체 칩들(230a, 230b, 230c, 230d)이 서로 표준이 다를 경우, 다양한 반도체 칩들(230a, 230b, 230c, 230d)이 하나의 다층 반도체 패키지(20)로 제조될 수 있다는 것을 보여준다.
본 실시예에 적용된 다양한 반도체 패키지들(200a, 200b, 200c, 200d)은 포함되어 있는 다양한 반도체 칩들(230a, 230b, 230c, 230d)의 종류, 크기, 또는 칩 비아들(230)의 위치 등이 서로 다를 경우에도, 적층될 수 있다는 것을 보여준다. 상세하게, 각 기판들(210a, 210b, 210c, 210d)이 각 반도체 칩들(200a, 200b, 200c, 200d)의 표준에 맞게 따로 제작될 수 있다.
본 도면에 도시되지 않았거나, 설명되지 않은 구성 요소들은 본 발명의 다양한 실시예들의 특징적 요소들이 모두 적용될 수 있는 것으로 이해하여야 한다. 본 도면에 도시되지 않은 이유는 단지 본 도면이 복잡하게 되는 것을 피하기 위함이다.
도 4b를 참조하면, 본 발명의 또 다른 실시예에 의한 다층 반도체 패키지(20)에 사용되는 기판(210)은, 비아 랜드들(213)과 본딩 랜드들(215)이 서로 중첩 또는 정렬되지 않게 형성된다. 비아 랜드들(213)과 본딩 랜드들(215)은 기판 배선들(214) 및 기판 비아들(211)을 통하여 서로 전기적으로 연결될 수 있다. 기판 배선들(214)은 기판(210)의 어느 한 면 상에 형성될 수 있다. 그러나, 기판(210)이 다층으로 형성될 수도 있으므로, 기판 배선들(214)은 기판(210)의 내부에 형성될 수도 있다. 기판(210)이 다층으로 형성될 경우, 기판 배선들(214)은 그 계면에 형성될 수 있다.
도 4c를 참조하면, 본 발명의 또 다른 실시예에 의한 다층 반도체 패키지에 사용되는 기판(210)은, 본딩 랜드(215)들이 기판(210)의 외곽 쪽에 배열될 수 있고, 테스트 랜드들(217, 또는 솔더 랜드들)이 격자형으로 배열될 수 있다. 본 도면은 본 발명의 일 실시예에 의한 기판(110)과 비교하고자 한 도면이다. 즉, 테스트 랜드들(217, 또는 솔더 랜드들)이 지그재그로 배열될 수도 있다.
도 5a 내지 도 5e는 본 발명의 일 실시예에 의한 다층 반도체 패키지를 제조하는 방법을 개념적으로 설명하기 위한 도면들이다.
도 5a를 참조하면, 웨이퍼(W) 상태의 반도체 칩들(130)에 칩 비아들(135)이 형성된다. 웨이퍼(W) 상태의 반도체 칩들(130)이 완성된다는 의미는 최상위 금속 배선층이 형성 완료되었다는 의미로 이해될 수 있다. 또는, 웨이퍼(W) 상에 다수 개의 반도체 칩들(130)이 형성되고, 그 상부에 형성된 웨이퍼 레벨 재배선 (wafer level redistribution)을 포함할 수 있다. 본 실시예에의 최후 단계에서는 웨이퍼(W)를 상하로 관통하는 칩 비아들(135)이 형성될 수 있다. 경우에 따라, 칩 비아들(135) 상에 비아 패드들(145)이 형성될 수 있다. 칩 비아들(135)은 웨이퍼(W)를 관통하는 비아 홀들을 식각 방법으로 형성한 다음, 도금 등의 방법으로 비아 홀들을 채움으로써 형성될 수 있다. 반도체 칩들(130)의 상면에는 패시베이션 층(미도시)이 형성될 수 있다. 패시베이션 층은 반도체 칩(130)의 표면 상에 형성되되, 칩 비아들(135)의 표면 또는 비아 패드들(145)의 표면을 외부로 노출시킬 수 있다.
또, 이 공정들 중에 웨이퍼(W)가 씨닝(thinning) 될 수 있다. 웨이퍼 씨닝 공정은 웨이퍼의 뒷면을 그라인더 등으로 갈아내어 웨이퍼(W)를 얇게 한다는 의미로 이해될 수 있다. 현재 제안된 웨이퍼 씨닝 방법에는 웨이퍼(W)의 뒷면을 플라즈마 식각하는 기술도 소개되었다. 즉, 웨이퍼(W)의 두께를 얇게 하는 다양한 기술이 본 실시예의 기술적 사상에 적용될 수 있다.
도 5b를 참조하면, 웨이퍼 상태의 반도체 칩들(130)이 개별 칩으로 분리되어 기판(110) 상에 접착된다. 웨이퍼 상태의 반도체 칩들(130)을 분리하는 공정은 쏘잉 공정이라 불린다. 본 실시예에서, 반도체 칩들(130)이 반드시 하나씩 별개로 분리될 필요는 없다. 다른 말로, 두 개의 반도체 칩들(130)이 하나의 소자 단위로 분리될 수도 있고, 더 많은 수의 반도체 칩들(130)이 하나의 소자 단위로 분리될 수 있다. 이 경우, 하나의 소자 단위로 분리될 반도체 칩들(130)은 설계상 또는 공정상에서 서로 전기적으로 연결되도록 제조될 것이다. 본 실시예에서는 예시적으로 반도체 칩(130)의 활성 면이 기판(110)과 반대 방향을 향하도록, 도시되었다. 그러나 설계에 따라 간단하게 반도체 칩(130)의 활성 면이 기판(110) 방향을 향하도록 접착될 수 있다.
기판(110)은 앞서 언급하였듯이 패키지용 PCB일 수 있다. 이 기판(110)의 크기는 반도체 칩(130)의 면적에 의존하지 아니 한다. 본 공정은 다이 부착용 설비에서 기판(110) 상에 접착제를 바른 후 각 반도체 칩(130)을 수 십 내지 수 백 도의 열을 가하면서 압착함으로써 수행될 수 있다. 접착제는 에폭시 계열의 수지를 포함 할 수 있고, 필름 타입 또는 페이스트 타입일 수 있다.
이 공정에서, 반도체 칩(130)의 비아들과 기판(110) 상의 비아 랜드들이 전기적으로 연결될 수 있다. 접착제는 전도성을 가질 수도 있고 갖지 않을 수도 있다. 예를 들어, 이방성 전도성 접착제(ACA: anisotropic conductive adhesive), 비전도성 접착제 (NCA: non-conductive adhesive) 등으로 접착될 수 있다.
도 5c를 참조하면, 기판(110)과 반도체 칩들(130)이 접착된 반도체 칩들(130)의 다른 면에 접착층(170)이 형성된다. 접착층(170)은 반도체 칩들(130)의 한 면에 형성되되, 기판(110)과 접착된 면과 다른 면에 접착된다. 왼쪽의 도면은 보호층(180)이 형성되지 않는 것이 도시된 도면이고, 오른쪽의 도면은 일시적인 보호층(180a)이 형성되는 것이 도시된 도면이다. 이 공정은, 단단한 재질의 지지판 (T: supporting plate of table) 상에서 수행될 수 있다. 예를 들어, 단단한 재질의 지지판(T) 상에 기판(110)과 접착된 반도체 칩들(130)이 거꾸로 된 상태에서 접착층(170)이 형성될 수 있다. 최상부에 위치되는 단위 반도체 패키지(100a)라면 반도체 칩(130)의 다른 면에 접착층(170)과 보호층(180)이 형성될 수 있다. 보다 상세하게, 단단한 재질의 지지판(T) 상에, 보호층(180)이 놓인 다음, 접착층(170)이 형성되고, 그 위에 반도체 칩(130)이 접착될 수 있다. 앞서 설명되었듯이, 보호층(180)은 단단한 재료로 형성될 수 있다. 예를 들어, 글래스, 세라믹 또는 그 외 절연성의 단단한 평판으로 형성될 수 있다. 최상부에 위치되는 단위 반도체 패키지는 일시적인 보호층(180a)이 형성될 수 있다. 즉, 접착층(170)을 형성하는 공정에서는 보호층(180)이 형성되지만, 차후 제거될 수 있다. 일시적인 보호층(180a)은 보호층(180)과 같은 재질로 형성될 필요는 없다. 본 실시예에서 비교적 쉽게 사용될 수 있는 일시적인 보호층(180a)으로 글라스를 예로 들 수 있다.
본 공정에서, 반도체 칩들(130) 및 기판(110)들은 각각 일대일로 대응되지만, 접착층(170)은 하나의 층이 동시에 여러 개의 반도체 칩들(130)의 한 면에 형성될 수 있다.
도 5d를 참조하면, 반도체 칩들(130)이 몰딩된다. 반도체 칩들(130)의 한 면에 접착층(170)이 형성된 상태에서, 반도체 칩(130)의 주변부에 기판(110)과 접착층(170)의 사이에 몰딩재(150)가 채워진다. 몰딩재(150)의 표면은 기판(110)의 표면과 유사하되 높지 않게 형성될 수 있다. 즉, 몰딩재(150)의 표면 높이는 기판(110)의 표면 높이 이하로 형성될 수 있다. 도면에는 기판(110)의 하면 높이와 유사한 것으로 도시되었으나, 이것은 도면이 복잡해지는 것을 피하기 위함이다. 몰딩재(150)는 에폭시 계열의 수지를 포함할 수 있으며, 점성을 가진 절연물로 형성될 수 있다. 몰딩재(150)는 열 경화성 물질일 수 있다.
이후, 몰딩된 반도체 칩들(130)은 각 기판(110) 크기에 부합하도록 개별적으로 분리된다. 개별적으로 분리된 반도체 칩들(130)은 각각 단위 반도체 패키지(100)로 형성된다. 상세하게, 하나의 접착층(170) 상에 여러 개가 접착된 반도체 칩들(130) 또는 하나의 일시적 보호층(180a) 상에 놓인 반도체 칩들(130)은 분리 공정, 예를 들어 쏘잉 공정 등에 의하여 개별 반도체 패키지들(100)로 분리된다.
도 5e를 참조하면, 단위 반도체 패키지들(100a, 100b, 100c, 100d)이 다층으로 적층된다. 이 과정에서 중간 또는 최하부에 위치되는 단위 반도체 패키지 들(100b, 100c, 100d)의 일시적인 보호층(180a)은 제거될 수 있다. 즉, 접착층(170)이 외부로 드러나게 되어 다른 단위 반도체 패키지들의 기판(110)과 접착될 수 있다. 또, 최하부에 위치되는 단위 반도체 패키지(100d)는 솔더 랜드들(117)이 형성된 기판(110)을 포함할 수 있고, 최상부에 위치되는 반도체 패키지(100a)는 보호층(180)을 포함할 수 있다. 기판(110)을 제조하는 공정에서, 솔더 랜드들(117)과 테스트 랜드들(117a)이 서로 호환되도록 형성한다면, 최하부에 위치되는 단위 반도체 패키지(100d)와 중간에 위치되는 단위 반도체 패키지들(100b, 100c)이 서로 호환성을 가질 수 있다.
이후, 솔더 볼(190) 등이 형성되어 도 1a에 도시된 것과 유사한 다층 반도체 패키지(10)가 완성된다.
도 6a 내지 6c는 본 발명의 다른 실시예에 의한 다층 반도체 패키지를 제조하는 방법을 개념적으로 설명하기 위하여 도시된 종단면도들이다. 도 5a를 참조하면, 개별적으로 분리된 웨이퍼 상태의 반도체 칩(130)이 기판(120) 상에 접착된다. 반도체 칩(130)은 칩 비아들(135)을 포함하며, 상부 비아 패드들(145)을 포함할 수 있다. 칩 비아들(135)은 비아 랜드(113)와 전기적으로 연결될 수 있고, 특히 하부 비아 패드들(147)을 통하여 전기적으로 연결될 수 있다. 기판(120)은 기판 비아들(111), 비아 랜드들(113), 본딩 랜드들(115) 및 솔더 랜드들(117)을 포함할 수 있다. 반도체 칩(130)과 기판(110)은 접착제(120)를 이용하여 접착될 수 있다.
도 6b를 참조하면, 기판(110)과 반도체 칩들(130)이 접착된 반도체 칩들(130)의 다른 면에 접착층(170) 및 보호층(180)이 형성된다. 단단한 재질의 지지 판(T) 상에 기판(110)과 접착된 반도체 칩들(130)이 거꾸로 된 상태에서 보호층(180) 및 접착층(170)과 접착될 수 있다. 경우에 따라, 보호층(180)은 일시적으로 접착되는 층일 수 있다.
6c를 참조하면, 반도체 칩들(130)이 몰딩재들(150)로 몰딩되고, 각 단위 반도체 패키지들(100a, 100b, 100c, 100d)로 분리된 다음 다층으로 적층되어 본 발명의 다른 실시예에 의한 다층 반도체 패키지(10)를 제조하는 방법이 완료된다. 단위 반도체 패키지들(100a, 100b, 100c, 100d)이 적층된 후, 솔더 볼(190) 등의 전도성 연결체가 최하부에 위치된 단위 반도체 패키지(100d)에 형성될 수 있다. 참고적으로, 각 기판들의 테스트 랜드들이 예시되었다.
도 7은 본 발명의 응용 실시예에 의한 다층 반도체 패키지가 적용된 반도체 모듈을 개념적으로 도시한 도면이다. 도 7을 참조하면, 본 발명의 일 실시예에 의한 반도체 모듈(300)은 모듈 기판(310), 모듈 기판(310) 상에 형성된 적어도 하나 이상의 다층 반도체 패키지들(320), 및 접촉 단자들(315)을 포함하고, 다층 반도체 패키지들(320)는 다층으로 적층된 단위 반도체 패키지들을 포함하며, 각 반도체 패키지들은, 기판, 기판 상에 형성된 반도체 칩(130), 반도체 칩(130) 주변에 채워진 절연성 몰딩재(150), 및 반도체 칩(130)과 몰딩재(150)의 위에 형성된 접착층(170)을 포함한다. 다층 반도체 패키지들(320)는 도 1a 내지 1d에 도시 및 설명된 다층 반도체 패키지(10)를 참조하여 보다 상세하게 이해될 수 있다.
반도체 모듈(300)의 접촉 단자들(315)과 각 다층 반도체 패키지들(320)은 전기적으로 연결되나, 도면이 복잡해지는 것을 피하기 위하여 연결 배선들은 생략되 었다.
도 8은 본 발명의 응용 실시예에 의한 다층 반도체 패키지를 포함하는 반도체 모듈을 포함하는 전자 신호 처리 시스템을 개념적으로 도시한 도면이다. 특히, 본 발명의 기술적 사상에 의한 다층 반도체 패키지를 포함하는 반도체 모듈이 메모리 모듈인 경우가 예시되었다. 도 8을 참조하면, 본 발명의 응용 실시예에 의한 다층 반도체 패키지를 포함하는 반도체 모듈을 포함하는 전자 신호 처리 시스템(400)은, 중앙 처리 장치(410), 명령부(420), 출력부(430), 메모리 인터페이스(440), 반도체 모듈(445) 및 외부 통신부(450)을 포함한다. 본 발명의 기술적 사상을 이해하기 쉽도록 하기 위하여, 본 명세서의 전자 신호 처리 시스템(400)이 일반적으로 잘 알려진 컴퓨터 시스템인 것으로 가정하여 설명한다.
명령부(420)는 컴퓨터의 키보드, 마우스 또는 터치 패드 등, 신호 처리를 위한 명령을 중앙 처리 장치(410)로 보내는 명령을 입력하기 위한 부분이다.
출력부(430)는 디스플레이 모니터나 프린터 등, 신호를 처리한 결과를 외부에 보여주기 위한 부분이다.
반도체 모듈(445)은 중앙 처리 장치(410)와 서로 데이터를 주고 받아 일시적 또는 반영구적으로 기억, 저장하는 부분이다.
메모리 인터페이스(440)는 메모리 컨트롤러로 이해될 수도 있다. 중앙 처리 장치(410)와 반도체 모듈(445)의 사이에 위치하며, 중앙 처리 장치(410)로부터 데이터를 반도체 모듈(445)로 전달하고, 반대로 반도체 모듈(445)로부터 데이터를 중앙 처리 장치(410)로 전달할 수 있다.
통신부(450)는 전자 신호를 주거나 받기 위한 부분이다. 구체적으로, 중앙 처리 장치(410)가 신호를 처리한 결과를 다른 전자 신호 처리 시스템 또는 다른 중앙 처리 장치 등으로 송신하거나, 중앙 처리 장치(410)가 처리 해야 할 신호 또는 신호를 처리하는데 참조되는 전자 신호 등을 수신할 수 있다.
그 외, 도면에 참조 부호가 표시되지 않은 구성 요소들은 본 명세서의 다른 도면들 및 그 설명들로부터 그 이름과 기능 등이 쉽게 이해될 수 있을 것이다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 개략적으로 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
도 1a는 본 발명의 일 실시예에 의한 다층 반도체 패키지를 개념적으로 도시한 종단면도이다.
도 1b는 본 발명의 일 실시예에 의한 단위 반도체 패키지를 개념적으로 도시한 종단면도이다.
도 1c는 본 발명의 일 실시예에 의한 단위 반도체 패키지의 기판과 반도체 칩의 접착 부위를 개념적으로 확대 도시한 종단면도이다.
도 1d는 최하부에 위치된 단위 반도체 패키지의 기판을 개념적으로 도시한 종단면도이다.
도 2는 본 발명의 일 실시예에 의한 단위 반도체 패키지의 기판의 양면을 개념적으로 도시한 도면이다.
도 3a 내지 3c는 본 발명의 다른 실시예들에 의한 다층 반도체 패키지를 설명하기 위하여 개념적으로 도시된 종단면도들이다.
도 4a 내지 4c는 본 발명의 또 다른 실시예에 의한 다층 반도체 패키지 및 그에 사용되는 기판을 도시한 종단면도이다.
도 5a 내지 도 5e는 본 발명의 일 실시예에 의한 다층 반도체 패키지를 제조하는 방법을 개념적으로 설명하기 위한 도면들이다.
도 6a 내지 6c는 본 발명의 다른 실시예에 의한 다층 반도체 패키지를 제조하는 방법을 개념적으로 설명하기 위하여 도시된 종단면도들이다.
도 7은 본 발명의 응용 실시예에 의한 다층 반도체 패키지가 적용된 반도체 모듈을 개념적으로 도시한 도면이다.
도 8은 본 발명의 응용 실시예에 의한 다층 반도체 패키지를 포함하는 반도체 모듈을 포함하는 전자 신호 처리 시스템을 개념적으로 도시한 도면이다.
(도면의 주요부분에 대한 부호의 설명)
10, 20: 다층 반도체 패키지 100, 200: 단위 반도체 패키지
110, 210: 기판 111, 211: 기판 비아
113, 213: 비아 랜드 214: 기판 배선
115, 215: 본딩 랜드 117, 217: 테스트 랜드
117a: 솔더 랜드 120: 비아 패드
125: 접착제 130: 반도체 칩
135: 칩 비아 150: 몰딩재
170: 접착층 180: 보호층
190: 솔더 볼
300: 반도체 모듈, 310: 모듈 기판
315: 접촉 단자들 320: 다층 반도체 패키지
400: 전자 신호 처리 시스템
410: 중앙 처리 장치 420: 명령부
430: 출력부 440: 메모리 인터페이스
445: 반도체 모듈 450: 통신부

Claims (20)

  1. 최상부 단위 반도체 패키지 및 최하부 단위 반도체 패키지를 포함하는 다층의 단위 반도체 패키지들을 포함하고,
    상기 단위 반도체 패키지들은,
    기판,
    상기 기판 상에 형성된 반도체 칩,
    상기 기판 상에 반도체 칩 주변에 채워진 몰딩재, 및
    상기 반도체 칩과 상기 몰딩재 상에 형성된 접착층을 포함하고,
    상기 반도체 칩은,
    상기 반도체 칩을 관통하는 전도성 칩 비아들, 및
    상기 반도체 칩의 일면에 형성되고, 상기 전도성 칩 비아들과 각각 전기적으로 연결되는 비아 패드들을 포함하고,
    상기 기판은,
    상기 기판의 일면에 형성되고 상기 비아 패드들과 전기적으로 각각 연결되는 비아 랜드들,
    상기 기판의 다른 면에 형성되고 상기 비아 랜드들과 전기적으로 연결되는 본딩 랜드들, 및
    상기 본딩 랜드들과 전기적으로 연결되는 테스트 랜드들을 포함하고, 및
    상기 단위 반도체 패키지들은, 아래에 적층된 상기 단위 반도체 패키지의 상 기 접착층 상에 위에 적층된 상기 단위 반도체 패키지의 상기 기판이 직접적으로 접착되는 다층 반도체 패키지.
  2. 제1항에 있어서,
    상기 기판은 상기 기판을 관통하는 기판 비아들을 포함하고,
    상기 기판 비아들은 상기 비아 랜드들과 상기 본딩 랜드들을 전기적으로 연결하는 다층 반도체 패키지.
  3. 제1항에 있어서,
    상기 최상부 단위 반도체 패키지 상에 형성된 단단한 재질의 보호층을 더 포함하는 다층 반도체 패키지.
  4. 제1항에 있어서,
    상기 반도체 칩은 상기 기판 상에 접착제를 통하여 접착되며,
    상기 반도체 칩의 비아 패드와 상기 기판 상의 비아 랜드가 전기적으로 연결되는 다층 반도체 칩.
  5. 제1항에 있어서,
    상기 최하부 단위 반도체 패키지의 기판은,
    상기 기판을 관통하는 기판 비아들,
    상기 기판의 일면에 형성되고 상기 기판 비아들과 각각 전기적으로 연결되는 비아 랜드들,
    상기 기판의 다른 면에 형성되고 상기 기판 비아들과 각각 전기적으로 연결되는 본딩 랜드들, 및
    본딩 랜드들과 각각 전기적으로 연결되는 솔더 랜드들을 포함하는 다층 반도체 패키지.
  6. 제5항에 있어서,
    상기 본딩 랜드들과 상기 솔더 랜드들은 기판 배선을 통하여 각각 전기적으로 연결되는 다층 반도체 패키지.
  7. 제5항에 있어서,
    상기 솔더 랜드에는 회로 기판과 전기적으로 연결되기 위한 솔더 볼이 형성되는 다층 반도체 칩.
  8. 제1항에 있어서,
    상기 비아 패드들과 상기 비아 랜드들은 이방성 전도성 접착제를 이용하여 서로 전기적으로 연결되는 다층 반도체 패키지.
  9. 모듈 기판 상에 배치된 복수 개의 다층 반도체 패키지들을 포함하되,
    상기 다층 반도체 패키지들은,
    최상부 단위 반도체 패키지 및 최하부 단위 반도체 패키지를 포함하는 다층의 단위 반도체 패키지들을 포함하고,
    상기 단위 반도체 패키지들은,
    기판,
    상기 기판 상에 형성된 반도체 칩,
    상기 기판 상에 반도체 칩 주변에 채워진 몰딩재, 및
    상기 반도체 칩과 상기 몰딩재 상에 형성된 접착층을 포함하고,
    상기 반도체 칩은,
    상기 반도체 칩을 관통하는 전도성 칩 비아들, 및
    상기 반도체 칩의 일면에 형성되고, 상기 전도성 칩 비아들과 각각 전기적으로 연결되는 비아 패드들을 포함하고,
    상기 기판은,
    상기 기판의 일면에 형성되고 상기 비아 패드들과 전기적으로 각각 연결되는 비아 랜드들,
    상기 기판의 다른 면에 형성되고 상기 비아 랜드들과 전기적으로 연결되는 본딩 랜드들, 및
    상기 본딩 랜드들과 전기적으로 연결되는 테스트 랜드들을 포함하고,
    상기 단위 반도체 패키지들은, 아래에 적층된 상기 단위 반도체 패키지의 상기 접착층 상에 위에 적층된 상기 단위 반도체 패키지의 상기 기판이 직접적으로 접착되는 반도체 모듈.
  10. 전자 신호를 처리하는 중앙 처리 장치,
    상기 중앙 처리 장치에 신호 처리 명령을 보내는 명령부,
    상기 중앙 처리 장치에서 처리도니 신호를 외부에 보여주는 출력부,
    상기 중앙 처리 장치와 전자 데이터를 주고 받아 기억하는 반도체 모듈,
    상기 중앙 처리 장치와 반도체 모듈 사이에 위치된 메모리 인터페이스, 및
    상기 중앙 처리 장치가 처리할 신호를 다른 중앙 처리 장치로부터 수신하거나, 상기 중앙 처리 장치가 처리한 신호를 다른 중앙 처리 장치로 송신하는 통신부를 포함하되,
    상기 반도체 모듈은,
    모듈 기판 상에 배치된 복수 개의 다층 반도체 패키지들을 포함하되,
    상기 다층 반도체 패키지들은,
    최상부 단위 반도체 패키지 및 최하부 단위 반도체 패키지를 포함하는 다층의 단위 반도체 패키지들을 포함하고,
    상기 단위 반도체 패키지들은,
    기판,
    상기 기판 상에 형성된 반도체 칩,
    상기 기판 상에 반도체 칩 주변에 채워진 몰딩재, 및
    상기 반도체 칩과 상기 몰딩재 상에 형성된 접착층을 포함하고,
    상기 반도체 칩은,
    상기 반도체 칩을 관통하는 전도성 칩 비아들, 및
    상기 반도체 칩의 일면에 형성되고, 상기 전도성 칩 비아들과 각각 전기적으로 연결되는 비아 패드들을 포함하고,
    상기 기판은,
    상기 기판의 일면에 형성되고 상기 비아 패드들과 전기적으로 각각 연결되는 비아 랜드들,
    상기 기판의 다른 면에 형성되고 상기 비아 랜드들과 전기적으로 연결되는 본딩 랜드들, 및
    상기 본딩 랜드들과 전기적으로 연결되는 테스트 랜드들을 포함하고,
    상기 단위 반도체 패키지들은, 아래에 적층된 상기 단위 반도체 패키지의 상기 접착층 상에 위에 적층된 상기 단위 반도체 패키지의 상기 기판이 직접적으로 접착되는 반도체 모듈을 포함하는 전자 신호 처리 시스템.
  11. 다수 개의 반도체 칩들의 일면에 기판을 접착하고,
    상기 반도체 칩들의 다른 면에 접착층을 형성하고,
    상기 기판과 상기 접착층의 사이에 상기 반도체 칩들의 주변을 둘러싸도록 몰딩재를 형성하여 다수 개의 단위 반도체 패키지들을 형성하고, 및
    하나의 단위 반도체 패키지의 접착층 상에 다른 단위 반도체 패키지의 기판이 직접적으로 접착되도록 적층하는 것을 포함하되,
    상기 반도체 칩들은 다수 개의 칩 비아들을 포함하고, 및
    상기 기판은 다수 개의 기판 비아들을 포함하고,
    상기 칩 비아들과 상기 기판 비아들은 전기적으로 연결되는 다층 반도체 패키지의 제조 방법.
  12. 제11항에 있어서,
    상기 단위 반도체 패키지들 중, 최상부에 위치되는 단위 반도체 패키지를 형성할 때,
    상기 최상부 단위 반도체 패키지의 상기 접착층 상에 보호층을 형성하는 것을 더 포함하는 다층 반도체 패키지의 제조 방법.
  13. 제11항에 있어서,
    상기 반도체 칩의 일면에 상기 기판을 접착하는 것은 이방성 전도성 접착제를 사용하여 접착하는 다층 반도체 패키지의 제조 방법.
  14. 제11항에 있어서,
    상기 반도체 칩들의 다른 면에 접착층을 형성하는 것은,
    단단한 재질의 지지부 상에 접착제를 살포하고, 및
    상기 반도체 칩들의 다른 면을 접착하는 다층 반도체 패키지의 제조 방법.
  15. 제14항에 있어서,
    상기 단단한 재질의 지지부 상에,
    일시적인 보호층을 올려 놓고,
    상기 일시적인 보호층 상에 상기 접착제를 살포하는 다층 반도체 패키지의 제조 방법.
  16. 제15항에 있어서,
    상기 일시적인 보호층은 상기 다른 단위 반도체 패키지의 기판을 접착하기 전에 제거되는 다층 반도체 패키지의 제조 방법.
  17. 제11항에 있어서,
    상기 기판은 상기 기판의 일면에 형성되고, 상기 기판 비아들과 정렬되는 비아 랜드들을 포함하는 다층 반도체 패키지의 제조 방법.
  18. 제17항에 있어서,
    상기 기판은 상기 기판의 다른 면에 형성되고, 상기 기판 비아들과 정렬되는 본딩 랜드들을 포함하는 다층 반도체 패키지의 제조 방법.
  19. 제18항에 있어서,
    상기 기판은 상기 기판의 다른 면에 형성되고, 상기 본딩 랜드들과 전기적으 로 연결된 테스트 랜드들을 포함하는 다층 반도체 패키지의 제조 방법.
  20. 제18항에 있어서,
    상기 단위 반도체 패키지들 중, 최하부에 위치되는 단위 반도체 패키지를 형성할 때,
    상기 최하부 단위 반도체 패키지의 상기 기판의 다른 면에 형성된 솔더 랜드에 솔더 볼을 형성하는 것을 더 포함하는 다층 반도체 패키지의 제조 방법.
KR1020080117127A 2008-11-24 2008-11-24 다층 반도체 패키지, 그것을 포함하는 반도체 모듈 및 전자신호 처리 시스템 및 다층 반도체 패키지의 제조 방법 KR20100058359A (ko)

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