KR101706444B1 - 가변 칩 간격을 갖는 램프-스택 칩 패키지 - Google Patents

가변 칩 간격을 갖는 램프-스택 칩 패키지 Download PDF

Info

Publication number
KR101706444B1
KR101706444B1 KR1020147031486A KR20147031486A KR101706444B1 KR 101706444 B1 KR101706444 B1 KR 101706444B1 KR 1020147031486 A KR1020147031486 A KR 1020147031486A KR 20147031486 A KR20147031486 A KR 20147031486A KR 101706444 B1 KR101706444 B1 KR 101706444B1
Authority
KR
South Korea
Prior art keywords
pads
connectors
rows
stack
semiconductor die
Prior art date
Application number
KR1020147031486A
Other languages
English (en)
Other versions
KR20150011806A (ko
Inventor
마이클 에이치. 에스. 데이링거
닐레스 아이. 넷틀튼
2세 로버트 데이비드 홉킨스
Original Assignee
오라클 인터내셔날 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 오라클 인터내셔날 코포레이션 filed Critical 오라클 인터내셔날 코포레이션
Publication of KR20150011806A publication Critical patent/KR20150011806A/ko
Application granted granted Critical
Publication of KR101706444B1 publication Critical patent/KR101706444B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/0557—Disposition the external layer being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/1401—Structure
    • H01L2224/1403—Bump connectors having different sizes, e.g. different diameters, heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/171—Disposition
    • H01L2224/1718—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/17181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8112—Aligning
    • H01L2224/81121—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors
    • H01L2224/81122—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors by detecting inherent features of, or outside, the semiconductor or solid-state body
    • H01L2224/81123—Shape or position of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8112—Aligning
    • H01L2224/81121—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors
    • H01L2224/81122—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors by detecting inherent features of, or outside, the semiconductor or solid-state body
    • H01L2224/81129—Shape or position of the other item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06568—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices decreasing in size, e.g. pyramidical stack
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06579—TAB carriers; beam leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
  • Wire Bonding (AREA)
  • Semiconductor Memories (AREA)

Abstract

칩 패키지는 서로 오프셋되어 노출된 패드들을 갖는 테라스를 정의하는 반도체 다이들 또는 칩들의 스택을 포함한다. 계단형 테라스의 각 반도체 다이의 표면은 반도체 다이의 에지에 대략 평행한 제1 패드들의 2개 열을 포함한다. 칩 패키지는, 테라스에 대략 평행하게 배치되고, 각 반도체 다이들에 대해 제2 패드들의 적어도 2개 열로 배치된 제2 패드들을 포함하는 표면을 갖는 고-대역폭 램프 컴포넌트를 포함한다. 제2 패드들은 커넥터들에 의해, 노출된 제1 패드들에 전기적 및 기계적으로 결합된다. 칩 패키지의 전기 접촉들은 도전성, 용량성, 또는 일반적으로 복합 임피던스를 가질 수 있다. 칩들 및/또는 램프 컴포넌트는 볼-앤-피트(ball-and-pit) 정렬 기술을 이용하여 서로에 대해 배치될 수 있다.

Description

가변 칩 간격을 갖는 램프-스택 칩 패키지{RAMP-STACK CHIP PACKAGE WITH VARIABLE CHIP SPACING}
본 발명은 일반적으로 반도체 칩 패키지에 관한 것이다. 더 구체적으로, 본 발명은 스택으로 배치된 칩들의 그룹, 및 스택에 대해 각지게 배향되고 칩들에 결합된 램프 컴포넌트(ramp component)를 포함하는 칩 패키지에 관한 것이다.
적층된 반도체 칩들을 포함하는 칩 패키지들은 인쇄 회로 기판에 접속된 종래의 개별 패키징 칩들에 비해 고성능 및 저 비용을 제공할 수 있다. 이 칩 패키지들은 또한 스택의 다른 칩들 상에 다른 프로세스들을 사용하고, 더 고밀도의 로직 및 메모리를 조합하고, 더 적은 전력을 이용하여 데이터를 전송하는 능력과 같은 특정한 장점들을 제공한다. 예를 들어, DRAM(dynamic random access memory)을 구현하는 칩들의 스택은 입/출력(I/O) 및 제어기 기능들을 구현하기 위해 기본 칩에 높은-금속-층-수(high-metal-layer-count)의 고성능 로직 프로세스를 사용할 수 있고, 스택의 나머지에는 더 낮은-금속-층-수(lower-metal-layer-count)의 DRAM-특화 처리된 칩들의 세트를 사용할 수 있다. 이 방식으로, 칩들의 조합된 세트는, DRAM 프로세스를 이용하여 제조된 I/O 및 제어기 기능들을 포함하는 단일 칩; 로직 프로세스를 이용하여 제조된 메모리 회로를 포함하는 단일 칩; 및/또는 로직 및 메모리 물리적 구조물들 모두를 제조하기 위해 단일 프로세스를 이용하는 것보다 더 우수한 성능을 가질 수 있고 더 낮은 비용이 들 수 있다.
칩들을 적층하기 위한 기존의 기술은 와이어 본딩 및 실리콘 관통 비아(through-silicon via, TSV)들을 포함한다. 와이어 본딩은, 노출된 본드 패드를 포함하는 칩 에지들의 계단을 정의하기 위해 칩들이 서로 오프셋되어 적층된, 저 대역폭의 저비용 기술이다. 칩들에 대한 전기적 접속은 이 본드 패드들에 와이어들을 본딩하는 것에 의해 구현된다.
반대로, TSV들은 통상적으로 와이어 본드들보다 더 고 대역폭을 갖는다. TSV 제조 기술에서, 칩들은 그들의 활성 면상의 하나 이상의 금속 층들이 그들의 배면 상의 새로운 패드들에 도전성 접속되도록 처리된다. 이어서, 한 칩의 배면 상의 새로운 패드들이 인접한 칩의 활성 면상의 상응하는 패드들과 도전성 접촉하도록, 칩들을 스택으로 접착성 접속시킨다.
하지만, TSV들은 통상적으로 와이어 본드들보다 더 고가이다. 이는, TSV들이 칩의 활성 실리콘층을 통과하기 때문이다. 그 결과, TSV는 트랜지스터 또는 배선으로 사용될 수 있었던 면적을 차지한다. 이 기회 비용이 클 수 있다. 예를 들어, TSV 제외(exclusion) 또는 배척(keep-out) 직경이 20 ㎛이고 TSV들이 30-㎛ 피치로 배치될 경우, 대략 45%의 실리콘 면적이 TSV들에 의해 소비된다. 이는 스택의 칩들의 임의의 회로에 대한 면적당 비용을 대략 2배가 되게 한다. (사실상, 회로들은 TSV들을 수용하기 위해 통상적으로 널리 흩어져서 더 많은 면적을 낭비하기 때문에, 간접 비용은 한층 더 많을 수 있다). 또한, TSV들의 제조는 통상적으로 추가 처리 공정을 수반하며, 이도 또한 칩 가격을 증가시킨다.
따라서, 상술한 문제점 없이, 적층된 칩들의 장점들을 제공하는 칩 패키지가 요구된다.
본 발명의 한 실시형태는, 스택의 제1 반도체 다이의 평면에 실질적으로 수직인, 수직 방향으로 스택으로 배치된 반도체 다이의 세트를 포함하는 칩 패키지를 제공한다. 이 스택에서, 제1 반도체 다이 다음의, 소정 반도체 다이는 스택의 바로 이전의 반도체 다이로부터 오프셋 값만큼 평면의 수평 방향으로 오프셋되어, 스택의 한 측에 계단형 테라스를 정의한다. 또한, 계단형 테라스의 각 반도체 다이들의 표면들은 반도체 다이들의 에지들에 대략 평행한 제1 패드들의 2개 열을 포함한다. 또한, 칩 패키지는 제1 패드들에 전기적 및 기계적으로 결합된 커넥터들, 및 반도체 다이들에 전기적 및 기계적으로 결합된 램프 컴포넌트를 포함한다. 이 램프 컴포넌트는 스택의 한 측 상에 배치되고, 수평 방향과 수직 방향 사이인, 계단형 테라스를 따르는 방향에 대략 평행하다. 또한, 램프 컴포넌트는 반도체 다이들 각각에 대해 제2 패드들의 적어도 2개 열에 배치된 제2 패드들을 포함하는 표면을 갖고, 커넥터들은 제2 패드들에 전기적 및 기계적으로 결합된다.
램프 컴포넌트는 반도체 다이들에 전기적으로 결합하기 위한 금속 트레이스들을 갖는 플라스틱 기판과 같은 수동 컴포넌트일 수 있음을 주목한다. 이와 달리, 램프 컴포넌트는 다른 반도체 다이일 수 있다.
또한, 커넥터들은 땜납 볼들(solder balls)을 포함할 수 있으며, 커넥터들은 제1 패드들 및 제2 패드들에 단단하게 기계적으로 결합될 수 있다. 예를 들어, 땜납 볼들은 2개의 상이한 크기를 가질 수 있으며, 땜납 볼들의 제1 크기는 제1 패드들의 2개 열 중 제1 열과 관련될 수 있으며, 땜납 볼들의 제2 크기는 제1 패드들의 2개 열 중 제2 열과 관련될 수 있다. 이와 달리 또는 추가하여, 제1 패드들은 2개의 상이한 크기를 가질 수 있으며; 제1 패드들의 제1 크기는 제1 패드들의 2개 열 중 제1 열과 관련될 수 있고; 제1 패드들의 제2 크기는 제1 패드들의 2개 열 중 제2 열과 관련될 수 있다. 유사하게, 제2 패드들은 2개의 상이한 크기를 가질 수 있으며; 제2 패드들의 제2 크기는 제2 패드들의 적어도 2개 열의 제1 열과 관련될 수 있고; 제2 패드들의 제2 크기는 제2 패드들의 적어도 2개 열의 제2 열과 관련될 수 있다. 일부 실시형태에서, 제1 패드들 및 제2 패드들의 적어도 일부는 타원 형태를 가지며/가지거나, 땜납 볼들의 적어도 일부는 나머지 땜납 볼들보다 더 압착된다.
일부 실시형태들에서, 램프 컴포넌트는 가요성 커넥터들(flexible connectors)(예를 들어, 마이크로스프링 커넥터)에 의해 각 반도체 다이들에 전기적으로 결합되며, 커넥터들은 제1 패드들 및 제2 패드들에 재결합가능하게 기계적으로 결합될 수 있다. 예를 들어, 가요성 커넥터들은 2개의 상이한 높이를 가질 수 있으며, 가요성 커넥터들의 제1 높이는 제1 패드들의 2개 열 중 제1 열과 관련될 수 있고 가요성 커넥터들의 제2 높이는 제1 패드들의 2개 열 중 제2 열과 관련될 수 있다. 이와 달리, 램프 컴포넌트는 이방성 필름에 의해 각 반도체 다이들에 전기적으로 결합될 수 있다.
반도체 다이들과 램프 컴포넌트 간의 전기적 결합을 용이하게 하기 위해, 램프 컴포넌트는 표면상에 배치되며 열(rows)로 배열된 필러들(pillars)을 포함할 수 있으며, 각 반도체 다이들에 대한 제2 패드들의 2개 열 중 적어도 하나는 필러들의 열들 중 하나 상에 배치된다.
일부 실시형태에서, 반도체 다이들의 표면들은, 표면상에 배치되며 열로 배열된 음각 피처들(negative features)(예를 들어, 에치 피트들(etch pits))을 포함하며, 각 반도체 다이들에 대한 제2 패드들의 2개 열 중 적어도 하나는 음각 피처들의 열들 중 하나에 배치된다. 또한, 음각 피처들 내의 양각 피처들(positive features)(예를 들어, 커넥터들일 수 있는 볼들)은 스택에서 반도체 다이들의 상대 정렬을 유지할 수 있다.
램프 컴포넌트는 반도체 다이들의 칩 관통 비아(through-chip vias) 없이 반도체 다이들로의 전기 신호 및 전력 신호의 통신을 용이하게 할 수 있음을 주목한다.
일부 실시형태에서, 칩 패키지는 스택에서 적어도 2개의 반도체 다이들 사이에 중간 칩(intermediate chip)을 포함한다. 이 중간 칩은 수평 방향을 따라 적어도 2개의 반도체 다이들의 작동에 의해 생성된 열을 전송할 수 있다.
다른 실시형태는 칩 패키지를 포함하는 컴퓨터 시스템을 제공한다.
다른 실시형태는 칩 패키지를 포함하는 전자 장치를 제공한다.
도 1은 본 발명의 실시형태에 따른 칩 패키지의 측면도를 예시하는 블록도이다.
도 2는 본 발명의 실시형태에 따른 칩 패키지의 상면도를 예시하는 블록도이다.
도 3은 본 발명의 실시형태에 따른, 커넥터-기하학적 문제를 갖는 칩 패키지의 측면도를 예시하는 블록도이다.
도 4는 본 발명의 실시형태에 따른, 압착-땜납 볼들을 갖는 칩 패키지의 측면도를 예시하는 블록도이다.
도 5a는 본 발명의 실시형태에 따른, 상이한 크기의 땜납 볼들을 갖는 칩 패키지의 측면도를 예시하는 블록도이다.
도 5b는 본 발명의 실시형태에 따른, 상이한 패드 피치를 갖는 칩 패키지의 상면도를 예시하는 블록도이다.
도 5c는 본 발명의 실시형태에 따른, 상이한 패드 피치를 갖는 칩 패키지의 상면도를 예시하는 블록도이다.
도 6은 본 발명의 실시형태에 따른, 표면 위로 선택적으로 양각된 패드들을 갖는 칩 패키지의 측면도를 예시하는 블록도이다.
도 7은 본 발명의 실시형태에 따른, 표면 아래로 선택적으로 음각된 패드들을 갖는 칩 패키지의 측면도를 예시하는 블록도이다.
도 8은 본 발명의 실시형태에 따른 가요성 커넥터들을 갖는 칩 패키지의 측면도를 예시하는 블록도이다.
도 9는 본 발명의 실시형태에 따른 칩 패키지의 측면도를 예시하는 블록도이다.
도 10은 본 발명의 실시형태에 따른 하나 이상의 칩 패키지들을 포함하는 전자 장치를 예시하는 블록도이다.
도 11은 본 발명의 실시형태에 따른 하나 이상의 칩 패키지들을 포함하는 컴퓨터 시스템을 예시하는 블록도이다.
표 1은 본 발명의 실시형태에 따른 칩 패키지의 기하학적 변수들의 예를 제공한다.
도면 전반에 걸쳐 유사한 참조 번호는 상응하는 부분을 지칭함을 주목한다. 또한, 동일한 부분에 대한 다수의 경우는 공통 접두어에 대시로 해당 경우의 번호를 분리하여 지정된다.
칩 패키지, 칩 패키지를 포함하는 전자 장치, 및 칩 패키지를 포함하는 컴퓨터 시스템의 실시형태들을 설명한다. 이 칩 패키지는 서로 오프셋되어 노출된 패드를 갖는 테라스를 정의하는 반도체 다이들 또는 칩들의 스택을 포함한다. 또한, 계단형 테라스의 각 반도체 다이들의 표면은 반도체 다이들의 에지에 대략 평행한 제1 패드들의 2개 열을 포함한다. 또한, 칩 패키지는, 테라스에 대략 평행하게 배치되고 각 반도체 다이들에 대해 제2 패드들의 적어도 2개 열에 배치된 제2 패드들을 포함하는 표면을 갖는 고 대역폭 램프 컴포넌트를 포함한다. 제2 패드들은 노출된 제1 패드들에 커넥터들에 의해 전기적 및 기계적으로 결합된다. 예를 들어, 커넥터들은, 땜납, 가요성 커넥터들 및/또는 이방성 필름을 포함할 수 있다. 따라서, 칩 패키지의 전기 접촉들은 도전성, 용량성 또는 일반적으로 복합 임피던스를 가질 수 있다. 또한, 칩들 및/또는 램프 컴포넌트는 볼-앤-피트(ball-and-pit) 정렬 기술을 이용하여 서로에 대해 배치될 수 있다.
반도체 다이들에서 고 비용의 면적-소비 실리콘 관통 비아(TSV)들에 대한 요구를 없앰으로써, 칩 패키지는 고 대역폭 및 저비용을 제공하는 방식으로 칩들이 적층되는 것을 용이하게 할 수 있다. 예를 들어, 반도체 다이들에서 TSV들과 관련된 처리 공정 및 낭비되는 면적을 방지함으로써 비용을 감소시킬 수 있다. 따라서, 표준 가공을 이용하여 스택의 칩들을 제조할 수 있다. 또한, 가요성 커넥터들 및/또는 이방성 필름은 와이어 본딩보다 저가일 수 있고/있거나 향상된 신뢰성을 제공할 수 있다. 칩들과 램프 컴포넌트 간의 기계적 및/또는 전기적 결합이 재결합가능한 실시형태에서는, 재작업(rework)(예를 들어, 조립 또는 번-인(burn-in) 도중 판별된 불량 칩의 교체)을 가능하게 함으로써 칩 패키지의 수율이 증가할 수 있음을 주목한다.
또한, 칩 패키지는 와이어 본딩보다 더 높은 컴포넌트간 통신 대역폭을 제공할 수 있다. TSV들은 원칙적으로 더 높은 대역폭을 제공하지만, 이는 통상적으로 반도체 다이들에서 상당한 퍼센트의 실리콘 면적을 소비하는 다수의 TSV들을 요구한다. 실리콘 면적을 덜 소비하는 중간 수의 TSV들에 있어서, 램프 컴포넌트는 비견할 만한 컴포넌트간 통신 대역폭을 제공할 수 있다. 또한, 반도체 다이들 및 램프 컴포넌트 상에 패드들의 2개 열을 포함함으로써, 칩 패키지는 평행하지 않은 표면들 간에 고 대역폭 전기적 결합을 용이하게 한다.
이제 칩 패키지의 실시형태들을 설명한다. 도 1은 반도체 다이(110-1)에 평행한 면에 실질적으로 수직인 수직 방향(120)을 따라 스택(116)으로 배치된 한 세트의 칩들 또는 반도체 다이들(110)을 포함하는 칩 패키지(100)의 측면도를 예시하는 블록도를 제시한다. 이 스택에서, 반도체 다이(110-1) 다음의 각 반도체 다이(예를 들어, 반도체 다이(110-2))는 스택(116)의 바로 이전의 반도체 다이로부터 적어도 최소 오프셋 값(126)만큼 평면의 수평 방향(118)으로 오프셋되어, 스택(116)의 한 측에 계단형 테라스(128)(일정한 각도(124)를 가짐)를 정의할 수 있다. 또한, 계단형 테라스(128)의 각 반도체 다이들(110)의 표면(130)은 패드들(132)의 2개 열을 포함한다. 칩 패키지(100)의 상면도를 예시하는 블록도를 제시하는 도 2에 도시된 바와 같이, 패드들(132)은 반도체 다이들(110)의 에지들(210)에 대략 평행할 수 있다.
다시 도 1에 있어서, 칩 패키지(100)는 패드들(132)에 전기적 및 기계적으로 결합된 커넥터들(134), 및 반도체 다이들(110)에 전기적 및 기계적으로 결합된 램프 컴포넌트(112)를 포함한다. 이 램프 컴포넌트는 스택(116)의 한 측 상에 배치되며, 계단형 테라스(128)를 따르는 방향(122)에 대략 평행하고 이는 수평 방향(118)과 수직 방향(120) 사이이다. 또한, 램프 컴포넌트(112)는 각 반도체 다이들(110)에 대해 패드들(138)의 적어도 2개 열에 배열된 패드들(138)을 포함하는 표면(136)을 갖고, 커넥터들(134)은 패드들(138)에 전기적 및 기계적으로 결합된다.
따라서, 반도체 다이들(110)은 램프 컴포넌트(112)를 통해 서로 및 외부 장치(들) 또는 시스템(들)과 통신할 수 있다. 램프 컴포넌트(112)는 반도체 다이들(110)의 TSV들 없이 반도체 다이들(110)에의 전기 신호 및 전력 신호의 통신을 용이하게 할 수 있음을 주목한다. 따라서, 반도체 다이들(110)은 표준 실리콘 가공을 이용하여 제조될 수 있다. 또한, 이 반도체 다이들은 로직 및/또는 메모리 기능을 지지하는 실리콘 면적을 제공할 수 있다.
일반적으로, 반도체 다이들 또는 칩들은 기계적 및 전기적인 이유로 서로 부착되거나 칩 패키지의 기판에 부착된다. 예를 들어, 기판은 칩에 여분의 강도(stiffness)를 제공할 수 있고, 이는 칩 패키지가 주변으로 이동할 때(예를 들어, 땜납 또는 보드 조립 동안) 취급을 더 용이하게 할 수 있다. 또한, 칩은 통상적으로 전력을 수신할 수 있고 외부 환경과 통신할 수 있는 한 유용할 뿐이다. 종래의 플립-칩 패키징에서, 칩의 상부 표면을 기판에 결합시켜, 전원 및 입/출력(I/O) 신호가 기판과 칩 사이를 통과할 수 있는 완전한 2-D 영역을 제공한다. 칩 패키지(100)의 구성은 기판(또는 램프 컴포넌트(112))에 각 칩의 단일 에지만을 제공함으로써 이러한 패러다임을 상당히 변화시킨다. 하지만, 이 구성은 칩들에 대한 I/O 및 전력 전달을 상당히 제한할 수 있다. 따라서, 종래의 플립-칩 패키징에 의해서는, 칩 크기가 증가함에 따라 I/O 용량이 면적에 비례하여 증가하는 것이 가능한 반면, 칩 패키지(100)에서의 구성은 I/O 용량이 칩 에지 길이에 비례하여 증가하는 것만을 가능하게 하여, 칩 면적에 비교할 경우 제한된 I/O 문제를 가중시킬 수 있다.
이러한 문제점을 해결하기 위해, 패드들(132 및 138)의 제2 열을 추가함으로써 칩 패키지(100)의 반도체 다이들(110)과 램프 컴포넌트(112) 사이의 접속 수를 증가시킨다. 하지만, 이러한 접근은 다른 문제점을 발생시킨다. 특히, 적층 기하학 때문에, 표면들(130 및 136) 간의 거리 또는 갭이 일정하지 않다. 그 결과, 종래의 플립-칩 패키징에서 종종 사용되는 단일 땜납-볼 크기를 이용하여 패드들(132 및 138)의 두 열을 접속시키는 것이 어려울 것이다. 이러한 커넥터-기하학 문제점은, 칩 패키지(300)의 측면도를 예시하는 블록도를 제시하는 도 3에 예시된다.
도 1에 도시되고 하기에 추가로 설명된 바와 같이, 커넥터-기하학 문제점은 반도체 다이들(110) 및 램프 컴포넌트(112) 상의 패드들 또는 커넥터들의 적어도 2개 열을 이용하여 해결될 수 있다. 이 추가 패드들은 잠재적으로 I/O 접속의 수를 2배로 만든다. 현대의 시스템에서 통신은 제한 요인이 되는 경향이 있으므로, 이러한 가외의 I/O 접속은 칩 패키지의 성능을 상당히 증가시킬 수 있다. 예를 들어, 추가 패드들은 더 많은 전원/접지 접속을 제공할 수 있으며, 이는 패드들을 통과하는 전류를 감소시키고 따라서 노화를 감소시킴으로써 칩 패키지(100)의 수명을 증가시킬 수 있다. 이와 달리, 추가 전원/접지 접속은 더 큰 전류 및 전압 요건을 갖는 더 고출력의 컴포넌트를 사용하는 것을 가능하게 할 수 있다.
또한, 가외의 I/O 접속들은 통신 및/또는 추가 통신 채널들을 위한 대역폭을 증가시키는 것을 가능하게 할 수 있다. 예를 들어, 칩 패키지(100)를 이용하여, 다수의 DRAM 칩으로부터 이용가능한 대역폭을 반도체 다이들(110)에 대향하는 측의 램프 컴포넌트(112) 상의 선택적인 컴퓨팅 칩(140)이 액세스 가능하고 이용가능하게 될 수 있다. 이 컴퓨팅 칩은 기판 관통 비아들(through-substrate vias, TSVs)(램프 컴포넌트(112)에서 쇄선으로 나타냄)에 의해 반도체 다이들(110)에 전기적으로 결합될 수 있으며, 이는 반도체 다이들(110)과의 전기 또는 전력 신호 통신을 용이하게 할 수 있다. 또한, 선택적인 기판(140)은, 메모리용 버퍼 또는 로직 칩, 및/또는 외부 장치(들) 및/또는 시스템(들)에 대한 I/O를 포함할 수 있다.
예시적 실시형태에서, 스택(116)의 각 반도체 다이들(110)은 x8-DDR3 DRAM 컴포넌트일 수 있다. 이 메모리 장치들은 각각 92개의 I/O 핀을 가질 수 있으며, 그 중 51개는 전원 및 접지를 위한 것이고, 나머지 41개는 신호를 위한 것일 수 있다. 반도체 다이들은 8.3 x 7.0 mm2의 치수를 가질 수 있으며, I/O 패드들은 짧은 치수를 따라 배열된다. 이는, 모든 I/O 패드들이 DRAM 컴포넌트의 짧은 에지를 따라 단일 열로 배치되었을 경우, I/O 패드 당 겨우 76 ㎛일 것임을 의미한다. 이 거리는 패드 자체, 및 땜납이 패드와 짧은 신호들 간을 함께 브리징(bridg)하지 않도록 보장하기 위해 필요한 패드들 간의 간격을 포함한다. 현재의 기술로는, 이는 매우 과감한 피치이다. 종래의 플립-칩 땜납 기술은 현재는 약 150-㎛ 피치이다. 패드들의 2개 열을 이용함으로써, 플립-칩 패키징 땜납-볼 기술(종래의 땜납-볼 크기 및 간격을 포함)을 사용하여 과감한 크기조정으로 인한 접속 불량의 위험을 감소시키도록 패드들 간의 간격을 증가시킬 수 있다.
도 1은 칩 패키지(100)의 특정 구성을 예시하지만, 전기적 접촉, 기계적 정렬, 조립, 및/또는 램프 컴포넌트(112)와 반도체 다이들(110) 간의 전기적 I/O를 구현하기 위해 다수의 기술 및 구성을 사용할 수 있다. 특히, 예를 들어, 표면들(130 및 136) 간의 가변 갭을 처리하기 위해 땜납 볼들의 크기를 변경시켜 컴포넌트들 간에 접속이 이루어질 수 있도록 함으로써, 커넥터-기하학적 문제점을 해결하기 위해 다양한 기술들을 사용할 수 있다. 수득된 접속은 또한, 리플로우 동안 땜납 볼들이 압착되는 경우에 발생할 수 있는 결함을 견딜 수 있다. 이제 이 실시형태들 중 몇 개를 설명한다.
상술한 바와 같이, 한 기술에서, 커넥터들(134)은 땜납 볼들(예를 들어, 리플로우가능 땜납 층)를 포함할 수 있고, 커넥터들(134)은 패드들(132 및 138)에 단단하게 기계적으로 결합될 수 있다. 특히, 일부 접속들 간의 브리징이 발생하지 않아 칩 패키지 결함의 원인 중 하나를 제거하도록 접속들을 설계할 수 있다. 일반적으로, 2개의 표면이 합쳐질 경우, 더 작은 갭과 관련된 커넥터들의 열이 압착될 것이며, 이는 땜납 볼들이 바깥으로 확장되도록 유발할 수 있다. 동일한 신호를 운송하는 패드들이 서로 인접하고 이질적인 신호를 운송하는 패드들이 더 멀리 떨어지도록 패드들(132 및 138)이 그룹화될 경우, 상이한 신호들과 관련된 패드들 간에 의도하지 않은 브리징이 존재할 가능성이 더 적다. 브리징을 형성하는 것이 가능한 패드들은 전원 패드 대 전원 패드 및 접지 패드 대 접지 패드를 포함함을 주목한다.
압착-땜납 볼들(410)을 갖는 칩 패키지(400)의 측면도를 갖는 블록도를 도 4에 도시한다. 이 칩 패키지에서, 땜납 볼들(410)의 적어도 일부는 나머지 땜납 볼들보다 더 많이 압착된다. 땜납 볼들(410)의 압착은 Susquehanna University의 'Surface Evolver'로 지칭되는 분석 소프트웨어를 이용하여 모델링될 수 있음을 주목한다. 이 분석 소프트웨어는 표면 장력 및 중력의 힘 하에서 액체의 물리학을 시뮬레이션하여 액체가 취할 형태를 결정할 수 있다. 압착 땜납 볼들의 경우, 시뮬레이션은 압착이 최소인 압착 땜납 볼 측에 과량의 땜납이 밖으로 뿜어져 나옴을 나타낸다. 이는 이 측 상의 감소된 곡률이 압착된 측 상의 높은 곡률보다 더 낮은 에너지를 갖기 때문이다. 결과적으로, 칩 패키지(400)의 땜납 볼들은 패드들의 열 내에서는 브리징될 가능성이 더 적을 수 있고, 패드들의 상이한 열들 사이에서는 브리징될 가능성이 더 많을 수 있다. 땜납 볼들의 분리를 더 증가시킴으로써(예를 들어, 더 넓은 열 대 열 간격 ls를 이용함으로써) 각 땜납 볼에 의해 점유된 공간이 더 많이 변화하는 결과를 초래할 수 있고, 제2 열의 땜납 볼들이 두 표면(130 및 136)(도 1) 상의 패드들을 침윤시키는 것을 보장하기 위해 압착 땜납 볼이 더 많이 압착되는 결과를 초래할 수 있음을 주목한다.
일부 실시형태에서, 적어도 일부의 패드들(132 및 138)(도 1)은 타원 형태를 갖는다. 통상적으로, 땜납 패드들은 둥글거나 대략 둥글다. 칩 패키지(400)에서, 종횡비가 더 큰 땜납 패드들은 여분의 공간이 존재하는 패드들의 열에 수직인 방향으로의 팽창을 가능하게 하므로 유용할 수 있다. 이는, 양호한 저 임피던스 접속들을 보장하기 위한 일부 마진을 제공할 수 있다. 땜납 볼들(410)은 형태가 구형인 경향이 있고 땜납 패드들의 단부에서 떼어놓을 수 있으므로 종횡비가 그다지 크지 않을 수 있음을 주목한다.
다른 기술에서, 상이한 열들의 커넥터들(134)(도 1)에 대해 상이한 크기의 땜납 볼들을 사용할 수 있다. 이는, 상이한 크기의 땜납 볼들(510)을 갖는 칩 패키지(500)의 측면도를 예시하는 블록도를 제시하는 도 5a에 도시된다. 이러한 접근은 각 열을 합치기 위해 사용된 땜납 볼들(510)의 크기를 변화시킴으로써 열들 간의 상이한 갭을 조정한다. 특히, 패드들의 제1 열은 더 작은 땜납 볼들을 사용할 수 있는 반면, 패드들의 제2 열은 더 큰 땜납 볼들을 사용할 수 있다.
밀도를 증가시키기 위해, 더 작은 땜납 볼들을 갖는 패드들의 열에 더 많은 접속들이 존재하고 더 큰 땜납 볼들을 갖는 패드들의 열에 더 적은 접속들이 존재하도록 패드들의 피치도 또한 변화시킬 수 있다. 이는, 각각 상이한 패드 피치(570 및 572)를 갖는 칩 패키지들(550 및 560)의 상면도를 예시하는 블록도를 제시하는 도 5b 및 5c에 도시된다.
칩 패키지들(550 및 560)에서, 땜납 볼들은 패드들의 제1 열과 관련된 땜납 볼들의 제1 크기 및 패드들의 제2 열과 관련된 땜납 볼들의 제2 크기인, 2개의 상이한 크기를 가질 수 있다. 이와 달리 또는 추가하여, 패드들은 패드들의 제1 열과 관련된 패드들의 제1 크기 및 패드들의 제2 열과 관련된 패드들의 제2 크기인, 2개의 상이한 크기를 가질 수 있다. 이들 상이한 패드 크기는 표면들(130 및 136)(도 1) 중 어느 하나 또는 둘 모두에 있을 수 있음을 주목한다.
도 5b 및 5c에 도시된 바와 같이, 땜납 배치에는 2가지 선택이 존재한다. 도 5b의 칩 패키지(550)에서, 작은 땜납 볼들에 대해서는 더 작은 피치를 사용하고 큰 땜납 볼들에 대해서는 더 큰 피치를 사용함으로써 최고 밀도를 사용한다. 이러한 접근은, 신뢰성 있는 땜납 접속들을 위해 충분한 간격이 존재하고 최대 수의 접속들이 달성되는 것을 보장할 수 있다. 반대로, 도 5c의 칩 패키지(560)에서, 두 열 모두의 땜납 볼들은 동일한 피치를 가질 수 있다. 이러한 접근은 2개 열의 패드들 사이에 더 조밀한 간격이 가능하도록 할 수 있지만 접속 밀도를 감소시킬 수 있다. 도 5b에 도시된 레이아웃에서는 바깥쪽 패드들의 열에 대한 신호 라우팅이 어려울 수 있음을 주목한다. 결과적으로, 도 5c에 도시된 레이아웃이 바람직할 수 있다.
도 4, 5b 및 5c의 기하학적 변수들의 예시적 실시형태들을 표 1에 도시한다.
기하학적 변수 공칭 값(㎛) 범위(㎛)
a 132.5 75-200
b 135 75-200
c 120 65-180
d 100 60-150
e 170 90-250
칩 두께 90 50-150
칩들간의 갭 10 8-15
브리징 없이 단일 칩 패키지에서 상이한 크기의 땜납 볼들을 수득하기 위해 다양한 기술을 사용할 수 있다. 예를 들어, 레이저-기반 땜납 배치 장치(또는 픽-앤-플레이스 기계)를 사용하여 개별 땜납 볼들을 패드 상에 배치한 다음 이들을 침윤시킬 수 있다. 이러한 접근은 매우 다양한 크기의 땜납 볼들을 배치할 수 있고, 단일 칩 패키지 상에 2개의 상이한 크기를 배치하기 위해 사용할 수 있다. 하지만, 레이저-기반 땜납 배치 장치를 초당 8 볼보다 더 빠른 속도까지 증가시키는 것이 어려울 수 있다.
이와 달리, 칩 패키지에 적층될 상이한 칩들의 표면상에 상이한 크기의 땜납 볼들을 각각 성장시킬 수 있다. 이러한 접근은 상이한 칩들을 사용하여 충돌없이 2개의 상이한 크기의 땜납 볼을 성장시킬 수 있다. 하지만, 칩들이 범핑된(bumped) 후에 칩들에 대한 취급 요건이 더 엄격해질 수 있어서, 이러한 접근은 양호한 수율을 보장하기 위해 더욱 주의 깊은 취급이 요구될 수 있다.
다른 접근에서, 상이한 크기의 기초 패드들/패시베이션 개구부를 이용하여 동일한 표면상에 2개의 상이한 크기의 땜납 볼들을 성장시킬 수 있다. 특히, 땜납 페이스트가 도포된 경우, 통상적으로 칩을 가로질러 일정한 높이를 갖는다. 따라서, 땜납 볼의 체적은 통상적으로 패드들의 상이한 반경들에 의해 결정된다. 이어서, 땜납이 용융되어 리플로우될 경우, 표면 장력이 땜납 페이스트를 끌어당겨서, 주로 패드 크기 및 땜납 체적에 의해 결정된 높이를 갖는 땜납 볼로 만든다. 하지만, 일부 실시형태에서, 상이한 양의 땜납 페이스트를 사용하여 상이한 땜납 볼 크기를 수득할 수 있다.
일부 실시형태들에서, 반도체 다이들(110)(도 1)의 표면들 사이의 가변 갭은 한 표면을 선택적으로 늘림으로써 고르게 된다(evened out). 이는, 패드(614)가 표면(610) 위로 선택적으로 양각된 칩 패키지(600)의 측면도를 예시하는 블록도를 제시하는 도 6에 도시된다. 예를 들어, 일부 땜납을 갖는 구리 필러들(pillars)(612)의 열을 패드들의 열들 중 하나에 사용하여 2개 표면들 간의 거리를 감소시킬 수 있다. 이어서, 땜납 볼들을 다른(대향하는) 표면상의 패드들의 열 상에 배치할 수 있으며, 리플로우를 위해 칩들을 함께 모을 경우, 모든 땜납 볼들은 그들의 목표 땜납 지점까지 대략 동일한 거리를 가질 수 있다. 이러한 접근은 구리-필러 땜납 범핑의 성숙한 상태를 이용한다. 또한, 구리 필러는 전기 및 열 모두에 대해 전도성이어서, 어느 칩 상에서도 여분의 설계를 요구하지 않을 수 있고, 땜납 볼들은 표준 공정을 이용하여 필러들에 직접 침윤될 수 있다.
이와 달리, 칩들 사이의 거리 또는 갭은 패드들 중 일부를 표면 아래로 선택적으로 음각함으로써 고르게 될 수 있다. 이는, 패드(714)가 표면(710) 아래로 선택적으로 음각된 칩 패키지(700)의 측면도를 예시하는 블록도를 제시하는 도 7에 도시된다. 예를 들어, 표면(710)에 피트들(712)(및 더욱 일반적으로는 음각 피처들)을 식각하여 패드들의 전체 열을 음각할 수 있다. 이는, 패드들의 두 열에 대한 것과 거의 동일하게 칩들 간의 거리 또는 갭을 유지하면서, 이 패드들의 열을 따라 칩 표면들 간의 거리를 증가시킬 것이다. 이러한 접근은 또한, 땜납 볼들(및 더욱 일반적으로는 양각 피처들)이 자연스럽게 피트들에 자리 잡을 수 있어서 스택(116)(도 1)에서 반도체 다이들(110)의 상대 정렬을 유지할 수 있으므로, 커넥터들의 자체-정렬을 용이하게 할 수 있다. 하지만, 칩에 전기적으로 접속되는 땜납을 부착하기 위한 표면을 제공하는 것이 어려울 수 있다. 식각 공정은 피트에 금속이 없을 것을 요구하므로, 식각 후에 피트 내부에 금속 패드를 추가하기 위해 RDL 공정이 요구될 수 있다. 이 RDL 패드는 피트 영역 외부의 칩 표면상의 패드에 전기적으로 결합될 수 있다.
도 1에서, 램프 컴포넌트(112)는 가요성 커넥터들(예를 들어, 마이크로스프링 커넥터들)에 의해 각 반도체 다이들(110)에 전기적으로 결합될 수 있으며, 커넥터들(134)은 패드들(132 및 138)에 재결합가능하게 기계적으로 결합될 수 있다. 이는, 가요성 커넥터들(810)을 갖는 칩 패키지(800)의 측면도를 예시하는 블록도를 제시하는 도 8에 도시된다. 예를 들어, 가요성 커넥터들(810)은, 패드들의 제1 열과 관련된 가요성 커넥터들(810)의 제1 높이 및 패드들의 제2 열과 관련된 가요성 커넥터들(810)의 제2 높이인, 2개의 상이한 높이를 가질 수 있다.
가요성 커넥터들(810)은, 인쇄 회로 기판(PCB), 유기 또는 세라믹 집적 회로(IC), 및/또는 반도체 다이의 표면을 포함하는 매우 다양한 표면들 상에 제조될 수 있음을 주목한다. 또한, 가요성 커넥터들(810)은 고성능 IC 상에서의 I/O 신호의 밀도를 초과하는 칩-간 접속의 면적 밀도로 제조될 수 있고, 가요성 커넥터들(810)의 컴플라이언스(compliance)는 칩 패키지(800)에서의 컴포넌트들의 기계적 이동 및 오정렬에 대한 공차를 증가시킬 수 있다.
가요성 커넥터(810)는 또한 땜납을 사용하지 않고 기계적 및 전기적 접촉을 제공할 수 있다. 따라서, 도 1의 램프 컴포넌트(112)와 반도체 다이들(110) 간의 기계적 및/또는 전기적 결합은 제거가능할 수 있거나 재결합가능할 수 있으며(즉, 이 컴포넌트들이 재결합가능하게 결합될 수 있으며), 이는 조립 및 테스트 동안 및/또는 후에 칩 패키지(800)의 재작업을 용이하게 한다. 재결합가능한 기계적 또는 전기적 결합은 재작업 또는 가열(예를 들어, 땜납을 이용한)을 요구하지 않고 반복적으로(즉, 2회 이상) 설정되고 파괴될 수 있는 기계적 또는 전기적 결합인 것으로 이해되어야 함을 주목한다. 일부 실시형태에서, 재결합가능한 기계적 또는 전기적 결합은 서로에게 결합되도록 설계된 암수 컴포넌트들(예를 들어, 함께 찰칵하고 맞물리는(snap) 컴포넌트들)를 수반한다. 따라서, 재결합 가능한 컴포넌트들은 재결합가능한 결합이 설정되는 것을 가능하게 하도록 구성된 컴포넌트들이다. 하지만, 상술한 바와 같이, 일부 실시형태에서 도 1의 램프 컴포넌트(112)와 반도체 다이들(110) 간의 기계적 및/또는 전기적 결합은 더 영구적이다(예를 들어, 납땜 접촉과 같이 재결합가능하지 않을 수 있다).
접속들의 용량을 증가시키기 위해, 일부 실시형태에서 도전성 액체, 페이스트 또는 필름을 접촉 영역에 추가하여 임의의 갭을 충진할 수 있다. 이는 또한, 액체, 페이스트 또는 필름이 특정 가요성 커넥터들의 에지 너머로 연장되는 정도까지 중첩 면적을 증가시키는 유리한 효과를 가질 것이다.
이와 달리, 도 1에서 램프 컴포넌트(112)는, 이방성 엘라스토머 필름(때로는 '이방성 도전성 필름'으로 지칭됨)과 같은 이방성 필름(미도시)에 의해 각 반도체 다이들(110)에 전기적으로 결합될 수 있다. 이방성 필름의 이방성은 이방성 필름의 표면에 법선 방향의 전기 전도도를 증가시키는 한편, 이방성 필름의 접선 방향의 전기 전도도를 약화시킴을 주목한다. 그 결과, 이방성 필름은 이방성 필름의 대향면상의 기계적으로 정렬된 패드들을 전기적으로 결합시킬 수 있다.
예를 들어, 이방성 필름은 PariPoser® 재료(매사추세츠 주, 폴 리버(Fall River) 소재의 Paricon Technologies, Inc. 출시)뿐만 아니라, 절연 시트에 의해 분리된 도전성 호일을 전기적으로 결합하는 도전성 엘라스토머를 기재로 한 것들과 같은 다른 종류의 이방성 필름을 포함할 수 있다. PariPoser-형 이방성 도전성 엘라스토머 필름에서는, 볼들이 일반적으로 세로(columns)로 줄서고 이방성 필름의 표면에 대해 접선이 아닌 법선 방향으로 도전성을 제공하도록, 작은 도전성 볼들을 실리콘 고무에 붙인다. 가요성 커넥터들(810)(도 8)과 같이, 일반적으로 수득된 전기 접촉들의 임피던스는 도전성 및/또는 용량성일 수 있다. 임피던스가 도전성일 경우, 칩 패키지(100)의 컴포넌트들에 종래의 송신 및 수신 I/O 회로를 사용할 수 있다. 하지만, 임피던스가 복합성일 경우, 칩 패키지(100)의 송신 및 수신 I/O 회로들은, 내용이 본 출원에 참조로 포함된, 2009년 4월 17일에 출원된, Robert J. Drost 등이 발명한, 발명의 명칭이 "Receive Circuit for Connectors with Variable Complex Impedance"인 미국 특허출원 제12/425,871호(대리인 관리번호 SUN09-0285)에 설명된 하나 이상의 실시형태들을 포함할 수 있다.
일부 실시형태들에서, 도 1의 반도체 다이들(110)은 TSV들에 의해 결합된 2개 이상의 반도체 다이들을 각각 포함하는 유닛들 또는 모듈들로 교체된다. 이는, 칩 패키지(900)의 측면도를 예시하는 블록도를 제시하는 도 9에 도시된다. 이러한 접근에 의해 40-칩 스택이 10개의 4-칩 모듈로 구성되는 것이 가능할 수 있다. 그 결과, TSV 조립 공정은 한번에 단지 4개의 칩만 다루면 될 수 있고, 칩 패키지(900)에서의 적층 공정은 한번에 단지 10개의 모듈만 다루면 될 수 있다. 40-칩 스택에 비해, 이는 칩 패키지(900) 제조의 어려움을 감소시킬 수 있다. 또한, 모듈들이 더 두꺼울 수 있으므로(따라서, 더 딱딱할 수 있으므로) 개별 반도체 다이들보다 TSV-기반 모듈들을 다루는 것이 더 쉬울 수 있다.
이제 전자 장치 및 컴퓨터 시스템의 실시형태들을 설명하고자 한다. 도 10은 이전의 칩 패키지 실시형태들 중 하나와 같은 하나 이상의 칩 패키지(1012)를 포함하는 전자 장치(1000)를 예시하는 블록도를 제시한다. 전자 장치(1000)는 하나 이상의 칩 패키지들(1012)에 전기적으로 결합된 전원(1010)(예를 들어, 배터리)을 포함할 수 있음을 주목한다.
도 11은 이전의 칩 패키지 실시형태들 중 하나와 같은 하나 이상의 칩 패키지들(1108)을 포함하는 컴퓨터 시스템(1100)을 예시하는 블록도를 제시한다. 컴퓨터 시스템(1100)은, 하나 이상의 프로세서들(또는 프로세서 코어들)(1110), 통신 인터페이스(1112), 사용자 인터페이스(1114) 및 이 컴포넌트들을 함께 결합하는 하나 이상의 신호 라인들(1122)을 포함한다. 하나 이상의 프로세서들(또는 프로세서 코어들)(1110)은 병렬 처리(parallel processing) 및/또는 멀티스레드(multi-threaded) 작동을 지원할 수 있으며, 통신 인터페이스(1112)는 지속적인 통신 접속을 가질 수 있고, 하나 이상의 신호 라인들(1122)은 통신 버스를 구성할 수 있음을 주목한다. 또한, 사용자 인터페이스(1114)는, 디스플레이(1116), 키보드(1118), 및/또는 마우스와 같은 포인터(1120)를 포함할 수 있다.
컴퓨터 시스템(1100)의 메모리(1124)는 휘발성 메모리 및/또는 비휘발성 메모리를 포함할 수 있다. 더 구체적으로, 메모리(1124)는, ROM, RAM, EPROM, EEPROM, 플래시, 하나 이상의 스마트 카드들, 하나 이상의 자기 디스크 저장 장치들, 및/또는 하나 이상의 광 저장 장치들을 포함할 수 있다. 메모리(1124)는 하드웨어-의존 임무들을 수행하기 위한 각종 기본 시스템 서비스들을 다루기 위한 절차들(또는 명령 세트)을 포함하는 운영 체제(1126)를 저장할 수 있다. 또한, 메모리(1124)는 통신 모듈(1128)에서의 통신 절차들(또는 명령 세트)을 저장할 수도 있다. 이 통신 절차들은 컴퓨터 시스템(1100)에 대해 원격으로 위치한 컴퓨터들, 장치들 및/또는 서버들을 포함하는 하나 이상의 컴퓨터들, 장치들 및/또는 서버들과 통신하기 위해 사용될 수 있다.
메모리(1124)는 또한 하나 이상의 프로그램 모듈들(1130)(또는 명령 세트)을 포함할 수도 있다. 하나 이상의 프로그램 모듈들(1130)은 컴퓨터-프로그램 메커니즘을 구성할 수 있음을 주목한다. 메모리(1124)의 각종 모듈들에서의 명령들은, 고급 절차 언어(procedural language), 객체 지향 프로그래밍 언어, 및/또는 어셈블리 또는 기계 언어로 구현될 수 있다. 프로그래밍 언어는 하나 이상의 프로세서들(또는 프로세서 코어들)(1110)에 의해 실행되도록 컴파일 또는 해석될 수 있으며, 즉 구성가능하거나 구성될 수 있다.
컴퓨터 시스템(1100)은, 이하 언급하는 것들에 제한되지는 않지만, 서버, 랩톱 컴퓨터, 퍼스널 컴퓨터, 워크스테이션, 메인프레임 컴퓨터, 블레이드(blade), 기업 컴퓨터, 데이터 센터, 휴대용 컴퓨팅 장치, 태블릿 컴퓨터, 휴대폰, 수퍼컴퓨터, NAS(network-attached-storage) 시스템, SAN(storage-area-network) 시스템, 및/또는 다른 전자 컴퓨팅 장치를 포함할 수 있다. 예를 들어, 칩 패키지(들)(1108)는 다중 프로세서 블레이드에 결합된 백플레인(backplane)에 포함될 수 있거나, 칩 패키지(들)(1108)는 상이한 유형의 컴포넌트들(예를 들어, 프로세서들, 메모리, I/O 장치들 및/또는 주변 장치들)을 결합할 수 있다. 따라서, 칩 패키지(들)(1108)는, 스위치, 허브, 브리지 및/또는 라우터의 기능을 수행할 수 있다. 컴퓨터 시스템(1100)은 한 위치에 존재할 수 있거나 복수의 지리적으로 분산된 위치에 걸쳐 분포될 수 있음을 주목한다.
전자 장치(1000)(도 10) 및/또는 컴퓨터 시스템(1100)의 기능의 일부 또는 전부는 하나 이상의 주문형 반도체(ASIC) 및/또는 하나 이상의 디지털 신호 프로세서(DSP)에 구현될 수 있음을 주목한다. 또한, 이전 실시형태들에서의 기능은, 당해 분야에 공지된 바와 같이, 하드웨어에 더 많이 및 소프트웨어에 더 적게 구현되거나, 하드웨어에 더 적게 소프트웨어에 더 많이 구현될 수 있다.
이전의 실시형태들은 더 적은 컴포넌트들 또는 추가의 컴포넌트들을 포함할 수 있다. 또한, 비록 이러한 칩 패키지들, 장치들 및 시스템들은 다수의 별도 아이템들을 갖는 것으로 도시되지만, 이 실시형태들은 본 출원에 설명된 실시형태들의 구조적 개략도 보다는 존재할 수 있는 각종 피처들의 기능적 설명인 것으로 의도된다. 따라서, 이 실시형태들에서, 2개 이상의 컴포넌트들이 단일 컴포넌트로 조합될 수 있고/있거나, 하나 이상의 컴포넌트들의 위치가 변화할 수 있다. 또한, 2개 이상의 이전 실시형태들의 피처들은 서로 조합될 수 있다.
일부 실시형태들에서, 도 1의 칩 패키지(100)는 하나 이상의 반도체 다이들(110) 및/또는 램프 컴포넌트(112) 상의 회로들의 작동 동안 생성된 열을 제거하기 위한 피처들을 포함한다. 특히, 칩 패키지(100)는 적어도 2개의 반도체 다이들(110) 사이에 선택적인 중간 칩(142)을 포함할 수 있다. 이 중간 칩은 수평 방향(118)을 따라 반도체 다이들 중 적어도 하나의 작동에 의해 생성된 열을 전송할 수 있다. 또한, 열 전송은 선택적인 중간 칩(142) 상의 미세 유체 공학(micro-fluidics)에 의해 용이하게 될 수 있다. 일부 실시형태에서, 선택적인 중간 칩(142)은 또한 2개 이상의 반도체 다이들(110) 간의 크로스토크를 감소시킬 수 있음을 주목한다.
이전 실시형태들은 칩 패키지들에 도 1의 반도체 다이들(110)(예를 들어, 실리콘)을 사용하지만, 다른 실시형태들에서는 하나 이상의 이 칩들의 기판 재료로서 반도체와는 다른 재료를 사용할 수 있다. 따라서, 일부 실시형태들에서, 램프 컴포넌트(112)는 반도체 다이들(110)에 전기적으로 결합하기 위한 금속 트레이스들을 갖는 플라스틱 기판과 같은 수동 컴포넌트이다. 예를 들어, 램프 컴포넌트(112)는 사출-성형 플라스틱을 이용하여 제조될 수 있다. 이와 달리, 램프 컴포넌트(112)는 리소그래피로 정의된 와이어들 또는 신호 라인들을 갖는 다른 반도체 다이일 수 있다. 램프 컴포넌트(112)가 반도체 다이를 포함하는 실시형태들에서, 신호 라인들 간의 크로스토크를 감소시키기 위해 리미트 증폭기(limit amplifiers)와 같은 능동 소자들이 포함될 수 있다. 추가로, 차동 신호(differential signaling)를 이용하여 능동 또는 수동 램프 컴포넌트(112) 중 하나에서 크로스토크를 감소시킬 수 있다.
일부 실시형태들에서, 램프 컴포넌트(112)는 커넥터들(134)을 통해 반도체 다이들(110) 사이에서 데이터 및 전력 신호들을 실어나르는 와이어들 및 트랜지스터들을 포함한다. 예를 들어, 램프 컴포넌트(112)는 고전압 신호들을 포함할 수 있다. 이 신호들은 스텝-다운(step-down) 레귤레이터(regulator)(예를 들어, 캐패시터-대-캐패시터 스텝 다운 레귤레이터)뿐만 아니라 반도체 다이들(110)에 결합하기 위한 캐패시터 및/또는 인덕터 개별 컴포넌트들을 이용하여 반도체 다이들(110) 상에서 사용하기 위해 스텝 다운될 수 있다.
칩 패키지(100)의 적어도 일부 주위에 선택적인 캡슐화(encapsulation)(미도시)가 존재할 수 있음을 주목한다.
일반적으로, 칩 패키지(100)의 컴포넌트들은, 용량성 결합 신호들과 같은 전자기 결합 신호들의 PxC('전자기 근접 통신'으로 지칭됨) 및/또는 광 신호들의 근접 통신(각각 '전기 근접 통신' 및 '광 근접 통신'으로 지칭됨)을 이용하여 서로 및/또는 외부 장치(들) 또는 시스템(들)과 통신할 수 있다. 일부 실시형태들에서, 전자기 근접 통신은 유도성 결합 신호들 및/또는 도전성 결합 신호들을 포함한다.
따라서, 커넥터들(134)과 반도체 다이들(110) 간의 전기 접촉과 관련된 임피던스는, 예를 들어 반도체 다이들(110)의 표면상의 또는 그에 인접한 금속 패드들 위에 패시베이션 층(예를 들어, 유리 층)이 존재하는 경우와 같이, 도전성(즉, 동위상(in-phase)) 및/또는 용량성(즉, 이위상(out-of-phase))일 수 있다. 일반적으로, 임피던스는 동위상 성분 및 이위상 성분을 포함하는 복합성일 수 있다. 전기 접촉 메커니즘(예를 들어, 땜납, 가요성 커넥터들, 및/또는 이방성 필름)과 상관없이, 접촉들과 관련된 임피던스가 도전성일 경우, 칩 패키지(100)의 컴포넌트들에 종래의 송신 및 수신 I/O 회로들을 사용할 수 있다. 하지만, 전술한 바와 같이, 복합(및 가능하게는 가변성) 임피던스를 갖는 접촉의 경우, 송신 및 수신 I/O 회로들은 미국 특허출원 제12/425,871호에 설명된 하나 이상의 실시형태들을 포함할 수 있다.
전술한 바와 같이, 칩 패키지의 실시형태들에 매우 다양한 정렬 기술을 사용할 수 있다. 한 정렬 기술은 스택(116)에서 반도체 다이들(110)의 상대 정렬을 유지하기 위해 에치 피트들 내의 볼들과 함께 에치 피트들의 사용을 수반한다. 더 일반적으로, 램프 컴포넌트(112) 및/또는 반도체 다이들(110) 상의 양각 및 음각 표면 피처들의 기계적 체결의 임의의 조합으로 칩 패키지의 컴포넌트들을 정렬할 수 있다.
일부 실시형태에서, 칩 패키지에서 평면상의 기계적 오정렬을 보정하기 위해 전자식 정렬 기술을 사용함을 주목한다. 예를 들어, 소정 가요성 커넥터들이 송신 또는 수신 마이크로패드들 또는 마이크로바들의 어레이와 접촉할 경우 도전성 및/또는 용량성 접촉들과 함께 전자식 정렬이 사용될 수 있다.
일부 실시형태들에서, 스택(116)에 반도체 다이들(110)의 배치를 돕는 기계적 정지부(stops)를 이용하여 칩 패키지(100)의 조립이 용이하게 된다. 또한, 표면들(130 및 136) 중 하나 또는 둘 모두 상에 배치되고 커넥터들(134)의 적어도 일부를 압착하는 압착 부재들에 의해, 커넥터들(134)을 통한 전기적 결합이 용이하게 될 수 있다.
상기 설명은 당업자가 본 발명을 실시하고 이용하는 것을 가능하게 하도록 의도되며, 특정 응용 및 그의 요건의 맥락에서 제공된다. 또한, 본 발명의 실시형태들의 상기 설명은 예시 및 설명의 목적으로만 제시되었다. 이들은 빠짐없이 기술하거나, 본 발명을 개시된 형태로 제한하고자 의도되지 않는다. 따라서, 당업자에게 다수의 변형 및 변경이 명백할 것이며, 본 출원에 정의된 일반적인 원리는 본 발명의 사상 및 범위로부터 벗어나지 않고 다른 실시형태들 및 응용들에 적용될 수 있다. 또한, 전술한 실시형태들의 논의사항은 본 발명을 제한하는 것을 의도되지 않는다. 따라서, 본 발명은, 도시된 실시형태들로 제한되는 것으로 의도되지 않으며, 본 출원에 개시된 원리 및 특징과 일치하는 가장 광범위한 범위에 부합되는 것이다.

Claims (20)

  1. 칩 패키지로서,
    스택의 제1 반도체 다이의 평면에 수직인 수직 방향으로 상기 스택으로 배열된 반도체 다이들 - 상기 제1 반도체 다이 다음의, 각 반도체 다이는 상기 스택의 바로 이전의 반도체 다이로부터 오프셋 값만큼 상기 평면의 수평 방향으로 오프셋되어, 상기 스택의 한 측에 계단형 테라스를 정의하고, 상기 계단형 테라스의 상기 각 반도체 다이들의 표면은 상기 반도체 다이들의 에지에 평행한 제1 패드들의 2개 열(row)을 포함함 -;
    상기 제1 패드들에 전기적 및 기계적으로 결합된 커넥터들; 및
    상기 스택의 상기 한 측 상에 배치된 램프 컴포넌트 - 상기 램프 컴포넌트는 상기 수평 방향과 상기 수직 방향 사이인 상기 계단형 테라스를 따르는 방향에 평행함 -
    를 포함하며,
    상기 램프 컴포넌트는 상기 각 반도체 다이들에 대해 제2 패드들의 적어도 2개 열로 배열된 제2 패드들을 포함하는 표면을 갖고,
    상기 커넥터들은 커넥터들의 적어도 2개 열을 포함하는 상기 제2 패드들에 전기적 및 기계적으로 결합되고, 상기 커넥터들의 제1 열은 상기 제1 패드들의 제1 열 및 상기 제2 패드들의 제1 열에 결합되고, 상기 커넥터들의 제2 열은 상기 제1 패드들의 제2 열 및 상기 제2 패드들의 제2 열에 결합되고, 상기 커넥터들의 2개 열은 상기 커넥터들의 2개 열이 상이한 크기를 갖는 구성, 상기 커넥터들의 2개 열이 상이한 형태를 갖는 구성 및 상기 커넥터들의 2개 열 중 적어도 하나가 피트들 또는 필러들을 포함하는 서브-컴포넌트들을 갖는 구성 중 적어도 하나의 구성을 가져서, 가변 간격을 갖는 상기 제1 및 제2 패드들의 결합을 가능하게 하는, 칩 패키지.
  2. 제1항에 있어서, 상기 커넥터들은 땜납 볼들을 포함하고;
    상기 커넥터들은 상기 제1 패드들 및 상기 제2 패드들에 기계적으로 단단하게 결합된, 칩 패키지.
  3. 제2항에 있어서, 상기 땜납 볼들은 2개의 상이한 크기를 가지며;
    상기 땜납 볼들의 제1 크기는 상기 제1 패드들의 2개 열 중 제1 열과 관련되고 상기 땜납 볼들의 제2 크기는 상기 제1 패드들의 2개 열 중 제2 열과 관련된, 칩 패키지.
  4. 제2항에 있어서, 상기 제1 패드들은 2개의 상이한 크기를 가지며;
    상기 제1 패드들의 제1 크기는 상기 제1 패드들의 2개 열 중 제1 열과 관련되고 상기 제1 패드들의 제2 크기는 상기 제1 패드들의 2개 열 중 제2 열과 관련된, 칩 패키지.
  5. 제2항에 있어서, 상기 제2 패드들은 2개의 상이한 크기를 가지며;
    상기 제2 패드들의 제2 크기는 상기 제2 패드들의 적어도 2개 열 중 제1 열과 관련되고 상기 제2 패드들의 제2 크기는 상기 제2 패드들의 적어도 2개 열 중 제2 열과 관련된, 칩 패키지.
  6. 제2항에 있어서, 상기 제1 패드들 및 상기 제2 패드들의 적어도 일부는 타원 형태를 갖는, 칩 패키지.
  7. 제2항에 있어서, 상기 땜납 볼들의 적어도 일부는 나머지 땜납 볼들보다 더 압착된, 칩 패키지.
  8. 제1항에 있어서, 상기 커넥터들은 가요성 커넥터들을 포함하고;
    상기 커넥터들은 상기 제1 패드들 및 상기 제2 패드들에 재결합가능하게 기계적으로 결합된, 칩 패키지.
  9. 제8항에 있어서, 상기 가요성 커넥터들은 2개의 상이한 높이를 갖고;
    상기 가요성 커넥터들의 제1 높이는 상기 제1 패드들의 2개 열 중 제1 열과 관련되고 상기 가요성 커넥터들의 제2 높이는 상기 제1 패드들의 2개 열 중 제2 열과 관련된, 칩 패키지.
  10. 제1항에 있어서, 상기 램프 컴포넌트는 상기 표면상에 배치되고 열들로 배열된 필러들을 포함하고;
    상기 각 반도체 다이들에 대한 제2 패드들의 2개 열 중 적어도 하나는 상기 필러들의 열들 중 하나 위에 배치된, 칩 패키지.
  11. 제1항에 있어서, 상기 램프 컴포넌트는 상기 표면상에 배치되고 열들로 배열된 음각 피처들(negative features)을 포함하고;
    상기 각 반도체 다이들에 대한 제2 패드들의 2개 열 중 적어도 하나는 상기 음각 피처들의 열들 중 하나에 배치된, 칩 패키지.
  12. 제1항에 있어서, 상기 램프 컴포넌트는 수동 컴포넌트인, 칩 패키지.
  13. 제12항에 있어서, 상기 수동 컴포넌트는 상기 반도체 다이들에 전기적으로 결합하기 위한 금속 트레이스들을 갖는 플라스틱 기판을 포함하는, 칩 패키지.
  14. 제1항에 있어서, 상기 램프 컴포넌트는 다른 반도체 다이인, 칩 패키지.
  15. 제1항에 있어서, 상기 커넥터는 이방성 도전성 필름을 포함하는, 칩 패키지.
  16. 제1항에 있어서, 상기 램프 컴포넌트는 상기 반도체 다이들에 칩 관통 비아 없이 상기 반도체 다이들에 대한 전기 신호들 및 전력 신호들의 통신을 용이하게 하는, 칩 패키지.
  17. 제1항에 있어서, 상기 스택의 적어도 2개의 상기 반도체 다이들 사이에 중간 칩을 추가로 포함하고, 상기 중간 칩은 상기 수평 방향을 따라 적어도 2개의 상기 반도체 다이들의 작동에 의해 생성된 열을 전송하도록 구성된, 칩 패키지.
  18. 제1항에 있어서, 상기 반도체 다이들의 표면은 음각 피처들을 포함하고;
    상기 음각 피처들 내의 양각 피처들(positive features)은 상기 스택에서 상기 반도체 다이들의 상대 정렬을 유지하는, 칩 패키지.
  19. 컴퓨터 시스템으로서,
    프로세서;
    상기 프로세서에 의해 실행되도록 구성된 프로그램 모듈을 저장하는 메모리; 및
    칩 패키지
    를 포함하고, 상기 칩 패키지는,
    스택의 제1 반도체 다이의 평면에 수직인 수직 방향으로 상기 스택으로 배열된 반도체 다이들 - 상기 제1 반도체 다이 다음의, 각 반도체 다이는 상기 스택의 바로 이전의 반도체 다이로부터 오프셋 값만큼 상기 평면의 수평 방향으로 오프셋되어, 상기 스택의 한 측에 계단형 테라스를 정의하고, 상기 계단형 테라스의 상기 각 반도체 다이들의 표면은 상기 반도체 다이들의 에지에 평행한 제1 패드들의 2개 열을 포함함 -;
    상기 제1 패드들에 전기적 및 기계적으로 결합된 커넥터들; 및
    상기 스택의 상기 한 측 상에 배치된 램프 컴포넌트 - 상기 램프 컴포넌트는 상기 수평 방향과 상기 수직 방향 사이인 상기 계단형 테라스를 따르는 방향에 평행함 -
    를 포함하고,
    상기 램프 컴포넌트는 상기 각 반도체 다이들에 대해 제2 패드들의 적어도 2개 열로 배열된 제2 패드들을 포함하는 표면을 갖고,
    상기 커넥터들은 커넥터들의 적어도 2개 열을 포함하는 상기 제2 패드들에 전기적 및 기계적으로 결합되고, 상기 커넥터들의 제1 열은 상기 제1 패드들의 제1 열 및 상기 제2 패드들의 제1 열에 결합되고, 상기 커넥터들의 제2 열은 상기 제1 패드들의 제2 열 및 상기 제2 패드들의 제2 열에 결합되고, 상기 커넥터들의 2개 열은 상기 커넥터들의 2개 열이 상이한 크기를 갖는 구성, 상기 커넥터들의 2개 열이 상이한 형태를 갖는 구성 및 상기 커넥터들의 2개 열 중 적어도 하나가 피트들 또는 필러들을 포함하는 서브-컴포넌트들을 갖는 구성 중 적어도 하나의 구성을 가져서, 가변 간격을 갖는 상기 제1 및 제2 패드들의 결합을 가능하게 하는, 컴퓨터 시스템.
  20. 전자 장치로서,
    전원; 및
    상기 전원에 전기적으로 결합된 칩 패키지
    를 포함하고, 상기 칩 패키지는,
    스택의 제1 반도체 다이의 평면에 수직인 수직 방향으로 상기 스택으로 배열된 반도체 다이들 - 상기 제1 반도체 다이 다음의, 각 반도체 다이는 상기 스택의 바로 이전의 반도체 다이로부터 오프셋 값만큼 상기 평면의 수평 방향으로 오프셋되어, 상기 스택의 한 측에 계단형 테라스를 정의하고, 상기 계단형 테라스의 상기 각 반도체 다이들의 표면은 상기 반도체 다이들의 에지에 평행한 제1 패드들의 2개 열을 포함함 -;
    상기 제1 패드들에 전기적 및 기계적으로 결합된 커넥터들; 및
    상기 스택의 상기 한 측 상에 배치된 램프 컴포넌트 - 상기 램프 컴포넌트는 상기 수평 방향과 상기 수직 방향 사이인 상기 계단형 테라스를 따르는 방향에 평행함 -
    를 포함하고,
    상기 램프 컴포넌트는 상기 각 반도체 다이들에 대해 제2 패드들의 적어도 2개 열로 배열된 제2 패드들을 포함하는 표면을 갖고,
    상기 커넥터들은 커넥터들의 적어도 2개 열을 포함하는 상기 제2 패드들에 전기적 및 기계적으로 결합되고, 상기 커넥터들의 제1 열은 상기 제1 패드들의 제1 열 및 상기 제2 패드들의 제1 열에 결합되고, 상기 커넥터들의 제2 열은 상기 제1 패드들의 제2 열 및 상기 제2 패드들의 제2 열에 결합되고, 상기 커넥터들의 2개 열은 상기 커넥터들의 2개 열이 상이한 크기를 갖는 구성, 상기 커넥터들의 2개 열이 상이한 형태를 갖는 구성 및 상기 커넥터들의 2개 열 중 적어도 하나가 피트들 또는 필러들을 포함하는 서브-컴포넌트들을 갖는 구성 중 적어도 하나의 구성을 가져서, 가변 간격을 갖는 상기 제1 및 제2 패드들의 결합을 가능하게 하는, 전자 장치.
KR1020147031486A 2012-05-10 2013-05-10 가변 칩 간격을 갖는 램프-스택 칩 패키지 KR101706444B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US13/468,891 2012-05-10
US13/468,891 US9082632B2 (en) 2012-05-10 2012-05-10 Ramp-stack chip package with variable chip spacing
PCT/US2013/040498 WO2013170122A1 (en) 2012-05-10 2013-05-10 Ramp-stack chip package with variable chip spacing

Publications (2)

Publication Number Publication Date
KR20150011806A KR20150011806A (ko) 2015-02-02
KR101706444B1 true KR101706444B1 (ko) 2017-02-13

Family

ID=48485506

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020147031486A KR101706444B1 (ko) 2012-05-10 2013-05-10 가변 칩 간격을 갖는 램프-스택 칩 패키지

Country Status (6)

Country Link
US (1) US9082632B2 (ko)
EP (1) EP2847793B1 (ko)
JP (1) JP2015516117A (ko)
KR (1) KR101706444B1 (ko)
TW (1) TWI581397B (ko)
WO (1) WO2013170122A1 (ko)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8513795B2 (en) * 2011-12-27 2013-08-20 Taiwan Semiconductor Manufacturing Co., Ltd. 3D IC configuration with contactless communication
US9343418B2 (en) * 2013-11-05 2016-05-17 Xilinx, Inc. Solder bump arrangements for large area analog circuitry
JP6398396B2 (ja) * 2014-07-08 2018-10-03 日本電気株式会社 電子装置又はその製造方法
KR20160014475A (ko) * 2014-07-29 2016-02-11 삼성전자주식회사 스택 패키지
US9679862B2 (en) * 2014-11-28 2017-06-13 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device having conductive bumps of varying heights
US10466923B2 (en) * 2015-02-27 2019-11-05 Samsung Electronics Co., Ltd. Modular non-volatile flash memory blade
US9825002B2 (en) * 2015-07-17 2017-11-21 Invensas Corporation Flipped die stack
US9871019B2 (en) 2015-07-17 2018-01-16 Invensas Corporation Flipped die stack assemblies with leadframe interconnects
US9508691B1 (en) 2015-12-16 2016-11-29 Invensas Corporation Flipped die stacks with multiple rows of leadframe interconnects
US10566310B2 (en) 2016-04-11 2020-02-18 Invensas Corporation Microelectronic packages having stacked die and wire bond interconnects
TWI649856B (zh) * 2016-05-13 2019-02-01 精材科技股份有限公司 晶片封裝體與其製造方法
US9728524B1 (en) 2016-06-30 2017-08-08 Invensas Corporation Enhanced density assembly having microelectronic packages mounted at substantial angle to board
KR20180130043A (ko) * 2017-05-25 2018-12-06 에스케이하이닉스 주식회사 칩 스택들을 가지는 반도체 패키지
CN108933109B (zh) 2017-05-27 2020-07-07 晟碟信息科技（上海）有限公司 成角度的裸芯的半导体器件
US20190279962A1 (en) * 2018-03-09 2019-09-12 Oracle International Corporation Method and apparatus for stacking warped chips to assemble three-dimensional integrated circuits
WO2022165749A1 (en) * 2021-02-05 2022-08-11 Yangtze Memory Technologies Co., Ltd. Flip-chip stacking structures and methods for forming the same
US11984433B2 (en) * 2021-08-27 2024-05-14 Wolfspeed, Inc. Arrangements of power semiconductor devices for improved thermal performance

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120056327A1 (en) * 2010-09-02 2012-03-08 Oracle International Corporation Ramp-stack chip package with static bends

Family Cites Families (69)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4500905A (en) 1981-09-30 1985-02-19 Tokyo Shibaura Denki Kabushiki Kaisha Stacked semiconductor device with sloping sides
JPH088321B2 (ja) 1987-01-19 1996-01-29 住友電気工業株式会社 集積回路パツケ−ジ
US5422435A (en) 1992-05-22 1995-06-06 National Semiconductor Corporation Stacked multi-chip modules and method of manufacturing
JPH06291248A (ja) 1993-04-05 1994-10-18 Toshiba Corp 半導体装置
US5703436A (en) 1994-12-13 1997-12-30 The Trustees Of Princeton University Transparent contacts for organic devices
US5998864A (en) 1995-05-26 1999-12-07 Formfactor, Inc. Stacking semiconductor devices, particularly memory chips
US5652811A (en) 1996-03-06 1997-07-29 The United States Of America As Represented By The Secretary Of The Air Force Semiconductor on fiber optic substrate (SOFOS)
DK174111B1 (da) 1998-01-26 2002-06-24 Giga As Elektrisk forbindelseselement samt fremgangsmåde til fremstilling af et sådant
TW460927B (en) 1999-01-18 2001-10-21 Toshiba Corp Semiconductor device, mounting method for semiconductor device and manufacturing method for semiconductor device
JP4630409B2 (ja) 1999-03-18 2011-02-09 富士通株式会社 光電子集積回路装置
JP2001036309A (ja) 1999-07-15 2001-02-09 Nec Eng Ltd マルチチップモジュール接続構造
JP3765952B2 (ja) 1999-10-19 2006-04-12 富士通株式会社 半導体装置
JP3822768B2 (ja) 1999-12-03 2006-09-20 株式会社ルネサステクノロジ Ｉｃカードの製造方法
US6621155B1 (en) 1999-12-23 2003-09-16 Rambus Inc. Integrated circuit device having stacked dies and impedance balanced transmission lines
US6376904B1 (en) * 1999-12-23 2002-04-23 Rambus Inc. Redistributed bond pads in stacked integrated circuit die package
JP3768761B2 (ja) 2000-01-31 2006-04-19 株式会社日立製作所 半導体装置およびその製造方法
NO20001360D0 (no) 2000-03-15 2000-03-15 Thin Film Electronics Asa Vertikale elektriske forbindelser i stabel
WO2001071806A1 (fr) 2000-03-21 2001-09-27 Mitsubishi Denki Kabushiki Kaisha Dispositif a semi-conducteur, procede de realisation d'un dispositif electronique, dispositif electronique, et terminal d'informations portable
JP2001313314A (ja) 2000-04-28 2001-11-09 Sony Corp バンプを用いた半導体装置、その製造方法、および、バンプの形成方法
DE10034081A1 (de) 2000-07-13 2001-10-18 Infineon Technologies Ag Halbleiterbauelement mit mehreren Halbleiterchips
US6900528B2 (en) 2001-06-21 2005-05-31 Micron Technology, Inc. Stacked mass storage flash memory package
JP2004063579A (ja) 2002-07-25 2004-02-26 Renesas Technology Corp 積層型半導体装置
JP2004071947A (ja) 2002-08-08 2004-03-04 Renesas Technology Corp 半導体装置
AU2003301632A1 (en) 2002-10-22 2004-05-13 Unitive International Limited Stacked electronic structures including offset substrates
US6921867B2 (en) 2002-11-29 2005-07-26 Nokia Corporation Stress release feature for PWBs
KR100499289B1 (ko) 2003-02-07 2005-07-04 삼성전자주식회사 패턴 리드를 갖는 반도체 패키지 및 그 제조 방법
KR100498488B1 (ko) 2003-02-20 2005-07-01 삼성전자주식회사 적층형 반도체 패키지 및 그 제조방법
US8853001B2 (en) * 2003-11-08 2014-10-07 Stats Chippac, Ltd. Semiconductor device and method of forming pad layout for flipchip semiconductor die
JP2007066922A (ja) 2003-11-28 2007-03-15 Renesas Technology Corp 半導体集積回路装置
US7015586B2 (en) 2004-07-08 2006-03-21 Kingpak Technology Inc. Stacked structure of integrated circuits
JP2006108181A (ja) * 2004-09-30 2006-04-20 Taiyo Yuden Co Ltd 半導体装置およびその製造方法およびその実装体
US7582963B2 (en) 2005-03-29 2009-09-01 Texas Instruments Incorporated Vertically integrated system-in-a-package
US7832818B1 (en) 2005-05-03 2010-11-16 Oracle America, Inc. Inkjet pen with proximity interconnect
US20060290377A1 (en) 2005-05-31 2006-12-28 Jongsun Kim Capacitively coupled pulsed signaling bus interface
US7687400B2 (en) 2005-06-14 2010-03-30 John Trezza Side stacking apparatus and method
US7573720B1 (en) 2005-06-15 2009-08-11 Sun Microsystems, Inc. Active socket for facilitating proximity communication
DE102005051332B4 (de) 2005-10-25 2007-08-30 Infineon Technologies Ag Halbleitersubstrat, Halbleiterchip, Halbleiterbauteil und Verfahren zur Herstellung eines Halbleiterbauteils
JP2007134486A (ja) 2005-11-10 2007-05-31 Toshiba Corp 積層型半導体装置及びその製造方法
JP4726640B2 (ja) 2006-01-20 2011-07-20 ルネサスエレクトロニクス株式会社 半導体装置
TWI284971B (en) 2006-01-26 2007-08-01 Siliconware Precision Industries Co Ltd Multichip stack structure
US7420269B2 (en) 2006-04-18 2008-09-02 Stats Chippac Ltd. Stacked integrated circuit package-in-package system
JP4191204B2 (ja) 2006-05-12 2008-12-03 エルピーダメモリ株式会社 半導体装置およびその製造方法
TWI306658B (en) 2006-08-07 2009-02-21 Chipmos Technologies Inc Leadframe on offset stacked chips package
US7592691B2 (en) 2006-09-01 2009-09-22 Micron Technology, Inc. High density stacked die assemblies, structures incorporated therein and methods of fabricating the assemblies
TW200814249A (en) 2006-09-12 2008-03-16 Chipmos Technologies Inc Stacked chip package structure with lead-frame having bus bar
TWI358815B (en) 2006-09-12 2012-02-21 Chipmos Technologies Inc Stacked chip package structure with lead-frame hav
US7829438B2 (en) 2006-10-10 2010-11-09 Tessera, Inc. Edge connect wafer level stacking
TWI378539B (en) 2006-10-26 2012-12-01 Chipmos Technologies Inc Stacked chip package structure with lead-frame having inner leads with transfer pad
TW200820402A (en) 2006-10-26 2008-05-01 Chipmos Technologies Inc Stacked chip packaging with heat sink struct
US8304874B2 (en) 2006-12-09 2012-11-06 Stats Chippac Ltd. Stackable integrated circuit package system
TWI357640B (en) 2007-01-24 2012-02-01 Siliconware Precision Industries Co Ltd Multichip stacking structure and fabricating metho
US8723332B2 (en) 2007-06-11 2014-05-13 Invensas Corporation Electrically interconnected stacked die assemblies
US7911045B2 (en) 2007-08-17 2011-03-22 Kabushiki Kaisha Toshiba Semiconductor element and semiconductor device
JP4317245B2 (ja) 2007-09-27 2009-08-19 新光電気工業株式会社 電子装置及びその製造方法
JP4498403B2 (ja) 2007-09-28 2010-07-07 株式会社東芝 半導体装置と半導体記憶装置
US8064739B2 (en) 2007-10-23 2011-11-22 Hewlett-Packard Development Company, L.P. Three-dimensional die stacks with inter-device and intra-device optical interconnect
US7952183B2 (en) 2007-10-29 2011-05-31 Kabushiki Kaisha Toshiba High capacity memory with stacked layers
KR20090055316A (ko) 2007-11-28 2009-06-02 삼성전자주식회사 반도체 패키지와, 이를 구비하는 전자 기기 및 반도체패키지의 제조방법
JP2009164160A (ja) 2007-12-28 2009-07-23 Panasonic Corp 半導体デバイス積層体および実装方法
WO2009114670A2 (en) 2008-03-12 2009-09-17 Vertical Circuits, Inc. Support mounted electrically interconnected die assembly
KR100997787B1 (ko) 2008-06-30 2010-12-02 주식회사 하이닉스반도체 적층 반도체 패키지 및 이의 제조 방법
JP4776675B2 (ja) 2008-10-31 2011-09-21 株式会社東芝 半導体メモリカード
US20100193930A1 (en) 2009-02-02 2010-08-05 Samsung Electronics Co., Ltd. Multi-chip semiconductor devices having conductive vias and methods of forming the same
US8476749B2 (en) 2009-07-22 2013-07-02 Oracle America, Inc. High-bandwidth ramp-stack chip package
JP2011061112A (ja) 2009-09-14 2011-03-24 Shinko Electric Ind Co Ltd 半導体チップ積層体及び製造方法
KR101099579B1 (ko) * 2009-12-01 2011-12-28 앰코 테크놀로지 코리아 주식회사 적층 칩 반도체 패키지
US20110200976A1 (en) 2010-02-12 2011-08-18 Mari Hou Method and apparatus for in vitro testing for medical devices
US8290319B2 (en) * 2010-08-25 2012-10-16 Oracle America, Inc. Optical communication in a ramp-stack chip package
US8373280B2 (en) * 2010-09-01 2013-02-12 Oracle America, Inc. Manufacturing fixture for a ramp-stack chip package using solder for coupling a ramp component

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120056327A1 (en) * 2010-09-02 2012-03-08 Oracle International Corporation Ramp-stack chip package with static bends

Also Published As

Publication number Publication date
US9082632B2 (en) 2015-07-14
EP2847793A1 (en) 2015-03-18
KR20150011806A (ko) 2015-02-02
WO2013170122A1 (en) 2013-11-14
TWI581397B (zh) 2017-05-01
EP2847793B1 (en) 2020-08-05
TW201409659A (zh) 2014-03-01
US20130299977A1 (en) 2013-11-14
JP2015516117A (ja) 2015-06-04

Similar Documents

Publication Publication Date Title
KR101706444B1 (ko) 가변 칩 간격을 갖는 램프-스택 칩 패키지
KR101807743B1 (ko) 램프 스택 칩 패키지를 위한 픽스쳐 제조
EP2731134A1 (en) Multi-chip module connection by way of bridging blocks
EP2958143B1 (en) A ramp-stack chip package with mechanical stops and microsprings
EP3035383A1 (en) Semiconductor package assembly
JP6534386B2 (ja) スタック化されたダイの位置を制御するための技術
WO2012030470A2 (en) Ramp-stack chip package with static bends
US8975754B2 (en) Chip package for high-count chip stacks
KR101522770B1 (ko) 패키지 정렬 구조물 및 패키지 정렬 구조물의 형성 방법
JP2006295183A (ja) 非対称に配置されたダイとモールド体とを具備するスタックされたパッケージを備えるマルチパッケージモジュール。
US8736075B2 (en) Semiconductor chip module, semiconductor package having the same and package module
KR20160019252A (ko) 반도체 디바이스의 제조 방법
US20100127374A1 (en) Multi-stack semiconductor package, semiconductor module and electronic signal processing system including thereof
US11362057B2 (en) Chip package structure and manufacturing method thereof
TWI311354B (en) Multi-chip package structure
CN101465341B (zh) 堆叠式芯片封装结构
US20240038721A1 (en) Semiconductor devices and methods of manufacturing thereof
US11508683B2 (en) Semiconductor device with die bumps aligned with substrate balls
CN117393534A (zh) 一种芯片封装结构及电子设备
CN115440709A (zh) 堆叠式半导体器件
JP2005175260A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20200115

Year of fee payment: 4