KR101465917B1 - 완전 매립형 범프리스 빌드업 레이어 패키지 형성 방법 및 그에 의해 형성된 구조물 - Google Patents

완전 매립형 범프리스 빌드업 레이어 패키지 형성 방법 및 그에 의해 형성된 구조물 Download PDF

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Abstract

마이크로전자 패키징 구조물을 형성하는 방법 및 그에 의해 형성된 관련 구조물이 기술되어 있다. 이 방법은 코어리스 기판에 매립되어 있는 다이 - 몰드 화합물이 다이를 둘러싸고 있으며, 다이는 다이의 제1 측면 상에 TSV 연결부를 그리고 제2 측면 상에 C4 패드를 포함하고, 몰드 화합물의 제1 측면 및 제2 측면 상에 유전체 물질을 포함하고 있음 -; 및 C4 패드 및 TSV 패드에 결합되어 있는 상호연결 구조물을 포함할 수 있다. 실시예는 패키징 구조물을 형성하는 단계를 추가로 포함하고, 다수의 다이가 PoP 랜드를 갖지 않는 BBUL 패키지 내에 완전히 매립되어 있다.

Description

완전 매립형 범프리스 빌드업 레이어 패키지 형성 방법 및 그에 의해 형성된 구조물{METHODS OF FORMING FULLY EMBEDDED BUMPLESS BUILD-UP LAYER PACKAGES AND STRUCTURES FORMED THEREBY}
보다 높은 프로세서 성능을 위해 반도체 기술이 진보함에 따라, 패키징 아키텍처의 진보는 코어리스 범프리스 빌드업 레이어(coreless bumpless build-up Layer, BBUL-C) 패키지 아키텍처 및 다른 이러한 어셈블리를 포함할 수 있다. BBUL-C에 대한 현재의 공정 흐름은 패키지가 코어로부터 분리된 후에 에칭 제거되는 동박(copper foil)으로 캡핑되어 있는 임시 코어/캐리어 상에 기판을 제조하는 것을 포함한다.
본 명세서가 본 발명의 특정의 실시예를 특별히 언급하고 명백히 청구하는 특허청구범위로 끝나고 있지만, 본 발명의 장점은 첨부 도면과 관련하여 읽어볼 때 본 발명의 이하의 설명으로부터 보다 용이하게 확인될 수 있다.
도 1a 내지 도 1g는 본 발명의 일 실시예에 따른 구조물을 형성하는 방법을 나타낸 도면.
도 2a 내지 도 2j는 본 발명의 일 실시예에 따른 구조물을 형성하는 방법을 나타낸 도면.
이하의 상세한 설명에서, 본 방법이 실시될 수 있는 구체적인 실시예를 예시로서 도시하고 있는 첨부 도면이 참조되고 있다. 이들 실시예는 기술 분야의 당업자가 실시예를 실시할 수 있게 해줄 정도로 충분히 상세히 기술되어 있다. 다양한 실시예가, 비록 서로 다르지만, 꼭 상호 배타적인 것은 아님을 잘 알 것이다. 예를 들어, 일 실시예와 관련하여 본 명세서에 기술된 특정의 특징, 구조, 또는 특성이 실시예의 사상 및 범위를 벗어나지 않고 다른 실시예 내에서 구현될 수 있다. 그에 부가하여, 각각의 개시된 실시예 내의 개개의 구성요소의 위치 또는 배열이 실시예의 사상 및 범위를 벗어나지 않고 수정될 수 있다는 것을 잘 알 것이다. 따라서, 이하의 상세한 설명은 제한적인 의미로 보아서는 안되며, 실시예의 범위는, 특허청구범위의 자격을 갖는 등가물의 전체 범위와 함께, 적절히 해석되는 첨부된 특허청구범위에 의해서만 한정된다. 도면에서, 유사한 참조 번호는 몇개의 도면에 걸쳐 동일하거나 유사한 기능을 가리킨다.
완전 매립형 코어리스 BBUL 패키지 구조물 등의 마이크로전자 패키징 구조물을 형성하고 이용하는 방법 및 관련 구조물이 기술되어 있다. 이들 방법은 코어리스 기판(coreless substrate)에 매립된 다이를 형성하는 단계를 포함할 수 있고, 몰드 화합물(mold compound)이 다이를 둘러싸고 있으며, 다이는 다이의 제1 측면 상에 TSV 연결부를 그리고 제2 측면 상에 C4 패드를 포함하고, 유전체 물질이 몰드 화합물의 제1 측면 상에 그리고 제2 측면 상에 배치되며, 상호연결 구조물이 다이의 양쪽 측면 상의 유전체 물질을 통해 C4 패드에 그리고 TSV 패드에 결합된다. 실시예의 방법은 범프리스 빌드업 레이어(BBUL) 기술을 사용하여 양면 완전 매립형 패키지(dual sided, fully embedded package)의 형성을 가능하게 해준다.
실시예의 방법 및 관련 구조물은 코어리스 기판에 매립된 제1 다이, 제1 다이에 인접한 제1 유전체 물질, 및 코어리스 기판에 매립된 제2 다이를 형성하는 단계를 추가로 포함하고, 제2 다이는 제1 다이 위쪽에 배치되고, 제2 유전체 물질이 제2 다이에 인접해 있다. 상호연결 구조물은 제1 다이를 코어리스 기판의 외측 부분 상의 솔더 연결부(solder connection)와 추가로 연결시키고, 코어리스 기판은 제2 다이를 코어리스 패키지(coreless package)에 결합시키는 PoP(package on package) 랜드(land)를 포함하지 않는다. 실시예의 방법은 또한 전체 패키지가 BBUL 패키지 공정 및 BGA/와이어 본드 패키징 공정을 포함하는 하이브리드 공정에 의하기보다는 완전히 BBUL 공정에 의해 제조되는 패키지 구조물의 형성을 가능하게 해준다.
도 1a 내지 도 1g는, 예를 들어, 패키지 구조물 등의 마이크로전자 구조물을 형성하는 방법의 실시예를 나타낸 것이다. 도 1a는 캐리어 물질(carrier material)(100)을 예시한 것이다. 일 실시예에서, 캐리어 물질(100)은 마이크로전자 다이 캐리어(100) 등의 임시 캐리어로서 역할할 수 있는 다층 동박(multi-layer copper foil)을 포함할 수 있다. 다른 실시예에서, 캐리어 물질(100)은 임의의 적당한 전도성 캐리어 물질(100)을 포함할 수 있다. 일 실시예에서, 캐리어 물질(100)은 선택적으로 접착층(102)을 포함할 수 있다.
일 실시예에서, 다이(106)가 캐리어 물질(100) - 일 실시예에서, 임시 다이 캐리어(100)를 포함할 수 있음 - 상에 위치될 수 있다. 다이(106)는 C4(controlled collapse chip connections) 패드(104) 및 TSV(though silicon via) 패드(105)를 포함할 수 있다. 일 실시예에서, C4 패드는 다이(106)의 제1 측면(103) 상에 배치될 수 있고, TSV 패드는 다이(106)의 제2 측면(101) 상에 배치될 수 있다. 다이(106)가 다이 캐리어(100) 상에서 C4 측면을 위쪽으로 하여 위치될 수 있거나, 다른 실시예에서, TSV 패드(105) 측면을 위쪽으로 하여 위치될 수 있다. 일 실시예에서, 접착제(102)가 다이(106) 상에 또는 캐리어(100) 상에 분배되어 있을 수 있다. 어떤 경우에, 접착제 막(102) 및/또는 부착 공정이 다이(106)를 임시 캐리어(100)에 부착시키는 데 사용될 수 있다.
일 실시예에서, 몰드 화합물(108)이 다이(106)를 둘러싸기 위해/매립하기 위해 도포될 수 있다(도 1b). 일 실시예에서, 다이(106)를 오버몰딩(over-mold)하기 위해 몰드 화합물(108)이 분배되고 경화될 수 있다. 다이(106)가 몰드 화합물(108)에 완전히 매립되도록 몰드 화합물(108)이 도포될 수 있다. 이어서, C4 패드(104) 및 TSV 패드(105)를 노출시키기 위해 몰드 화합물(108)의 일부분이 제거될 수 있다(도 1c). 일 실시예에서, C4 패드(104) 및 TSV 패드(105)를 노출시키기 위해 몰드 화합물(108)의 백그라인딩(back-grinding)이 수행될 수 있고, 백그라인딩 제거 공정 동안 임시 캐리어(100)가 다이(106)로부터 제거될 수 있다. 일 실시예에서, C4 패드(104) 및 TSV 패드(105)의 노출 후에, 다이(106)는 몰드 화합물(108)에 완전히 매립된 채로 있을 수 있다. 몰드 화합물(108)은 본 명세서에서의 실시예에 따라 형성되는 마이크로전자 패키지 구조물의 차후에 형성되는 빌드업 레이어(build-up layer)에 대한 베이스로서 역할할 수 있고, 또한 이러한 패키지 구조물의 차후의 처리 동안 휨(warpage)을 감소시키는 역할을 할 수 있다. 남아 있는 몰드 화합물(108)은 제1 표면(107) 및 제2 표면(109)을 포함할 수 있다.
다이(106)를 둘러싸고 있는 몰드 화합물(108)의 제1 표면(107) 상에 그리고 제2 표면(109) 상에 유전체 물질(110, 110')이 형성될 수 있다(도 1d). 일 실시예에서, 예를 들어, 적층 공정에 의해 유전체 물질(110, 110')이 형성/부착될 수 있다. 유전체 물질(110, 110')은 차후의 빌드업 공정을 위한 평평한 평면을 제공할 수 있다.
일 실시예에서, 다이(106)의 C4 패드(104)에 연결하기 위해 몰딩 화합물(108)의 제1 표면(107) 상의 유전체 물질(110)에 비아(112)가 형성될 수 있고, 다이(106)의 TSV 패드(105)에 연결하기 위해 몰딩 화합물(108)의 제2 표면(109) 상의 유전체 물질(110')에 비아(112')가 형성될 수 있다. 이어서, 비아(112, 112')가 전도성 물질(113)로 채워질 수 있다(도 1e). 일 실시예에서, 다이(106) 상의 C4 패드(104)에 연결 결합(connectively couple)하기 위해 상호연결 구조물(114)(예를 들어, 제1 금속층을 포함할 수 있음)을 형성하는 데 세미-애디티브 공정(semi-additive process, SAP)이 사용될 수 있고, 다이(106)의 TSV 패드(105)에 연결 결합하기 위해 상호연결 구조물(114')이 또한 형성될 수 있다. 일 실시예에서, 상호연결 구조물(114)이 몰딩 화합물(108)의 제1 표면(107) 상에 배치될 수 있고, 전도성 비아(113)에 의해 C4 패드(104)에 연결될 수 있다. 상호연결 구조물(114')이 몰딩 화합물(108)의 제2 표면(109) 상에 배치될 수 있고, 전도성 비아(113')에 의해 TSV 패드(105)에 연결될 수 있다.
이어서, 예를 들어, SAP 빌드업 공정을 사용하여 후속 층이 형성될 수 있고, 빌드업 공정을 이용하여 코어리스 패키지 구조물(120)을 형성하기 위해, 유전체층(110", 110"') 등의 추가의 유전체층, 전도성 비아(113", 113"'), 및 상호연결 구조물(114", 114"')이 특정의 설계 요구사항에 따라 서로 상에 형성될 수 있다(도 1f). 일 실시예에서, 코어리스 패키지 구조물(120)은 BBUL 코어리스 패키지 구조물(120)을 포함할 수 있고, 다이(106)는 코어리스 패키지 구조물(120)에 완전히 매립되어 있을 수 있다.
일 실시예에서, 코어리스 패키지 구조물(120)은 몰드 화합물(108)에 매립되어 있는 다이(106)의 양쪽 측면 상에 양면 패키지(120)를 포함할 수 있다.
일 실시예에서, 패키지 구조물(120)의 가장 바깥쪽 층에서 C4 패드(104) 및/또는 TSV 패드(105)에 연결 결합하기 위해 개구부(118, 118')를 형성하는 데 솔더 레지스트(solder resist)(116, 116')가 사용될 수 있다. 일 실시예에서, 패키지 구조물(120)의 가장 바깥쪽 층에서 패드에 닿을 수 있기 위해 솔더 레지스트가 사용될 수 있다. 일 실시예에서, 다이(106)에 결합하기 위해 개구부(118')(및/또는 118)에 솔더 볼(122)이 형성될 수 있다 (도 1g). 일 실시예에서, 솔더 볼(122)은 패키지 구조물(120)에 부착될 수 있는 BGA(ball gird array) 볼(122)을 포함할 수 있다. 일 실시예에서, 부가의 다이 및/또는 패키지(124)가 개구부(118)(및/또는 118')(다시 도 1g를 참조)를 통해 코어리스 패키지 구조물(120)의 외측 부분에 부착/결합될 수 있다. 다른 실시예에서, 예를 들어, 코어리스 패키지 구조물(120)에 대한 전력 공급을 증가시키기 위해 유전체층을 통해 몰드 관통 비아(through mold-via)(도시되지 않음)가 형성될 수 있다.
따라서, BBUL 기술을 사용하여 양면 완전 매립형 패키지 구조물을 제조하는 방법이 가능하게 된다. 적층형 다이/패키지 응용에서 코어리스 패키지 구조물(120)이 이용될 수 있다. 실시예는 몰드 화합물의 존재로 인해 보다 단단한 패키지 구조물을 제공하고, 완전 매립형 다이 해결책을 가능하게 해주며, 그로써 패키지 Z-높이를 감소시킨다. 실시예는 또한, 휨을 개선시켜 베이스 패키지 및 적층형 패키지(들)의 동시 처리를 제공하면서, 적층형 패키지 응용에서 TSV의 집적을 용이하게 해준다. 실시예는, 예를 들어, 메모리(예컨대, 플래시/DRAM/SRAM/기타) 등의 다른 장치 및 마더보드 등의 보드와 함께 그래픽, 무선 CPU/프로세서, 칩셋 멀티칩/3D 패키지 구조물/시스템(CPU를 포함함)에 대한 패키징, 조립 및/또는 테스트 해결책을 가능하게 해준다.
도 2a 내지 도 2j는, 예를 들어, BBUL 패키지 구조물 등의 마이크로전자 구조물을 형성하는 방법의 실시예를 나타낸 것이다. 도 2a는 캐리어 물질(200)을 예시한 것이다. 일 실시예에서, 캐리어 물질(200)은 마이크로전자 다이 캐리어 등의 캐리어로서 역할할 수 있는 다층 동박을 포함할 수 있다. 다른 실시예에서, 캐리어 물질(200)은 임의의 적당한 전도성 캐리어 물질(200)을 포함할 수 있다. 일 실시예에서, 캐리어 물질(200)은 캐리어(200)의 제1 측면(201) 및 캐리어의 제2 측면(203)에 사전 부착되어 있을 수 있는 다이 배면막(back side film, DBF) 등의 접착층(202)을 포함할 수 있다.
예를 들어, 제1 메모리 다이(206) 등의 제1 다이(206)가, 예를 들어, 사전 부착된 DBF(202)를 사용하여 캐리어(200)의 제1 측면(201) 상에 실장/부착될 수 있다. 제2 메모리 다이(206') 등의 제2 다이가, 예를 들어, 사전 부착된 DBF(202)를 사용하여 캐리어(200)의 제2 측면(203) 상에 부착될 수 있다. 제1 및 제2 다이(206, 206')는 전도성 구조물(204, 204') - 각각, 예를 들어, C4 상호연결 구조물(204, 204')을 포함할 수 있음 - 을 포함할 수 있다. 유전체 물질(210)이 캐리어(200)의 제1 측면(201) 상에 위치/적층될 수 있다(도 2b). 제1 다이(206) 및 제2 다이(206')가, 각각, 유전체 물질(210) 및 유전체 물질(210') 내에 완전히 매립되도록, 유전체 물질(210')이 캐리어의 제2 측면(203) 상에 위치/적층될 수 있다. 일 실시예에서, 제1 메모리 다이(206)는 BBUL 공정에서 제1 매립된 다이(206)로서 역할할 수 있다. 다이(206, 206') 상의 전도성 구조물(204, 204')을 각각 노출시키기 위해, 예를 들어, UV/CO2 레이저에 의해 유전체 물질(210, 210')을 통해 비아(212, 212')가 형성될 수 있다(도 2c).
이어서, 비아(212, 212')가 전도성 물질(213, 213')로 채워질 수 있다(도 2d). 일 실시예에서, 제1 다이(206) 상의 C4 패드(204)에 연결 결합하기 위해 상호연결 구조물(214)(예를 들어, 제1 금속층을 포함할 수 있음)을 형성하는 데 세미-애디티브 공정(SAP)이 사용될 수 있다. 제2 다이(206')의 C4 패드(204')에 연결 결합하기 위해 상호연결 구조물(214')이 또한 형성될 수 있다. 일 실시예에서, 상호연결 구조물(214)이 유전체 물질(210) 상에/상부에 그리고 제1 다이(206) 상에/상부에 배치될 수 있고, 전도성 비아(213)에 의해 C4 패드(204)에 결합될 수 있다. 상호연결 구조물(214')이 유전체 물질(210') 상에/상부에 그리고 제2 다이(206') 상에/상부에 배치될 수 있고, 전도성 비아(213')에 의해 C4 패드(204')에 연결될 수 있다.
이어서, 예를 들어, SAP 빌드업 공정을 사용하여 후속 층이 형성될 수 있고, SAP 빌드업 공정을 이용하여, 추가의 유전체 물질(210", 210"'), 전도성 비아(213", 213"'), 및 상호연결 구조물(214", 214"')이 특정의 응용의 설계 요구사항에 따라 서로 상에 형성될 수 있다(도 2e). 일 실시예에서, CPU 다이(216) 등의 제3 다이(216)가 제1 다이(206) 위쪽에, 즉 캐리어(200)의 제1 표면(201) 상에/위쪽에 실장/부착될 수 있다. 예를 들어, CPU 다이를 포함할 수 있는 제4 다이(216')가 제2 다이(206') 위쪽에 부착/실장될 수 있다(도 2f). 부가의 유전체 물질(211, 211')이, 각각, 제3 다이(216) 및 제4 다이(216')를 둘러싸게 형성될 수 있다. 이어서, 예를 들어, SAP 빌드업 공정을 사용하여 후속 층이 형성될 수 있고, 부가의 전도성 비아(213", 213"') 및 상호연결 구조물(214', 214"')이 특정의 설계 요구사항에 따라 서로 상에 형성될 수 있다(도 2g). 일 실시예에서, 추가의 비아 및 금속 배선층이 특정의 응용에 따라 제3 및 제4 다이(216, 216') 상에 형성될 수 있고, 3개 이상의 금속 배선층이 SAP 빌드업 공정을 이용하여 형성될 수 있다.
일 실시예에서, 패드(215, 215')에 닿을 수 있기 위해 제3 및 제4 다이(216, 216') 상에/위쪽에 솔더 레지스트(216, 216')가 사용/패터닝될 수 있다(도 2h). 일 실시예에서, 제1 다이(206) 및 제3 다이(216)가 임시 캐리어(200)를 따라 제2 다이(206') 및 제4 다이(216')로부터 분리되어, 제1 패키지 구조물(220) 및 제2 패키지 구조물(220')을 형성할 수 있다. 일 실시예에서, 제1 및 제3 다이(206, 216)는 캐리어(200)로부터의 분리 후에 PoP(package on package) 랜드를 갖지 않는 제1 BBUL 패키지 구조물(220)을 포함할 수 있다. 일 실시예에서, 제2 및 제4 다이(206', 216')는 캐리어(200)로부터의 분리 후에 PoP 랜드를 갖지 않는 또 하나의 제2 BBUL 패키지(220')를 포함할 수 있다.
일 실시예에서, 제1 패키지(220)의 다이(206, 216)에 결합하기 위해 솔더 볼(222)이 패드(215) 상에 형성될 수 있다(도 2i). 제2 패키지(도시 생략) 상의 다이(206', 216')에 결합하기 위해 솔더 볼(222')이 패드(215') 상에 형성될 수 있다. 일 실시예에서, 솔더 볼(222)은 패키지 구조물(220)에 부착될 수 있는 BGA(ball gird array) 볼(222)을 포함할 수 있다. 따라서, PoP 랜드가 없는 BBUL 패키지 구조물(220)은 BBUL 코어리스 패키지 구조물(220)을 포함할 수 있고, 제1 및 제2 다이(206, 206')는 코어리스 BBUL 패키지 구조물(220)에 완전히 매립되어 있을 수 있다.
일 실시예에서, 예를 들어, 제5 다이(221) 및 제6 다이(221') 등의 부가의 다이가, 각각, 제1 패키지(220)에서의 제1 다이(206) 및 제2 패키지(220')에서의 제3 다이(206')에 인접하여 형성될 수 있다(도시 생략)(도 2j는 제1 패키지(220)를 나타냄). 일 실시예에서, 제5 다이(221)가 캐리어(200)의 제1 측면 상의 유전체 물질(210)에 배치될 수 있고, 제6 다이(221')가 제2 패키지(220')의 캐리어(200)의 제2 측면 상의 유전체 물질(210')에 배치될 수 있다(도시 생략).
따라서, 본 명세서에 포함된 실시예는 다수의 다이가 BBUL 패키지 내에 완전히 매립되어 있는 BBUL 공정 및 구조물을 포함한다. 일 실시예에서, 상부 메모리 다이 등의 상부 다이는 본 명세서에서의 실시예의 BBUL 공정에서 제1 매립된 다이일 수 있다. 본 명세서에서의 실시예의 이점은 PoP 기판 및 CAM 단계(예를 들어, 메모리 다이가 PoP 패키지에 부착되는 것 등)의 제거로 인한 최종 패키지의 전체 처리 비용 감소를 포함한다. BBUL 패키지를 구성하는 최종적인 '순수한' 비PoP 랜드의 전체 Z 높이가 감소될 수 있다. PoP 패키지 솔더 조인트 신뢰성 문제(구리 PoP 패드의 앵커링의 결여로 인한 것일 수 있음)가 제거될 수 있다. 게다가, 매립된 적층형 다이의 경우, 본 명세서에서의 다양한 실시예의 BBUL 패키지 구조물은 휨을 감소시키고, 따라서 마더보드에 대한 표면 실장 동안 수율을 향상시킨다. 본 명세서에서의 다양한 실시예의 전체 패키지가 종래 기술의 공정/구조물에서와 같이 BBUL 패키지 공정과 BGA/와이어 본드 패키지 공정의 조합을 포함하는 하이브리드 공정에 의하기보다는 전적으로 BBUL 공정만으로 제조된다.
종래 기술의 BBUL 패키지는 실제로 BBUL 패키지와 PoP 패키지의 조합을 포함할 수 있고, PoP 패키지는 BBUL 상에 표면 실장된다. 즉, 종래 기술에서의 하부 패키지만이 BBUL 공정/패키지이고, 상부 PoP 패키지는 비BBUL 패키지이며, PoP 부분에 있는 상부 다이는 BBUL 패키지에 완전히 매립되어 있지 않다. 본 명세서에서의 실시예는 PoP 패키지를 완전히 제거하고 있다. 다양한 실시예는 다른 장치, 메모리(예컨대, 플래시, DRAM/RAM/기타), 보드(예컨대, 마더보드 등)와 함께 CPU/프로세서, 칩셋 멀티칩/3D 패키지(CPU를 포함함)에 대한 패키징, 조립 및/또는 테스트 해결책을 가능하게 해준다.
이상의 설명이 본 발명의 방법에서 사용될 수 있는 특정의 단계 및 물질을 언급하고 있지만, 기술 분야의 당업자라면 많은 수정 및 치환이 이루어질 수 있다는 것을 잘 알 것이다. 그에 따라, 모든 이러한 수정, 변경, 치환 및 부가가 첨부된 특허청구범위에 의해 한정되는 본 발명의 사상 및 범위 내에 속하는 것으로 간주되어야 한다. 그에 부가하여, 패키지 구조물 등의 다양한 마이크로전자 구조물이 기술 분야에 공지되어 있다는 것을 잘 알 것이다.
따라서, 본 명세서에 제공된 도면들은 본 발명의 실시에 관련되어 있는 예시적인 마이크로전자 장치의 일부분만을 예시하고 있다. 따라서, 본 발명이 본 명세서에 기술된 구조물로 한정되지 않는다.

Claims (24)

  1. 제1 다이를 캐리어의 제1 측면에 부착시키는 단계;
    제2 다이를 상기 캐리어의 제2 측면에 부착시키는 단계;
    상기 캐리어의 상기 제1 측면 상에 유전체 물질을 형성하고 상기 캐리어의 상기 제2 측면 상에 유전체 물질을 형성하는 단계;
    상기 제1 다이에 연결하기 위해 상기 캐리어의 상기 제1 측면 상의 유전체 물질을 통해 비아 연결부 및 상호연결 구조물을 형성하고 상기 제2 다이에 연결하기 위해 상기 제2 측면 상의 유전체 물질을 통해 비아 연결부 및 상호연결 구조물을 형성하는 단계;
    상기 캐리어의 상기 제1 측면 상의 유전체 물질 상에 제3 다이를 부착시키고 상기 캐리어의 상기 제2 측면 상의 유전체 물질 상에 제4 다이를 부착시키는 단계;
    상기 제3 다이 상에 부가의 유전체 물질 및 상호연결 구조물을 형성하고 상기 제4 다이 상에 부가의 유전체 물질 및 상호연결 구조물을 형성하는 단계; 및
    상기 캐리어를 따라 상기 제1 및 제3 다이를 상기 제2 및 제4 다이로부터 분리하여 2개의 개별 패키지 구조물을 형성하는 단계를 포함하는 방법.
  2. 제1항에 있어서, 상기 제1 및 제3 다이가 제1 패키지에 완전히 매립되어 있고, 상기 제2 및 제4 다이가 제2 패키지에 완전히 매립되어 있는 방법.
  3. 제2항에 있어서, 상기 제1 및 제2 패키지가 PoP 랜드(land)를 포함하지 않는 방법.
  4. 제1항에 있어서, 상기 제1 및 제2 다이가 메모리 다이를 포함하는 방법.
  5. 제1항에 있어서, 상기 제1 및 제2 다이가 CPU 다이를 포함하는 방법.
  6. 제4항에 있어서, 상기 캐리어의 상기 제1 측면 상의 유전체 물질 상에 상기 제3 다이에 인접하여 제5 다이를 부착시키고 상기 캐리어의 상기 제2 측면 상의 유전체 물질 상에 상기 제4 다이에 인접하여 제6 다이를 부착시키는 단계를 추가로 포함하는 방법.
  7. 제1항에 있어서, 상기 캐리어 물질이 구리를 포함하는 방법.
  8. 제1항에 있어서, 상기 2개의 패키지 각각이 코어리스 범프리스 빌드업 레이어 패키지(coreless, bumpless, build up layer package)를 포함하는 방법.
  9. 패키지 구조물을 형성하는 방법으로서,
    다이를 캐리어 물질에 부착시키는 단계;
    상기 다이 상부에 몰드 화합물(mold compound)을 형성하는 단계;
    상기 다이의 제1 측면 및 제2 측면 상의 패드를 노출시키기 위해 상기 몰드의 일부분을 제거하는 단계;
    상기 몰드 화합물의 제1 및 제2 표면 상에 유전체 물질을 형성하는 단계; 및
    상기 몰드 화합물의 상기 제1 및 제2 표면 상에 배치된 상기 유전체 물질 상에 층들을 빌드업(build up)함으로써 코어리스 기판(coreless substrate)을 형성하는 단계를 포함하는 방법.
  10. 제9항에 있어서, 상기 다이의 상기 제1 및 제2 측면 상의 상기 패드에 연결하기 위해 비아 및 상호연결부를 형성하는 단계를 추가로 포함하는 방법.
  11. 제9항에 있어서, 상기 구조물이 양면 패키지를 포함하고, 상기 다이가 상기 양면 패키지에 완전히 매립되어 있는 방법.
  12. 제9항에 있어서, 상기 구조물이 코어리스 범프리스 빌드업 레이어 패키지의 일부분을 포함하고, 제2 다이가 상기 패키지에 부착되는 방법.
  13. 제10항에 있어서, 상기 다이가 상기 다이의 제1 측면 상에 TSV 패드를 그리고 제2 측면 상에 C4 패드를 포함하는 방법.
  14. 코어리스 기판에 매립되어 있는 다이;
    상기 다이의 제1 측면 상의 TSV 연결 패드 및 제2 측면 상의 C4 패드;
    상기 다이, TSV 연결 패드 및 C4 패드를 둘러싸는 몰드 화합물(mold compound);
    상기 몰드 화합물의 제1 측면 및 제2 측면 상의 유전체 물질; 및
    상기 유전체 물질을 통해 연장하는 전도성 비아를 통해 상기 C4 패드 및 상기 TSV 연결 패드에 결합되어 있는 상호연결 구조물
    을 포함하는 구조물.
  15. 제14항에 있어서, 상기 구조물이 양면 패키지를 포함하고, 상기 다이가 상기 양면 패키지에 완전히 매립되어 있는 구조물.
  16. 제14항에 있어서, 상기 구조물이 코어리스 범프리스 빌드업 레이어 패키지의 일부분을 포함하는 구조물.
  17. 제16항에 있어서, 제2 다이 및 제2 패키지 중 적어도 하나가 상기 패키지의 외측 부분에 부착되어 있는 구조물.
  18. 제16항에 있어서, 솔더 상호연결 구조물이 상기 패키지의 외측 부분 상의 상기 다이에 결합되어 있는 구조물.
  19. 코어리스 기판에 매립되어 있는 제1 다이;
    상기 제1 다이에 인접해 있는 제1 유전체 물질;
    상기 코어리스 기판에 매립되어 있는 제2 다이 - 상기 제2 다이는 상기 제1 다이 위쪽에 배치되어 있음 -;
    상기 제2 다이에 인접해 있는 제2 유전체 물질;
    상기 제1 다이를 상기 코어리스 기판의 외측 부분 상의 솔더 연결부(solder connection)에 연결시키는 상호연결 구조물을 포함하고, 상기 코어리스 기판이 상기 제2 다이를 코어리스 패키지(coreless package)에 연결시키는 PoP 랜드를 포함하지 않는 구조물.
  20. 제19항에 있어서, 상기 제1 및 제2 다이가 상기 코어리스 패키지에 완전히 매립되어 있는 구조물.
  21. 제19항에 있어서, 상기 코어리스 기판이 코어리스 범프리스 빌드업 패키지 구조물의 일부분을 포함하는 구조물.
  22. 제19항에 있어서, 상기 제1 다이가 메모리 다이를 포함하는 구조물.
  23. 제19항에 있어서, 상기 제2 다이가 CPU 다이를 포함하는 구조물.
  24. 제19항에 있어서, 적어도 하나의 부가의 다이가 상기 제1 다이 위쪽에 상기 제2 다이에 인접하여 배치되고, 상기 적어도 하나의 부가의 다이가 PoP 랜드에 의해 패키지에 부착되지 않고 상기 패키지에 완전히 매립되어 있는 구조물.
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