TWI483378B - 三維晶片堆疊結構 - Google Patents

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Description

三維晶片堆疊結構
本發明相關於一種半導體結構，尤相關於一種具有較佳空間配置效率之三維晶片堆疊結構。
隨著電子裝置朝微小化與多功能化之發展，半導體裝置也被迫高度集積化。因應此需求已有所謂多晶片封裝結構(Multi-chip Package)被提出，其牽涉將複數個晶片堆疊整合，以及對於有限空間之利用。
圖1與圖2，分別為兩種習知晶片堆疊結構示意圖。圖1顯示每一晶片層(以90a為例)包含一基材901及位於基材901上之介電層902，基材901上更有一內部電路912被介電層902包圍，介電層902上有一金屬層911係透過通孔903而連接內部電路912。利用習知矽通孔(through silicon via；TSV)93a,93b技術進行二晶片層90a,90b之堆疊結構製造時，金屬層911除了用於連接晶片內部電路912更與上方晶片90a背面之凸塊92相接合。
另一方面如圖2所示，若上下晶片層95a,95b有需要各自區別或選擇，通常採用增加一第二層金屬層96之方式達到目的，唯其缺點為至少需要兩層金屬層以致於製造成本會提高。
目前已有許多的改良式堆疊結構被提出，例如美國專利號US 7816776所描述者，其特點在於相鄰兩層晶片具有呈對稱之矽通孔及連接凸塊，藉此同時形成串列式(series)及並列式(parallel)的層間傳導路徑，並配合內部電路運算來得到各層的區別。
本發明之一目的在於減少三維晶片堆疊結構對必要之層間區別電路與選擇電路之需求之層間金屬層數。
本發明之另一目的在於提供一種製程簡化及較低成本之三維晶 片堆疊結構。
為了達到上述及其他目的，本發明提供一種三維晶片堆疊結構，其包括有複數晶片層，每一晶片層於頂側包括複數單層導體。上述每一單層導體上設置一測試墊，並且在每一晶片層中，相鄰單層導體在結構上沿一晶片縱向以一預定距離偏移之下呈鏡像對稱。
相鄰測試墊是沿晶片縱向相隔一預定距離，每一晶片層的複數單層導體之排列是相對於相鄰晶片層的複數單層導體之排列偏移預定距離。兩相鄰晶片層中，在上之晶片層之複數單層導體的至少一個是經由一第一矽通孔連通到在下之晶片層對應之單層導體，第一矽通孔是沿一晶片高度方向垂直延伸者。
上下相鄰的晶片層包括其複數單層導體與內部的矽通孔需呈現為沿晶片以一預定距離偏移後複製之圖形。如圖3中單層導體22可視為單層導體11複製在上下相鄰晶片並偏移一預定距離的結果，矽通孔的位置安排亦同。上述方法可使經上層晶片的特定測試墊所輸入的訊號往下層晶片的相對位置橫向傳輸至相鄰的測試墊與其內部電路，而不是只能在堆疊晶片的垂直高度方向上直接傳輸。
藉由本發明之堆疊結構設計可實現一種緊湊之半導體裝置，其形成用於不同位置電訊號傳導之單層導體所需光罩設計變得相當簡化，使得整體製程良率有效提升，也同時減少了製造成本。
前述每一單層導體可包含夾一角度延伸之一墊分支與一非墊分支，其中測試墊位於墊分支上，且兩相鄰晶片層中，在上之晶片層之至少一單層導體是以非墊分支經由第一矽通孔垂直地連通到在下之晶片層之對應之單層導體。這樣的單層導體在一較佳實施例中為一L型單層導體。單層導體材料較佳為金屬，例如銅。
每一單層導體可連接一區別電路，每一區別電路包括兩輸入端與兩輸出端，其中一輸入端透過一重置訊號源連接一接地面，其中一輸出端與一鎖定控制電路連接。鎖定控制電路包含二反相器與二N型金氧半場效電晶體，其中後級之N型金氧半場效電晶體之汲極端連接到接地面。
此外每一晶片層中可配有選擇電路，例如，只有最左或最右方的 單層導體連接一選擇電路，用以控制特定晶片層之選擇。
上述測試墊可為各種形狀，例如方形。測試墊材質例如為鋁、銀或銅。
90a,90b,95a,95b‧‧‧晶片層
901‧‧‧基材
902‧‧‧介電層
903‧‧‧通孔
911,96‧‧‧金屬層
912‧‧‧內部電路
92‧‧‧凸塊
93a,93b‧‧‧矽通孔
10,20,31~34,50,60,71~74‧‧‧晶片層
101~104,501~504‧‧‧矽通孔
105‧‧‧長條單層導體
11~14,21~24,311,51~54,61~64,81~84‧‧‧單層導體
11a~14a,21a~24a‧‧‧區別電路
11b,311a,322a,333a,344a,711~714‧‧‧測試墊
40‧‧‧重置訊號源
41‧‧‧接地面
42~45‧‧‧區別電路
42a,42b‧‧‧反相器
42c,42d,46‧‧‧NMOS
421,422‧‧‧輸入端
423‧‧‧輸出端
51a,61a‧‧‧選擇電路
85,86‧‧‧修飾區段
M1~M4‧‧‧鎖定控制電路
N1,N3‧‧‧軸線
D1‧‧‧測試墊間距
111‧‧‧墊分支
112‧‧‧非墊分支
圖1係習知晶片堆疊結構示意圖。
圖2係另一種習知晶片堆疊結構示意圖。
圖3係依據本發明第一較佳實施例具區別電路之雙層晶片堆疊結構示意圖。
圖4係由一俯視角度觀察圖3中相鄰晶片層之單層導體相對位置示意圖。
圖5係依據本發明第二較佳實施例之具區別電路之四層晶片堆疊結構示意圖。
圖6係第二實施例中與區別電路控制相關電路之示意圖。
圖7係依據本發明第三較佳實施例之具選擇電路之雙層晶片堆疊結構示意圖。
圖8係依據本發明第四較佳實施例之具選擇電路之四層晶片堆疊結構示意圖。
圖9係依據本發明第五較佳實施例之多層晶片堆疊結構示意圖。
本發明提供一種新穎之三維晶片堆疊結構，主要基本架構包括有複數晶片層，其中每一晶片層於頂側包括複數單層導體沿一第一晶片方向依序排列，且每一單層導體包含一墊分支與一非墊分支，墊分支上設置一測試墊。在每一晶片層中，相鄰單層導體呈偏移一預定距離後對稱擺設，相鄰測試墊間沿第一晶片方向相隔一預定距離，每一晶片層的複數單層導體之排列是相對於相鄰晶片層的複數單層導體之排列偏移預定距離(即測試墊間隔)。兩相鄰晶片層中，在上之晶片層最末一個單層導體是經由一第二矽通孔垂直地連通到在下之晶片層之一孤立單層導體，其餘之任一單層導體則以非墊分支皆經由一第一矽通孔垂直地連通到在下之晶片層之對應之單層導體。
為求更完整理解如何得到依據本發明之上述細節及其他優點與 目的，將參考以下最佳實施模式與特定實施例來呈現出本發明更詳細之描述。以下關於本發明之描述只是為說明其一般性原理，不應以受限的意義來看待，其係為說明不同實施例之用。因此所提出之特定修飾並不視為對本發明範圍之限制。熟知該項技藝者明顯可在不背離本發明範圍前提下提出各種均等物，變化以及修飾，且可了解的是這樣的均等實施例是被包含於此的。以下發明描述中所使用的術語是欲以其最寬而合理之意義來解讀，即使其是搭配在本發明特定實施例之詳細描述而被使用。某些用語可能會被特別強調，但欲以受限之方式來闡釋之任何術語都會在此詳細描述一節中特定且公然地定義的。若文中允許，使用"單一"或"複數"來描述之用語分別也可以包括複數或單一的情形。此外，文中"或"字之使用除非已明白指出其代表單一事項而排除包含有兩個或以上事項之清單中之其他事項，否則應解釋為包含(a)清單中的單一事項(b)清單中的所有事項或者(c)清單中事項之任意組合。
參考圖3~4，為第一較佳實施例之具區別電路之雙層晶片堆疊結構示意圖及其俯視圖。本例中對複數晶片層排序稱呼原則是採用由上而下排序號碼遞增，單一層中複數單層導體及其測試墊之排序稱呼原則是由左而右排序號碼遞增。例如圖中顯示之雙層晶片堆疊結構在上者為第一晶片層10，在下者為第二晶片層20，其中第一晶片層10顯示有四個單層導體，由左而右依序為第一單層導體11、第二單層導體12、第三單層導體13、第四單層導體14。
每一單層導體，以第一單層導體11為例說明，包含一墊分支111與一非墊分支112，兩分支夾一角度，例如90度，且墊分支111上設置一測試墊11b。本例中所有單層導體都呈L形，惟此並不構成本發明之限制。每一單層導體11~14都各自連接有一晶片內部之區別電路11a~14a。本例中測試墊為方形鋁墊，但亦可為其他金屬材料，且可為其他任意形狀例如矩形或圓形等。本發明中單層導體可將其接收之訊號傳導到上下層晶片垂直相對位置測試墊旁相鄰測試墊之內部電路。
所有單層導體沿晶片縱向(軸線N1)依序排列，使得所有測試墊大致沿晶片縱向排成一直列。
特別地，在第一晶片層10中，第一單層導體11相對第二單層導體12、第二單層導體12與第三單層導體13、第三單層導體13與第四單層導體 14都是以軸線N1呈結構上的鏡像對稱。
另一方面，在第二晶片層20中，同樣包括有四個單層導體21~24，由圖式清楚看出第二晶片層20的單層導體排列(layout)相較於第一晶片層10者是向右(即沿晶片縱向)偏移一個測試墊間距D1。當然，單層導體21~24的每一個也都連接一區別電路21a~24a。
第一晶片層10與第二晶片層20的導體之間是透過習知之矽通孔技術來連接。例如，矽通孔101(孔內當然填有導電材料以達成所欲之電性傳導目的，例如用電鍍法形成金、銅)從第一晶片層10的第一單層導體11的非墊分支112垂直向下，即晶片高度方向(軸線N3)延伸抵達第二晶片層20的L形第二單層導體22的轉折點；矽通孔102則連接第一晶片層10的第二單層導體12與第二晶片層20的第三單層導體23。以此可類推矽通孔103則連接第一晶片層10的第三單層導體13與第二晶片層20的第四單層導體24。因此﹁兩相鄰層中經由一矽通孔連通之兩單層導體會是同一擺設方向的，而相鄰層之矽通孔排列也相當於是向右偏移一個測試墊間距D1。
此外圖中亦顯示出第一晶片層10最右方之第四單層導體14與第二晶片層20最右方之一長條單層導體105經矽通孔104連通，此長條單層導體105表示當不需進行後續延伸連接時，可截斷規律之單層導體結構以減少不必要的空間浪費。
在此將第一實施例擴充至四層堆疊結構，請參考圖5。本例中每一晶片層31~34的結構特性與第一例相同而不再贅述，其結果為：第一晶片層31與第三晶片層33有相同的單層導體排列型態，而第二晶片層32與第四晶片層34也有相同的單層導體排列態樣。各層導體之間經由矽通孔連接原則如前一例所述。
因此可大致歸納成一規則：在一多層的結構中，第N晶片層的第M單層導體會透過矽通孔向下依序連接第N+1晶片層的第M+1單層導體、第N+2晶片層的第M+2單層導體、第N+3晶片層的第M+3單層導體...。
關於晶片堆疊結構之區別電路運作簡述如下。當堆疊晶片啟動時均維持在一特定電壓，若從第一晶片層31之第一單層導體311上之測試墊311a施以一高電壓，將依序傳入第二層第二個測試墊322a、第三層第三個測試墊 333a、第四層第四個測試墊344a，以達到啟動各晶片層內部區別電路之目的。此外還需配合將各層內唯一高電壓區別電路以外之其他區別電路(即未啟動之區別電路)強迫降到一低電壓。
請參考圖6，為第二實施例中與區別電路控制相關電路之示意圖。在單一晶片層中(例如第一晶片層31)，各區別電路42~45的每一個，以第一區別電路42為例，具有用於接收訊號輸入(來自測試墊或矽通孔)之一第一輸入端421以及連接一第一N型金氧半場效電晶體(NMOS)46的汲極端之一第二輸入端422。第一NMOS 46的閘極端連接一重置訊號源40，源極端則連接接地面41(提供Vss電壓)。
區別電路42之一輸出端423透過一鎖定控制電路M1而連接接地面41，鎖定控制電路M1之組成包括二反相器42a,42b及二N型金氧半場效電晶體(NMOS)42c,42d。詳細而言，輸出端423分別連接第一反相器42a的輸入端與第二NMOS 42c的源極端，第一反相器42a的輸出端分別連接至第二反相器42b的輸入端與第二NMOS 42c的閘極端。第二反相器42b的輸出端連接至第三NMOS 42d的閘極端，第二NMOS 42c的汲極端連接至第三NMOS 42d的源極端。第三NMOS 42d的汲極端連接至接地面41。此外，更利用一條連接導線47連接所有鎖定控制電路M1~M4的第三NMOS的源極端。
重置訊號源40於晶片啟動時接收一個高電壓時脈，隨即回復於低電壓。所有區別電路42~45連接Vss低電壓維持不啟動，且因輸出低電壓使得右方第二NMOS開啟，第三NMOS關閉，所有區別電路為低電壓且暫時在浮接狀態(floating)。
接著外部控制器(圖未示)經測試墊或矽通孔開始送進高電壓給不同層內的各個相連結的區別電路(例如圖中第一區別電路42)，此區別電路右方輸出端變成輸出高電壓，第二NMOS進入關閉狀態，第三NMOS開始開啟。至於同一層內未接受高電壓的其他區別電路43~45因第二NMOS開啟，連結到唯一接受到高電壓的區別電路右方已開啟的第三NMOS，使得所有未接受高電壓的區別電路由floating改變成連結右方Vss低電位的狀態，藉此確保每一層僅有一個區別電路處於高電壓狀態。高電壓狀態之區別電路42於下方輸出訊號確定晶片本身的層別。
由上述可知本發明之好處有：節省相當之布局空間使堆疊結構整體更為緊湊。用於各晶片層傳導連接之單層導體圖案樣式具有簡單規則特性，可以僅利用單層導體排列設計來獲得各層所需單層導體排列(相鄰層的不同導體配置只要進行偏移步驟即可完成)，在製程成本方面可說是非常低廉，而且也提供一種低困難度的製程。
參考圖7，為第三較佳實施例之具選擇電路之雙層晶片堆疊結構示意圖。本實施例示範出一種雙層晶片堆疊結構，每一晶片層50(60)的單層導體51~54(61~64)結構外型與排列都類似於第一例所述者故不再贅述，惟在上晶片層之一單層導體是經由矽通孔連通在下晶片層向左偏移一個測試墊間距之單層導體。圖中清楚顯示出各晶片層中只有最左方之單層導體51,61連接有一選擇電路51a,61a係用於特定層之選擇。每一矽通孔501~504是從在上晶片層50的各單層導體51~54之轉折點垂直向下連通至在下晶片層60之各單層導體61~64之非墊分支。
參考圖8，為上一例之雙層晶片堆疊結構的四層延伸版本。本例中每一晶片層71~74的結構特性與第三例相同而不再贅述，第一晶片層71與第三晶片層73有相同的單層導體排列型態，而第二晶片層72與第四晶片層74也有相同的單層導體排列態樣。
當堆疊晶片運作時可經由第一層71之各測試墊711~714選擇各層，例如當第一測試墊711施以高電壓，其餘測試墊712~714降至低電壓，則第一晶片層71被選擇；當第二測試墊712施以高電壓，其餘測試墊711,713,714降至低電壓，則第二晶片層72被選擇，依此類推。
雖然在第三與第四例中選擇電路只連接在各層最左方之單層導體，但也可以將其設計成只連接在最右方之單層導體。
參考圖9，為第五較佳實施例之多層晶片堆疊結構示意圖。本實施例主要由第一例所衍生推廣，其中可看出位於下方之二單層導體81,82符合如第一例所述之鏡像對稱特色與上下層單層導體排列偏移一距離之特色(實線表示位於上一層，虛線表示位於下一層)，且上下層之單層導體經由垂直矽通孔連通。當然，位於上方之二單層導體83,84也同樣符合這些限制。在此種實施當中，單層導體可進行一些簡單修飾而達到經由矽通孔連接下層之單層導體，如圖中所 示單層導體84被附加一修飾區段85，位於下層之單層導體也有類似的修飾區段86。這樣的配置也是在本發明範圍之內。
31‧‧‧晶片層
311‧‧‧單層導體
311a,322a,333a,344a‧‧‧測試墊

Claims (9)

  1. 一種三維晶片堆疊結構，包括有複數晶片層，每一晶片層於頂側包括複數單層導體，每一單層導體上設置一測試墊，其中，在每一晶片層中，相鄰單層導體偏移一預定距離後在結構上沿一晶片縱向呈鏡像對稱，相鄰測試墊沿該晶片縱向相隔該預定距離，每一晶片層的該複數單層導體之排列是相對於相鄰晶片層的該複數單層導體之排列偏移該預定距離，且兩相鄰晶片層中，在上之晶片層之至少一該複數單層導體經由一第一矽通孔連通到在下之晶片層之對應之單層導體，該第一矽通孔係於一晶片高度方向垂直延伸。
  2. 如申請專利範圍第1項所述之結構，其中每一單層導體包含夾一角度延伸之一墊分支與一非墊分支，該測試墊位於該墊分支上，兩相鄰晶片層中，在上之晶片層之至少一該複數單層導體以該非墊分支經由該第一矽通孔垂直地連通到在下之晶片層之對應之單層導體。
  3. 如申請專利範圍第2項所述之結構，其中該複數單層導體為L型單層導體。
  4. 如申請專利範圍第1項所述之結構，其中該單層導體材料為銅。
  5. 如申請專利範圍第1項所述之結構，其中每一單層導體連接一區別電路，當任一晶片層中之其中一區別電路接受一第一電壓，其餘區別電路維持於一第二電壓，其中該第一電壓大於該第二電壓。
  6. 如申請專利範圍第5項所述之結構，其中每一區別電路包括一輸入端係連接一第一N型金氧半場效電晶體之汲極端、以及一輸出端係連接一鎖定控制電路，該第一N型金氧半場效電晶體之閘極端與源極端分別連接一重置訊號源與一接地面，該鎖定控制電路包含一第一反相器、一第二反相器、一第二N型金氧半場效電晶體及一第三N型金氧半場效電晶體，該區別電路之該輸出端分別連接該第一反相器之一輸入端與該第二N型金氧半場效電晶體之源極端，該第一反相器之一輸出端分別連接該第二N型金氧半場效電 晶體之閘極端與該第二反相器之一輸入端，該第二反相器之一輸出端連接該第三N型金氧半場效電晶體之閘極端，該第二N型金氧半場效電晶體之汲極端連接該第三N型金氧半場效電晶體之源極端，該第三N型金氧半場效電晶體之汲極端連接該接地面，並且在相同晶片層中，該鎖定控制電路之該第三N型金氧半場效電晶體之源極端經由一連接導線而相連接。
  7. 如申請專利範圍第1項所述之結構，其中每一晶片層中只有最左或最右方的單層導體連接一選擇電路，用以控制該複數晶片層中之一特定晶片層之選擇。
  8. 如申請專利範圍第1項所述之結構，其中該等測試墊為方形。
  9. 如申請專利範圍第1項所述之結構，其中該等測試墊為鋁。
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