KR20160069275A - 관통 비아 및 메탈 레이어를 이용하여 전기적 연결을 갖는 반도체 장치 및 그 적층 방법 - Google Patents

관통 비아 및 메탈 레이어를 이용하여 전기적 연결을 갖는 반도체 장치 및 그 적층 방법 Download PDF

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Abstract

반도체 장치는 제 1 메탈 레이어, 제 2 메탈 레이어, 제 1 관통 비아 및 제제 2 관통 비아를 포함한다. 상기 제 1 메탈 레이어는 단위 패드를 포함한다. 상기 제 2 메탈 레이어는 제 1 및 제 2 단위 패드를 포함한다. 상기 제 1 관통 비아는 일 단이 상기 제 1 메탈 레이어의 제 1 단위 패드와 연결되고, 타 단이 제 1 범프와 연결된다. 상기 제 2 관통 비아는 일 단이 상기 제 2 메탈 레이어의 제 1 단위 패드와 연결되고, 타 단이 제 2 범프와 연결된다. 상기 제 2 메탈 레이어의 제 2 단위 패드는 상기 제 2 메탈 레이어의 제 1 단위 패드로부터 제 1 방향에 위치하고 상기 제 2 메탈 레이어의 제 1 단위 패드와 전기적으로 연결된다.

Description

관통 비아 및 메탈 레이어를 이용하여 전기적 연결을 갖는 반도체 장치 및 그 적층 방법 {SEMICONDUCTOR APPARATUS HAVING ELECTRICAL CONNECTIONS WITH THROUGH-VIA AND METAL LAYER AND STACKING METHOD THEREOF}
본 발명은 반도체 장치에 관한 것으로서, 더 상세하게는 관통 비아와 메탈 레이어를 구비하여 전기적으로 연결되는 복수의 칩이 적층되는 반도체 장치에 관한 것이다.
반도체 장치의 집적도를 높이기 위해, 단일 패키지 내에 복수개의 칩을 적층하고 패키징하여 집적도를 높이는 방식의 3D (3-Dimensional) 반도체 장치가 개발되었다. 상기 3D 반도체 장치는 두 개 또는 그 이상의 칩을 수직으로 적층하여 동일한 공간에서 최대의 집적도를 발현할 수 있다.
상기 3D 반도체 장치를 구현하기 위해서 다양한 방식이 존재한다. 그 중 하나는, 동일한 구조를 갖는 칩을 복수개 적층시키고, 적층된 칩들을 금속선과 같은 와이어로 연결하여 하나의 반도체 장치로 동작시키는 것이다.
또한, 최근에는 적층된 복수개의 칩을 비아(Via)로 관통시켜 모든 칩을 전기적으로 연결하는 TSV (Through Silicon Via) 방식이 사용되어오고 있다. TSV를 이용하는 반도체 장치는 각각의 칩을 수직으로 관통하여 연결하므로, 와이어를 이용한 가장자리 배선을 통해 각각의 칩을 연결하는 반도체 장치보다 패키지 면적을 더욱 효율적으로 감소시킬 수 있다.
하나의 반도체 장치를 형성하는 복수의 칩 내부에는 서로 대응되는 위치에 상기 TSV가 형성되는 것이 일반적이다. 따라서, 상기 복수의 칩이 적층되었을 때, 모든 칩이 전기적으로 연결될 수밖에 없다. 이 때, 일부 칩의 전기적 연결을 변경하기 위해서는 칩의 구조를 변경해야 하므로 제조비용을 증가시키게 된다. 현재 3D 반도체 장치는 적용되는 전자 장치에 따라 다양한 기능을 수행하도록 개발되고 있다. 특히, 하나의 반도체 장치를 형성하지만, 복수의 칩이 복수의 채널로 독립하여 동작함으로써 반도체 장치의 대역폭을 상승시키는 고대역폭 반도체 장치가 그 일 예이다.
본 발명의 실시예는 베이스 칩으로부터 복수의 적층 칩 중 특정한 적층 칩까지의 전기적 연결을 형성할 수 있는 반도체 장치 및 이의 적층 방법을 제공한다.
본 발명의 실시예에 따른 반도체 장치는 제 1 단위 패드를 포함하는 제 1 메탈 레이어; 제 1 및 제 2 단위 패드를 포함하는 제 2 메탈 레이어; 일 단이 상기 제 1 메탈 레이어의 제 1 단위 패드와 연결되고, 타 단이 제 1 범프와 연결되는 제 1 관통 비아; 및 일 단이 상기 제 2 메탈 레이어의 제 1 단위 패드와 연결되고, 타 단이 제 2 범프와 연결되는 제 2 관통 비아를 포함하고, 상기 제 2 메탈 레이어의 제 2 단위 패드는 상기 제 2 메탈 레이어의 제 1 단위 패드로부터 제 1 방향에 위치하고 상기 제 2 메탈 레이어의 제 1 단위 패드와 전기적으로 연결된다.
본 발명의 실시예에 따른 반도체 장치는 제 1 단위 패드를 포함하는 제 1 메탈 레이어와, 제 1 단위 패드 및 제 2 단위 패드를 포함하는 제 2 메탈 레이어를 포함하는 제 1 적층 칩; 및 제 1 단위 패드를 포함하는 제 1 메탈 레이어와, 제 1 단위 패드 및 제 2 단위 패드를 포함하는 제 2 메탈 레이어를 포함하는 제 2 적층 칩을 포함하고, 상기 제 1 적층 칩의 제 2 메탈 레이어의 제 2 단위 패드는 상기 제 1 적층 칩의 제 2 칩의 제 2 메탈 레이어의 제 1 단위 패드로부터 제 1 방향에 위치하고 상기 제 1 적층 칩의 제 2 메탈 레이어의 제 1 단위 패드와 전기적으로 연결되고, 상기 제 2 적층 칩의 제 2 메탈 레이어의 제 2 단위 패드는 상기 제 2 적층 칩의 제 2 메탈 레이어의 제 1 단위 패드로부터 상기 제 1 방향에 위치하고 상기 제 2 적층 칩의 제 2 메탈 레이어의 제 1 단위 패드와 전기적으로 연결되며, 상기 제 2 적층 칩은 상기 제 1 방향으로 소정 거리만큼 어긋나게 상기 제 1 적층 칩 상에 적층된다.
본 발명의 실시예는 칩의 제조 비용을 증가시키지 않으면서, 채널 별로 독립적인 신호 경로의 형성을 가능하게 한다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 구성을 보여주는 도면,
도 2는 본 발명의 실시예에 따른 적층 칩의 구성을 보여주는 도면,
도 3은 도 2에 도시된 적층 칩이 베이스 칩 상에 적층된 반도체 장치의 구성을 보여주는 종단면도,
도 4는 본 발명의 실시예에 따른 적층 칩의 구성을 보여주는 도면,
도 5는 도 4에 도시된 적층 칩이 베이스 칩 상에 적층된 반도체 장치의 구성을 보여주는 도면,
도 6은 본 발명의 실시예에 따른 적층 칩의 구성을 보여주는 도면,
도 7은 도 6에 도시된 적층 칩이 베이스 칩 상에 적층된 반도체 장치의 구성을 보여주는 도면이다.
도 1에서, 본 발명의 실시예에 따른 반도체 장치(1)는 베이스 칩(110), 복수의 적층 칩(120-150)을 포함할 수 있다. 상기 베이스 칩(110)은 컨트롤러 또는 호스트와 같은 외부 제어 장치와 연결되어 상기 외부 제어 장치와 상기 복수의 적층 칩(120-150) 사이의 통신을 중계할 수 있다. 상기 복수의 적층 칩(120-150)은 상기 베이스 칩(110) 상에 순차적으로 적층되고, 단일 패키지로 패키징됨으로써 하나의 반도체 장치(1)를 구성할 수 있다. 상기 복수의 적층 칩(120-150)은 각각 내부에 형성되는 복수의 관통 비아(121, 131, 141, 151)를 포함할 수 있다. 상기 관통 비아(121, 131, 141, 151)는 범프 볼(122, 132, 142, 152)과 전기적으로 연결될 수 있고, 상기 범프 볼(122, 132, 142, 152)은 마이크로 범프일 수 있다. 상기 복수의 적층 칩(120-150)에는 메탈 레이어(123, 133, 143, 153)가 형성될 수 있다.
상기 복수의 적층 칩(120-150) 중 하나 또는 그 이상은 반도체 장치(1)의 대역폭을 증가시키기 위해 개별적인 채널로 동작할 수 있다. 예를 들어, 상기 제 1 적층 칩 내지 제 4 적층 칩(120-150)은 각각 제 1 내지 제 4 채널로 동작할 수 있다. 또한, 상기 제 1 및 제 2 적층 칩(120, 130)이 제 1 채널로 동작할 수 있고, 상기 제 3 및 제 4 적층 칩(140, 150)이 제 2 채널로 동작할 수 있다. 상기 채널은 독립적으로 데이터 통신을 수행할 수 있는 통로를 의미할 수 있다. 서로 분리된 채널은 예를 들어, 커맨드 신호, 칩 선택 신호 및 어드레스 신호 등과 같은 제어신호는 독립적으로 수신하고, 데이터 또는 클럭 신호와 같은 신호는 공통으로 수신할 수 있다. 따라서, 상기 적층 칩(120-150)은 각각 분리된 커맨드 버스 및 어드레스 버스를 가질 수 있고, 데이터 버스 및 클럭 버스는 모든 적층 칩(120-150)이 공유할 수 있다. 각각의 적층 칩에 형성된 관통 비아(121, 131, 141, 151)를 통해 상기 베이스 칩(110)으로부터 모든 적층 칩(120-150)이 전기적으로 연결되므로, 모든 적층 칩과 공통으로 연결되는 데이터 버스와 클럭 버스가 형성될 수 있다. 그러나, 상기 커맨드 신호, 칩 선택 신호 또는 어드레스 신호 등과 같은 제어 신호는 각각의 적층 칩(120-150)이 독립적으로 수신하므로, 모든 적층 칩이 전기적으로 연결될 필요가 없다. 예를 들어, 제 1 내지 제 4 적층 칩(120-150)이 각각 제 1 내지 제 4 채널을 형성하는 경우, 상기 제 1 적층 칩(120)은 상기 제어 신호를 수신하기 위해 베이스 칩(110)과 전기적 연결관계를 가지면 충분하고, 상기 제 2 적층 칩(130)은 순차적으로 베이스 칩(110) 및 제 1 적층 칩(120)과 전기적 연결관계를 가지면 충분하다. 마찬가지로, 상기 제 3 적층 칩(140)은 순차적으로 베이스 칩(110), 제 1 적층 칩(120) 및 제 2 적층 칩(130)과 전기적 연결관계를 갖고, 상기 제 4 적층 칩(150)은 순차적으로 베이스 칩(110), 제 1 적층 칩(120), 제 2 적층 칩(130) 및 제 3 적층 칩(140)과 전기적 연결관계를 가지면 충분하다. 하지만, 모든 적층 칩(120-150)은 동일한 구조를 갖기 때문에 베이스 칩(110)으로부터 특정한 적층 칩까지의 개별적인 전기적 연결을 형성하기 어렵다.
도 2는 본 발명의 실시예에 따른 적층 칩(200)의 구성을 보여주는 도면이다. 도 2에서, 상기 적층 칩(200)은 제 1 메탈 레이어(210), 제 2 메탈 레이어(220)를 포함할 수 있다. 상기 제 1 메탈 레이어(210)는 제 1 단위 패드(211)를 포함할 수 있다. 상기 제 2 메탈 레이어(220)는 제 1 및 제 2 단위 패드(221, 222)를 포함할 수 있다. 상기 제 2 단위 패드(222)는 상기 제 1 단위 패드(221)로부터 제 1 방향에 위치하고, 상기 제 1 단위 패드(221)와 전기적으로 연결될 수 있다. 상기 제 1 방향은 도 2에서, x축으로 우측 방향일 수 있다. 상기 제 1 및 제 2 단위 패드(221, 222)는 도 2에 도시된 바와 같이 일체로 형성될 수 있지만, 이에 한정하는 것은 아니다. 일 실시예에서, 상기 제 1 및 제 2 단위 패드(221, 222)는 서로 분리되어 전기적 연결을 갖는 마치 아령 형태로 형성될 수도 있다. 상기 제 2 단위 패드(222)는 상기 제 1 단위 패드(221)와 실질적으로 동일한 형상 및 모양을 가질 수 있다. 도 2에서, 상기 제 1 및 제 2 단위 패드(221, 222)가 각각 정사각형 형태를 갖는 것으로 예시하였으나, 이에 한정하는 건은 아니며, 원, 타원, 직사각형 등 다양한 형태를 가질 수 있을 것이다. 상기 제 1 및 제 2 메탈 레이어(210, 220)는 상기 적층 칩(200)의 상부 및 하부 중 하나에 형성될 수 있다. 상기 제 1 및 제 2 메탈 레이어(210, 220)의 제 1 단위 패드(211, 221)는 상기 적층 칩(200)에 형성되는 관통 비아가 전기적으로 연결될 수 있다. 이하의 상세한 설명에서, 제 1 메탈 레이어는 하나의 단위 패드를 포함하는 메탈 레이어를 지칭하고, 제 2 메탈 레이어는 2개의 단위 패드를 포함하는 메탈 레이어를 지칭할 수 있다.
상기 적층 칩(200)은 또 다른 제 2 메탈 레이어(230)를 더 포함할 수 있다. 상기 제 2 메탈 레이어(230)는 상기 제 2 메탈 레이어(220)와 마찬가지로, 제 1 및 제 2 단위 패드(231, 232)를 포함할 수 있다. 상기 제 2 단위 패드(232)는 상기 제 1 단위 패드(231)로부터 제 1 방향에 위치하고, 상기 제 1 단위 패드(231)와 전기적으로 연결될 수 있다. 상기 제 1 및 제 2 메탈 레이어(210, 220)는 예를 들어, 커맨드 신호, 칩 선택 신호와 어드레스 신호 등과 같이 반도체 장치를 구성하는 각각의 적층 칩을 제어하기 위한 독립된 제어 신호를 수신하기 위해 구비될 수 있고, 상기 제 2 메탈 레이어(230)는 데이터와 클럭 신호와 같이 모든 적층 칩이 공통으로 수신하는 신호를 수신하기 위해 구비될 수 있다.
도 3은 도 2에 도시된 적층 칩이 베이스 칩(30) 상에 적층된 반도체 장치(3)의 종단면도이다. 도 3에서, 상기 제 1 및 제 2 적층 칩(31, 35)은 실질적으로 동일한 구조를 가질 수 있고, 실질적으로 동일한 위치에 배치되는 메탈 레이어, 관통 비아 및 범프를 포함할 수 있다. 상기 제 1 적층 칩(31)은 제 1 메탈 레이어(M1) 및 제 2 메탈 레이어(M2A, M2B)를 포함하고, 상기 제 2 적층 칩(35)은 제 1 메탈 레이어(M1) 및 제 2 메탈 레이어(M2A, M2B)를 포함할 수 있다. 상기 제 1 메탈 레이어(M1)는 제 1 단위 패드(311, 351)를 포함하고, 상기 제 2 메탈 레이어(M2A, M2B)는 각각 제 1 단위 패드(312, 314, 352, 354) 및 제 2 단위 패드(313, 315, 353, 355)를 포함할 수 있다. 상기 제 1 적층 칩(31)에서, 상기 제 1 적층 칩(31)을 관통하여 형성된 관통 비아는 상기 제 1 적층 칩(31)이 구비하는 메탈 레이어의 제 1 단위 패드와 각각 연결될 수 있다. 상기 제 1 적층 칩(31)에 형성된 제 1 관통 비아(321)의 일 단은 상기 제 1 메탈 레이어(M1)의 제 1 단위 패드(311)와 연결되고, 상기 제 1 관통 비아(321)의 타 단은 범프(331)와 연결될 수 있다. 상기 제 2 관통 비아(322)의 일 단은 상기 제 2 메탈 레이어(M2A)의 제 1 단위 패드(312)와 연결되고, 상기 제 2 관통 비아(322)의 타 단은 범프(332)와 연결될 수 있다. 상기 제 3 관통 비아(323)의 일 단은 상기 제 2 메탈 레이어(M2B)의 제 1 단위 패드(314)와 연결될 수 있고, 상기 제 3 관통 비아(323)의 타 단은 범프(333)와 연결될 수 있다. 도시하지는 않았지만, 상기 범프(331, 332, 333)는 또 다른 메탈 레이어를 통해 상기 관통 비아(321, 322, 323)의 타 단과 각각 연결될 수 있다.
상기 제 2 적층 칩(35)에서, 상기 제 2 적층 칩(35)을 관통하여 형성된 관통 비아는 각각 상기 제 2 적층 칩(35)이 구비하는 메탈 레이어의 제 1 단위 패드와 연결될 수 있다. 상기 제 2 적층 칩(35)에 형성된 제 1 관통 비아(361)의 일 단은 상기 제 1 메탈 레이어(M1)의 제 1 단위 패드(351)와 연결되고, 상기 제 1 관통 비아(361)의 타 단은 범프(371)와 연결될 수 있다. 상기 제 2 관통 비아(362)의 일 단은 상기 제 2 메탈 레이어(M2A)의 제 1 단위 패드(352)와 연결되고, 상기 제 1 관통 비아(362)의 타 단은 범프(372)와 연결될 수 있다. 상기 제 3 관통 비아(363)의 일 단은 상기 제 2 메탈 레이어(M2B)의 제 1 단위 패드(354)와 연결될 수 있고, 상기 제 3 관통 비아(363)의 타 단은 범프(373)와 연결될 수 있다.
상기 제 1 적층 칩(31)은 상기 베이스 칩(30) 상에 적층될 수 있다. 상기 제 2 적층 칩(35)은 상기 제 1 적층 칩(31)과 상기 제 1 방향으로 소정 거리만큼 어긋나게 상기 제 1 적층 칩(31) 상에 적층될 수 있다. 상기 제 1 방향은 x축으로 우측일 수 있고, 상기 소정 거리는 상기 단위 패드의 길이에 해당하는 거리일 수 있다. 도 3에 도시된 바와 같이, 상기 제 2 적층 칩(35)이 상기 제 1 적층 칩(31)과 어긋나게 적층되면서, 상기 제 1 적층 칩(31)의 제 1 관통 비아(321)와 연결되는 상기 제 1 메탈 레이어(M1)는 제 2 적층 칩(35)과 전기적으로 연결되지 않을 수 있다. 상기 제 1 관통 비아(321)를 통해 상기 베이스 칩(30)과 제 1 적층 칩(31)이 전기적으로 연결되지만, 상기 제 1 적층 칩(31)은 상기 제 2 적층 칩(35)과 전기적으로 연결되지 않는다.
상기 제 2 적층 칩(35)이 상기 제 1 적층 칩(31)과 어긋나게 적층되면서, 상기 제 2 적층 칩(35)의 범프(372)는 상기 제 1 적층 칩(31)의 제 2 메탈 레이어(M2A)의 제 2 단위 패드(313)와 연결될 수 있다. 따라서, 상기 제 2 적층 칩(35)의 제 2 관통 비아(362)는 상기 제 1 적층 칩(31)의 제 2 메탈 레이어(M2A)의 제 2 단위 패드(313)를 통해 상기 제 1 적층 칩(31)과 연결될 수 있다. 상기 제 2 메탈 레이어(M2B)의 제 1 단위 패드(312)는 상기 제 1 적층 칩(31)의 제 2 관통 비아(322)와 연결되고, 상기 제 1 단위 패드(312)는 상기 제 2 단위 패드(313)와 전기적으로 연결되므로, 순차적으로 상기 베이스 칩(30), 상기 제 1 적층 칩(31) 및 상기 제 2 적층 칩(35)의 전기적 연결관계가 형성될 수 있다. 마찬가지로, 상기 제 2 적층 칩(35)의 범프(373)는 상기 제 1 적층 칩(31)의 제 2 메탈 레이어(M2B)의 제 2 단위 패드(315)와 연결될 수 있다. 따라서, 상기 제 2 적층 칩(35)의 제 3 관통 비아(363)는 상기 제 1 적층 칩(31)의 제 2 메탈 레이어(M2B)의 제 2 단위 패드(315)를 통해 상기 제 1 적층 칩(31)과 연결될 수 있다. 상기 제 2 메탈 레이어(M2B)의 제 1 단위 패드(314)는 상기 제 1 적층 칩(31)의 제 3 관통 비아(323)와 연결되고, 상기 제 1 단위 패드(314)는 상기 제 2 단위 패드(315)와 전기적으로 연결되므로, 순차적으로 상기 베이스 칩(30), 상기 제 1 적층 칩(31) 및 상기 제 2 적층 칩(35)의 전기적 연결관계가 형성될 수 있다.
위와 같은 적층 구조를 통해, 상기 제 1 및 제 2 적층 칩(31, 35)의 제 1 메탈 레이어(M1) 및 제 1 관통 비아(321, 361)는 상기 베이스 칩(30)으로부터 제 1 적층 칩(31)까지의 전기적 연결관계를 형성하지만, 제 2 적층 칩(35)까지의 전기적 연결관계를 형성하지 않는다. 상기 제 1 및 제 2 적층 칩(31, 35)의 제 2 메탈 레이어(M2A, M2B) 및 제 2 및 제 3 관통 비아(322, 323, 362, 363)는 상기 제 2 메탈 레이어(M2A, M2B)를 통해 상기 제 1 및 제 2 적층 칩(31, 35)이 어긋나게 적층되더라도 상기 베이스 칩(30)으로부터 제 1 및 제 2 적층 칩(31, 35)까지의 전기적 연결관계를 형성할 수 있다. 상기 제 1 적층 칩(31)이 제 1 채널을 형성하고, 상기 제 2 적층 칩(35)이 제 2 채널을 형성한다면, 상기 제 1 적층 칩(31)의 제 1 관통 비아(321)를 통해 베이스 칩(30)으로부터 수신되는 신호는 상기 제 1 적층 칩(31)만을 제어하기 위한 제어 신호일 수 있고, 상기 제 1 적층 칩(31)의 제 2 관통 비아(322)를 통해 수신되는 신호는 상기 제 2 적층 칩(35)만을 제어하기 위한 제어 신호일 수 있다. 또는 상기 제 1 적층 칩(31)의 제 2 관통 비아(322)를 통해 수신되는 신호는 상기 제 1 및 제 2 적층 칩(35)을 제어하기 위한 제어 신호일 수 있다. 상기 제 1 적층 칩(31)의 제 3 관통 비아(323)를 통해 수신되는 신호는 상기 제 1 및 제 2 적층 칩(31, 35)에 공통으로 사용될 수 있는 신호일 수 있다.
도 4는 본 발명의 실시예에 따른 적층 칩(400)의 구성을 보여주는 도면이다. 도 4에서, 상기 적층 칩(400)은 제 1 메탈 레이어(410), 제 2 메탈 레이어(420) 및 제 3 메탈 레이어(430)를 포함할 수 있다. 상기 제 1 메탈 레이어(410)는 제 1 단위 패드(411)를 포함할 수 있다. 상기 제 2 메탈 레이어(420)는 제 1 단위 패드(421) 및 제 2 단위 패드(422)를 포함할 수 있다. 상기 제 2 단위 패드(422)는 상기 제 1 단위 패드(421)로부터 제 1 방향에 위치하고, 상기 제 1 단위 패드(421)와 전기적으로 연결될 수 있다. 상기 제 3 메탈 레이어(430)는 제 1 단위 패드(431), 제 2 단위 패드(432) 및 제 3 단위 패드(433)를 포함할 수 있다. 상기 제 2 단위 패드(432)는 상기 제 1 단위 패드(431)로부터 상기 제 1 방향에 위치하고 상기 제 1 단위 패드(431)와 전기적으로 연결될 수 있다. 상기 제 3 단위 패드(433)는 상기 제 1 단위 패드(431)로부터 제 2 방향에 위치하고, 상기 제 1 단위 패드(431)와 전기적으로 연결될 수 있다. 상기 제 1 방향은 x축으로 우측일 수 있고, 상기 제 2 방향은 y축으로 아래쪽일 수 있다. 이하의 상세한 설명에서, 제 3 메탈 레이어는 3개의 단위 패드를 포함하는 메탈 레이어를 지칭하는 것일 수 있다.
도 5는 도 4에 도시된 적층 칩이 베이스 칩(50) 상에 적층된 반도체 장치(5)의 구성을 보여주는 도면이다. 도 5에서, 상기 반도체 장치(5)는 베이스 칩(50), 제 1 내지 제 3 적층 칩(51, 53, 55)을 포함할 수 있다. 상기 제 1 내지 제 3 적층 칩(51, 53, 55)은 실질적으로 동일한 구조를 갖고, 실질적으로 동일한 위치에 배치되는 메탈 레이어, 관통 비아 및 범프를 포함할 수 있다. 상기 제 1 내지 제 3 적층 칩(51, 53, 55)은 제 1 내지 제 3 메탈 레이어(M1, M2, M3)를 포함할 수 있다. 상기 제 1 적층 칩(51)의 제 1 메탈 레이어(M1)는 제 1 단위 패드(511)를 포함할 수 있고, 상기 제 1 적층 칩(51)의 제 2 메탈 레이어(M2)는 제 1 및 제 2 단위 패드(512, 513)를 포함할 수 있으며, 상기 제 1 적층 칩(51)의 제 3 메탈 레이어(M3)는 제 1 내지 제 3 단위 패드(514, 515, 516)를 포함할 수 있다. 상기 제 2 적층 칩(53)의 제 1 메탈 레이어(M1)는 제 1 단위 패드(531)를 포함할 수 있고, 상기 제 2 적층 칩(53)의 제 2 메탈 레이어(M2)는 제 1 및 제 2 단위 패드(532, 533)를 포함할 수 있으며, 상기 제 2 적층 칩(53)의 제 3 메탈 레이어(M3)는 제 1 내지 제 3 단위 패드(534, 535, 536)를 포함할 수 있다. 상기 제 3 적층 칩(55)의 제 1 메탈 레이어(M1)는 제 1 단위 패드(551)를 포함할 수 있고, 상기 제 3 적층 칩(55)의 제 2 메탈 레이어(M2)는 제 1 및 제 2 단위 패드(552, 553)를 포함할 수 있으며, 상기 제 3 적층 칩(55)의 제 3 메탈 레이어(M3)는 제 1 내지 제 3 단위 패드(554, 555, 556)를 포함할 수 있다.
상기 제 1 적층 칩(51)의 제 1 내지 제 3 메탈 레이어(M1-M3)의 제 1 단위 패드(511, 512, 514)는 각각 상기 제 1 적층 칩(51)을 관통하여 형성되는 제 1 내지 제 3 관통 비아(521, 522, 523)의 일 단과 연결될 수 있고, 상기 제 1 내지 제 3 관통 비아(521, 522, 523)의 타 단은 범프(도시하지 않음.)와 연결될 수 있다. 상기 제 2 적층 칩(53)의 제 1 내지 제 3 메탈 레이어(M1-M3)의 제 1 단위 패드(531, 532, 534)는 각각 상기 제 2 적층 칩(53)을 관통하여 형성되는 제 1 내지 제 3 관통 비아(541, 542, 543)의 일 단과 연결될 수 있고, 상기 제 1 내지 제 3 관통 비아(541, 542, 543)의 타 단은 범프(도시하지 않음.)와 연결될 수 있다. 상기 제 3 적층 칩(55)의 제 1 내지 제 3 메탈 레이어(M1-M3)의 제 1 단위 패드(551, 552, 554)는 각각 상기 제 3 적층 칩(55)을 관통하여 형성되는 제 1 내지 제 3 관통 비아(561, 562, 563)의 일 단과 연결될 수 있고, 상기 제 1 내지 제 3 관통 비아(561, 562, 563)의 타 단은 범프(도시하지 않음.)와 연결될 수 있다. 도 5에서, 각각의 메탈 레이어의 제 1 단위 패드와 관통 비아의 연결을 색칠된 원으로 표시하였고, 베이스 칩(51) 및 제 1 내지 제 3 적층 칩(51, 53, 55)에 형성된 관통 비아들의 전기적 연결을 화살표로 표시하였다.
도 5에서, 상기 제 1 적층 칩(51)은 베이스 칩(50) 상에 적층될 수 있다. 상기 제 2 적층 칩(53)은 상기 제 1 적층 칩(51)과 상기 제 1 방향으로 소정 거리만큼 어긋나게 상기 제 1 적층 칩(51) 상에, 즉, y 축으로 위쪽으로 적층될 수 있다. 상기 제 1 방향은 x축으로 우측일 수 있고, 상기 소정 거리는 단위 패드의 길이에 해당할 수 있다. 상기 제 3 적층 칩(55)은 상기 제 2 적층 칩(53)과 상기 제 2 방향으로 소정 거리만큼 어긋나게 상기 제 2 적층 칩(53) 상에, 즉, y축으로 위쪽으로 적층될 수 있다. 상기 제 2 방향은 z축으로 앞쪽일 수 있고, 상기 소정 거리는 상기 단위 패드의 길이에 해당할 수 있다. 따라서, 상기 제 3 적층 칩(55)은 상기 제 1 적층 칩(51)과 상기 제 1 방향 및 제 2 방향으로 소정 거리만큼 어긋나게 적층될 수 있다.
위와 같은 적층 구조에서, 상기 제 1 적층 칩(51)의 제 1 관통 비아(521)와 연결되는 제 1 메탈 레이어(M1)는 상기 베이스 칩(50)과 전기적으로 연결되고, 제 2 적층 칩(53)과 전기적으로 연결되지 않을 수 있다. 상기 제 2 적층 칩(53)의 제 1 관통 비아(541)와 연결되는 제 1 메탈 레이어(M1)는 상기 제 3 적층 칩(55)과 전기적으로 연결되지 않을 수 있다. 상기 제 1 적층 칩(51)의 제 2 관통 비아(522)는 상기 제 2 메탈 레이어(M2)의 제 1 단위 패드(512)와 연결되고, 상기 제 2 적층 칩(53)의 제 2 관통 비아(542)는 상기 제 1 적층 칩(51)의 제 2 메탈 레이어(M2)의 제 2 단위 패드(513)와 연결될 수 있다. 따라서, 상기 제 1 적층 칩(51)의 제 2 관통 비아(522)는 상기 제 2 메탈 레이어(M2)를 통해 상기 제 2 적층 칩(53)의 제 2 관통 비아(542)와 전기적으로 연결될 수 있다. 상기 제 3 적층 칩(55)의 제 2 관통 비아(562)는 상기 제 2 적층 칩(53)의 제 2 메탈 레이어(M2)와 연결되지 않으므로, 상기 3 적층 칩(55)의 제 2 관통 비아(562)는 상기 제 2 적층 칩(53)의 제 2 관통 비아(542)와 전기적으로 연결되지 않을 수 있다. 상기 제 1 적층 칩(51)의 제 3 관통 비아(523)는 상기 제 3 메탈 레이어(M3)의 제 1 단위 패드(514)와 연결되고, 상기 제 2 적층 칩(53)의 제 3 관통 비아(543)는 상기 제 1 적층 칩(51)의 제 3 메탈 레이어(M3)의 제 2 단위 패드(515)와 연결될 수 있다. 또한, 상기 제 2 적층 칩(53)의 제 3 관통 비아(543)는 상기 제 2 적층 칩(53)의 제 3 메탈 레이어(M3)의 제 1 단위 패드(534)와 연결되고, 상기 제 3 적층 칩(55)의 제 3 관통 비아(563)는 상기 제 2 적층 칩(53)의 제 3 메탈 레이어(M3)의 제 3 단위 패드(536)와 연결될 수 있다. 따라서, 상기 제 1 내지 제 3 적층 칩(51, 53, 55)의 제 3 관통 비아(523, 543, 563)는 각각의 적층 칩(51, 53, 55)에 배치된 제 3 메탈 레이어(M3)를 통해 서로 전기적으로 연결될 수 있다.
제 1 내지 제 3 메탈 레이어(M1-M3)를 구비하여 서로 어긋나게 적층된 상기 제 1 내지 제 3 적층 칩(51, 53, 55)의 제 1 관통 비아(521, 541, 561)는 베이스 칩(50)과 제 1 적층 칩(51) 사이의 전기적 연결관계를 형성할 수 있고, 제 1 적층 칩(51)과 제 2 및 제 3 적층 칩(53, 55) 사이의 전기적 연결관계는 형성하지 않을 수 있다. 상기 제 1 내지 제 3 적층 칩(51, 53, 55)의 제 2 관통 비아(522, 542, 562)는 베이스 칩(50), 제 1 적층 칩(51) 및 제 2 적층 칩(53) 사이의 전기적 연결을 형성할 수 있고, 제 2 적층 칩(53)과 제 3 적층 칩(55) 사이의 전기적 연결관계를 형성하지 않을 수 있다. 상기 제 1 내지 제 3 적층 칩(51, 53, 55)의 제 3 관통 비아(523, 543, 563)는 베이스 칩(50), 제 1 적층 칩(51), 제 2 적층 칩(53) 및 제 3 적층 칩(55) 모두를 연결하는 전기적 연결을 형성할 수 있다. 상기 제 1 적층 칩(51)의 제 1 관통 비아(521)는 상기 제 1 적층 칩(51)만을 제어하기 위한 제어 신호를 상기 베이스 칩(50)으로부터 수신할 수 있고, 제 2 관통 비아(522)는 상기 제 2 적층 칩(53)만을 제어하기 위한 제어 신호 또는 상기 제 1 및 제 2 적층 칩(51, 53)을 제어하기 위한 신호를 수신할 수 있으며, 제 3 관통 비아(523)는 상기 제 3 적층 칩(55)만을 제어하기 위한 제어 신호 또는 상기 제 1 내지 제 3 적층 칩(51, 53, 55)을 제어하기 위한 신호를 수신할 수 있다. 상기 제 1 내지 제 3 적층 칩(51, 53, 55)에서 공통으로 사용되는 신호는 부가적으로 구비될 수 있는 제 3 메탈 레이어 및 이와 연결되는 관통 비아를 통해 수신 및 전송될 수 있다.
도 6은 본 발명의 실시예에 따른 적층 칩(600)의 구성을 보여주는 도면이다. 도 6에서, 상기 적층 칩(600)은 제 1 메탈 레이어(610), 제 2 메탈 레이어(620), 제 3 메탈 레이어(630) 및 제 4 메탈 레이어(640)를 포함할 수 있다. 상기 제 1 메탈 레이어(610)는 제 1 단위 패드(611)를 포함할 수 있다. 상기 제 2 메탈 레이어(620)는 제 1 및 제 2 단위 패드(621, 622)를 포함할 수 있다. 상기 제 2 단위 패드(622)는 상기 제 1 단위 패드(621)로부터 제 1 방향에 위치하고, 상기 제 1 단위 패드(621)와 전기적으로 연결될 수 있다. 도 6에서, 상기 제 1 방향은 x축으로 우측 방향일 수 있다. 상기 제 3 메탈 레이어(630)는 제 1 내지 제 3 단위 패드(631, 632, 633)를 포함할 수 있다. 상기 제 2 단위 패드(632)는 상기 제 1 단위 패드(631)로부터 제 1 방향에 위치하고 상기 제 1 단위 패드(631)와 전기적으로 연결될 수 있다. 상기 제 3 단위 패드(633)는 상기 제 1 단위 패드(631)로부터 제 2 방향에 위치하고, 상기 제 1 단위 패드(631)와 전기적으로 연결될 수 있다. 상기 제 2 방향은 y축으로 아래쪽일 수 있다.
상기 제 4 메탈 레이어(640)는 제 1 내지 제 4 단위 패드(641, 642, 643, 644)를 포함할 수 있다. 상기 제 2 단위 패드(642)는 상기 제 1 단위 패드(641)로부터 상기 제 1 방향에 위치하고 상기 제 1 단위 패드(641)와 전기적으로 연결될 수 있다. 상기 제 3 단위 패드(643)는 상기 제 1 단위 패드(641)로부터 상기 제 2 방향에 위치하고 상기 제 1 단위 패드(641)와 전기적으로 연결될 수 있다. 상기 제 4 단위 패드(644)는 상기 제 1 단위 패드(641)로부터 제 3 방향에 위치하고 상기 제 2 및 제 3 단위 패드(642, 643) 중 어느 하나와 전기적으로 연결될 수 있다. 상기 제 4 단위 패드(644)는 상기 제 2 단위 패드(642)로부터 y축으로 아래쪽에 위치할 수 있고, 상기 제 3 단위 패드(643)로부터 x축으로 우측에 위치할 수 있다. 따라서, 상기 제 3 방향은 상기 제 1 단위 패드(641)로부터 우측 아래 대각선 방향일 수 있다. 도 6에서, 상기 제 4 단위 패드(644)는 제 2 및 제 3 패드(642, 643)와 전기적으로 연결될 수 있다.
도 7은 도 6에 도시된 적층 칩이 베이스 칩(70) 상에 적층된 반도체 장치(7)의 구성을 보여주는 도면이다. 도 7에서, 상기 반도체 장치(7)는 베이스 칩(70), 제 1 내지 제 4 적층 칩(71, 73, 75, 77)을 포함할 수 있다. 상기 제 1 내지 제 4 적층 칩(71, 73, 75, 77)은 실질적으로 동일한 구조를 가질 수 있고, 실질적으로 동일한 위치에 배치되는 메탈 레이터, 관통 비아 및 범프를 포함할 수 있다.
상기 제 1 적층 칩(71)은 제 1 내지 제 4 메탈 레이어(M1, M2, M3, M4)와 상기 제 1 적층 칩(71)을 관통하여 형성되는 제 1 내지 제 4 관통 비아(721, 722, 723, 724)와 상기 관통 비아와 연결되는 범프(도시하지 않음.)를 포함할 수 있다. 상기 제 1 메탈 레이어(M1)는 제 1 단위 패드(711)를 포함하고, 상기 제 2 메탈 레이어(M2)는 제 1 및 제 2 단위 패드(712, 713)를 포함하며, 상기 제 3 메탈 레이어(M3)는 제 1 내지 제 3 단위 패드(714, 715, 716)를 포함하고, 상기 제 4 메탈 레이어(M4)는 제 1 내지 제 4 단위 패드(717, 718, 719, 720)를 포함할 수 있다. 상기 제 2 내지 제 4 적층 칩(73, 75, 77)도 마찬가지로, 각각 1개의 단위 패드(731, 751, 771)를 포함하는 제 1 메탈 레이어(M1), 2개의 단위 패드(732, 733, 752, 753, 772, 773)를 포함하는 제 2 메탈 레이어(M2), 3개의 단위 패드(734, 735, 736, 754, 755, 756, 774, 775, 776)를 포함하는 제 3 메탈 레이어(M3) 및 4개의 단위 패드(737, 738, 739, 740, 757, 758, 759, 760, 777, 778, 779, 780)를 포함하는 제 4 메탈 레이어(M4)를 포함할 수 있다. 또한, 상기 제 2 내지 제 4 적층 칩(73, 75, 77)은 각각의 적층 칩을 관통하여 형성되는 제 1 내지 제 4 관통 비아(741, 742, 743, 744, 761, 762, 763, 764, 781, 782, 783, 784)와 상기 관통 비아들과 연결되는 범프(도시하지 않음.)를 포함할 수 있다. 각각의 적층 칩에 형성된 제 1 내지 4 관통 비아(721, 722, 723, 724, 741, 742, 743, 744, 761, 762, 763, 764, 781, 782, 783, 784)들은 각각 제 1 내지 제 4 메탈 레이어(M1, M2, M3, M4)의 제 1 단위 패드(711, 712, 714, 717, 731, 732, 734, 737, 751, 752, 754, 757, 771, 772, 774, 777)와 각각 연결될 수 있고, 도7에서 상기 관통 비아는 색칠한 원으로 표시되었다.
상기 제 1 적층 칩(71)은 상기 베이스 칩(70) 상에, 즉, y축으로 위쪽에 적층될 수 있다. 상기 제 2 적층 칩(73)은 상기 제 1 적층 칩(71)과 상기 제 1 방향으로 소정 거리만큼 어긋나게 상기 제 1 적층 칩(71) 상에, 즉, y축으로 위쪽에 적층될 수 있다. 도 7에서, 상기 제 2 적층 칩(73)은 상기 제 1 적층 칩(71) 상에 x축으로 우측으로 단위 패드의 길이만큼 어긋나게 적층될 수 있다. 상기 제 3 적층 칩(75)은 상기 제 2 적층 칩(73)과 상기 제 2 방향으로 소정 거리만큼 어긋나게 상기 제 2 적층 칩(73) 상에, 즉, y축으로 위쪽에 적층될 수 있다. 도 7에서, 상기 제 3 적층 칩(75)은 상기 제 2 적층 칩(73) 상에 상기 z축으로 앞쪽으로 단위 패드의 길이만큼 어긋나게 적층될 수 있다. 상기 제 4 적층 칩(77)은 상기 제 3 적층 칩(75)과 상기 제 3 방향으로 소정 거리만큼 어긋나게 상기 제 3 적층 칩(75) 상에, 즉, y축으로 위쪽에 적층될 수 있다. 상기 제 4 적층 칩(77)은 x축으로 우측으로 단위 패드의 길이만큼 어긋나게 그리고 z축으로 앞쪽으로 단위 패드의 길이만큼 상기 제 3 적층 칩(75) 상에 적층될 수 있다.
상기 제 1 적층 칩(71)의 제 1 관통 비아(721)는 상기 제 1 메탈 레이어(M1)의 제 1 단위 패드(711)와 연결되고, 상기 제 2 적층 칩(73)의 제 1 관통 비아(741)는 상기 제 1 적층 칩(71)의 제 1 메탈 레이어(M1)와 연결되지 않는다. 따라서, 상기 제 1 내지 제 4 적층 칩(71, 73, 75, 77)의 제 1 메탈 레이어(M1) 및 제 1 관통 비아(721, 741, 761, 781)는 상기 베이스 칩(70)과 상기 제 1 적층 칩(71) 사이의 전기적 연결을 형성할 수 있다. 상기 제 1 적층 칩(71)의 제 2 관통 비아(722)는 상기 제 2 메탈 레이어(M2)의 제 1 단위 패드(712)와 연결되고, 상기 제 2 적층 칩(73)의 제 2 관통 비아(742)는 상기 제 1 적층 칩(71)의 제 2 메탈 레이어(M2)의 제 2 단위 패드(713)와 연결될 수 있다. 상기 제 2 적층 칩(73)의 제 2 관통 비아(742)는 상기 제 2 적층 칩(73)의 제 2 메탈 레이어(M2)의 제 1 단위 패드(732)와 연결되고, 상기 제 3 적층 칩(75)의 제 2 관통 비아(762)는 상기 제 2 적층 칩(73)의 제 2 메탈 레이어(M2)와 연결되지 않는다. 따라서, 상기 제 1 내지 제 4 적층 칩(71, 73, 75, 77)의 제 2 메탈 레이어(M2) 및 제 2 관통 비아(722, 742, 762, 782)는 상기 베이스 칩(70), 상기 제 1 적층 칩(71) 및 제 2 적층 칩(73) 사이의 전기적 연결을 형성할 수 있다.
상기 제 1 적층 칩(71)의 제 3 관통 비아(723)는 제 3 메탈 레이어(M3)의 제 1 단위 패드(714)와 연결되고, 상기 제 2 적층 칩(73)의 제 3 관통 비아(743)는 상기 제 1 적층 칩(71)의 상기 제 3 메탈 레이어(M3)의 제 2 단위 패드(715)와 연결된다. 상기 제 2 적층 칩(73)의 제 3 관통 비아(743)는 상기 제 2 적층 칩(73)의 제 3 메탈 레이어(M3)의 제 1 단위 패드(734)와 연결되고, 상기 제 3 적층 칩(75)의 제 3 관통 비아(763)는 상기 제 2 적층 칩(73)의 제 3 메탈 레이어(M3)의 제 3 단위 패드(736)와 연결된다. 상기 제 3 적층 칩(75)의 제 3 관통 비아(763)는 상기 제 3 적층 칩(75)의 제 3 메탈 레이어(M3)의 제 1 단위 패드(754)와 연결되지만, 상기 제 4 적층 칩(77)의 제 3 관통 비아(783)는 상기 제 3 적층 칩(75)의 제 3 메탈 레이어(M3)와 연결되지 않는다. 따라서, 상기 제 1 내지 제 4 적층 칩(71, 73, 75, 77)의 제 3 메탈 레이어(M3) 및 제 3 관통 비아(723, 743, 763, 783)는 상기 베이스 칩(70), 상기 제 1 적층 칩(71), 제 2 적층 칩(73) 및 제 3 적층 칩(75) 사이의 전기적 연결을 형성할 수 있다.
상기 제 1 적층 칩(71)의 제 4 관통 비아(724)는 제 4 메탈 레이어(M4)의 제 1 단위 패드(717)와 연결되고, 상기 제 2 적층 칩(73)의 제 4 관통 비아(744)는 상기 제 1 적층 칩(71)의 상기 제 4 메탈 레이어(M4)의 제 2 단위 패드(718)와 연결된다. 상기 제 2 적층 칩(73)의 제 4 관통 비아(744)는 상기 제 2 적층 칩(73)의 제 4 메탈 레이어(M4)의 제 1 단위 패드(737)와 연결되고, 상기 제 3 적층 칩(75)의 제 4 관통 비아(764)는 상기 제 2 적층 칩(73)의 제 4 메탈 레이어(M4)의 제 3 단위 패드(739)와 연결된다. 상기 제 3 적층 칩(75)의 제 4 관통 비아(764)는 상기 제 3 적층 칩(75)의 제 4 메탈 레이어(M4)의 제 1 단위 패드(757)와 연결되고, 상기 제 4 적층 칩(77)의 제 4 관통 비아(784)는 상기 제 3 적층 칩(75)의 제 4 메탈 레이어(M4)의 제 4 단위 패드(760)와 연결될 수 있다. 따라서, 상기 제 1 내지 제 4 적층 칩(71, 73, 75, 77)의 제 4 메탈 레이어(M4) 및 제 4 관통 비아(724, 744, 764, 784)는 상기 베이스 칩(70)과 제 1 내지 제 4 적층 칩(71, 73, 75, 77) 사이의 전기적 연결관계를 생성할 수 있다.
상기 제 1 적층 칩(71)의 제 1 관통 비아(721)는 상기 베이스 칩(70)으로부터 상기 제 1 적층 칩(71)을 제어하기 위한 제어 신호를 수신할 수 있고, 제 2 관통 비아(722)는 상기 제 2 적층 칩(73)을 제어하기 위한 제어 신호를 수신할 수 있다. 상기 제 3 관통 비아(723)는 상기 베이스 칩(70)으로부터 상기 제 3 적층 칩(75)을 제어하기 위한 제어 신호를 수신할 수 있고, 상기 제 4 관통 비아(724)는 상기 제 4 적층 칩(77)을 제어하기 위한 제어 신호를 수신할 수 있다. 상기 제 1 적층 칩(71)을 제어하기 위한 제어 신호는 상기 제 1 적층 칩(71)의 제 1 관통 비아(721)를 통해 제 1 적층 칩(71)까지만 전송될 수 있다. 상기 제 2 적층 칩(73)을 제어하기 위한 제어 신호는 상기 제 1 적층 칩(71) 및 제 2 적층 칩(73)의 제 2 관통 비아(722, 742)를 통해 상기 제 2 적층 칩(73)까지만 전송될 수 있다. 상기 제 3 적층 칩(75)을 제어하기 위한 제어 신호는 상기 제 1 내지 제 3 적층 칩(71, 73, 75)의 제 3 관통 비아(723, 743, 763)를 통해 상기 제 3 적층 칩(75)까지만 전송될 수 있다. 상기 제 4 적층 칩(77)을 제어하기 위한 제어 신호는 상기 제 1 내지 제 4 적층 칩(71, 73, 75, 77)의 제 4 관통 비아(724, 744, 764, 784)를 통해 상기 제 4 적층 칩(77)까지 전송될 수 있다. 상기 제 1 내지 제 4 적층 칩(71, 73, 75, 77)은 부가적으로 제 4 메탈 패드와 이와 연결되는 관통 비아를 더 포함할 수 있고, 상기 부가적인 제 4 메탈 패드와 관통 비아는 상기 제 1 내지 제 4 적층 칩(71, 73, 75, 77)을 모두 전기적으로 연결할 것이다. 따라서, 상기 부가적인 관통 비아는 상기 제 1 내지 제 4 적층 칩(71, 73, 75, 77)에서 공통으로 사용되는 신호를 전송하는 경로로 사용될 수 있다.
본 발명의 실시예에서, 각각 적층 칩에 형성된 관통 비아가 메탈 레이어의 제 1 단위 패드에 연결되는 것을 예시하였으나, 이에 한정하는 것은 아니다. 예를 들어, 상기 관통 비아는 연결되는 제 2 내지 제 4 메탈 레이어의 제 2 단위 패드와 연결될 수 있으며, 이에 따라 적층 칩들이 어긋나게 적층되는 방향도 변경될 수 있을 것이다. 또한, 제 1 내지 제 3 방향이 예시적으로 설명되었으나, 상기 제 1 내지 제 3 방향은 자유롭게 변경될 수 있을 것이고, 이에 따라 제 1 내지 제 3 방향에 따라 적층 칩들이 어긋나게 적층되는 방향도 변경될 수 있을 것이다. 또한, 본 발명의 실시예에서, 제 1 내지 제 4 칩이 적층되는 것을 예시하였으나, 그 이상의 칩들이 적층되어 반도체 장치를 형성하는 경우에도 본 발명의 사상이 수정 또는 변경 적용될 수 있을 것이다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (19)

  1. 제 1 단위 패드를 포함하는 제 1 메탈 레이어;
    제 1 및 제 2 단위 패드를 포함하는 제 2 메탈 레이어;
    일 단이 상기 제 1 메탈 레이어의 제 1 단위 패드와 연결되고, 타 단이 제 1 범프와 연결되는 제 1 관통 비아; 및
    일 단이 상기 제 2 메탈 레이어의 제 1 단위 패드와 연결되고, 타 단이 제 2 범프와 연결되는 제 2 관통 비아를 포함하고,
    상기 제 2 메탈 레이어의 제 2 단위 패드는 상기 제 2 메탈 레이어의 제 1 단위 패드로부터 제 1 방향에 위치하고 상기 제 2 메탈 레이어의 제 1 단위 패드와 전기적으로 연결되는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 1 및 제 2 범프는 각각 또 다른 메탈 레이어를 통해 상기 제 1 및 제 2 관통 비아와 전기적으로 연결되는 반도체 장치.
  3. 제 1 항에 있어서,
    제 1 내지 제 3 단위 패드를 포함하는 제 3 메탈 레이어를 더 포함하고, 상기 제 3 메탈 레이어의 제 2 단위 패드는 상기 제 3 메탈 레이어의 제 1 단위 패드로부터 상기 제 1 방향에 위치하고, 상기 제 3 메탈 레이어의 제 1 단위 패드와 전기적으로 연결되며, 상기 제 3 메탈 레이어의 제 3 단위 패드는 상기 제 3 메탈 레이어의 제 1 단위 패드로부터 제 2 방향에 위치하고, 상기 제 3 메탈 레이어의 제 1 단위 패드와 전기적으로 연결되는 반도체 장치.
  4. 제 3 항에 있어서,
    제 1 내지 제 4 단위 패드를 포함하는 제 4 메탈 레이어를 더 포함하고, 상기 제 4 메탈 레이어의 제 2 단위 패드는 상기 제 4 메탈 레이어의 제 1 단위 패드로부터 상기 제 1 방향에 위치하고 상기 제 4 메탈 레이어의 제 1 단위 패드와 전기적으로 연결되며,
    상기 제 4 메탈 레이어의 제 3 단위 패드는 상기 제 4 메탈 레이어의 제 1 단위 패드로부터 상기 제 2 방향에 위치하고 상기 제 4 메탈 레이어의 제 1 단위 패드와 전기적으로 연결되며,
    상기 제 4 메탈 레이어의 제 4 단위 패드는 상기 제 4 메탈 레이어의 제 1 단위 패드로부터 제 3 방향에 위치하고, 상기 제 4 메탈 레이어의 제 1 단위 패드와 전기적으로 연결되는 반도체 장치.
  5. 제 1 단위 패드를 포함하는 제 1 메탈 레이어와, 제 1 단위 패드 및 제 2 단위 패드를 포함하는 제 2 메탈 레이어를 포함하는 제 1 적층 칩; 및
    제 1 단위 패드를 포함하는 제 1 메탈 레이어와, 제 1 단위 패드 및 제 2 단위 패드를 포함하는 제 2 메탈 레이어를 포함하는 제 2 적층 칩을 포함하고,
    상기 제 1 적층 칩의 제 2 메탈 레이어의 제 2 단위 패드는 상기 제 1 적층 칩의 제 2 메탈 레이어의 제 1 단위 패드로부터 제 1 방향에 위치하고 상기 제 1 적층 칩의 제 2 메탈 레이어의 제 1 단위 패드와 전기적으로 연결되고,
    상기 제 2 적층 칩의 제 2 메탈 레이어의 제 2 단위 패드는 상기 제 2 적층 칩의 제 2 메탈 레이어의 제 1 단위 패드로부터 상기 제 1 방향에 위치하고 상기 제 2 적층 칩의 제 2 메탈 레이어의 제 1 단위 패드와 전기적으로 연결되며,
    상기 제 2 적층 칩은 상기 제 1 방향으로 소정 거리만큼 어긋나게 상기 제 1 적층 칩 상에 적층되는 반도체 장치.
  6. 제 5 항에 있어서,
    상기 제 1 적층 칩은 상기 제 1 적층 칩을 관통하여 형성되고, 일 단이 상기 제 1 적층 칩의 제 1 메탈 레이어의 제 1 단위 패드와 연결되는 제 1 관통 비아; 및
    상기 제 1 적층 칩을 관통하여 형성되고, 일 단이 상기 제 1 적층 칩의 제 2 메탈 레이어의 제 1 단위 패드와 연결되는 제 2 관통 비아를 더 포함하는 반도체 장치.
  7. 제 6 항에 있어서,
    상기 제 2 적층 칩은 상기 제 2 적층 칩을 관통하여 형성되고, 일 단이 상기 제 2 적층 칩의 제 1 메탈 레이어의 제 1 단위 패드와 연결되는 제 1 관통 비아; 및
    상기 제 2 적층 칩을 관통하여 형성되고, 일 단이 상기 제 2 적층 칩의 제 2 메탈 레이어의 제 1 단위 패드와 연결되는 제 2 관통 비아를 더 포함하는 반도체 장치.
  8. 제 7 항에 있어서,
    상기 제 1 적층 칩의 제 1 관통 비아는 상기 제 2 적층 칩과 전기적으로 연결되지 않는 반도체 장치.
  9. 제 7 항에 있어서,
    상기 제 1 적층 칩의 제 1 관통 비아는 상기 제 2 단위 패드를 통해 상기 제 2 적층 칩의 상기 제 2 관통 비아와 전기적으로 연결되는 반도체 장치.
  10. 제 5 항에 있어서,
    상기 제 1 적층 칩 및 제 2 적층 칩은 각각, 제 1 단위 패드, 상기 제 1 단위 패드로부터 상기 제 1 방향에 위치하고 상기 제 1 단위 패드와 전기적으로 연결되는 제 2 단위 패드 및 상기 제 1 단위 패드로부터 제 2 방향에 위치하고 상기 제 1 단위 패드와 전기적으로 연결되는 제 3 단위 패드를 포함하는 제 3 메탈 레이어를 더 포함하는 반도체 장치.
  11. 제 10 항에 있어서,
    제 1 단위 패드를 포함하는 제 1 메탈 레이어;
    제 1 및 제 2 단위 패드를 포함하는 제 2 메탈 레이어; 및
    제 1 내지 제 3 단위 패드를 포함하는 제 3 메탈 레이어를 포함하는 제 3 적층 칩을 더 포함하고,
    상기 제 3 적층 칩의 제 2 메탈 레이어의 제 2 단위 패드는 상기 제 3 적층 칩의 제 2 메탈 레이어의 제 1 단위 패드로부터 상기 제 1 방향에 위치하고 상기 제 3 적층 칩의 제 2 메탈 레이어의 제 1 단위 패드와 전기적으로 연결되고,
    상기 제 3 적층 칩의 제 3 메탈 레이어의 제 2 단위 패드는 상기 제 3 적층 칩의 제 3 메탈 레이어의 제 1 단위 패드로부터 상기 제 1 방향에 위치하고 상기 제 3 적층 칩의 제 3 메탈 레이어의 제 1 단위 패드와 전기적으로 연결되며,
    상기 제 3 적층 칩의 제 3 메탈 레이어의 제 3 단위 패드는 상기 제 3 적층 칩의 제 3 메탈 레이어의 제 1 단위 패드로부터 상기 제 2 방향에 위치하고 상기 제 3 적층 칩의 제 3 메탈 레이어의 제 1 단위 패드와 전기적으로 연결되고,
    상기 제 3 적층 칩은 상기 제 2 방향으로 소정 거리만큼 어긋나게 상기 제 2 칩 상에 적층되는 반도체 장치.
  12. 제 11 항에 있어서,
    상기 제 1 적층 칩은 상기 제 1 적층 칩을 관통하여 형성되고, 일 단이 상기 제 1 적층 칩의 제 3 메탈 레이어의 제 1 단위 패드와 연결되는 제 3 관통 비아를 더 포함하고,
    상기 제 2 적층 칩은 상기 제 2 적층 칩을 관통하여 형성되고, 일 단이 상기 제 2 적층 칩의 제 3 메탈 레이어의 제 1 단위 패드와 연결되는 제 3 관통 비아를 더 포함하고,
    상기 제 3 적층 칩은 상기 제 3 적층 칩을 관통하여 형성되고, 일 단이 상기 제 3 적층 칩의 제 3 메탈 레이어의 제 1 단위 패드와 연결되는 제 3 관통 비아를 더 포함하는 반도체 장치.
  13. 제 12 항에 있어서,
    상기 제 2 적층 칩의 제 2 관통 비아는 상기 제 3 칩과 전기적으로 연결되지 않는 반도체 장치.
  14. 제 12 항에 있어서,
    상기 제 2 적층 칩의 제 3 관통 비아는 상기 제 3 단위 패드를 통해 상기 제 3 적층 칩의 제 3 관통 비아와 전기적으로 연결되는 반도체 장치.
  15. 제 11 항에 있어서,
    상기 제 1 내지 제 3 적층 칩은 각각, 제 1 단위 패드, 상기 제 1 단위 패드로부터 상기 제 1 방향에 위치하고 상기 제 1 단위 패드와 전기적으로 연결되는 제 2 단위 패드, 상기 제 1 단위 패드로부터 상기 제 2 방향에 위치하고 상기 제 2 단위 패드와 전기적으로 연결되는 제 3 단위 패드 및 상기 제 1 단위 패드로부터 제 3 방향에 위치하고 상기 제 1 단위 패드와 전기적으로 연결되는 제 4 단위 패드를 포함하는 제 4 메탈 레이어를 더 포함하는 반도체 장치.
  16. 제 15 항에 있어서,
    제 1 단위 패드를 포함하는 제 1 메탈 레이어;
    제 1 및 제 2 단위 패드를 포함하는 제 2 메탈 레이어;
    제 1 내지 3 단위 패드를 포함하는 제 3 메탈 레이어; 및
    제 1 내지 제 4 단위 패드를 포함하는 제 4 메탈 레이어를 포함하는 제 4 적층 칩을 더 포함하고,
    상기 제 4 적층 칩의 제 2 메탈 레이어의 제 2 단위 패드는 상기 제 4 적층 칩의 제 2 메탈 레이어의 제 1 단위 패드로부터 상기 제 1 방향에 위치하고 상기 제 4 적층 칩의 제 2 메탈 레이어의 제 1 단위 패드와 전기적으로 연결되고,
    상기 제 4 적층 칩의 제 3 메탈 레이어의 제 2 단위 패드는 상기 제 4 적층 칩의 제 3 메탈 레이어의 제 1 단위 패드로부터 상기 제 1 방향에 위치하고 상기 제 4 적층 칩의 제 3 메탈 레이어의 제 1 단위 패드와 전기적으로 연결되고, 상기 제 4 적층 칩의 제 3 메탈 레이어의 제 3 단위 패드는 상기 제 4 적층 칩의 제 3 메탈 레이어의 제 1 단위 패드로부터 상기 제 2 방향에 위치하고 상기 제 4 적층 칩의 제 3 메탈 레이어의 제 1 단위 패드와 전기적으로 연결되며,
    상기 제 4 적층 칩의 제 4 메탈 레이어의 제 2 단위 패드는 상기 제 4 적층 칩의 제 4 메탈 레이어의 제 1 단위 패드로부터 상기 제 1 방향에 위치하고 상기 제 4 적층 칩의 제 4 메탈 레이어의 제 1 단위 패드와 전기적으로 연결되고, 상기 제 4 적층 칩의 제 4 메탈 레이어의 제 3 단위 패드는 상기 제 4 적층 칩의 제 4 메탈 레이어의 제 1 단위 패드로부터 상기 제 2 방향에 위치하고 상기 제 4 적층 칩의 제 4 메탈 레이어의 제 1 단위 패드와 전기적으로 연결되며, 상기 제 4 적층 칩의 제 4 메탈 레이어의 제 4 단위 패드는 상기 제 4 적층 칩의 제 4 메탈 레이어의 제 3 단위 패드 및 제 1 단위 패드로부터 상기 제 3 방향에 위치하고 상기 제 4 적층 칩의 제 4 메탈 레이어의 제 1 단위 패드와 전기적으로 연결되며,
    상기 제 4 적층 칩은 상기 제 3 방향으로 소정 거리만큼 어긋나게 상기 제 3 칩 상에 적층되는 반도체 장치.
  17. 제 16 항에 있어서,
    상기 제 1 적층 칩은 상기 제 1 적층 칩을 관통하여 형성되고, 일 단이 상기 제 1 적층 칩의 제 4 메탈 레이어의 제 1 단위 패드와 연결되는 제 4 관통 비아를 더 포함하고,
    상기 제 2 적층 칩은 상기 제 2 적층 칩을 관통하여 형성되고, 일 단이 상기 제 2 적층 칩의 제 4 메탈 레이어의 제 1 단위 패드와 연결되는 제 4 관통 비아를 더 포함하며,
    상기 제 3 적층 칩은 상기 제 3 적층 칩을 관통하여 형성되고, 일 단이 상기 제 3 적층 칩의 제 4 메탈 레이어의 제 1 단위 패드와 연결되는 제 4 관통 비아를 더 포함하고,
    상기 제 4 적층 칩은 상기 제 4 적층 칩을 관통하여 형성되고, 일 단이 상기 제 4 적층 칩의 제 4 메탈 레이어의 제 1 단위 패드와 연결되는 제 4 관통 비아를 더 포함하는 반도체 장치.
  18. 제 17 항에 있어서,
    상기 제 3 적층 칩의 제 3 관통 비아는 상기 제 4 적층 칩과 전기적으로 연결되지 않는 반도체 장치.
  19. 제 18 항에 있어서,
    상기 제 3 적층 칩의 제 4 관통 비아는 상기 제 3 적층 칩의 제 4 메탈 레이어의 제 4 단위 패드를 통해 상기 제 4 적층 칩의 상기 제 4 관통 비아와 전기적으로 연결되는 반도체 장치.
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