CN105679732A - 具有穿通通孔和金属层的电连接的半导体装置及层叠方法 - Google Patents

具有穿通通孔和金属层的电连接的半导体装置及层叠方法 Download PDF

Info

Publication number
CN105679732A
CN105679732A CN201510370065.XA CN201510370065A CN105679732A CN 105679732 A CN105679732 A CN 105679732A CN 201510370065 A CN201510370065 A CN 201510370065A CN 105679732 A CN105679732 A CN 105679732A
Authority
CN
China
Prior art keywords
metal level
pad
chip
stacked die
break
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201510370065.XA
Other languages
English (en)
Other versions
CN105679732B (zh
Inventor
朴珉秀
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of CN105679732A publication Critical patent/CN105679732A/zh
Application granted granted Critical
Publication of CN105679732B publication Critical patent/CN105679732B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02372—Disposition of the redistribution layers connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05548—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/0557—Disposition the external layer being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13025—Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
    • H01L2224/1418—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/14181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16146—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16148—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a bonding area protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/171—Disposition
    • H01L2224/1718—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/17181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H01L2225/06544—Design considerations for via connections, e.g. geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06565—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having the same size and there being no auxiliary carrier between the devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
    • Y02E10/00—Energy generation through renewable energy sources
    • Y02E10/50—Photovoltaic [PV] energy

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

一种半导体装置可以包括第一金属层，所述第一金属层包括第一单元焊盘。所述半导体装置可以第二金属层，所述第二金属层包括第一和第二单元焊盘。所述半导体装置可以包括第一穿通通孔，所述第一穿通通孔将第一金属层的第一焊盘耦合至第一凸块；以及第二穿通通孔，所述第二穿通通孔将第二金属层的第一单元焊盘耦合至第二凸块。第二金属层的第二单元焊盘可以布置在第二金属层的第一单元焊盘的第一方向，以及可以电耦合至第二金属层的第一单元焊盘。

Description

具有穿通通孔和金属层的电连接的半导体装置及层叠方法
相关申请的交叉引用
本申请要求2014年12月8日提交给韩国知识产权局的申请号为10-2014-0175032的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
各种实施例总体而言涉及一种半导体装置，更具体而言涉及一种具有通过穿通通孔和金属层彼此电耦合的多个层叠芯片的半导体装置。
背景技术
为了提高半导体装置的集成度，已经提出3D半导体装置。3D半导体装置可以包括层叠和封装为单个封装体的多个芯片。3D半导体装置在给定空间中通过垂直层叠两个或更多个芯片实现最大集成度。
根据一些3D半导体装置，多个相同类型的芯片被层叠且所述多个相同类型的芯片通过金属线如电线彼此耦合。用这种方式，所述多个相同类型的芯片作为单个半导体装置而操作。
一些3D半导体装置可以实施通过用“通孔”穿透多个层叠芯片而电耦合所有多个层叠芯片的“穿通硅通孔”(TSV)。相比于利用引线结构通过边缘引线来耦合多个芯片中的每个的半导体装置，具有垂直穿透和有效耦合多个芯片中的每个芯片的TSV结构的半导体装置有效地减小封装体的体积。
一般地，每个TSV在多个层叠芯片中的每个中被形成在相对应的位置以与其他层叠芯片的位置相匹配。因此，当芯片被层叠时，所有层叠芯片应当彼此之间电耦合。然而，当需要改变部分层叠芯片的电连接时，层叠芯片的结构将需要被改变。这些改变引起成本的增加。目前，3D半导体装置取决于所需功能和根据组成3D半导体装置的电子器件而发展。例如，高带宽半导体装置通过在多个层叠芯片形成单个半导体装置的同时允许所述多个层叠芯片用多个通道而彼此之间独立操作来加宽装置的带宽。
发明内容
在一个实施例中，一种半导体装置可以包括第一金属层，所述第一金属层包括第一单元焊盘。所述半导体装置可以包括第二金属层，所述第二金属层包括第一和第二单元焊盘。所述半导体装置可以包括第一穿通通孔，所述第一穿通通孔将第一金属层的第一焊盘耦合至第一凸块；以及第二穿通通孔，所述第二穿通通孔将第二金属层的第一单元焊盘耦合至第二凸块。第二金属层的第二单元焊盘可以布置在从第二金属层的第一单元焊盘起的第一方向，以及可以电耦合至第二金属层的第一单元焊盘。
在一个实施例中，一种半导体装置可以包括第一层叠芯片，所述第一层叠芯片包括：包括第一单元焊盘的第一金属层和包括第一单元焊盘和第二单元焊盘的第二金属层。所述半导体装置可以包括第二层叠芯片，所述第二层叠芯片包括：包括第一单元焊盘的第一金属层和包括第一单元焊盘和第二单元焊盘的第二金属层。第一层叠芯片的第二金属层的第二单元焊盘可以布置在从第一层叠芯片的第二金属层的第一单元焊盘起的第一方向，且可以电耦合至第一层叠芯片的第二金属层的第一单元焊盘。第二层叠芯片的第二金属层的第二单元焊盘可以布置在从第二层叠芯片的第二金属层的第一单元焊盘起的第一方向，且可以电耦合至第二层叠芯片的第二金属层的第一单元焊盘。第二层叠芯片可以层叠于第一层叠芯片之上，且可以被配置为从第一层叠芯片的布置起沿第一方向移动预定距离。
附图说明
图1是说明代表根据实施例的半导体装置的例子的示意图。
图2是说明表示根据实施例的多个层叠芯片之一的例子的示意图。
图3是说明表示根据实施例的多个层叠芯片之一的例子的示意图。
图4是说明表示具有如图2所示的基底芯片和层叠芯片的层叠结构的半导体装置的例子的示意图。
图5是说明表示具有如图3所示的基底芯片和层叠芯片的层叠结构的半导体装置的例子的示意图。
图6是说明表示根据实施例的多个层叠芯片之一的例子的示意图。
图7是说明表示具有如图6所示的基底芯片和层叠芯片的层叠结构的半导体装置的例子的示意图。
图8说明表示利用根据以上结合图1-7所述的各种上述实施例的半导体装置的系统的例子的框图。
具体实施方式
在下文中，根据本发明的半导体装置将参考附图通过示例性实施例描述如下。
各种实施例可以提供一种半导体装置及其层叠方法，所述半导体装置能够形成基底芯片和多个层叠芯片之中的预定层叠芯片之间的电连接。
参考图1，根据实施例的半导体装置1可以包括基底芯片110和多个层叠芯片120至150。基底芯片110可以电耦合至外部设备，诸如，例如但不限于控制器或主机。基底芯片110可以使外部设备和多个层叠芯片120至150之间中继通信。多个层叠芯片120至150可以顺序地层叠在基底芯片110之上。多个层叠芯片120至150和基底芯片110可以形成为单个封装体以形成单个半导体装置1。多个层叠芯片120至150可以包括分别形成在其中的多个穿通通孔121、131、141和151。多个穿通通孔121、131、141和151可以分别电耦合至多个凸球122、132、142和152。多个凸球122、132、142和152中的每个可以是微凸块。多个金属层123、133、143和153可以分别形成在多个层叠芯片120至150之上。
多个层叠芯片120至150中的一个或更多个可以充当和/或操作为用于增加半导体装置1的带宽的独立通道的作用。例如，第一至第四层叠芯片120至150可以分别充当第一至第四通道。例如，第一和第二层叠芯片120和130可以充当第一通道，第三和第四层叠芯片140和150可以充当第二通道。通道可以是指例如能够独立地执行数据通信的路径。相互分开的通道可以独立地接收控制信号，诸如命令信号、芯片选择信号和地址信号，以及可以共同地接收诸如数据或时钟信号的信号。因此，多个层叠芯片120至150中的每个可以包括分开的命令总线和分开的地址总线，然而数据总线和时钟总线可以由所有的多个层叠芯片120至150共享。由于通过多个穿通通孔121、131、141和151形成从基底芯片110至所有的多个层叠芯片120至150的电连接，因此可以形成共同耦合至所有的多个层叠芯片120至150的数据总线和时钟总线。多个穿通通孔121、131、141和151分别形成在多个层叠芯片120至150中。然而，多个层叠芯片120至150中的每个可以独立地接收控制信号，诸如命令信号、芯片选择信号或地址信号。所有的多个层叠芯片120至150可以不是彼此之间都电耦合。例如，当第一至第四层叠芯片120至150可以分别形成第一至第四通道时，第一层叠芯片120可为了接收控制信号而电耦合至基底芯片110就足够了。第二层叠芯片130可顺序地电耦合至基底芯片110和第一层叠芯片120才足够。以类似方式，第三层叠芯片140可顺序地电耦合至基底芯片110、第一层叠芯片120、第二层叠芯片130和第四层叠芯片140才足够。同样，第四层叠芯片150可顺序地电耦合至基底芯片110、第一层叠芯片120、第二层叠芯片130和第四层叠芯片140才足够。多个层叠芯片120至150中的每个层叠芯片可以彼此相似，因此，在本文中讨论的各种实施例的情况下，将基底芯片110和来自于多个层叠芯片120至150之一的特定芯片之间以单独的方式电耦合虽然困难，但却是有可能的。
图2是说明根据实施例的表示多个层叠芯片(例如见图4，层叠芯片31至35)中的一个(例如见图4，层叠芯片31或35)的例子的示意图。参考图2，根据实施例的多个层叠芯片(例如31至35)中的层叠芯片200可以包括第一金属层210和第二金属层220。第一金属层210可以包括第一单元焊盘211。图2说明具有正方形形状的第一单元焊盘211，虽然第一单元焊盘211不限于这个形状并且可以是其他类型的形状。例如，第一单元焊盘211可以具有圆形、椭圆形和矩形等形状。第二金属层220可以包括第一和第二单元焊盘221和222。第二单元焊盘222可以布置在从第一单元焊盘221起的第一方向，且可以电耦合至第一单元焊盘221。第一方向可以是如图2所示的X轴的X方向。如图2所示，例如，第二单元焊盘222可以关于X轴位于第一单元焊盘221的右侧。例如，第一和第二单元焊盘221和222可以一起形成。在一些实施例中，第一和第二单元焊盘221和222可以在布置上分开定位，同时在连接上彼此电耦合。以彼此之间电耦合的方式分开的第一和第二单元焊盘221和222可以形成基本上类似哑铃的结构。第二单元焊盘222可以与第一单元焊盘221在形状上基本相同。图2说明具有正方形形状的每个第一和第二单元焊盘221和222，但是第一和第二单元焊盘221和222不限于这些形状且可以是其他类型的形状。例如，第一和第二单元焊盘221和222中的每个可以具有圆形、椭圆形和矩形等形状。第一和第二金属层210和220可以形成在层叠芯片200之上或之下。第一和第二金属层210和220的第一单元焊盘211和221可以电耦合至形成在层叠芯片200中的穿通通孔。在下文中，第一金属层210可以代表包括单个单元焊盘的金属层，第二金属层220可以代表包括一对单元焊盘的金属层。
层叠芯片200可以包括另一个第二金属层230。第二金属层230可以包括第一和第二单元焊盘231和232。第二单元焊盘232可以布置在从第一单元焊盘231起的第一方向，且可以耦合至第一单元焊盘231。例如，第一和第二金属层210和220可以被提供为独立地接收用于独立地控制半导体装置1中包括的多个层叠芯片120至150中的每个的控制信号，诸如命令信号、芯片选择信号和地址信号，而第二金属层230可以被提供为接收由所有的多个层叠芯片120至150共享的公共信号，诸如数据和时钟信号。图2说明具有正方形形状的每个第一和第二单元焊盘231和232，虽然第一和第二单元焊盘231和222不限于这些形状且可以是其他类型的形状。例如，第一和第二单元焊盘231和232中的每个具有圆形、椭圆形和矩形等形状。
图3是说明表示具有层叠结构的半导体装置3的例子的示意图，所示层叠结构包括基底芯片30和层叠芯片31和35(如图2所示的层叠芯片200)。参考图3，第一和第二层叠芯片31和35可以基本彼此相同。例如，第一和第二层叠芯片31和35可以分别具有分别布置在相同或基本相同位置上的金属层，以及分别布置在相同或基本相同位置上的穿通通孔和凸块。第一层叠芯片31可以包括第一金属层M1以及第二金属层M2A和M2B。第二层叠芯片35可以包括第一金属层M1以及第二金属层M2A和M2B。第一金属层M1可以包括第一单元焊盘311和351。第二金属层M2A和M2B可以分别包括第一单元焊盘312、314、352和354以及第二单元焊盘313、315、353和355。穿透第一层叠芯片31而形成的穿通通孔可以耦合至形成在第一层叠芯片31之上的金属层的第一单元焊盘。形成在第一层叠芯片31中的第一穿通通孔321可以在其一端耦合至第一金属层M1的第一单元焊盘311，可以在其另一端耦合至凸块331。形成在第一层叠芯片31中的第二穿通通孔322可以在其一端耦合至第二金属层M2A的第一单元焊盘312，可以在其另一端耦合至凸块332。形成在第一层叠芯片31中的第三穿通通孔323可以在其一端耦合至第二金属层M2A的第一单元焊盘314，可以在其另一端耦合至凸块333。虽然没有说明，但是凸块331、332和333可以通过其他金属层分别耦合至穿通通孔321、322和323的所述另一端。
穿透第二层叠芯片35而形成的穿通通孔可以耦合至形成在第二层叠芯片35之上的金属层的第一单元焊盘。形成在第二层叠芯片35中的第一穿通通孔361可以在其一端耦合至第一金属层M1的第一单元焊盘351，可以在其另一端耦合至凸块371。形成在第二层叠芯片35中的第二穿通通孔362可以在其一端耦合至第二金属层M2A的第一单元焊盘352，可以在其另一端耦合至凸块372。形成在第二层叠芯片35中的第三穿通通孔363可以在其一端耦合至第二金属层M2B的第一单元焊盘354，可以在其另一端耦合至凸块373。
第一层叠芯片31可以层叠于基底芯片30之上。第二层叠芯片35可以层叠于第一层叠芯片31之上，以从第一层叠芯片31的布置起沿第一方向移动预定距离。例如，第一方向可以是X轴方向，且预定距离可以是单元焊盘的长度。例如，如图3所示，第二层叠芯片35可以关于X轴向右移动。如图4所示，第二层叠芯片35可以层叠于第一层叠芯片31之上，以从第一层叠芯片31的布置移动，因此，耦合至第一层叠芯片31的第一穿通通孔321的第一金属层M1可以与第二层叠芯片35电断开。在第一层叠芯片31可以与第二层叠芯片35电断开的同时，第一层叠芯片31可以通过第一穿通通孔321电耦合至基底芯片30。
第二层叠芯片35从第一层叠芯片31起的移动布置可以使得第二层叠芯片35的凸块372与第一层叠芯片31的第二金属层M2A的第二单元焊盘313电耦合。第二层叠芯片35的第二穿通通孔362可以通过第一层叠芯片31的第二金属层M2A的第二单元焊盘313电耦合至第一层叠芯片31。第一层叠芯片31的第二金属层M2A的第一单元焊盘312可以耦合至第一层叠芯片31的第二穿通通孔322，第一单元焊盘312可以电耦合至第二单元焊盘313，因此，基底芯片30、第一层叠芯片31和第二层叠芯片35之间可以存在电连接。第二层叠芯片35从第一层叠芯片31起的移动布置可以使得第二层叠芯片35的凸块373与第一层叠芯片31的第二金属层M2B的第二单元焊盘315电耦合。因此，第二层叠芯片35的第二穿通通孔363可以通过第一层叠芯片31的第二金属层M2B的第二单元焊盘315电耦合至第一层叠芯片31。第一层叠芯片31的第二金属层M2B的第一单元焊盘314可以耦合至第一层叠芯片31的第三穿通通孔323，第一单元焊盘314可以电耦合至第二单元焊盘315，因此，基底芯片30、第一层叠芯片31和第二层叠芯片35之间可以存在电连接。
借助于上述的移动层叠结构，第一和第二层叠芯片31和35的第一金属层M1以及第一穿通通孔321和361可以形成从基底芯片30至第一层叠芯片31的电连接，但是可以从基底芯片30至第二层叠芯片35电断开。同样，借助于上述的移动层叠结构，第二金属层M2A和M2B以及第一和第二层叠芯片31和35的第二和第三穿通通孔322、323、362和363可以通过第二金属层M2A和M2B形成从基底芯片30至第一层叠芯片31和第二层叠芯片35的电连接。当第一层叠芯片31形成第一通道且第二层叠芯片35形成第二通道时，通过第一层叠芯片31的第一穿通通孔321从基底芯片30到第一层叠芯片31的信号可以是仅用于控制第一层叠芯片31的控制信号，而通过第一层叠芯片31的第二穿通通孔322和第二层叠芯片35的第二穿通通孔362从基底芯片30到第二层叠芯片35的信号可以是仅用于控制第二层叠芯片35的控制信号。在一个实施例中，通过第一层叠芯片31的第二穿通通孔322和第二层叠芯片35的第二穿通通孔362从基底芯片30到第一层叠芯片31和第二层叠芯片35的信号可以是用于控制第一层叠芯片31和第二层叠芯片35二者的控制信号。通过第一层叠芯片31的第三穿通通孔323和第二层叠芯片35的第三穿通通孔363从基底芯片30至第一层叠芯片31和第二层叠芯片35的信号可以是用于第一和第二层叠芯片31和35二者的公共信号。
图4是说明根据实施例的表示多个层叠芯片(例如见图5，层叠芯片51至55)中的一个(例如见图5，层叠芯片51、53或55)的例子的示意图。参考图4，根据实施例的多个层叠芯片(如51-55)的层叠芯片400可以包括第一金属层410、第二金属层420和第三金属层430。第一金属层410可以包括第一单元焊盘411。第二金属层可以包括第一单元焊盘421和第二单元焊盘422。第二单元焊盘422可以布置在从第一单元焊盘421起的第一方向，且可以电耦合至第一单元焊盘421。第三金属层430可以包括第一单元焊盘431、第二单元焊盘432和第三单元焊盘433。第二单元焊盘432可以布置在从第一单元焊盘431起的第一方向，且可以电耦合至第一单元焊盘431。第三单元焊盘433可以布置在从第一单元焊盘431起的第二方向，且可以电耦合至第一单元焊盘431。如图4所示，第一方向可以是X轴方向且第二方向可以是Y轴方向。如图4所示，例如，第二单元焊盘432可以相对于X轴位于第一单元焊盘431的右侧。如图4所示，例如，第三单元焊盘433可以相对于Y轴从第一单元焊盘431向下定位。在下文中，第三金属层430可以代表包括数量为三个单元焊盘的金属层。
图5是说明表示具有包括基底芯片50和层叠芯片51至55(如图4所示的层叠芯片400)层叠结构的半导体装置的例子的示意图。参考图5，半导体装置5可以包括第一至第三层叠芯片51、53和55。第一至第三层叠芯片51、53和55彼此基本相同。例如，第一至第三层叠芯片51、53和55可以分别具有分别配置在相同或基本相同位置上的金属层，以及分别配置在相同或基本相同位置上的穿通通孔和凸块。第一至第三层叠芯片51、53和55可以分别包括第一至第三金属层M1、M2和M3。第一层叠芯片51的第一金属层M1可以包括第一单元焊盘511。第一层叠芯片51的第二金属层M2可以包括第一和二单元焊盘512和513。第一层叠芯片51的第三金属层M3可以包括第一至第三单元焊盘514、515和516。第二层叠芯片53的第一金属层M1可以包括第一单元焊盘531。第二层叠芯片53的第二金属层M2可以包括第一和二单元焊盘532和533。第二层叠芯片53的第三金属层M3可以包括第一至第三单元焊盘534、535和536。第三层叠芯片55的第一金属层M1可以包括第一单元焊盘551。第三层叠芯片55的第二金属层M2可以包括第一和二单元焊盘552和553。第三层叠芯片55的第三金属层M3可以包括第一至第三单元焊盘554、555和556。
穿透第一层叠芯片51而形成的第一至第三穿通通孔521、522和523可以在其一端分别耦合至第一层叠芯片51的第一至第三金属层M1至M3的第一单元焊盘511、512和514，且可以在其另一端分别耦合至凸块(未图示)。穿透第二层叠芯片53而形成的第一至第三穿通通孔541、542和543可以在其一端分别耦合至第二层叠芯片53的第一至第三金属层M1至M3的第一单元焊盘531、532和534，且可以在其另一端分别耦合至凸块(未图示)。穿透第三层叠芯片55而形成的第一至第三穿通通孔561、562和563可以在其一端分别耦合至第三层叠芯片55的第一至第三金属层M1至M3的第一单元焊盘551、552和554，且可以在其另一端分别耦合至凸块(未图示)。图5示出了表示金属层的第一单元焊盘与穿通通孔之间的连接的实心圆，以及表示形成在基底芯片50和第一至第三层叠芯片51、53和55中的穿通通孔的电连接的箭头。
第一层叠芯片51可以层叠于基底芯片50之上。第二层叠芯片53可以沿Y轴层叠于第一层叠芯片51之上以从第一层叠芯片51的布置起沿第一方向移动预定距离。例如，第一方向可以是X轴方向，且所述预定距离可以是单元焊盘的长度。例如，如图5所示，第二层叠芯片53可以关于X轴向右移动。第三层叠芯片55可以沿Y轴层叠于第二层叠芯片53之上以从第二层叠芯片53的布置起沿第二方向移动预定距离。第二方向可以是Z轴的正方向，且所述预定距离可以是单元焊盘的长度。因此，第三层叠芯片55可以成为沿Y轴层叠于第一层叠芯片51之上以从第一层叠芯片51的布置起沿第一和第二方向移动预定距离。
借助于上述的移动层叠结构，第一层叠芯片51的第一金属层M1和第一穿通通孔521可以形成从基底芯片50到第一层叠芯片51的电连接，但是可以从基底芯片50到第二层叠芯片53电断开。耦合至第二层叠芯片53的第一穿通通孔541的第一金属层M1可以与第三层叠芯片55电断开。第一层叠芯片51的第二穿通通孔522可以耦合至第二金属层M2的第一单元焊盘512，且第二层叠芯片53的第二穿通通孔542可以耦合至第一层叠芯片51的第二金属层M2的第二单元焊盘513。因此，第一层叠芯片51的第二穿通通孔522可以通过第二金属层M2电耦合至第二层叠芯片53的第二穿通通孔542。第三层叠芯片55的第二穿通通孔562可以与第二层叠芯片53的第二金属层M2电断开，因此，第三层叠芯片55的第二穿通通孔562可以与第二层叠芯片53的第二穿通通孔542电断开。第一层叠芯片51的第三穿通通孔523可以耦合至第三金属层M3的第一单元焊盘514，且第二层叠芯片53的第三穿通通孔543可以耦合至第一层叠芯片51的第三金属层M3的第二单元焊盘515。同样，第二层叠芯片53的第三穿通通孔543可以耦合至第二层叠芯片53的第三金属层M3的第一单元焊盘534，且第三层叠芯片55的第三穿通通孔563可以耦合至第二层叠芯片53的第三金属层M3的第三单元焊盘536。因此，第一至第三层叠芯片51、53和55的第三穿通通孔523、543和563彼此之间可以通过布置在第一至第三层叠芯片51、53和55之上的第三金属层M3电耦合。具有第一至第三金属层M1至M3的移动层叠结构的第一至第三层叠芯片51、53和55的第一穿通通孔521、541和561可以形成基底芯片50与第一层叠芯片51之间的电连接，但是可以形成第一层叠芯片与第二和第三层叠芯片53和55之间的电断开。第一至第三层叠芯片51、53和55的第二穿通通孔522、542和562可以形成基底芯片50、第一层叠芯片51和第二层叠芯片53之间的电连接，但是可以形成第二层叠芯片53和第三层叠芯片55之间的电断开。第一至第三层叠芯片51、53和55的第三穿通通孔523、543和563可以形成所有的基底芯片50、第一层叠芯片51、第二层叠芯片53和第三层叠芯片55之间的电连接。基底芯片50可以将仅用于控制第一层叠芯片51的控制信号通过第一层叠芯片51的第一穿通通孔521传输到第一层叠芯片51。基底芯片50可以将仅用于控制第二层叠芯片53的控制信号或用于控制第一层叠芯片51和第二层叠芯片53二者的控制信号通过第一层叠芯片51的第二穿通通孔522传输到第一层叠芯片51和第二层叠芯片53。基底芯片50可以将仅用于控制第三层叠芯片55的控制信号或用于控制所有的第一至第三层叠芯片51、53和55的控制信号通过第一层叠芯片51的第三穿通通孔523传输到第一至第三层叠芯片51、53和55。可以另外提供的另一第三金属层和另一耦合至第三金属层的穿通通孔可以中继用于所有的第一至第三层叠芯片51、53和55的公共信号。
图6是说明根据实施例的表示多个层叠芯片(如，见图7，层叠芯片71-77)之一(如，见图7，层叠芯片71、73、75或77)的例子的示意图。参考图6，根据实施例的多个层叠芯片(如71-77)中的层叠芯片600可以包括第一金属层610、第二金属层620、第三金属层630和第四金属层640。第一金属层610可以包括第一单元焊盘611。第二金属层可以包括第一单元焊盘621和第二单元焊盘622。第二单元焊盘622可以被布置在从第一单元焊盘621起的第一方向，且可以电耦合至第一单元焊盘621。如图6所示，第一方向可以是X轴的X方向。如图6所示，例如，第二单元焊盘622可以关于X轴位于第一单元焊盘621的右侧。第三金属层630可以包括第一单元焊盘631、第二单元焊盘632和第三单元焊盘633。第二单元焊盘632可以布置在从第一单元焊盘631起的第一方向，且可以电耦合至第一单元焊盘631。第三单元焊盘633可以布置在从第一单元焊盘631起的第二方向，且可以电耦合至第一单元焊盘631。如图6所示，第二方向可以是Y轴的Y方向。如图6所示，例如，第三单元焊盘633可以关于Y轴从第一单元焊盘631起向下定位。
第四金属层640可以包括第一单元焊盘641、第二单元焊盘642、第三单元焊盘633和第四单元焊盘644。第二单元焊盘642可以布置在从第一单元焊盘641起的第一方向，且可以电耦合至第一单元焊盘641。第三单元焊盘643可以布置在从第一单元焊盘641起的第二方向，且可以电耦合至第一单元焊盘641。第四单元焊盘644可以布置在第一单元焊盘641的第三方向，且可以电耦合至第二和第三单元焊盘642和643中的一个，或第二和第三单元焊盘642和643中的至少一个。第四单元焊盘644可以沿Y轴布置在第二单元焊盘642的下面，且可以沿X轴配置在第三单元焊盘643的右侧。因此，如图6所示，第三方向可以是从第一单元焊盘641起向右侧的向下对角方向。例如，图6说明了第四单元焊盘644电耦合至第二和第三单元焊盘642和643二者。
图7是说明表示具有包括基底芯片70和层叠芯片71至77(如图6所示的层叠芯片600)的层叠结构的半导体装置7的例子的示意图。参考图7，半导体装置7可以包括第一至第四层叠芯片71、73、75和77。第一至第四层叠芯片71、73、75和77可以彼此基本相同。例如，第一至第四层叠芯片71、73、75和77可以分别具有分别布置在相同或基本相同位置上的金属层，以及分别布置在相同或基本相同位置上的穿通通孔和凸块。
第一层叠芯片71可以包括第一至第四金属层M1、M2、M3和M4，穿透第一层叠芯片71而形成的第一至第四穿通通孔721、722、723和724，和耦合至第一至第四穿通通孔721、722、723和724的凸块(未图示)。第一金属层M1可以包括第一单元焊盘711。第二金属层M2可以包括第一和第二单元焊盘712和713。第三金属层M3可以包括第一至第三单元焊盘714、715和716。第四金属层M4可以包括第一至第四单元焊盘717、718、719和720。相似地，第二至第四层叠芯片73、75和77中的每个可以包括具有第一单元焊盘731、751和771的第一金属层M1。相似地，第二至第四层叠芯片73、75和77中的每个可以包括具有第一和第二单元焊盘732、733、752、753、772和773的第二金属层M2。相似地，第二至第四层叠芯片73、75和77中的每个可以包括具有第一至第三单元焊盘734、735、736、754、755、756、774、775和776的第三金属层M3。相似地，第二至第四层叠芯片73、75和77中的每个可以包括具有第一至第四单元焊盘737、738、739、740、757、758、759、760、777、778、779和780的第四金属层M4。同样，第二至第四层叠芯片73、75和77中的每个可以包括穿透第二至第四层叠芯片73、75和77的每个而形成的第一至第四穿通通孔741、742、743、744、761、762、763、764、781、782、783和784，以及耦合至第一至第四穿通通孔741、742、743、744、761、762、763、764、781、782、783和784的凸块(未图示)。形成在第一至第四层叠芯片71、73、75和77中的第一至第四穿通通孔721、722、723、724、741、742、743、744、761、762、763、764、781、782、783和784可以分别耦合至第一至第四金属层M1、M2、M3和M4的第一单元焊盘711、712、714、717、731、732、734、737、751、752、754、757、771、772、774和777。图7说明代表第一至第四穿通通孔721、722、723、724、741、742、743、744、761、762、763、764、781、782、783和784的实心圆。
第一层叠芯片71可以沿Y轴层叠于基底芯片70之上。第二层叠芯片73可以沿Y轴层叠于第一层叠芯片71之上，以从第一层叠芯片71的布置起沿第一方向移动预定距离。例如，如图7所示，第二层叠芯片73可以沿Y轴层叠于第一层叠芯片71之上以从第一层叠芯片71的布置起沿X轴的X方向移动单位焊盘的长度。例如，如图5所示，第二层叠芯片73可以关于X轴向右移动。第三层叠芯片75可以沿Y轴层叠于第二层叠芯片73之上以从第二层叠芯片73的布置起沿第二方向移动预定距离。例如，如图7所示，第三层叠芯片75可以沿Y轴层叠于第二层叠芯片73之上，以从第二层叠芯片73的布置起沿Z轴的正方向移动单元焊盘的长度。第四层叠芯片77可以沿Y轴层叠于第三层叠芯片75之上，以从第三层叠芯片75的布置起沿第三方向移动预定距离。例如，如图7所示，第四层叠芯片77可以沿Y轴层叠于第三层叠芯片75之上，以从第三层叠芯片75的布置起沿X轴的右侧移动单元焊盘的长度，以及沿Z轴的正方向移动单位焊盘的长度。
第一层叠芯片71的第一穿通通孔721可以耦合至第一金属层M1的第一单元焊盘711，且第二层叠芯片73的第一穿通通孔741可以与第一层叠芯片71的第一金属层M1电断开。因此，第一至第四层叠芯片71、73、75和77的第一金属层M1和第一穿通通孔721、741、761和781可以形成基底芯片70和第一层叠芯片71之间的电连接。第一层叠芯片71的第二穿通通孔722可以耦合至第二金属层M2的第一单元焊盘712，且第二层叠芯片73的第二穿通通孔742可以耦合至第一层叠芯片71的第二金属层M2的第二单元焊盘713。第二层叠芯片73的第二穿通通孔742可以耦合至第二层叠芯片73的第二金属层M2的第一单元焊盘732，且第三层叠芯片75的第二穿通通孔762可以与第二层叠芯片73的第二金属层M2电断开。因此，第一至第四层叠芯片71、73、75和77的第二金属层M2和第二穿通通孔722、742、762和782可以形成基底芯片70、第一层叠芯片71和第二层叠芯片73之间的电连接。
第一层叠芯片71的第三穿通通孔723可以耦合至第三金属层M3的第一单元焊盘714，且第二层叠芯片73的第三穿通通孔743可以耦合至第一层叠芯片71的第三金属层M3的第二单元焊盘715。第二层叠芯片73的第三穿通通孔743可以耦合至第二层叠芯片73的第三金属层M3的第一单元焊盘734，且第三层叠芯片75的第三穿通通孔763可以耦合至第二层叠芯片73的第三金属层M3的第三单元焊盘736。第三层叠芯片75的第三穿通通孔763可以耦合至第三层叠芯片75的第三金属层M3的第一单元焊盘754，但是第四层叠芯片77的第三穿通通孔783可以与第三层叠芯片75的第三金属层M3电断开。因此，第一至第四层叠芯片71、73、75和77的第三金属层M3和第三穿通通孔723、743、763和783可以形成基底芯片70、第一层叠芯片71、第二层叠芯片73和第三层叠芯片75之间的电连接。
第一层叠芯片71的第四穿通通孔724可以耦合至第四金属层M4的第一单元焊盘717，且第二层叠芯片73的第四穿通通孔744可以耦合至第一层叠芯片71的第四金属层M4的第二单元焊盘718。第二层叠芯片73的第四穿通通孔744可以耦合至第二层叠芯片73的第四金属层M4的第一单元焊盘737，且第三层叠芯片75的第四穿通通孔764可以耦合至第二层叠芯片73的第四金属层M4的第三单元焊盘739。第三层叠芯片75的第四穿通通孔764可以耦合至第三层叠芯片75的第四金属层M4的第一单元焊盘757，且第四层叠芯片77的第四穿通通孔784可以耦合至第三层叠芯片75的第四金属层M4的第四单元焊盘760。因此，第一至第四层叠芯片71、73、75和77的第四金属层M4和第四穿通通孔724、744、764和784可以形成基底芯片70和第一至第四层叠芯片71、73、75和77之间的电连接。
基底芯片70可以将仅用于控制第一层叠芯片71的控制信号通过第一层叠芯片71的第一穿通通孔721传输至第一层叠芯片71。基底芯片70可以将只用于控制第二层叠芯片73的控制信号通过第一层叠芯片71的第二穿通通孔722传输至第二层叠芯片73。基底芯片70可以将仅用于控制第三层叠芯片75的控制信号通过第一层叠芯片71的第三穿通通孔723传输至第三层叠芯片75。基底芯片70可以将仅用于控制第四层叠芯片77的控制信号通过第一层叠芯片71的第四穿通通孔724传输至第四层叠芯片77。仅用于控制第一层叠芯片71的控制信号可以通过第一层叠芯片71的第一穿通通孔721传输至第一层叠芯片71。仅用于控制第二层叠芯片73的控制信号可以通过第一层叠芯片71和第二层叠芯片73的第二穿通通孔722和742传输至第二层叠芯片73。仅用于控制第三层叠芯片75的控制信号可以通过第一至第三层叠芯片71、73和75的第三穿通通孔723、743和763传输至第三层叠芯片75。仅用于控制第四层叠芯片77的控制信号可以通过第一至第四层叠芯片71、73、75和77的第四穿通通孔724、744、764和784传输至第四层叠芯片77。第一至第四层叠芯片71、73、75和77可以额外地包括第四金属焊盘和耦合至第四金属焊盘的另一穿通通孔，所述穿通通孔电耦合至所有的第一至第四层叠芯片71、73、75和77。因此，所述额外的穿通通孔可以作为用于第一至第四层叠芯片71、73、74和77的公共信号的信号路径。
上述实施例说明，形成在每个层叠芯片中的穿通通孔耦合至金属层的第一单元焊盘，但这不限于本发明公开的范围。例如，穿通通孔可以耦合至第二至第四金属层中的每个的第二单元焊盘，且每个层叠芯片的移动方向可以相应地改变。同样，上述实施例的例子说明，第一至第三方向可根据芯片设计而变化，且每个层叠芯片的移动方向可以根据第一至第三方向的改变而改变。同样，上述实施例的例子说明，第一至第四层叠芯片的移动层叠结构的数量可以改变。本发明公开也可以涉及在半导体装置中的五个或更多个层叠芯片。
如上讨论的半导体装置(见图1-7)在存储器件、处理器和计算机系统的设计中特别有用。例如，参考图8，说明利用根据实施例的半导体装置的系统的框图，总体由参考标号1000表示。系统1000可以包括一个或更多个处理器或中央处理单元(“CPU”)1100。CPU1100可以单独使用或与其他CPU结合使用。虽然CPU1100将主要以单数提及，但是本领域技术人员应当明白，可以实施具有任意数目的物理或逻辑CPU的系统。
芯片组1150可以可操作地耦合至CPU1100。芯片组1150是CPU1100和系统1000的其他组件之间的信号的通信路径，所述其他组件可以包括存储器控制器1200、输入/输出(“I/O”)总线1250和盘驱动控制器1300。根据系统的结构，可以通过芯片组1150传输若干不同信号中的任何一种，本领域技术人员应当理解，在不改变系统的根本性质的情况下，贯穿系统1000的信号路径可以被容易地调整。
如上所述，存储器控制器1200可以可操作地耦合至芯片组1150。存储器控制器1200可以包括以上参考图1-7所述的至少一个半导体装置。因此，存储器控制器1200可以通过芯片组1150接收从CPU1100提供的请求。在可替选的实施例中，存储器控制器1200可以被集成至芯片组1150。存储器控制器1200可以可操作地耦合至一个或更多个存储器件1350。在实施例中，存储器件1350可以包括以上参考图1-7所述的至少一个半导体装置，存储器件1350可以包括用于定义多个存储器单元的多个字线和多个位线。存储器件1350可以是若干工业标准存储器类型中的任何一种，包括但不限于单列直插存储器模块(SIMM)和双列直插存储器模块(DIMM)。进一步，存储器件1350可以通过存储指令和数据二者而有助于外部数据存储器的安全移除。
芯片组1150也可以耦合至I/O总线1250。I/O总线1250可以用作从芯片组1150至I/O设备1410、1420和1430的信号的通信路径。I/O设备1410、1420和1430可以包括鼠标1410、视频显示器1420或键盘1430。I/O总线1250可以利用若干通信协议中的任何一种与I/O设备1410、1420和1430通信。进一步，I/O总线1250可以集成至芯片组1150。
盘驱动控制器1450(例如内部盘驱动器)也可以可操作地耦合至芯片组1150。盘驱动控制器1450可以用作芯片组1150与一个或更多个内部盘驱动器1450之间的通信路径。内部盘驱动器1450可以通过存储指令和数据二者而有助于外部数据存储器的断开。盘驱动控制器1300和内部盘驱动器1450可以利用实质上任何类型的通信协议彼此之间通信或者与芯片组1150通信，所述通信协议包括以上关于I/O总线1250提及的所有那些通信协议。
虽然以上已经描述了某些实施例，但是对本领域技术人员来说可以理解的是所述实施例只是举个例子。相应地，具有与穿通通孔和和金属层的电连接的半导体装置及其层叠方法不应当基于所述实施例而受到限制。更确切的说，本文中描述的具有与穿通通孔和金属层的电连接的半导体装置及其层叠方法在结合以上描述和附图时仅仅受限于后附权利要求。
通过以上实施例可以看出，本申请提供了以下的技术方案。
技术方案1.一种半导体装置，包括：
第一金属层，包括第一单元焊盘；
第二金属层，包括第一单元焊盘和第二单元焊盘；
第一穿通通孔，将所述第一金属层的第一单元焊盘耦合至第一凸块；以及
第二穿通通孔，将所述第二金属层的第一单元焊盘耦合至第二凸块，
其中所述第二金属层的第二单元焊盘被布置在从所述第二金属层的第一单元焊盘起的第一方向，且电耦合至所述第二金属层的第一单元焊盘。
技术方案2.如技术方案1所述的半导体装置，其中所述第一凸块和所述第二凸块中的每个通过另一金属层分别电耦合至所述第一穿通通孔和所述第二穿通通孔。
技术方案3.如技术方案1所述的半导体装置，还包括第三金属层，所述第三金属层包括第一单元焊盘、第二单元焊盘和第三单元焊盘，
其中所述第三金属层的第二单元焊盘布置在从所述第三金属层的第一单元焊盘起的第一方向，且电耦合至所述第三金属层的第一单元焊盘，以及
其中所述第三金属层的第三单元焊盘布置在从所述第三金属层的第一单元焊盘起的第二方向，且电耦合至所述第三金属层的第一单元焊盘。
技术方案4.如技术方案3所述的半导体装置，还包括第四金属层，所述第四金属层包括第一单元焊盘、第二单元焊盘、第三单元焊盘和第四单元焊盘，
其中所述第四金属层的第二单元焊盘布置在从所述第四金属层的第一单元焊盘起的第一方向，且电耦合至所述第四金属层的第一单元焊盘，
其中所述第四金属层的第三单元焊盘布置在从所述第四金属层的第一单元焊盘起的第二方向，且电耦合至所述第四金属层的第一单元焊盘，以及
其中所述第四金属层的第四单元焊盘布置在从所述第四金属层的第一单元焊盘起的第三方向，且电耦合至所述第四金属层的第一单元焊盘。
技术方案5.如技术方案1所述的半导体装置，其中所述第一金属层的第一单元焊盘具有与所述第二金属层的第一单元焊盘和第二单元焊盘基本相同的形状。
技术方案6.一种半导体装置，包括：
第一层叠芯片，包括：包括第一单元焊盘的第一金属层和包括第一单元焊盘和第二单元焊盘的第二金属层；以及
第二层叠芯片，包括：包括第一单元焊盘的第一金属层和包括第一单元焊盘和第二单元焊盘的第二金属层，
其中所述第一层叠芯片的第二金属层的第二单元焊盘布置在从所述第一层叠芯片的第二金属层的第一单元焊盘起的第一方向，且电耦合至所述第一层叠芯片的第二金属层的第一单元焊盘，
其中所述第二层叠芯片的第二金属层的第二单元焊盘布置在从所述第二层叠芯片的第二金属层的第一单元焊盘起的第一方向，且电耦合至所述第二层叠芯片的第二金属层的第一单元焊盘，以及
其中所述第二层叠芯片层叠于所述第一层叠芯片之上，且被配置为从所述第一层叠芯片的布置起沿所述第一方向移动预定距离。
技术方案7.如技术方案6所述的半导体装置，其中所述第一层叠芯片还包括：
第一穿通通孔，其穿透所述第一层叠芯片而形成，且耦合至所述第一层叠芯片的第一金属层的第一单元焊盘；以及
第二穿通通孔，其穿透所述第一层叠芯片而形成，且耦合至所述第一层叠芯片的第二金属层的第一单元焊盘。
技术方案8.如技术方案7所述的半导体装置，其中所述第二层叠芯片还包括：
第一穿通通孔，其穿透所述第二层叠芯片而形成，且耦合至所述第二层叠芯片的第一金属层的第一单元焊盘；以及
第二穿通通孔，其穿透所述第二层叠芯片而形成，且耦合至所述第二层叠芯片的第二金属层的第一单元焊盘。
技术方案9.如技术方案8所述的半导体装置，其中所述第一层叠芯片的第一穿通通孔与所述第二层叠芯片电断开。
技术方案10.如技术方案8所述的半导体装置，其中所述第一层叠芯片的第二穿通通孔通过所述第一层叠芯片的第二金属层的第二单元焊盘电耦合至所述第二层叠芯片的第二穿通通孔。
技术方案11.如技术方案6所述的半导体装置，其中所述第一层叠芯片和所述第二层叠芯片中的每个还包括第三金属层，所述第三金属层包括：
第一单元焊盘；
第二单元焊盘，其布置在相对应的金属层的第一单元焊盘的第一方向，且电耦合至所述相对应的金属层的第一单元焊盘；以及
第三单元焊盘，其布置在相对应的金属层的第一单元焊盘的第二方向，且电耦合至所述相对应的金属层的第一单元焊盘。
技术方案12.如技术方案11所述的半导体装置，还包括第三层叠芯片，所述第三层叠芯片包括：
第一金属层，包括第一单元焊盘；
第二金属层，包括第一单元焊盘和第二单元焊盘；以及
第三金属层，包括第一单元焊盘、第二单元焊盘和第三单元焊盘，
其中所述第三层叠芯片的第三金属层的第二单元焊盘布置在从所述第三层叠芯片的第二金属层的第一单元焊盘起的第一方向，且电耦合至所述第三层叠芯片的第二金属层的第一单元焊盘，
其中所述第三层叠芯片的第三金属层的第三单元焊盘布置在从所述第三层叠芯片的第三金属层的第一单元焊盘起的第二方向，且电耦合至所述第三层叠芯片的第三金属层的第一单元焊盘，以及
其中所述第三层叠芯片层叠于所述第二层叠芯片之上，以从所述第二层叠芯片的布置起沿所述第二方向移动预定距离。
技术方案13.如技术方案12所述的半导体装置，
其中所述第一层叠芯片还包括：第三穿通通孔，其穿透所述第一层叠芯片而形成，且耦合至所述第一层叠芯片的第三金属层的第一单元焊盘，
其中所述第二层叠芯片还包括：第三穿通通孔，其穿透所述第二层叠芯片而形成，且耦合至所述第二层叠芯片的第三金属层的第一单元焊盘，以及
其中所述第三层叠芯片还包括：第三穿通通孔，其穿透所述第三层叠芯片而形成，且耦合至所述第三层叠芯片的第三金属层的第一单元焊盘。
技术方案14.如技术方案13所述的半导体装置，其中所述第二层叠芯片的第二穿通通孔与所述第三层叠芯片电断开。
技术方案15.如技术方案13所述的半导体装置，其中所述第二层叠芯片的第三穿通通孔通过所述第二层叠芯片的第三金属层的第三单元焊盘电耦合至所述第三层叠芯片的第三穿通通孔。
技术方案16.如技术方案12所述的半导体装置，其中所述第一层叠芯片至所述第三层叠芯片中的每个还包括第四金属层，所述第四金属层包括：
第一单元焊盘；
第二单元焊盘，其布置在从相对应的金属层的第一单元焊盘起的第一方向，且电耦合至所述相对应的金属层的第一单元焊盘；
第三单元焊盘，其布置在从相对应的金属层的第一单元焊盘起的第二方向，且电耦合至所述相对应的金属层的第一单元焊盘；以及
第四单元焊盘，其布置在从相对应的金属层的第一单元焊盘起的第三方向，且电耦合至所述相对应的金属层的第一单元焊盘。
技术方案17.如技术方案16所述的半导体装置，其中所述第四单元焊盘通过所述相对应的金属层的第三单元焊盘或所述相对应的金属层的第二单元焊盘而电耦合至所述相对应的金属层的第一单元焊盘。
技术方案18.如技术方案16所述的半导体装置，还包括第四层叠芯片，所述第四层叠芯片包括：
第一金属层，其包括第一单元焊盘；
第二金属层，其包括第一单元焊盘和第二单元焊盘；
第三金属层，其包括第一单元焊盘、第二单元焊盘和第三单元焊盘；以及
第四金属层，其包括第一单元焊盘、第二单元焊盘、第三单元焊盘和第四单元焊盘，
其中所述第四层叠芯片的第二金属层的第二单元焊盘布置在从第四层叠芯片的第二金属层的第一单元焊盘起的第一方向，且电耦合至所述第四层叠芯片的第二金属层的第一单元焊盘，
其中所述第四层叠芯片的第三金属层的第二单元焊盘布置在从所述第四层叠芯片的第三金属层的第一单元焊盘起的第一方向，且电耦合至所述第四层叠芯片的第三金属层的第一单元焊盘。
其中所述第四层叠芯片的第三金属层的第三单元焊盘布置在从所述第四层叠芯片的第三金属层的第一单元焊盘起的第二方向，且电耦合至所述第四层叠芯片的第三金属层的第一单元焊盘，
其中所述第四层叠芯片的第四金属层的第二单元焊盘布置在从所述第四层叠芯片的第四金属层的第一单元焊盘起的第一方向，且电耦合至所述第四层叠芯片的第四金属层的第一单元焊盘，
其中所述第四层叠芯片的第四金属层的第三单元焊盘布置在从所述第四层叠芯片的第四金属层的第一单元焊盘起的第二方向，且电耦合至所述第四层叠芯片的第四金属层的第一单元焊盘，
其中所述第四层叠芯片的第四金属层的第四单元焊盘布置在从所述第四层叠芯片的第四金属层的第一单元焊盘和第三单元焊盘起的第三方向，且电耦合至所述第四层叠芯片的第四金属层的第一单元焊盘，以及
其中所述第四层叠芯片层叠于所述第三层叠芯片之上，且被配置为从所述第三层叠芯片的布置起沿所述第三方向移动预定距离。
技术方案19.如技术方案18所述的半导体装置，
其中所述第一层叠芯片还包括：第四穿通通孔，其穿透所述第一层叠芯片而形成，且耦合至所述第一层叠芯片的第四金属层的第一单元焊盘，
其中所述第二层叠芯片还包括：第四穿通通孔，其穿透所述第二层叠芯片而形成，且耦合至所述第二层叠芯片的第四金属层的第一单元焊盘，
其中所述第三层叠芯片还包括：第四穿通通孔，其穿透所述第三层叠芯片而形成，且耦合至所述第三层叠芯片的第四金属层的第一单元焊盘，以及
其中所述第四层叠芯片还包括：第四穿通通孔，其穿透所述第四层叠芯片而形成，且耦合至所述第四层叠芯片的第四金属层的所述第一单元焊盘。
技术方案20.如技术方案19所述的半导体装置，其中所述第三层叠芯片的第三穿通通孔与所述第四层叠芯片电断开。
技术方案21.如技术方案20所述的半导体装置，其中所述第三层叠芯片的第四穿通通孔通过所述第三层叠芯片的第四金属层的第四单元焊盘而电耦合至所述第四层叠芯片的第四穿通通孔。
技术方案22.如技术方案6所述的半导体装置，
其中所述第二层叠芯片从所述第一层叠芯片的布置起移动的所述预定距离是所述第一单元焊盘的长度，以及
其中所述第一金属层的第一单元焊盘具有与所述第二金属层的第一单元焊盘和第二单元焊盘基本相同的形状。

Claims (10)

1.一种半导体装置，包括：
第一金属层，包括第一单元焊盘；
第二金属层，包括第一单元焊盘和第二单元焊盘；
第一穿通通孔，将所述第一金属层的第一单元焊盘耦合至第一凸块；以及
第二穿通通孔，将所述第二金属层的第一单元焊盘耦合至第二凸块，
其中所述第二金属层的第二单元焊盘被布置在从所述第二金属层的第一单元焊盘起的第一方向，且电耦合至所述第二金属层的第一单元焊盘。
2.如权利要求1所述的半导体装置，其中所述第一凸块和所述第二凸块中的每个通过另一金属层分别电耦合至所述第一穿通通孔和所述第二穿通通孔。
3.如权利要求1所述的半导体装置，还包括第三金属层，所述第三金属层包括第一单元焊盘、第二单元焊盘和第三单元焊盘，
其中所述第三金属层的第二单元焊盘布置在从所述第三金属层的第一单元焊盘起的第一方向，且电耦合至所述第三金属层的第一单元焊盘，以及
其中所述第三金属层的第三单元焊盘布置在从所述第三金属层的第一单元焊盘起的第二方向，且电耦合至所述第三金属层的第一单元焊盘。
4.如权利要求3所述的半导体装置，还包括第四金属层，所述第四金属层包括第一单元焊盘、第二单元焊盘、第三单元焊盘和第四单元焊盘，
其中所述第四金属层的第二单元焊盘布置在从所述第四金属层的第一单元焊盘起的第一方向，且电耦合至所述第四金属层的第一单元焊盘，
其中所述第四金属层的第三单元焊盘布置在从所述第四金属层的第一单元焊盘起的第二方向，且电耦合至所述第四金属层的第一单元焊盘，以及
其中所述第四金属层的第四单元焊盘布置在从所述第四金属层的第一单元焊盘起的第三方向，且电耦合至所述第四金属层的第一单元焊盘。
5.如权利要求1所述的半导体装置，其中所述第一金属层的第一单元焊盘具有与所述第二金属层的第一单元焊盘和第二单元焊盘基本相同的形状。
6.一种半导体装置，包括：
第一层叠芯片，包括：包括第一单元焊盘的第一金属层和包括第一单元焊盘和第二单元焊盘的第二金属层；以及
第二层叠芯片，包括：包括第一单元焊盘的第一金属层和包括第一单元焊盘和第二单元焊盘的第二金属层，
其中所述第一层叠芯片的第二金属层的第二单元焊盘布置在从所述第一层叠芯片的第二金属层的第一单元焊盘起的第一方向，且电耦合至所述第一层叠芯片的第二金属层的第一单元焊盘，
其中所述第二层叠芯片的第二金属层的第二单元焊盘布置在从所述第二层叠芯片的第二金属层的第一单元焊盘起的第一方向，且电耦合至所述第二层叠芯片的第二金属层的第一单元焊盘，以及
其中所述第二层叠芯片层叠于所述第一层叠芯片之上，且被配置为从所述第一层叠芯片的布置起沿所述第一方向移动预定距离。
7.如权利要求6所述的半导体装置，其中所述第一层叠芯片还包括：
第一穿通通孔，其穿透所述第一层叠芯片而形成，且耦合至所述第一层叠芯片的第一金属层的第一单元焊盘；以及
第二穿通通孔，其穿透所述第一层叠芯片而形成，且耦合至所述第一层叠芯片的第二金属层的第一单元焊盘。
8.如权利要求7所述的半导体装置，其中所述第二层叠芯片还包括：
第一穿通通孔，其穿透所述第二层叠芯片而形成，且耦合至所述第二层叠芯片的第一金属层的第一单元焊盘；以及
第二穿通通孔，其穿透所述第二层叠芯片而形成，且耦合至所述第二层叠芯片的第二金属层的第一单元焊盘。
9.如权利要求8所述的半导体装置，其中所述第一层叠芯片的第一穿通通孔与所述第二层叠芯片电断开。
10.如权利要求8所述的半导体装置，其中所述第一层叠芯片的第二穿通通孔通过所述第一层叠芯片的第二金属层的第二单元焊盘电耦合至所述第二层叠芯片的第二穿通通孔。
CN201510370065.XA 2014-12-08 2015-06-29 具有穿通通孔和金属层的电连接的半导体装置及层叠方法 Active CN105679732B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2014-0175032 2014-12-08
KR1020140175032A KR20160069275A (ko) 2014-12-08 2014-12-08 관통 비아 및 메탈 레이어를 이용하여 전기적 연결을 갖는 반도체 장치 및 그 적층 방법

Publications (2)

Publication Number Publication Date
CN105679732A true CN105679732A (zh) 2016-06-15
CN105679732B CN105679732B (zh) 2019-11-05

Family

ID=56095011

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510370065.XA Active CN105679732B (zh) 2014-12-08 2015-06-29 具有穿通通孔和金属层的电连接的半导体装置及层叠方法

Country Status (3)

Country Link
US (1) US9530756B2 (zh)
KR (1) KR20160069275A (zh)
CN (1) CN105679732B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108389851A (zh) * 2017-02-03 2018-08-10 南亚科技股份有限公司 半导体装置及其制造方法
CN110047764A (zh) * 2019-04-01 2019-07-23 京微齐力(北京)科技有限公司 一种集成fpga芯片和人工智能芯片的系统级封装方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6815277B2 (ja) * 2017-05-24 2021-01-20 ルネサスエレクトロニクス株式会社 半導体装置及びデータ処理システム
KR20220037036A (ko) * 2020-09-16 2022-03-24 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101567345A (zh) * 2008-04-21 2009-10-28 海力士半导体有限公司 穿通电极、电路板、半导体封装及堆叠半导体封装
CN102456673A (zh) * 2010-10-25 2012-05-16 环旭电子股份有限公司 芯片堆叠结构
CN102598255A (zh) * 2009-10-23 2012-07-18 拉姆伯斯公司 层叠的半导体器件
US20140054761A1 (en) * 2009-01-26 2014-02-27 Taiwan Semiconductor Manufacturing Company, Ltd. On-Chip Heat Spreader
CN103915430A (zh) * 2013-01-04 2014-07-09 黄财煜 一种三维芯片堆栈结构

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3953027B2 (ja) 2003-12-12 2007-08-01 ソニー株式会社 半導体装置およびその製造方法
US20100193930A1 (en) 2009-02-02 2010-08-05 Samsung Electronics Co., Ltd. Multi-chip semiconductor devices having conductive vias and methods of forming the same
US9240381B2 (en) * 2013-09-24 2016-01-19 Nanya Technology Corporation Chip package and method for forming the same
US9847272B2 (en) * 2013-12-23 2017-12-19 Globalfoundries Singapore Pte. Ltd. Three-dimensional integrated circuit structures providing thermoelectric cooling and methods for cooling such integrated circuit structures

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101567345A (zh) * 2008-04-21 2009-10-28 海力士半导体有限公司 穿通电极、电路板、半导体封装及堆叠半导体封装
US20140054761A1 (en) * 2009-01-26 2014-02-27 Taiwan Semiconductor Manufacturing Company, Ltd. On-Chip Heat Spreader
CN102598255A (zh) * 2009-10-23 2012-07-18 拉姆伯斯公司 层叠的半导体器件
CN102456673A (zh) * 2010-10-25 2012-05-16 环旭电子股份有限公司 芯片堆叠结构
CN103915430A (zh) * 2013-01-04 2014-07-09 黄财煜 一种三维芯片堆栈结构

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108389851A (zh) * 2017-02-03 2018-08-10 南亚科技股份有限公司 半导体装置及其制造方法
CN108389851B (zh) * 2017-02-03 2020-10-02 南亚科技股份有限公司 半导体装置及其制造方法
CN110047764A (zh) * 2019-04-01 2019-07-23 京微齐力(北京)科技有限公司 一种集成fpga芯片和人工智能芯片的系统级封装方法
CN110047764B (zh) * 2019-04-01 2021-07-30 京微齐力(北京)科技有限公司 一种集成fpga芯片和人工智能芯片的系统级封装方法

Also Published As

Publication number Publication date
US20160163678A1 (en) 2016-06-09
KR20160069275A (ko) 2016-06-16
US9530756B2 (en) 2016-12-27
CN105679732B (zh) 2019-11-05

Similar Documents

Publication Publication Date Title
US20240104037A1 (en) Stacked Semiconductor Device Assembly in Computer System
CN102822966B (zh) 半导体通信设备及方法
US11450354B2 (en) Flexible memory system with a controller and a stack of memory
TWI725469B (zh) 堆疊式半導體器件之庫及通道結構
CN105679732A (zh) 具有穿通通孔和金属层的电连接的半导体装置及层叠方法
CN110088897A (zh) 直接键合原生互连件和有源基部管芯
KR101662576B1 (ko) 오프셋 상호접속들을 제공하는 인터페이스를 갖는 적층형 메모리 및 시스템
US20140001639A1 (en) Semiconductor device having silicon interposer on which semiconductor chip is mounted
US11107796B2 (en) Semiconductor module including memory stack having TSVs
CN105633063A (zh) 半导体封装件
US10762012B2 (en) Memory system for sharing a plurality of memories through a shared channel
US11348900B2 (en) Package structure
US11682627B2 (en) Semiconductor package including an interposer
CN104347578A (zh) 层叠式半导体装置
KR101936980B1 (ko) 확장가능 드라이버를 포함하는 장치 및 방법
US20150333005A1 (en) PLACEMENT OF MONOLITHIC INTER-TIER VIAS (MIVs) WITHIN MONOLITHIC THREE DIMENSIONAL (3D) INTEGRATED CIRCUITS (ICs) (3DICs) USING CLUSTERING TO INCREASE USABLE WHITESPAC
CN102800644B (zh) Ddr信号布线封装基板以及ddr信号布线封装方法
US9177892B2 (en) Apparatus and method for increasing bandwidths of stacked dies
US9824954B2 (en) Semiconductor package comprising stacked integrated circuit chips having connection terminals and through electrodes symmetrically arranged
KR102487532B1 (ko) 반도체 칩 및 이를 이용한 적층 반도체 칩
KR20210009126A (ko) 메모리 시스템
JP2015185723A (ja) 積層型半導体装置及び接続方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant