KR101936980B1 - 확장가능 드라이버를 포함하는 장치 및 방법 - Google Patents

확장가능 드라이버를 포함하는 장치 및 방법 Download PDF

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Abstract

단일의 비아에 대응하는 복수의 드라이버를 포함하는 장치 및 방법이 기술된다. 단일의 비아를 통해 신호를 구동하기 위해 개별적으로 또는 함께 동작하게 다수의 드라이버가 선택될 수 있다. 추가의 장치 및 방법이 기술된다.

Description

확장가능 드라이버를 포함하는 장치 및 방법{APPARATUSES INCLUDING SCALABLE DRIVERS AND METHODS}
우선권 출원
이 출원은 전체를 본원에 참조로 포함시키는 2012년 3월 27일에 출원된 미국특허 출원번호 13/431,674에 대한 우선권 혜택을 주장한다.
반도체 디바이스에 있어서, 업계에서는 성분 치수를 감소시키고 주어진 칩 면적량 내에 더 많은 성분을 들어맞추려는 압력이 지속되고 있다. 치수가 축소됨에 따라, 많은 기술적 난관이 더 현저해진다.
많은 전자 시스템에서, 특히 모바일 시스템에서는 파워 소비를 감소시키는 것에 대해 디바이스 속도를 증가시킨다는 서로 상충되는 목적이 있을 수 있다. 속도를 희생함이 없이 감소된 파워 소비를 제공하는 것이 바람직하다. 효율적인 제조 공정으로 이들 및 이외 다른 해결과제를 충족시키기 위해 개선된 전자 시스템이 요망된다.
도 1은 발명의 실시예에 따라 반도체 디바이스의 등각도를 도시한 것이다.
도 2는 발명의 실시예에 따라 선 2-2을 따른 도 1로부터 반도체 디바이스의 단면을 도시한 것이다.
도 3은 발명의 실시예에 따라 반도체 디바이스의 블록도를 도시한 것이다.
도 4는 발명의 실시예에 따라 또 다른 반도체 디바이스의 블록도를 도시한 것이다.
도 5는 발명의 실시예에 따라 예시적 드라이버의 개요도를 도시한 것이다.
도 6은 발명의 실시예에 따라 또 다른 예시적 드라이버의 개요도를 도시한 것이다.
도 7은 발명의 실시예에 따라 드라이버의 개요도를 도시한 것이다.
도 8은 발명의 실시예에 따라 메모리 디바이스를 포함하는 정보 취급 시스템을 도시한 것이다.
발명의 여러 실시예의 다음 상세한 설명에서, 이의 일부를 형성하고 예로서 발명이 실시될 수 있는 구체적인 실시예가 도시된 동반된 도면을 참조한다. 이들 실시예는 당업자가 발명을 실시할 수 있게 하기 위해 충분히 상세하게 기술된다. 이외 다른 실시예가 이용될 수 있고 구조적, 논리적, 및 전기적 변경들이 행해질 수도 있다.
집적회로(IC)는 단일 반도체 다이 상에 형성되는 많은 디바이스 및 구성 회로들을 포함할 수 있다. IC 기술에 있어 현재의 경향은 더 빠르고 더 복잡한 회로를 향하고 있다. 그러나, 더 복잡한 IC가 제조됨에 따라, 속도에 관계된 다양한 문제들이 더 명백해진다. 이것은 예를 들면, 서로 다른 IC들이 전역 상호연결 네트워크에 의해 전기적으로 연결되는, 프로세서 및 메모리 IC들을 포함하는 계산 시스템인 전자 시스템을 생성하기 위해, 서로 다른 기능을 갖는 IC들이 사용될 때 특히 그러하다. 전역 상호연결이 전자 시스템에서 더 길어지고 더 많아짐에 따라, 시스템 성능뿐만 아니라 저항성-용량성(resistive-capacitive)(RC) 지연 및 파워 소비가 제한 요인이 되는 경향이 있다.
이들 문제에 대해 한 제안된 해결책은 3차원(3-D) 집적 또는 패키징 기술이다. 3-D 집적은 패키지 내에 IC들을 포함하는 복수의 다이(예를 들면, 칩)를 수직으로 적층한 것을 지칭한다. 일부 3-D 집적 기술에서, 복수의 다이는 수직 컨넥터 또는 3-D 도전성 구조를 형성하는 실리콘 관통 비아(TSV)를 사용하여 결합된다(예를 들면, 전기적으로 연결된다). TSV은 하나 이상 다이들의 두께를 관통하여 확장하며(적어도 부분적으로), 적층 내 IC들 간에 전기적 연락을 제공하기 위해 다이가 적층될 때 정렬될 수 있다. 이러한 TSV는 흔히 알루미늄 또는 구리와 같은 도전성 물질로 형성된다. 3-D 집적은 전형적으로 파워 소비 감소, 및 성능 증가뿐만 아니라, 패키지된 IC의 풋프린트의 감소를 가져온다.
모바일 시스템을 포함한 많은 전자 시스템에 있어서는 디바이스를 증가시키는 것과 파워 소비를 감소시킨다는 서로 상충되는 목적이 있을 수 있다. 속도를 희생함이 없이 감소된 파워 소비를 제공하는 것이 종종 바람직하다. 일부 경우에 있어서, 이들 목적을 달성하는데 도움을 주기 위해 효율적인 제조 공정들이 사용될 수 있다.
도 1 및 도 2를 참조하여, 예시적 3-D IC 디바이스가 이제 기술될 것이다. 예시된 3-D IC 디바이스(100)는 수직으로 적층된 4개의 다이(110a ~ 110d)를 포함한다. 4개의 다이 구성이 도 1에 도시되었을지라도, 이외 다른 구성은 더 적은 적층된 다이, 혹은 예를 들면 8개의 적층된 다이와 같은 더 많은 적층된 다이를 포함할 수도 있다. 제 1 다이(110a)는 가장 위에 다이이고, 제 4 다이(110d)는 최저 다이이다. 제 2 다이(110b)와 제 3 다이(110c)는 제 1 다이(110a)와 제 4 다이(110d) 사이에 개재된다. 다른 예에서, 3-D IC 디바이스는 도 1의 디바이스보다 더 많은 혹은 적은 수의 다이를 포함할 수 있다.
제 1 내지 제 4 다이(110a ~ 110d) 중 하나 이상은 IC 어레이(112), 트랜시버(114), 제 1 상호연결 라인(116), 제 2 상호연결 라인(118) 및 랜딩 패드(130a ~ 130d)를 포함할 수 있다. 또한, 다이(110a ~ 110c) 각각은 비아(120a ~ 120c)를 포함할 수 있다(도 2).
실리콘 예에서, 비아는 TSV이라 명명될 수 있다. TSV이라는 용어가 실리콘으로부터 형성된 다이를 지칭할지라도, 본 발명의 이익을 파악한 당업자는 다이를 제작함에 있어 그외 다른 반도체 물질이 사용될 수도 있고 TSV라는 용어는 서로 다른 물질의 다이를 적어도 부분적으로 관통하여 통과하는 다른 수직 컨넥터 또는 3-D 도전성 구조에 적용함을 알 것이다. 일 예에서, 도 1에 도시된 바와 같이, 최저 다이(110d)는 비아를 포함하지 않는다. 일 예에서, 최저 다이는 비아 없이 로직 다이를 포함할 수 있다. 다른 예에서, 최저 다이는 하나 이상의 비아를 포함할 수도 있다.
IC 어레이(112)는 하나 이상의 메모리 셀(예를 들면, 휘발성 및/또는 비휘발성 메모리 셀) 및 하나 이상의 프로세서를 포함하는 -그러나 이들로 제한되지 않는다- 하나 이상의 집적회로를 포함할 수 있다. 일 예에서, 다이(110a ~ 110d) 중 하나 이상은 메모리 다이를 포함한다. 메모리 다이의 예는 동적 랜덤 액세스 메모리(DRAM) 다이, 정적 랜덤 액세스 메모리(SRAM) 다이, 플래시 메모리 다이, 저항성 랜덤 액세스 메모리(RRAM) 다이, 등을 포함한다. DRAM 구성을 사용하는 3-D 메모리 구성은 이들의 상대적 고 액세스 및 프로그래밍 속도에 기인하여 복잡한 처리 동작에서 이점이 있다.
일 예에서, 다이(110a ~ 110d) 중 하나 이상은 로직 다이를 포함한다. 로직 다이의 일 예는 처리 회로, 어드레싱 회로, 또는 이외 다른 메모리 관리 회로를 포함하는 다이를 포함한다. 일 예에서, 로직 다이는 메모리 어레이를 포함하지 않는다. 3-D IC 디바이스(100)의 일 예는 다수의 적층된 메모리 다이 및 단일 로직 다이(메모리 다이와 함께 적층되거나 되지 않을 수 있다)를 포함한다. 일 예에서, 로직 다이는 이를테면 로직 다이에의 더 용이한 액세스를 제공하기 위해서, 다이 적층의 에지 상에 위치된다.
제 1 상호연결 라인(116)은 다이(110a ~ 110d)의 각각 상에 IC 어레이(112)와 트랜시버(114) 간에 데이터 경로를 제공한다. 제 2 상호연결 라인(118)은 다이(110a ~ 110d) 각각의 트랜시버(114)와 랜딩 패드(130a ~130d) 간에 데이터 경로를 제공한다.
비아(120a ~ 120c)는 서로에 바로 다음에 적층되는 다이(110a ~ 110d)의 랜딩 패드들(130a ~ 130d) 간에 통신 경로를 제공하고, 그럼으로써 2개의 다이 상에 IC 어레이들(112) 간에 데이터 경로의 부분을 완성한다. 어떤 경우에 있어서, 수직으로 적층되는 2 이상의 다이(110a ~ 110d)의 비아(120a ~ 120c)는 직렬로 정렬되고, 2 이상의 다이 간에 직렬 데이터 경로를 함께 제공할 수 있다.
도 3은 발명의 실시예에 따라 8개의 다이(300)의 적층에 대한 블록도의 예를 도시한 것이다. 8개의 다이들이 블록도 구성으로 도시되었을지라도, 이외 다른 구성은 8개보다 적은 다이 혹은 더 많은 다이를 포함할 수 있다.
다수의 비아(302)가 도시되었다. 각 비아(302)는 도 1 및 도 2에 도시된 다이들(110a~ 110d)의 적층과 유사하게, 반도체 다이 적층 내 다이(307)에 대응한다. 일 예에서, 비아(302)는 도 1 및 도 2로부터 비아(120a ~ 120c)와 유사하게 구성된다. 비아(304)는 다이 적층 내 다이(306) 내에 포함되고, 드라이버(312), 전치-드라이버(314) 및 수신기(308)와 동일한 다이(306) 내에 있는 것으로 도시되었다.
도 3은 다이(306) 내 단일의 비아(304)에 대응하는 복수의 드라이버(312)를 도시한다. 드라이버(312) 중 하나 이상은 신호를 비아(304, 302)를 통해 다이(300)의 적층 내 선택된 다이에 구동하기 위해 개별적으로 또는 함께(예를 들면, 병렬로) 동작하게 선택될 수 있다. 수신기(308)가 도시되었고, 다이(300)의 적층 내 다른 다이(307)로부터의 신호를 수신하게 동작한다. 일 예에서, 드라이버(312) 및 수신기(308)는 이를테면 도 1로부터 트랜시버(114)와 같은 트랜시버 내에 위치된다. 도 3의 블록도는 예시를 용이하게 하기 위해 단순화되었다. 각 다이(307)는 트랜시버(114)와 같은 트랜시버 내에 비아(302)를 포함할 뿐만 아니라, 드라이버 및 수신기를 포함할 수 있다.
도 3의 예는 하나 이상 전치-드라이버(314)를 포함하는 실시예를 더욱 도시한다. 전치-드라이버는 신호 전송에 있어 속도 및/또는 수행을 개선하기 위해 하나 이상의 드라이버(312)에 결합될 수 있다. 일 예에서, 하나 이상의 전치-드라이버(314)는 신호에서 슬루 레이트(slew rate)를 감소시키기 위해 연관된 드라이버(312)와 함께 스태거(stagger)된다. 일 예에서, 각 드라이버를 위한 활성화 신호(전치-드라이버를 통해)에 대한 타이밍은 스태거되는데, 이에 따라 신호 천이는 최종 출력에서 매끄러워진다. 슬루 레이트 제어를 갖는 구성은 출력의 오버슈트 및/또는 언더슈트를 감소시키고 시그널링을 개선할 수 있다.
일 예에서, 복수의 전치-드라이버(314)는 대응하는 복수의 드라이버(312)에 일대일로 대응하여 연관된다. 또 다른 예에서, 한 전치-드라이버는 복수의 드라이버에 연관된다. 예를 들면, 도 3은 단일의 비아(322)에 대응하는 다이(320) 내 제 2 복수의 드라이버(316)를 도시한다. 단일 전치-드라이버(318)는 복수의 드라이버(316)에 연관된다. 다이(306)와 유사하게, 다이(320)는 또한 수신기(310)와 함께 도시되었다.
단일의 비아에 대응하는 복수의 드라이버를 가진 구성은 다이들의 수가 서로 다른 적층들에서 신호를 구동함에 있어 융통성을 제공한다. 예를 들면, 8개 다이 적층에서 신호를 구동하기 위해서, 드라이버는 가장 큰 가능한 거리가 포괄될 수 있게 하기 위해 적어도 7개 다이를 통해 신호를 구동하는데 충분한 파워를 제공하게 구성될 수 있다. 그러나, 4개의 다이 적층에서 동일한 드라이버 구성이 사용된다면, 추가의 파워 능력은 낭비된다. 이에 따라, 저 파워 구성은 4개 다이 적층에서 파워 절약을 제공할 수 있다. 단일의 비아에 대응하는 복수의 드라이버를 가진 도 3 및 도 4와 같은 구성은 많은 다이 적층에서 신호를 구동하기 위해 필요로 될 때 복수의 드라이버를 사용하게 구성되고, 추가의 파워 구동 능력이 필요하지 않을 땐 적은 다이 적층에서 몇개의 드라이버를 사용하게 구성될 수 있다.
예를 들면, 도 4는 발명의 실시예에 따라 4개 다이들(400)의 적층에 대한 블록도의 예를 도시한 것이다. 다수의 비아(402)가 도시되었다. 각 비아(402)는 도 3에서와 같이 반도체 다이들의 적층 내 다이(407)에 대응한다. 비아(404)는 다이 적층(400) 내 다이(406) 내에 포함되고, 드라이버(412), 전치-드라이버(414) 및 수신기(408)와 동일한 다이(406) 내에 있는 것으로 도시되었다. 도 3과 유사하게, 일 예에서, 복수의 전치-드라이버(414)가 포함되고, 전치-드라이버(414)는 복수의 드라이버 내 각 드라이버(412)에 연관된다. 또한 도 3과 유사하게, 다이(420) 내에 제 2 복수의 드라이버(416)는 단일의 비아(422)에 대응한다. 단일 전치-드라이버(418)는 복수의 드라이버(416)에 연관된다. 다이(406)와 유사하게, 다이(420)는 수신기(410)와 함께 도시되었다.
일 예에서, 다이(406)는 도 3로부터의 다이(306)와 실질적으로 동일하다. 사용되는 드라이버(412, 312)의 수는 도 3에서처럼 8개 다이 적층에서, 혹은 도 4에서처럼 4개 다이 적층에서, 혹은 이외 다른 수의 다이를 가진 적층된 다이 구성에서, 파워 요구에 대응하게 선택될 수 있다. 수행 목적을 충족시키고 동시에 스택 내 다이들의 수를 수용하기 위한 파워 요구를 감소시키기 위해 드라이버의 수를 선택가능하게 하여 단일 다이 구성이 제조될 수 있다.
예로서 도 3으로 돌아가면, 일 실시예에서, 복수의 드라이버 내에 2개의 드라이버(312)가 있다. 다른 예에서, 3개의 이상의 드라이버(312)가 드라이버들의 수에 포함될 수 있다. 적층된 다이 디바이스에서 다이들의 수에 대해 요망되는 융통성 정도에 따라, 그외 다른 수의 드라이버가 포함될 수 있다.
일 예에서, 드라이버(312)는 실질적으로 크기가 동일하다. 예를 들면 4개 다이 적층에서 신호를 구동하기 위해 단일 드라이버가 사용될 수 있고, 8개 다이 적층에서 신호를 구동하는 능력을 제공하기 위해 제 1 드라이버에 실질적으로 동일 크기의 추가의 제 2 드라이버가 추가될 수 있다. 또 다른 예에서, 드라이버들은 실질적으로 크기가 동일하지 않다. 예를 들면, 2개 다이 적층에서 신호를 구동하기 위해 단일 드라이버가 사용될 수 있고, 8개 다이 적층에서 신호를 구동하는 능력을 제공하기 위해 더 큰 크기의 추가의 제 2 드라이버가 추가될 수 있다.
일 예에서 다이 적층 내에 한 다이 내에 복수의 드라이버가 있을 수 있다. 복수의 드라이버를 가진 다이는 복수의 메모리 다이들에 결합된 로직 다이일 수 있다. 다른 예에서, 다이 적층 내 각 다이는 위에 실시예에서 기술된 바와 같이 복수의 드라이버를 포함한다. 각 다이 내에 복수의 드라이버를 포함하는 한 이점은 제조 효율성을 포함한다. 한 물리적 다이 구성이 제조되고, 3-D로 적층된 구성에서 임의의 선택된 수의 다이들에 효율적으로 파워를 공급하기 위해 복수의 드라이버 내 하나 이상의 드라이버를 사용하게 나중에 전기적으로 구성될 수 있다.
도 3은 다수의 드라이버(312) 및/또는 전치-드라이버(314)를 선택하기 위해 사용될 수 있는 선택기(315)를 도시한다. 일 예에서, 선택기(315)가 제조시에 작동된다. 또 다른 예에서, 예를 들면, 호스트 프로세서(도시되지 않음)로부터의 명령을 사용하여, 기동시에 선택기(315)가 작동된다. 다수의 드라이버(412) 및/또는 전치-드라이버(414)를 선택하기 위해 사용될 수 있는 선택기(415)를 포함하는 것이 도 4에 도시되었다. 일 예에서, 디폴트에 의해 단일 드라이버가 선택되고(예를 들면, 동작되고 있을 때 항시 활성화되게 구성된다), 다이 적층 내 많은 수의 다이들의 요구를 충족시키기 위해 추가의 드라이버(들)가 선택적으로 추가될 수 있다. 즉, 추가의 드라이버는 선택적으로 택하여지게 구성된다.
도 5는 도 3 또는 도 4에 도시된 것들과 같은 예시적 구성에서와 같이 복수의 드라이버를 형성하기 위해 사용될 수 있는 드라이버(500)의 일 예를 도시한 것이다. 드라이버(500)는 제 1 전압 서플라이 노드(502), 제 2 전압(예를 들면, 접지) 서플라이 노드(504), 및 입력(508)을 포함한다. 도 5의 예시적 드라이버(500)는 입력(508)으로부터의 단일 입력 신호로 동작하는 P 채널 트랜지스터(510) 및 N 채널 트랜지스터(512)를 포함한다. 피드백 트랜지스터(514)는 출력(506)에 전압을 제어하기 위해 피드백 회로(516)에 의해 구동된다.
도 6은 도 3 또는 도 4에 도시된 것들과 같은 예시적 구성에서와 같이, 복수의 드라이버를 형성하기 위해 사용될 수 있는 또 다른 드라이버(600)의 예를 도시한 것이다. 드라이버(600)는 제 1 전압 서플라이 노드(602), 제 2 전압(예를 들면, 접지) 서플라이 노드(604), 제 1 입력(608), 및 제 2 입력(610)을 포함한다. 도 6의 예시적 드라이버(600)는 출력(606)에 전송될 하이(high) 또는 로우(low) 신호를 선택하기 위해 제 1 입력(608) 및 제 2 입력(610)을 사용한다. 피드백 트랜지스터(614)는 출력(606)에 전압을 제어하기 위해 피드백 회로(616)에 의해 구동된다.
도 7은 도 6의 드라이버(600)와 유사하게 제 1 드라이버(702) 및 제 2 드라이버(704)를 포함하는 복수의 드라이버(700)의 일 예를 도시한 것이다. 제 1 드라이버(702)는 제 1 피드백 트랜지스터(706)를 포함하고 제 2 드라이버(704)는 제 2 피드백 트랜지스터(708)를 포함한다. 출력(712)에 하이 또는 로우 레벨을 제어하기 위해 다수의 입력(714)이 사용된다. 입력(714)은 드라이버 및/또는 전치-드라이버를 턴 온 또는 오프하기 위해 도 3 및 도 4로부터 선택기(315, 415)와 유사하게 선택기에 의해 선택된다. 스윙 레벨은 피드백 회로(710)에 의해 좌우된다.
도 7의 구성은 제 1 피드백 트랜지스터(706) 및 제 2 피드백 트랜지스터(708) 둘 다에 결합된 공유 피드백 회로(710)를 사용한다. 공유 피드백 회로(710)를 가진 구성은 파워의 더 큰 효율과 다이 상에 감소된 회로 실면적을 제공할 수 있다.
본원에서 사용되는 바와 같이, "장치"라는 용어는 제한함이 없이, 시스템, 디바이스, 회로, 칩 어셈블리, 등을 포함한 다양한 구조 및 구성을 지칭하기 위해 사용된다. 컴퓨터와 같은 장치의 실시예는 고-레벨 디바이스 응용의 실시예를 보이기 위해 도 8에 포함된다. 도 8은 발명의 실시예에 따라 적어도 한 3-D IC 디바이스(804)를 탑재하는 장치(800)의 블록도이다. 도 8에 도시된 장치(800)는 본 발명이 사용될 수 있는 시스템의 단지 일 예이다. 다른 예는 메인프레임 시스템, 타블렛 컴퓨터, 개인용 데이터 보조장치(PDA), 셀룰라 전화, MP3 플레이어, 항공기, 위성, 군용차량, 등을 포함하는데, 그러나 이들로 제한되지 않는다.
이 예에서, 장치(800)는 시스템의 여러 성분을 결합하기 위해 시스템 버스(802)를 포함하는 데이터 처리 시스템을 포함한다. 시스템 버스(802)는 정보 취급 시스템(800)의 여러 성분 간에 연락 링크를 제공하며, 단일 버스로서, 혹은 버스들의 조합으로서, 혹은 이외 어떤 다른 적합한 방식으로 구현될 수 있다.
칩 어셈블리(804)는 시스템 버스(802)에 결합된다. 칩 어셈블리(804)는 임의의 회로 혹은 회로들의 동작적으로 호환가능한 조합을 포함할 수 있다. 일 실시예에서, 칩 어셈블리(804)는 임의의 유형일 수 있는 프로세서(806)를 포함한다. 본원에서 사용되는 바와 같이, "프로세서"는 마이크로프로세서, 마이크로제어기, 그래픽스 프로세서, 디지털 신호 프로세서(DSP), 또는 이외 어떤 다른 유형의 프로세서 혹은 처리 회로와 같은 임의의 유형의 계산 회로 -그러나 이들로 제한되지 않는다- 를 의미한다. "다중-코어" 디바이스와 같은 복수의 프로세서 또한 발명의 실시예의 범위 내에 있다.
일 실시예에서, 위에 실시예에서 기술된 3-D 반도체 디바이스와 같은 메모리 디바이스(807)는 칩 어셈블리(804) 내에 포함된다. 당업자는 매우 다양한 메모리 디바이스 구성이 칩 어셈블리(804)에서 사용될 수 있음을 알 것이다. 수락가능한 유형의 메모리 칩은 SDRAM, SLDRAM, RRAM 및 이외 DRAM과 같은 동적 랜덤 액세스 메모리(DRAM)을 포함하는데, 그러나 이들로 제한되지 않는다. 메모리 칩(807)은 또한 NAND 메모리 또는 NOR 메모리와 같은 비휘발성 메모리를 포함할 수 있다.
일 실시예에서, 프로세서 칩 이외에 추가의 로직 칩(808)이 칩 어셈블리(804)에 포함된다. 프로세서 이외에 로직 칩(808)의 예는 아날로그-디지털 변환기를 포함한다. 커스텀 회로, 응용특정의 집적회로(ASIC), 등과 같은 로직 칩(808) 상에 다른 회로는 발명의 일 실시예에 포함된다.
또한, 장치(800)는 외부 메모리(811)를 포함할 수 있는데, 이에 따라 이를테면 하나 이상 하드드라이브(812), 및/또는 플로피 디스켓, 콤팩트 디스크(CD), 디지털 비디오 디스크(DVD), 등과 같은 착탈가능한 매체(813)를 취급하는 하나 이상의 드라이브와 같은 특정 응용에 적합한 하나 이상 메모리 요소를 포함할 수 있다. 위에 예에서 기술된 바와 같이 구성된 메모리는 장치(800)에 포함된다.
또한, 장치(800)는 모니터와 같은 디스플레이 디바이스(809), 스피커, 등과 같은 추가의 주변 구성요소(810), 및 마우스, 혹은 시스템 사용자가 정보를 장치(800)에 입력하거나 또는 이로부터 정보를 수신할 수 있게 하는 그외 어떤 다른 디바이스를 포함할 수 있는 키보드 및/또는 제어기(814)를 포함할 수 있다.
발명의 다수의 실시예가 기술되었지만, 위에 열거된 것은 철저히 되게 의도된 것이 아니다. 구체적 실시예가 본원에 예시되고 기술되었을지라도, 당업자는 동일 목적을 달성하기 위해 의도된 어떠한 배열이든 제시된 구체적 실시예를 대체할 수 있음을 알 것이다. 이 출원은 본 발명의 임의의 개조 또는 변형을 포함하게 의도된다. 위에 설명은 예시적인 것이고 제약하려는 것이 아님이 이해되어야 한다. 위에 설명을 검토하였을 때 당업자에게 위에 실시예들, 및 이외 다른 실시예들의 조합이 명백해질 것이다.

Claims (30)

  1. 복수의 반도체 다이들을 포함하는 장치로서,
    상기 복수의 반도체 다이들 중 적어도 일부는 적층되고 복수의 비아들에 의해 결합되며;
    상기 복수의 반도체 다이들 중 적어도 하나는 상기 복수의 비아들 중 단일의 비아에 대응하는 복수의 드라이버들을 포함하고, 상기 복수의 드라이버들 중 하나 이상은 상기 단일의 비아를 통해 신호를 구동(drive)하기 위한 파워 레벨을 선택하기 위해 개별적으로 또는 함께 동작하게 선택가능하고, 상기 복수의 드라이버들은 다이 적층이 제3 개수의 다이를 포함할 경우에는 상기 다이 적층에서 신호들을 구동하기 위해 제1 개수의 드라이버를 사용하고, 상기 다이 적층이 제4 개수의 다이를 포함할 경우에는 상기 다이 적층에서 제2 개수의 드라이버를 사용하도록 구성되고, 상기 제2 개수는 상기 제1 개수보다 적고, 상기 제4 개수는 상기 제3 개수보다 적은, 장치.
  2. 청구항 1에 있어서, 상기 복수의 드라이버들 중 한 드라이버는 동작되고 있을 때 항시 활성화되게 구성되고, 상기 복수의 드라이버들 중 추가의 드라이버는 선택적으로 선택되도록 구성된, 장치.
  3. 청구항 1에 있어서, 상기 적층된 반도체 다이들은 복수의 메모리 다이들을 포함하는, 장치.
  4. 청구항 3에 있어서, 상기 적층된 반도체 다이들은 다수의 동적 랜덤 액세스 메모리 다이들을 포함하는, 장치.
  5. 청구항 1에 있어서, 상기 적층된 반도체 다이들은 로직 다이를 포함하는, 장치.
  6. 청구항 1에 있어서, 상기 복수의 반도체 다이들은 로직 다이를 포함하며, 상기 로직 다이에 결합된 호스트 프로세서를 더 포함하는, 장치.
  7. 청구항 1에 있어서, 상기 복수의 드라이버들 간에 공유된 피드백 회로를 더 포함하는, 장치.
  8. 청구항 1에 있어서, 상기 복수의 드라이버들은 크기가 동일한, 장치.
  9. 복수의 비아들에 의해 결합된 메모리 칩들의 적층을 포함하는 장치에 있어서,
    상기 장치는:
    상기 복수의 비아들 중 단일의 비아에 대응하는 복수의 드라이버들로서, 상기 복수의 드라이버들에서 하나 이상의 드라이버들은 상기 메모리 칩들의 적층 내 상기 칩들 중 하나 이상으로 상기 단일의 비아를 통해 신호를 구동하기 위한 파워 레벨을 선택하기 위해 개별적으로 또는 함께 동작하도록 선택가능하고, 상기 복수의 드라이버들은 다이 적층이 제3 개수의 다이를 포함할 경우에는 상기 다이 적층에서 신호들을 구동하기 위해 제1 개수의 드라이버를 사용하고, 상기 다이 적층이 제4 개수의 다이를 포함할 경우에는 상기 다이 적층에서 제2 개수의 드라이버를 사용하도록 구성되고, 상기 제2 개수는 상기 제1 개수보다 적고, 상기 제4 개수는 상기 제3 개수보다 적은, 상기 복수의 드라이버들; 및
    상기 복수의 드라이버들 중 적어도 하나에 결합된 전치-드라이버(pre-driver)를 포함하는, 장치.
  10. 청구항 9에 있어서, 상기 전치-드라이버는 상기 복수의 드라이버들의 각 드라이버에 결합된, 장치.
  11. 청구항 9에 있어서, 상기 전치-드라이버는 슬루 레이트(slew rate) 제어를 제공하기 위해 스태거(stagger)되는, 장치.
  12. 청구항 9에 있어서, 상기 복수의 드라이버들은 2개의 드라이버들이고, 상기 2개의 드라이버들 각각은 2개의 연관된 전치-드라이버들을 갖는, 장치.
  13. 청구항 9에 있어서, 상기 메모리 칩들의 적층은 로직 다이에 결합되고, 상기 로직 다이는 상기 복수의 드라이버들 및 상기 전치-드라이버를 포함하는, 장치.
  14. 청구항 13에 있어서, 상기 로직 다이는 상기 메모리 칩들의 적층과 함께 적층된, 장치.
  15. 장치로서,
    복수의 반도체 다이들, 및
    선택기
    를 포함하고,
    상기 복수의 반도체 다이들 중 적어도 일부는 적층되고 복수의 비아들에 의해 결합되며,
    상기 복수의 반도체 다이들 중 적어도 하나는 상기 복수의 비아들 중 단일의 비아에 대응하는 복수의 드라이버들을 포함하며, 상기 복수의 드라이버들 중 하나 이상은 상기 단일의 비아를 통해 신호를 구동하기 위한 파워 레벨을 선택하기 위해 개별적으로 또는 함께 동작하도록 선택가능하고, 상기 복수의 드라이버들은 다이 적층이 제3 개수의 다이를 포함할 경우에는 상기 다이 적층에서 신호들을 구동하기 위해 제1 개수의 드라이버를 사용하고, 상기 다이 적층이 제4 개수의 다이를 포함할 경우에는 상기 다이 적층에서 제2 개수의 드라이버를 사용하도록 구성되고, 상기 제2 개수는 상기 제1 개수보다 적고, 상기 제4 개수는 상기 제3 개수보다 적고;
    상기 선택기는 상기 복수의 반도체 다이들의 동작 동안 활용하기 위해 상기 복수의 드라이버들의 개수를 선정하는, 장치.
  16. 청구항 15에 있어서, 상기 선택기는 제조 동안에만 동작될 수 있는, 장치.
  17. 청구항 15에 있어서, 상기 선택기는 상기 복수의 반도체 다이들의 기동(power up)에서 동작될 수 있는, 장치.
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