KR20100105040A - 반도체 메모리 장치 - Google Patents

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Abstract

본 발명에 따른 반도체 메모리 장치는 테스트 모드 신호에 응답하여 제 1 또는 제 2 전압 레벨의 백 바이어스 전압을 생성하는 백 바이어스 전압 생성부, 상기 테스트 모드 신호에 응답하여 메인 워드라인바 신호 및 구동신호를 선택적으로 소정시간 지연하여 지연 메인 워드라인바 신호 및 지연 구동신호를 생성하는 선택 지연부 및 상기 지연 메인 워드라인바 신호, 상기 지연 구동신호 및 상기 백 바이어스 전압을 인가 받아 메인 워드라인 신호를 생성하는 워드라인 구동부를 포함한다.
백 바이어스 전압, 누설전류

Description

반도체 메모리 장치{Semiconductor Memory Apparatus}
본 발명은 반도체 메모리 장치에 관한 것으로, 더 상세하게는 서브 워드라인 드라이버의 누설전류 개선을 위한 반도체 메모리 장치에 관한 것이다.
일반적으로 반도체 메모리 장치의 제조과정에서는, 동작의 신뢰성을 확보하기 위해서, 상기 반도체 메모리 장치로 스트레스(Stress)를 가하는 테스트가 수행된다. 상기 테스트는 상기 반도체 메모리 장치가 수년간 불량 없이 동작할 수 있는지 여부를 판단하기 위하여 수행되는 것이므로, 상기 테스트는 상기 반도체 메모리 장치로 짧은 시간 안에 강한 스트레스를 가하는 형태로 이루어진다.
일반적으로 DRAM에 수행되는 스트레스 테스트는 강한 스트레스를 가하기 위하여 메모리 셀과 연결되는 셀 트랜지스터의 게이트 입력인 워드라인을 활성화시켜 수행된다. DRAM 내에는 수십만 개의 워드라인이 존재하므로, 상기 워드라인을 하나씩 활성화 시켜가며 테스트 하는 것은 실질적으로 불가능하므로 전체 워드라인 또는 절반 정도의 워드라인을 한꺼번에 활성화시켜 테스트가 수행된다.
도 1은 종래기술에 따른 반도체 메모리 장치의 개략적인 구성을 보여준다. 도 1에서, 종래기술에 따른 반도체 메모리 장치는 어드레스 블록(11), 구동전압 인 가부(12) 및 복수개의 서브 워드라인 드라이버(SWLD0~SWLDn)로 구성된다. 상기 어드레스 블록(11)은 워드라인과 관련된 어드레스 즉, 로우 어드레스(add)와 테스트 모드 신호(TM)를 입력 받아 메인 워드라인바 신호(mwlb<0:n>) 및 구동신호(pxb)를 생성한다. 상기 어드레스 블록(11)은 모든 워드라인을 활성화시켜 테스트를 수행하기 위해서 상기 테스트 모드 신호(TM)가 인에이블되면 상기 로우 어드레스(add)에 무관하게 상기 메인 워드라인바 신호(mwlb<0:n>) 및 상기 구동신호(pxb)를 모두 인에이블시킨다. 상기 구동전압 인가부(12)는 상기 구동신호(pxb)를 입력 받아 구동전압(px)을 출력한다. 상기 구동전압 인가부(12)는 제 1 피모스 트랜지스터(P1) 및 제 1 엔모스 트랜지스터(N1)로 구성되어, 상기 구동신호(pxb)에 응답하여 고전압(VPP)과 접지전압(VSS) 사이에서 스윙하는 상기 구동전압(px)을 생성한다.
상기 복수개의 서브 워드라인 드라이버(SWLD0~SWLDn)는 각각 해당하는 메인 워드라인바 신호(mwlb<0:n>), 상기 구동신호(pxb) 및 상기 구동전압(px)을 인가 받아 각각 해당하는 워드라인을 활성화시키기 위한 메인 워드라인 신호(mwl<0:n>)를 생성한다. 상기 테스트를 위해서, 상기 구동신호(pxb) 및 상기 메인 워드라인바 신호(mwlb<0:n>)는 모두 인에이블되고, 상기 구동전압 인가부(12)는 상기 구동신호(pxb)에 응답하여 고전압(VPP) 레벨의 구동전압(px)을 상기 복수개의 서브 워드라인 드라이버(SWLD0~SWLDn)로 각각 인가하고, 상기 복수개의 서브 워드라인 드라이버(SWLD0~SWLDn)는 각각 상기 메인 워드라인 신호(mwl<0:n>)를 인에이블시켜 모든 워드라인을 활성화시킬 수 있는 것이다.
도 2는 상기 서브 워드라인 드라이버의 개략적인 구성을 보여주는 도면이다. 도 2에서, 하나의 서브 워드라인 드라이버(SWLD0)를 대표적으로 도시하였고, 상기 복수개의 서브 워드라인 드라이버(SWLD0~SWLDn)는 모두 동일한 구성을 갖는다. 도 2에서, 상기 서브 워드라인 드라이버(SWLD0)는 제 2 피모스 트랜지스터(P2), 제 2 및 제 3 엔모스 트랜지스터(N2, N3)로 구성된다. 테스트를 위해 상기 구동신호(pxb)가 로우로 인에이블되면, 고전압(VPP) 레벨의 상기 구동전압(px)이 상기 제 2 피모스 트랜지스터(P2)의 소스 단으로 인가된다. 또한, 상기 메인 워드라인바 신호(mwlb<0>)에 응답하여 상기 제 2 피모스 트랜지스터(P2)는 턴온되고 상기 제 2 엔모스 트랜지스터(N2)는 턴오프 된다. 이때, 상기 제 3 엔모스 트랜지스터(N3)는 상기 구동신호(pxb)에 응답하여 턴오프 되므로, 상기 턴온된 제 1 피모스 트랜지스터(P1)를 통해 고전압(VPP) 레벨의 메인 워드라인 신호(mwl<0>)가 생성될 수 있다.
그러나, 종래기술에 따른 반도체 메모리 장치는 테스트 시에 상당한 누설전류(Leakage Current)를 발생시키게 된다. 워드라인을 활성화시킬 때, 상기 서브 워드라인 드라이버(SWLD0)를 구성하는 제 2 및 제 3 엔모스 트랜지스터(N2, N3)는 턴오프 상태이다. 즉, 상기 제 2 및 제 3 엔모스 트랜지스터(N2, N3)는 드레인 단과 소스 단의 전압 차이가 상기 고전압(VPP) 레벨이 되기 때문에 상당히 많은 누설전류를 발생시키게 된다. 일반적으로, DRAM이 노멀 동작을 수행할 때에는 활성화되는 워드라인의 개수는 몇 개 되지 않으므로 상기 누설 전류의 양은 우려할 만한 수준이 되지 못한다. 그러나, 상기 스트레스를 가하는 테스트에서는 모든 워드라인을 인에이블 시키므로 상기 누설 전류의 양은 상당히 커지게 된다. 따라서, 상기 누설 전류로 인해 상기 고전압(VPP)의 전압 레벨이 계속 하강하여 테스트가 제대로 수행 될 수 없는 문제점이 발생한다.
본 발명은 상기와 같은 문제점을 해결하기 위해, 테스트 시에 서브워드라인 드라이버에서 발생하는 누설 전류를 방지하여 고전압의 레벨을 안정적으로 유지시킬 수 있는 반도체 메모리 장치를 제공하는데 그 목적이 있다.
본 발명의 실시예에 따른 반도체 메모리 장치는 테스트 모드 신호에 응답하여 제 1 또는 제 2 전압 레벨의 백 바이어스 전압을 생성하는 백 바이어스 전압 생성부, 상기 테스트 모드 신호에 응답하여 메인 워드라인바 신호 및 구동신호를 선택적으로 소정시간 지연하여 지연 메인 워드라인바 신호 및 지연 구동신호를 생성하는 선택 지연부 및 상기 지연 메인 워드라인바 신호, 상기 지연 구동신호 및 상기 백 바이어스 전압을 인가 받아 메인 워드라인 신호를 생성하는 워드라인 구동부를 포함한다.
또한, 본 발명의 실시예에 따른 반도체 메모리 장치는 복수의 엔모스 트랜지스터를 포함하는 복수개의 서브 워드라인 드라이버를 통해 워드라인을 활성화시키는 반도체 메모리 장치로서, 제 1 모드에서 상기 복수의 엔모스 트랜지스터의 벌크로 제 1 전압 레벨의 백 바이어스 전압을 인가하고, 제 2 모드에서 상기 복수의 엔모스 트랜지스터의 벌크로 제 2 전압 레벨의 백 바이어스 전압을 인가하는 것을 특징으로 한다.
본 발명에 의하면, 서브 워드라인 드라이버를 구성하는 엔모스 트랜지스터의 벌크에 가변하는 전압 레벨의 백 바이어스 전압을 인가하여, 상기 엔모스 트랜지스터에 의한 누설 전류를 감소시킬 수 있다. 이는, 모든 워드라인을 활성화시켜 테스트를 수행하는 스트레스 테스트에서, 상기 고전압의 레벨이 안정적으로 유지될 수 있게 하고, 이에 따라 고전압 생성을 위한 전류 소모 또한 줄어들게 된다. 결과적으로, 최적의 스트레스 테스트가 이루어질 수 잇다.
도 3은 본 발명의 실시예에 따른 반도체 메모리 장치의 개략적인 구성을 보여주는 블록도이다. 도 1에서, 본 발명의 실시예에 따른 반도체 메모리 장치는 백 바이어스 전압 생성부(100), 선택 지연부(200) 및 워드라인 구동부(300)를 포함한다. 상기 백 바이어스 전압 생성부(100)는 제 1 모드에서 제 1 전압 레벨의 상기 백 바이어스 전압(VBB)을 생성하고, 제 2 모드에서 제 2 전압 레벨의 상기 백 바이어스 전압(VBB)을 생성한다. 본 발명의 실시예에서, 상기 제 1 모드는 모든 워드라인을 활성화시켜 스트레스 테스트를 수행할 수 있는 테스트 모드를 의미하고, 상기 제 2 모드는 상기 테스트 모드를 제외한 노멀 동작 모드를 의미한다. 상기 백 바이어스 생성부(100)는 상기 테스트 모드 신호(TM)의 인에이블 여부에 따라 상기 제 1 또는 제 2 전압 레벨을 갖는 상기 백 바이어스 전압(VBB)을 생성한다.
도 3에서, 상기 백 바이어스 전압 생성부(100)는 전압 감지부(110) 및 백 바이어스 전압 펌프(VBB 펌프, 120)를 포함한다. 상기 전압 감지부(110)는 기준전압(Vrefb)과 상기 백 바이어스 전압(VBB)의 레벨을 비교하여 펌핑신호(bbe)를 생성 한다. 즉, 상기 백 바이어스 전압(VBB)이 목표 전압 레벨보다 높은 경우, 상기 백 바이어스 전압(VBB)의 레벨을 낮출 수 있도록 상기 펌핑신호(bbe)를 생성한다. 예를 들어, 상기 백 바이어스 전압(VBB)이 상기 목표 전압 레벨보다 높은 경우, 상기 펌핑신호(bbe)는 인에이블될 수 있고, 상기 백 바이어스 전압(VBB)이 상기 목표 전압 레벨보다 낮은 경우 상기 펌핑신호(bbe)는 디스에이블될 수 있다. 상기 전압 감지부(110)는 동일한 백 바이어스 전압(VBB)과 기준전압(Vrefb)을 비교하더라도 상기 제 1 및 제 2 모드에 따라 서로 다른 전압 레벨을 갖는 상기 펌핑신호(bbe)를 생성한다. 즉, 상기 제 1 및 제 2 모드에 따라 백 바이어스 전압(VBB)의 목표 레벨이 달라진다. 상기 제 1 모드에서, 상기 전압 감지부(110)는 상기 백 바이어스 전압(VBB)이 제 1 전압 레벨 이하일 수 있도록 상기 펌핑신호(bbe)를 생성하고, 상기 제 2 모드에서, 상기 전압 감지부(110)는 상기 백 바이어스 전압(VBB)이 제 2 전압 레벨 이하일 수 있도록 상기 펌핑신호(bbe)를 생성한다. 상기 전압 감지부(110)에 대해서는 이하에서 다시 상술하기로 한다.
상기 VBB 펌프(120)는 상기 펌핑신호(bbe)에 따라 펌핑동작을 수행하여 상기 백 바이어스 전압(VBB)을 생성한다. 상기 VBB 펌프(120)는 상기 펌핑신호(bbe)를 입력 받는 일반적인 전압 펌핑회로로 구성될 수 있다.
상기 선택 지연부(200)는 테스트 모드 신호(TM)에 응답하여 메인 워드라인바 신호(mwlb<0:n>) 및 구동신호(pxb)를 소정시간 지연하여 지연 메인 워드라인바 신호(mwlbd<0:n>) 및 지연 구동신호(pxbd)를 생성한다. 상기 선택 지연부(200)는 상기 테스트 모드 신호(TM)가 인에이블되면 상기 메인 워드라인바 신호(mwlb<0:n>) 및 상기 구동신호(pxb)를 상기 소정시간 지연시키고, 상기 테스트 모드 신호(TM)가 디스에이블되면 상기 메인 워드라인바 신호(mwlb<0:n>) 및 상기 구동신호(pxb)를 지연시키지 않는다.
상기 메인 워드라인바 신호(mwlb<0:n>) 및 상기 구동신호(pxb)는 메인 워드라인 신호(mwl<0:n>)를 생성하도록 로우 어드레스(Row Address)에 따라 생성되는 신호이다. 모든 워드라인을 활성화시켜 테스트를 수행하기 위해서는 두 가지 방식이 사용될 수 있다. 하나는, 상기 로우 어드레스를 특정 조합으로 입력하여, 상기 로우 어드레스를 입력 받는 로우 디코더가 상기 메인 워드라인바 신호(mwlb<0:n>) 및 상기 구동신호(pxb)를 인에이블 시키는 방식이다. 다른 하나는 종래기술에 기재한 것과 마찬가지로 어드레스 블록을 구비하여 테스트 모드 신호(TM)에 응답하여 상기 메인 워드라인바 신호(mwlb<0:n>) 및 상기 구동신호(pxb)를 생성하는 방식이다. 즉, 상기 어드레스 블록은 로우 어드레스 및 테스트 모드 신호(TM)를 입력 받아, 상기 테스트 모드 신호(TM)가 인에이블 되면 상기 로우 어드레스에 무관하게 상기 메인 워드라인바 신호(mwlb<0:n>) 및 상기 구동신호(pxb)를 인에이블시키고, 상기 테스트 모드 신호(TM)가 디스에이블되면 상기 로우 어드레스가 디코딩 된 결과에 따라 상기 메인 워드라인바 신호(mwlb<0:n>) 및 상기 구동신호(pxb)를 생성한다. 그러나, 본 발명은 상기 두 가지 방식으로 한정하려는 의도가 아니며, 모든 워드라인을 활성화시켜 테스트를 수행할 때 상기 메인 워드라인바 신호(mwlb<0:n>) 및 상기 구동신호(pxb)를 인에이블 시킬 수 있는 모든 방식을 포함하려는 의도이다.
상기 워드라인 구동부(300)는 상기 백 바이어스 전압(VBB)을 인가 받고, 상기 지연 메인 워드라인바 신호(mwlbd<0:n>) 및 상기 지연 구동신호(pxbd)에 따라 메인 워드라인 신호(mwl<0:n>)를 생성한다.
본 발명의 실시예에 따른 반도체 메모리 장치는 상기 테스트 모드 신호(TM)를 생성하는 테스트 모드 신호 생성부(400)를 더 포함할 수 있다. 상기 테스트 모드 신호 생성부(400)는 일반적인 퓨즈셋(Fuse Set)으로 구성될 수 있다.
도 4는 도 3의 전압 감지부(110)의 구성을 개략적으로 보여주는 회로도이다. 도 4에서 상기 전압 감지부(110)는 풀업부(111), 가변 풀다운부(112) 및 버퍼링부(113)를 포함한다. 상기 풀업부(111)는 접지전압(VSS)에 응답하여 감지신호(det)의 전압 레벨을 상기 기준전압(Vrefb) 레벨로 풀업 한다. 상기 가변 풀다운부(112)는 상기 백 바이어스 전압(VBB) 및 상기 테스트 모드 신호(TM)에 따라 상기 감지신호(det)의 전압 레벨을 접지전압(VSS) 레벨로 풀다운 하는데, 상기 테스트 모드 신호(TM)의 인에이블 여부에 따라 상기 감지신호(det)의 전압 레벨을 풀다운 하는 강도가 달라진다. 즉, 상기 테스트 모드 신호(TM)가 인에이블 되었을 때의 풀다운 강도는, 상기 테스트 모드 신호(TM)가 디스에이블 되었을 때의 풀다운 강도보다 약하다. 즉, 동일한 백 바이어스 전압(VBB)을 상기 기준전압(Vrefb)과 비교하더라도, 상기 테스트 모드 신호(TM)가 인에이블 되었을 때 생성되는 상기 감지신호(det)는 상기 테스트 모드 신호(TM)가 디스에이블 되었을 때보다 더 높은 전압 레벨을 갖는다.
상기 버퍼링부(113)는 상기 감지신호(det)를 버퍼링하여 상기 펌핑신호(bbe) 를 생성한다.
도 4에서, 상기 풀업부(111)는 제 1 내지 제 3 풀업 트랜지스터(P11~P13)로 구성될 수 있다. 상기 제 1 풀업 트랜지스터(P11)는 게이트 단으로 상기 접지전압(VSS)을 인가 받고, 소스 단으로 상기 기준전압(Vrefb)을 인가 받는다. 상기 제 2 풀업 트랜지스터(P12)는 게이트 단으로 상기 접지전압(VSS)을 인가 받고, 소스 단이 상기 제 1 풀업 트랜지스터(P11)의 드레인 단과 연결된다. 상기 제 3 풀업 트랜지스터(P13)는 게이트 단으로 상기 접지전압(VSS)을 인가 받고, 소스 단이 상기 제 2 풀업 트랜지스터(P12)의 드레인 단과 연결되며, 드레인 단이 상기 감지신호(det)가 생성되는 제 1 노드(A)와 연결된다.
상기 가변 풀다운부(112)는 제 1 내지 제 4 풀다운 트랜지스터(P21~P24), 제 1 인버터(IV11) 및 제 1 엔모스 트랜지스터(N11)로 구성될 수 있다. 상기 제 1 풀다운 트랜지스터(P21)는 게이트 단으로 상기 백 바이어스 전압(VBB)을 인가 받고, 소스 단이 상기 감지신호(det)가 생성되는 제 1 노드(A)와 연결된다. 상기 제 2 풀다운 트랜지스터(P22)는 게이트 단으로 상기 백 바이어스 전압(VBB)을 인가 받고, 소스 단이 상기 제 1 풀다운 트랜지스터(P21)의 드레인 단과 연결된다. 상기 제 3 풀다운 트랜지스터(P23)는 게이트 단으로 상기 백 바이어스 전압(VBB)을 인가 받고, 소스 단이 상기 제 2 풀다운 트랜지스터(P22)의 드레인 단과 연결된다. 상기 제 4 풀다운 트랜지스터(P24)는 게이트로 상기 백 바이어스 전압(VBB)을 인가 받고, 소스 단이 상기 제 3 풀다운 트랜지스터(P23)의 드레인 단과 연결되며, 드레인 단이 접지전압 단과 연결된다. 상기 제 1 인버터(IV11)는 상기 테스트 모드 신 호(TM)를 반전한다. 상기 제 1 엔모스 트랜지스터(N11)는 상기 제 1 인버터(IV11)의 출력을 게이트 단으로 입력 받고, 소스 단과 드레인 단이 각각 상기 제 4 풀다운 트랜지스터(P24)의 소스 단 및 드레인 단과 연결된다.
상기 테스트 모드 신호(TM)가 예를 들어, 하이로 인에이블 되었을 때, 상기 제 1 인버터(IV11)는 로우 레벨의 반전신호를 생성하고, 상기 제 1 엔모스 트랜지스터(N11)는 상기 제 1 인버터(IV11)의 출력에 의해 턴오프된다. 따라서, 상기 가변 풀다운부(112)는 턴온된 제 1 내지 제 4 풀다운 트랜지스터(P21~P24)를 통해 상기 감지신호(det)의 전압 레벨을 풀다운 한다. 상기 테스트 모드 신호(TM)가 디스에이블 되었을 때, 상기 제 1 인버터(IV11)는 하이 레벨의 반전신호를 생성하고, 상기 제 1 인버터(IV11)의 출력에 의해 상기 제 1 엔모스 트랜지스터(N11)는 턴온된다. 따라서, 제 1 엔모스 트랜지스터(N11) 및 상기 제 4 풀다운 트랜지스터(P24)는 병렬 저항을 제공하게 되고, 제 4 풀다운 트랜지스터(P24)만 턴온되어 직렬 저항을 제공할 때보다 더 빠르게 상기 감지신호(det)의 전압 레벨을 풀다운 시킬 수 있다. 따라서, 동일한 백 바이어스 전압(VBB)을 상기 기준전압(Vrefb) 레벨과 비교하더라도, 상기 테스트 모드 신호(TM)의 인에이블 여부에 따라 서로 다른 전압 레벨을 갖는 상기 감지신호(det)를 생성할 수 있게 된다.
상기 버퍼링부(113)는 제 2 및 제 3 인버터(IV12, IV13)로 구성된다. 상기 제 2 인버터(IV12)는 상기 감지신호(det)를 반전한다. 상기 제 3 인버터(IV13)는 상기 제 2 인버터(IV12)의 출력을 반전하여 상기 펌핑신호(bbe)를 생성한다.
도 5는 상기 백 바이어스 전압 생성부(100)의 동작을 보여주는 타이밍도이 다. 테스트 모드 신호(TM)가 디스에이블 되었을 때, 상기 감지신호(det) 및 상기 펌핑신호(bbe)는 상기 백 바이어스 전압(VBB)이 상기 제 2 전압 레벨을 갖도록 한다. 이때, 상기 테스트 모드 신호(TM)가 인에이블되면, 상기 감지신호(det)의 전압 레벨이 상승하게 되고, 이에 따라 상기 펌핑신호(bbe)가 인에이블되어, 상기 VBB 펌프(120)가 펌핑동작을 한번 더 수행하도록 한다. 따라서, 상기 테스트 모드 신호(TM)가 인에이블되면, 상기 백 바이어스 전압 생성부(100)는 상기 제 2 전압 레벨보다 더 낮은 상기 제 1 전압 레벨의 백 바이어스 전압(VBB)을 생성할 수 있게 된다.
도 6은 도 3의 워드라인 구동부(300)의 구성을 개략적으로 보여주는 도면이다. 도 6에서, 상기 워드라인 구동부(300)는 구동전압 인가부(310) 및 복수개의 서브 워드라인 드라이버(SWLD0~SWLDn)를 포함한다. 상기 구동전압 인가부(310)는 상기 지연 구동신호(pxbd)에 응답하여 상기 서브 워드라인 드라이버(SWLD0~SWLDn)로 고전압(VPP)과 접지전압(VSS) 사이에서 스윙하는 구동전압(px)을 제공한다. 상기 구동전압 인가부(310)는 각각의 게이트 단으로 상기 지연 구동신호(pxbd)를 입력 받는 제 1 피모스 트랜지스터(P31) 및 제 1 엔모스 트랜지스터(N31)로 구성된다. 상기 고전압(VPP)은 반도체 메모리 장치 내부에서 생성되는 펌핑전압이 사용된다. 상기 복수개의 서브 워드라인 드라이버(SWLD0~SWLDn)는 상기 구동전압(px), 상기 백 바이어스 전압(VBB) 및 상기 지연 구동신호(pxbd)를 공통으로 인가 받고, 각각 해당하는 지연 메인 워드라인바 신호(mwlbd<0:n>)를 입력 받아 메인 워드라인 신호(mwl<0:n>)를 생성한다. 상기 메인 워드라인 신호(mwl<0:n>)는 반도체 메모리 장 치의 워드라인을 활성화시키는 신호이다.
도 7은 도 6의 서브 워드라인 드라이버(SWLD0)의 개략적인 구성을 보여주는 도면이다. 상기 서브 워드라인 드라이버(SWLD0)는 종래기술과 동일하게 구성될 수 있다. 상기 서브 워드라인 드라이버(SWLD0)는 제 2 피모스 트랜지스터(P32), 제 2 및 제 3 엔모스 트랜지스터(N32, N33)로 구성된다. 상기 지연 구동신호(pxbd)에 의해 상기 제 3 엔모스 트랜지스터(N33)가 턴오프되면 상기 제 2 피모스(P32) 및 제 2 엔모스 트랜지스터(N32)는 상기 지연 메인 워드라인바 신호(mwlbd<0>)에 응답하여 구동전압(VPP) 또는 접지전압(VSS) 사이에서 스윙하는 신호를 상기 메인 워드라인 신호(mwl<0>)로 제공한다. 본 발명의 실시예에서, 상기 서브 워드라인 드라이버(SWLD0)의 제 2 및 제 3 엔모스 트랜지스터(N32, N33)의 벌크(Bulk)로 상기 백 바이어스 전압(VBB)이 인가된다. 제 2 모드에서는 일반적인 제 2 전압 레벨의 백 바이어스 전압(VBB)이 상기 제 2 및 제 3 엔모스 트랜지스터(N32, N33)의 벌크로 인가되고, 제 1 모드에서는 상기 제 2 전압 레벨보다 더 낮은 제 1 전압 레벨의 백 바이어스 전압(VBB)이 상기 제 2 및 제 3 엔모스 트랜지스터(N32, N33)의 벌크로 인가된다. 따라서, 제 1 모드에서, 상기 복수개의 서브 워드라인 드라이버(SWLD0~SWLDn)가 구비하는 엔모스 트랜지스터들의 누설 전류를 차단할 수 있다.
도 3 내지 도 7을 참조하여 본 발명의 실시예에 따른 반도체 메모리 장치의 동작을 살펴보면 다음과 같다. 제 2 모드에서, 즉, 테스트가 수행되지 않는 노멀 동작 모드에서, 상기 테스트 모드 신호(TM)는 디스에이블 상태이다. 상기 전압 감지부(110)는 제 2 전압 레벨의 백 바이어스 전압(VBB)을 생성한다. 제 2 모드에서, 상기 메인 워드라인바 신호(mwlb<0:n>) 및 상기 구동신호(pxb)는 로우 어드레스에 따라서 인에이블 여부가 결정된다. 상기 선택 지연부(200)는 디스에이블된 상기 테스트 모드 신호(TM)에 응답하여 상기 메인 워드라인바 신호(mwlb<0:n>) 및 상기 구동신호(pxb)를 지연시키지 않고 상기 지연 메인 워드라인바 신호(mwlbd0<0:n>) 및 상기 지연 구동신호(pxbd)로 제공한다. 상기 워드라인 구동부(300)는 상기 구동전압(px) 및 상기 백 바이어스 전압(VBB)을 인가 받고, 상기 지연 메인 워드라인바 신호(mwlbd<0:n>) 및 상기 지연 구동신호(pxbd)에 응답하여 해당하는 메인 워드라인 신호(mwl<0:n>)를 인에이블시킨다. 테스트 동작이 아닌 노멀 동작 모드에서는, 몇 개의 워드라인만이 활성화 되므로 서브 워드라인 드라이버(SWLD0~SWLDn)를 구성하는 엔모스 트랜지스터의 벌크로 제 2 전압 레벨의 백 바이어스 전압(VBB)을 제공한다 하여도 누설 전류로 인한 전류 소모는 크지 않다.
제 1 모드에서, 즉, 모든 워드라인을 활성화시켜 스트레스 테스트 동작에서, 상기 테스트 모드 신호(TM)는 인에이블된다. 상기 전압 감지부(110)는 상기 테스트 모드 신호(TM)가 인에이블됨에 따라서 상기 가변 풀다운부(112)의 제 1 엔모스 트랜지스터(N11)는 턴오프 되므로 상기 가변 풀다운부(112)는 상기 제 1 엔모스 트랜지스터(N11)가 턴온 되었을 때보다 상기 제 1 노드(A)의 전압 레벨을 약한 강도로 풀다운 시킨다. 따라서, 상기 전압 감지부(110)는 동일한 백 바이어스 전압(VBB)을 기준전압(Vrefb)과 비교하더라도, 더 높은 전압 레벨을 갖는 펌핑신호(bbe)를 생성하게 되어 상기 VBB 펌프(120)가 한번 더 동작하도록 하고, 결과적으로 상기 백 바이어스 전압 생성부(100)는 제 2 전압 레벨보다 더 낮은 제 1 전압 레벨의 백 바이 어스 전압(VBB)을 생성한다.
테스트 시에, 상기 메인 워드라인바 신호(mwlb<0:n>) 및 상기 구동신호(pxb)는 인에이블되고, 상기 선택 지연부(200)는 인에이블된 상기 테스트 모드 신호(TM)에 응답하여 지연을 수행한다. 즉, 테스트 모드 신호(TM)가 인에이블되면 상기 백 바이어스 전압 생성부(100)는 제 2 전압 레벨보다 더 낮은 제 1 전압 레벨의 백 바이어스 전압(VBB)을 생성하므로, 상기 선택 지연부(200)는 상기 백 바이어스 전압(VBB)이 제 1 전압 레벨로 안정화 될 때까지의 소정시간 동안 상기 메인 워드라인바 신호(mwlb<0:n>) 및 상기 구동신호(pxb)를 지연시켜 상기 지연 메인 워드라인바 신호(mwlbd<0:n>) 및 상기 지연 구동신호(pxbd)로 제공한다. 상기 워드라인 구동부(300)는 구동전압(px)과 상기 제 1 전압 레벨의 백 바이어스 전압(VBB)을 인가 받고, 상기 지연 워드라인바 신호(mwlbd<0:n>) 및 상기 지연 구동신호(pxbd)에 응답하여 각각의 메인 워드라인 신호(mwl<0:n>)를 인에이블시키고, 모든 워드라인이 활성화되게 된다. 이때, 상기 복수개의 서브 워드라인 드라이버(SWLD0~SWLDn)가 구비하는 엔모스 트랜지스터들의 벌크로 제 1 전압 레벨의 백 바이어스 전압(VBB)이 인가되므로, 상기 엔모스 트랜지스터들에 의한 누설전류를 차단할 수 있다. 상기 누설전류의 차단으로 서브 워드라인 드라이버(SWLD0~SWLDn)의 구동전압(px)으로 인가되는 고전압(VPP)은 그 레벨이 안정적으로 유지될 수 있으므로, 모든 워드라인이 활성화 되는 스트레스 테스트 또한 안정적으로 행해질 수 있다.
모든 워드라인을 활성화 시켜 스트레스를 가하는 스트레스 테스트 시에, 서브 워드라인 드라이버를 구성하는 엔모스 트랜지스터의 벌크에 일반적인 전압 레벨 보다 더 낮은 백 바이어스 전압을 인가 하여, 상기 엔모스 트랜지스터들의 누설 전류를 감소시킬 수 있는 것으로 본 발명을 이해할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 종래기술에 따른 반도체 메모리 장치의 구성을 개략적으로 보여주는 도면,
도 2는 도 1의 서브 워드라인 드라이버의 구성을 보여주는 도면,
도 3은 본 발명의 실시예에 따른 반도체 메모리 장치의 구성을 개략적으로 보여주는 블록도,
도 4는 도 3의 전압 감지부의 구성을 보여주는 도면,
도 5는 도 3의 백 바이어스 전압 생성부의 동작을 보여주는 타이밍도,
도 6은 도 3의 워드라인 구동부의 구성을 개략적으로 보여주는 도면,
도 7은 도 6의 서브 워드라인 드라이버의 구성을 개략적으로 보여주는 도면이다.
<도면의 주요부분에 대한 부호의 설명>
100: 백 바이어스 전압 생성부 110: 전압 감지부
120: VBB 펌프 200: 선택 지연부
300: 워드라인 구동부 310: 구동전압 인가부
SWLD0~SWLDn: 서브 워드라인 드라이버

Claims (17)

  1. 테스트 모드 신호에 응답하여 제 1 또는 제 2 전압 레벨의 백 바이어스 전압을 생성하는 백 바이어스 전압 생성부;
    상기 테스트 모드 신호에 응답하여 메인 워드라인바 신호 및 구동신호를 선택적으로 소정시간 지연하여 지연 메인 워드라인바 신호 및 지연 구동신호를 생성하는 선택 지연부; 및
    상기 지연 메인 워드라인바 신호, 상기 지연 구동신호 및 상기 백 바이어스 전압을 인가 받아 메인 워드라인 신호를 생성하는 워드라인 구동부;
    를 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 백 바이어스 전압 생성부는, 기준전압과 상기 백 바이어스 전압의 레벨을 비교하여 펌핑신호를 생성하되, 상기 테스트 모드 신호의 인에이블 여부에 따라 상기 펌핑신호를 생성하는 전압 감지부; 및
    상기 펌핑신호에 응답하여 상기 백 바이어스 전압을 생성하는 백 바이어스 전압 펌프;
    로 구성되는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 전압 감지부는, 접지전압을 입력 받아 감지신호의 전압 레벨을 상기 기준전압의 레벨로 풀업하는 풀업부;
    상기 백 바이어스 전압을 입력 받아 감지신호의 전압 레벨을 상기 접지전압 레벨로 풀다운하고, 상기 테스트 모드 신호의 인에이블 여부에 따라 상기 풀다운 강도를 가변시키는 가변 풀다운부; 및
    상기 감지신호를 버퍼링하여 상기 펌핑신호를 생성하는 버퍼링부;
    로 구성되는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 2 항에 있어서,
    상기 백 바이어스 전압 생성부는, 상기 테스트 모드 신호가 인에이블되면 상기 테스트 모드 신호가 디스에이블 되었을 때 생성되는 상기 제 2 전압 레벨의 백 바이어스 전압보다 더 낮은 전압 레벨인 상기 제 1 전압 레벨의 상기 백 바이어스 전압을 생성하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 선택 지연부는, 상기 테스트 모드 신호가 인에이블되면 상기 메인 워드라인바 신호 및 상기 구동신호를 상기 소정시간 지연하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 지연부가 지연하는 상기 소정시간은, 상기 백 바이어스 전압 생성부가 생성하는 상기 백 바이어스 전압의 레벨이 안정화 되는 시간인 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 1 항에 있어서,
    상기 워드라인 구동부는, 상기 지연 구동신호에 응답하여 구동전압을 인가하는 구동전압 인가부; 및
    상기 구동전압 및 상기 백 바이어스 전압을 인가 받고, 상기 지연 메인 워드라인바 신호 및 상기 지연 구동신호에 응답하여 메인 워드라인 신호를 생성하는 복수개의 서브 워드라인 드라이버;
    로 구성된 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 백 바이어스 전압은, 상기 복수개의 서브 워드라인 드라이버를 구성하는 엔모스 트랜지스터의 벌크에 인가되는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 1 항에 있어서,
    상기 테스트 모드 신호를 생성하는 테스트 모드 신호 생성부를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 1 항에 있어서,
    로우 어드레스를 입력 받아 상기 메인 워드라인바 신호 및 상기 구동신호를 생성하는 로우 디코딩부를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 1 항에 있어서,
    로우 어드레스 및 상기 테스트 모드 신호를 입력 받아 상기 메인 워드라인 바 신호 및 상기 구동신호를 생성하는 어드레스 블록을 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제 11 항에 있어서,
    상기 어드레스 블록은, 상기 테스트 모드 신호가 인에이블 되면 상기 로우 어드레스에 무관하게 상기 메인 워드라인바 신호 및 상기 구동신호를 인에이블시키고, 상기 테스트 모드 신호가 디스에이블되면 상기 로우 어드레스에 따라 상기 메인 워드라인바 신호 및 상기 구동신호를 인에이블시키는 것을 특징으로 하는 반도체 메모리 장치.
  13. 복수의 엔모스 트랜지스터를 포함하는 복수개의 서브 워드라인 드라이버를 통해 워드라인을 활성화시키는 반도체 메모리 장치로서,
    제 1 모드에서 상기 복수의 엔모스 트랜지스터의 벌크로 제 1 전압 레벨의 백 바이어스 전압을 인가하고,
    제 2 모드에서 상기 복수의 엔모스 트랜지스터의 벌크로 제 2 전압 레벨의 백 바이어스 전압을 인가하는 반도체 메모리 장치.
  14. 제 13 항에 있어서,
    상기 제 1 모드는, 모든 워드라인을 활성화시켜 스트레스 테스트를 수행하기 위한 테스트 모드인 것을 특징으로 하는 반도체 메모리 장치.
  15. 제 14 항에 있어서,
    상기 제 2 모드는, 상기 테스트 모드 외의 노멀 동작 모드인 것을 특징으로 하는 반도체 메모리 장치.
  16. 제 13 항에 있어서,
    상기 제 1 전압 레벨은, 상기 제 2 전압 레벨보다 낮은 것을 특징으로 하는 반도체 메모리 장치.
  17. 제 13 항에 있어서,
    상기 제 1 또는 제 2 전압 레벨을 갖는 상기 백 바이어스 전압의 레벨은, 접지전압 보다 낮은 레벨의 전압인 것을 특징으로 하는 반도체 메모리 장치.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013148199A1 (en) * 2012-03-27 2013-10-03 Micron Technology, Inc. Apparatuses including scalable drivers and methods
US8836395B2 (en) 2012-03-27 2014-09-16 Micron Technology, Inc. Apparatuses including scalable drivers and methods
US9564878B2 (en) 2012-03-27 2017-02-07 Micron Technology, Inc. Apparatuses including scalable drivers and methods

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